CN113130446B - 半导体结构及其制备方法 - Google Patents

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Abstract

本发明涉及一种半导体结构及其制备方法，半导体结构包括：第一结构；第二结构，至少包覆部分第一结构，第一结构电性连接有第一焊盘，第二结构电性连接有第二焊盘。上述半导体结构能够准确测试第一结构的漏电流，还可以监控第一结构的崩溃电压，能准确反映内衬层的品质，从而提高产品的良率，保障质量，减少成本；而且上述半导体结构还可以作为电容器被应用到芯片中。第二结构至少包覆部分第一结构，与第一结构直接接触，使得半导体结构能够准确测试第一结构漏出内衬层的漏电流和崩溃电压，能更加准确反映内衬层的品质。

Description

半导体结构及其制备方法
技术领域
本发明涉及半导体制备领域，特别是涉及一种半导体结构及其制备方法。
背景技术
随着集成度不断提高，每片上的器件单元数量急剧增加，芯片面积增大，单元间连线的增长既影响电路工作速度又占用很多面积，严重影响集成电路进一步提高集成度和工作速度，于是需要三维集成电路，三维集成电路是具有多层器件结构的集成电路，层与层之间需要硅通孔(TSV)连接，TSV是一种重要的开发技术，其利用短的垂直电连接或通过硅晶片的“通孔”，以建立从芯片的有效侧到背面的电连接，TSV提供最短的互连路径，为最终的3D集成创造了一条途径。但是，目前没有对硅通孔的电性监控机制，没法去监控硅通孔的短路、漏电情况以及崩溃电压，导致产品良率低，质量无法保障，成本提高。
发明内容
基于此，针对上述问题，本发明提供一种半导体结构及其制备方法。
本发明提供一种半导体结构，包括：第一结构；第二结构，至少包覆部分所述第一结构，所述第一结构电性连接有第一焊盘，所述第二结构电性连接有第二焊盘。
上述半导体结构能够准确测试第一结构的漏电流，还可以监控第一结构的崩溃电压，能准确反映内衬层的品质，从而提高产品的良率，保障质量，减少成本；而且上述半导体结构还可以作为电容器被应用到芯片中。第二结构至少包覆部分第一结构，与第一结构直接接触，使得半导体结构能够准确测试第一结构漏出内衬层的漏电流和崩溃电压，能更加准确反映内衬层的品质。
在其中一个实施例中，所述第一结构包括第一结构本体和包覆所述第一结构本体的内衬层。
在其中一个实施例中，还包括阻挡层，所述阻挡层位于所述第一结构本体和所述内衬层之间，且所述阻挡层至少包覆所述第一结构本体。
在其中一个实施例中，所述第一结构包括硅通孔结构。上述半导体结构能够准确测试硅通孔结构的漏电流，还可以监控硅通孔结构的崩溃电压，能准确反映内衬层的品质，从而提高产品的良率，保障质量，减少成本；而且上述半导体结构还可以作为硅通孔电容器被应用到芯片中。
在其中一个实施例中，所述第二结构的材质包括多晶硅、本征半导体、掺硼半导体、掺磷半导体、掺砷半导体中的一种或几种组合。第二结构包括多晶硅、本征半导体，能更准确的反映电流从第一结构本体漏出到半导体衬底内的情况，第二结构包括掺硼半导体、掺磷半导体、掺砷半导体中的一种或几种组合，不仅能准确的反映电流从第一结构本体漏出到半导体衬底内的情况，而且使得漏电流更容易传到第二焊盘，使得更容易监测到漏电流，提高测试灵敏度。
在其中一个实施例中，所述第二结构的材质包括铜、铝、镍、金、银、钛、钨中的一种或几种组合。第二结构的材质包括铜、铝、镍、金、银、钛、钨中的一种或几种组合，使得漏电流更容易传到第二焊盘，提高测试灵敏度。
在其中一个实施例中，所述第二结构的形状包括筒状、环状或条状。
在其中一个实施例中，所述第一结构的个数包括至少1个。
在其中一个实施例中，当所述第一结构的个数包括至少2个时，若干个所述第一结构对应有若干个所述第二结构，所述若干个第二结构连接成一体，并与所述第二焊盘电性连接。若干个第一结构对应的若干个第二结构连接成一体，使得若干个第二结构只连接1个第二焊盘即可，节省了空间，使得测试过程更加简单快捷，节约了成本并提高了测试效率。
在其中一个实施例中，当所述第一结构的个数包括至少2个时，若干个所述第一结构对应有同一个所述第二结构。若干个第一结构对应有同一个第二结构，使得工艺简单，能使得工艺集成度进一步提高成为可能，而且只需要与1个第二焊盘连接即可，节省了空间，使得测试过程更加简单快捷，节约了成本并提高了测试效率。
在其中一个实施例中，所述第二结构包括第一部分和第二部分，所述第二部分至少包覆部分所述第一结构，所述第二部分通过所述第一部分与所述第二焊盘电性连接，所述第一部分的掺杂浓度大于所述第二部分的掺杂浓度。第一部分的掺杂浓度大于第二部分的掺杂浓度，不仅使得漏电流更容易传到第二焊盘，使得更容易监测到漏电流，提高测试灵敏度，而且能防止在测试通入电流时，第二部分的离子扩散影响其他器件性能。
在其中一个实施例中，所述第一部分的掺杂深度介于10nm～1um之间，所述第二部分的掺杂深度至少小于3倍的所述第一结构本体的宽度。
本发明还提供一种半导体结构的制备方法，包括：形成第二结构；形成第一结构，所述第二结构至少包覆部分所述第一结构；形成第一焊盘和第二焊盘，所述第一焊盘与所述第一结构电性连接，所述第二焊盘与所述第二结构电性连接。
上述半导体结构的制备方法制备的半导体结构能够准确测试第一结构的漏电流，还可以监控第一结构的崩溃电压，能准确反映内衬层的品质，从而提高产品的良率，保障质量，减少成本；而且上述半导体结构还可以作为电容器被应用到芯片中。第二结构至少包覆部分第一结构，与第一结构直接接触，使得半导体结构能够准确测试第一结构漏出内衬层的漏电流和崩溃电压，能更加准确反映内衬层的品质。
在其中一个实施例中，所述第二结构包括第一部分和第二部分，形成所述第二结构，包括：提供衬底；于所述衬底内形成所述第一部分；于所述衬底内形成凹槽；于所述凹槽边缘形成所述第二部分，所述第二部分至少包覆部分所述第一结构，所述第二部分通过所述第一部分与所述第二焊盘电性连接。
在其中一个实施例中，采用离子注入工艺于所述衬底内形成所述第一部分，采用离子注入工艺或扩散工艺于所述凹槽边缘形成所述第二部分。
在其中一个实施例中，所述第一结构包括第一结构本体和包覆所述第一结构本体的内衬层，形成所述第一结构包括：于所述凹槽的侧壁及底部形成所述内衬层；于所述凹槽内形成所述第一结构本体。
附图说明
图1、图9～图16为本发明的半导体结构的制备方法各步骤所呈现的结构示意图；其中，图1亦为本发明提供的一种半导体结构所呈现的结构示意图。
图2～图7为本发明的半导体结构中第二结构所呈现的结构示意图。
图8为本发明的半导体结构的制备方法的流程图。
图中：10-第一结构；101-第一结构本体；102-内衬层；20-第二结构；201-第一部分；202-第二部分；30-连接线；401-第一焊盘；402-第二焊盘；50-衬底；501-凹槽；60-阻挡层；70-保护介质层。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在本发明的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
一个实施例，如图1所示，提供一种半导体结构包括：第一结构10；第二结构20，至少包覆部分第一结构10，第一结构10电性连接有第一焊盘401，第二结构20电性连接有第二焊盘402。
其中第一结构10在芯片内起传导连通作用，第二结构20与第一结构10直接接触，用于监测第一结构10有没有漏电流，如果有电流漏出，会传导至第二焊盘402，从而被检测出，就证明第一结构10有漏电流，就表明内衬层102的品质不好。
在本实施例中，上述半导体结构能够准确测试第一结构10的漏电流，还可以监控第一结构10的崩溃电压，能准确反映内衬层102的品质，从而提高产品的良率，保障质量，减少成本；而且上述半导体结构还可以作为电容器被应用到芯片中。第二结构20至少包覆部分第一结构10，与第一结构10直接接触，使得半导体结构能够准确测试第一结构10漏出内衬层102的漏电流和崩溃电压，能更加准确反映内衬层102的品质。
在一个实施例中，第一结构10包括第一结构本体101和包覆第一结构本体101的内衬层102。
在一个实施例中，还包括阻挡层60，阻挡层60位于第一结构本体101和内衬层102之间，且阻挡层60至少包覆第一结构本体101。其中，阻挡层60用于阻挡第一结构本体101的材料扩散到内衬层102中。阻挡层60的材质包括钛、钽、钨、氮化钛、氮化钽、氮化钨中的一种或几种组合。
在一个实施例中，调整内衬层102的厚度，使半导体结构作为电容器被应用到芯片中，其中，第一结构本体101作为一个极板，第二结构20作为另一个极板。
在一个实施例中，第一结构10包括硅通孔结构。上述半导体结构能够准确测试硅通孔结构的漏电流，还可以监控硅通孔结构的崩溃电压，能准确反映内衬层102的品质，从而提高产品的良率，保障质量，减少成本；而且上述半导体结构还可以作为硅通孔电容器被应用到芯片中。
在一个实施例中，第二结构20的材质包括多晶硅、本征半导体、掺硼半导体、掺磷半导体、掺砷半导体中的一种或几种组合。第二结构20包括多晶硅、本征半导体，能更准确的反映电流从第一结构本体101漏出到半导体衬底50内的情况，第二结构20包括掺硼半导体、掺磷半导体、掺砷半导体中的一种或几种组合，不仅能准确的反映电流从第一结构本体101漏出到半导体衬底50内的情况，而且使得漏电流更容易传到第二焊盘402，使得更容易监测到漏电流，提高测试灵敏度。
在一个实施例中，第二结构20的材质包括铜、铝、镍、金、银、钛、钨中的一种或几种组合。第二结构20的材质包括铜、铝、镍、金、银、钛、钨中的一种或几种组合，使得漏电流更容易传到第二焊盘402，提高测试灵敏度。
在一个实施例中，如图1所示，本发明还提供一种半导体结构，包括：衬底50，衬底50内具有凹槽501；第二结构20，形成于凹槽501边缘；内衬层102，形成于凹槽501的侧壁及底部；第一结构本体101，形成于凹槽501内；第一焊盘401和第二焊盘402，第一焊盘401与第一结构本体101电性连接，第二焊盘402与第二结构20电性连接。
在本实施例中，衬底50包括硅衬底、多晶硅衬底、锗衬底或硅锗衬底。第一结构本体101的材质包括铜、铝、镍、金、银、钛、钨中的一种或几种组合。
在一个实施例中，内衬层102的材质包括二氧化硅、氮化硅、氮氧化硅、碳化硅、高介电常数介电层材料(Hi-K)中的一种或几种组合。
在一个实施例中，还包括保护介质层70，形成于衬底50上方。保护介质层70的材质包括硬化剂、环氧树脂、硅胶、PI、PBO、PCB、氧化硅、磷硅玻璃、含氟玻璃中的一种或几种组合。
在一个实施例中，还包括连接线30，连接线30用于第二焊盘402与第二结构20之间的电性连接。连接线30的材质包括铜、铝、镍、金、银、钛、钨中的一种或几种组合。
在一个实施例中，如图2所示，第二结构20至少包覆部分第一结构10；具体的，第二结构20可以至少包覆第一结构10的底部、第一结构10侧壁的下部及中部，当然，第二结构20也可以完全包覆第一结构10的底部及侧壁。第二结构20至少包覆部分第一结构10，使得半导体结构对第一结构10全方位监测，能更准确的反映内衬层102的品质。
在一个实施例中，第二结构20的形状包括筒状、环状或条状等等。
在一个实施例中，第二结构20的形状包括筒状，如图3所示。
在一个实施例中，第二结构20的形状包括环状，如图4所示。
在一个实施例中，第二结构20的形状包括条状，如图5所示。
在一个实施例中，第一结构10的个数包括至少1个。
在一个实施例中，如图6所示，当第一结构10的个数包括至少2个时，若干个第一结构10对应有若干个第二结构20，若干个第二结构20连接成一体，并与第二焊盘402电性连接。若干个第一结构10对应的若干个第二结构20连接成一体，使得若干个第二结构20只连接1个第二焊盘402即可，节省了空间，使得测试过程更加简单快捷，节约了成本并提高了测试效率。
在一个实施例中，如图7所示，当第一结构10的个数包括至少2个时，若干个第一结构10对应有同一个第二结构20。若干个第一结构10对应有同一个第二结构20，使得工艺简单，能使得工艺集成度进一步提高成为可能，而且只需要与1个第二焊盘402连接即可，节省了空间，使得测试过程更加简单快捷，节约了成本并提高了测试效率。
在一个实施例中，第二结构20包括第一部分201和第二部分202，第二部分202至少包覆部分第一结构10，第二部分202通过第一部分201与第二焊盘402电性连接，第一部分201的掺杂浓度大于第二部分202的掺杂浓度。第一部分201的掺杂浓度大于第二部分202的掺杂浓度，第一部分201的掺杂浓度大，可以降低第一部分201的电阻值，使得漏电流更容易传到第二测试焊盘402，第二部分202掺杂浓度小，防止当第一结构10加测试电压时，第二部分202的离子扩散影响周边器件性能。
在一个实施例中，第一部分201与第二部分202相连，第一部分201位于第二部分202远离凹槽501的一侧。
在一个实施例中，第一部分201的掺杂深度介于10nm～1um之间，第二部分202的掺杂深度至少小于3倍的第一结构本体101的宽度。
一个实施例，通过上述半导体结构对第一结构10进行测试，包括：第一焊盘401通入电流，检测第二焊盘402有无电流，如果有电流则说明第一结构10有漏电流，则说明内衬层102质量不好；如果没有检测到电流，则说明第一结构10没有漏电流，内衬层102无异常。加大通入电压还能测试第一结构10的崩溃电压。
一个实施例，如图8所示，提供一种半导体结构的制备方法制备上述半导体结构包括：
S10：形成第二结构20。
在一个实施例中，第二结构20包括第一部分201和第二部分202，形成第二结构20，包括：
S101：提供衬底50；
S102：于衬底50内形成第一部分201；
S103：于衬底50内形成凹槽501；
S104：于凹槽501边缘形成第二部分202，第二部分202至少包覆部分第一结构10，第二部分202通过第一部分201与第二焊盘402电性连接。
在一个实施例中，第一部分201与第二部分202相连，第一部分201位于第二部分202远离凹槽501的一侧。
在一个实施例中，采用离子注入工艺于衬底50内形成第一部分201，采用离子注入工艺或扩散工艺于凹槽501边缘形成第二部分202。
S11：形成第一结构10，第二结构20至少包覆部分第一结构10。
在一个实施例中，第一结构10包括第一结构本体101和包覆第一结构本体101的内衬层102，形成第一结构10包括：
S111：于凹槽501的侧壁及底部形成内衬层102；
S112：于凹槽501内形成第一结构本体101。
S12：形成第一焊盘401和第二焊盘402，第一焊盘401与第一结构10电性连接，第二焊盘402与第二结构20电性连接。
在本实施例中，上述半导体结构的制备方法制备的半导体结构能够准确测试第一结构10的漏电流，还可以监控第一结构10的崩溃电压，能准确反映内衬层102的品质，从而提高产品的良率，保障质量，减少成本；而且上述半导体结构还可以作为电容器被应用到芯片中。第二结构20至少包覆部分第一结构10，与第一结构10直接接触，使得半导体结构能够准确测试第一结构10漏出内衬层102的漏电流和崩溃电压，能更加准确反映内衬层102的品质。
在一个实施例中，提供一种半导体结构的制备方法，包括：
S200：如图9所示，提供一衬底50。
在一个实施例中，步骤S200之后，还包括：
S201：如图10所示，于衬底50内形成第二结构20的第一部分201。
在一个实施例中，步骤S201包括：采用离子注入工艺或扩散工艺于衬底50表面特定区域内掺入硼离子、磷离子、砷离子或二氟化硼。
在一个实施例中，步骤S200之后，还包括：
S202：如图11所示，于衬底50的上表面形成保护介质层70。
S210：如图12所示，于衬底50内形成凹槽501。
S220：如图13所示，于凹槽501边缘形成第二结构20的第二部分202。
在一个实施例中，步骤S220包括：采用离子注入工艺或扩散工艺于凹槽501边缘区域掺入硼离子、磷离子、砷离子或二氟化硼。
其中，掺入的离子需要与相邻的器件结构内掺入的离子为同一族。
在一个实施例中，步骤S220包括：于凹槽501内形成含有硼离子、磷离子或砷离子的离子溶液，离子穿过凹槽501壁扩散入衬底50内，形成第二部分202。
在一个实施例中，步骤S220包括：于凹槽501内形成含有硼离子、磷离子或砷离子的化学电解液，采用化学电解液浸泡凹槽501；离子穿过凹槽501壁扩散入衬底50内；对衬底50进行退火处理。其中，退火温度介于800℃～1200℃之间。
在一个实施例中，步骤S220包括：采用离子注入工艺于凹槽501边缘区域掺入硼离子、磷离子、砷离子或二氟化硼。其中，离子注入倾斜角度介于2度～9度之间，离子注入剂量介于1012cm-2～1015cm-2之间，离子注入能量介于5keV～120keV之间。
S230：如图14所示，于凹槽501的侧壁及底部形成内衬层102。
在一个实施例中，步骤S230之后，还包括：
S231：如图15所示，于内衬层102的表面形成阻挡层60。
S240：如图16所示，于凹槽501内形成第一结构本体101。
在一个实施例中，如图1所示，步骤S240之后，还包括：
S241：形成连接线30，连接线30用于第二焊盘402与第二结构20之间的电性连接。
S250：形成第一焊盘401和第二焊盘402，第一焊盘401与第一结构本体101电性连接，第二焊盘402与第二结构20电性连接。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (13)

1.一种半导体结构，其特征在于，包括：
第一结构，所述第一结构包括第一结构本体；
第二结构，至少包覆部分所述第一结构，所述第一结构电性连接有第一焊盘，所述第二结构电性连接有第二焊盘；
所述第二结构包括第一部分和第二部分，所述第二部分至少包覆部分所述第一结构，所述第二部分通过所述第一部分与所述第二焊盘电性连接，所述第一部分的掺杂浓度大于所述第二部分的掺杂浓度；
所述第一部分的掺杂深度介于10nm~1um之间，所述第二部分的掺杂深度至少小于3倍的所述第一结构本体的宽度。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一结构还包括包覆所述第一结构本体的内衬层。
3.根据权利要求2所述的半导体结构，其特征在于，还包括阻挡层，所述阻挡层位于所述第一结构本体和所述内衬层之间，且所述阻挡层至少包覆所述第一结构本体。
4.根据权利要求1所述的半导体结构，其特征在于，所述第一结构包括硅通孔结构。
5.根据权利要求1所述的半导体结构，其特征在于，所述第二结构的材质包括多晶硅、本征半导体、掺硼半导体、掺磷半导体、掺砷半导体中的一种或几种组合。
6.根据权利要求1所述的半导体结构，其特征在于，所述第二结构的材质包括铜、铝、镍、金、银、钛、钨中的一种或几种组合。
7.根据权利要求1所述的半导体结构，其特征在于，所述第二结构的形状包括筒状、环状或条状。
8.根据权利要求1所述的半导体结构，其特征在于，所述第一结构的个数包括至少1个。
9.根据权利要求8所述的半导体结构，其特征在于，当所述第一结构的个数包括至少2个时，若干个所述第一结构对应有若干个所述第二结构，所述若干个第二结构连接成一体，并与所述第二焊盘电性连接。
10.根据权利要求8所述的半导体结构，其特征在于，当所述第一结构的个数包括至少2个时，若干个所述第一结构对应有同一个所述第二结构。
11.一种半导体结构的制备方法，其特征在于，包括：
形成第二结构；
形成第一结构，所述第一结构包括第一结构本体，所述第二结构至少包覆部分所述第一结构；
形成第一焊盘和第二焊盘，所述第一焊盘与所述第一结构电性连接，所述第二焊盘与所述第二结构电性连接；
其中，所述第二结构包括第一部分和第二部分，形成所述第二结构，包括：
提供衬底；
于所述衬底内形成所述第一部分；
于所述衬底内形成凹槽；
于所述凹槽边缘形成所述第二部分，所述第二部分至少包覆部分所述第一结构，所述第二部分通过所述第一部分与所述第二焊盘电性连接；所述第一部分的掺杂浓度大于所述第二部分的掺杂浓度；所述第一部分的掺杂深度介于10nm~1um之间，所述第二部分的掺杂深度至少小于3倍的所述第一结构本体的宽度。
12.根据权利要求11所述的半导体结构的制备方法，其特征在于，采用离子注入工艺于所述衬底内形成所述第一部分，采用离子注入工艺或扩散工艺于所述凹槽边缘形成所述第二部分。
13.根据权利要求11所述的半导体结构的制备方法，其特征在于，所述第一结构还包括包覆所述第一结构本体的内衬层，形成所述第一结构包括：
于所述凹槽的侧壁及底部形成所述内衬层；
于所述凹槽内形成所述第一结构本体。
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