JPH1186459A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH1186459A JPH1186459A JP10195731A JP19573198A JPH1186459A JP H1186459 A JPH1186459 A JP H1186459A JP 10195731 A JP10195731 A JP 10195731A JP 19573198 A JP19573198 A JP 19573198A JP H1186459 A JPH1186459 A JP H1186459A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- pll
- oscillator
- osc
- noise generator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
Abstract
(57)【要約】
【課題】 集積回路中の漂遊電流による２つの発振器間
の注入によるロッキングを防止する。 【解決手段】 集積回路が２つの位相ロックループＲ−
ＰＬＬ，Ｗ−ＰＬＬを有し、これら位相ロックループの
各々が独自の発振器ＯＳＣ−１，ＯＳＣ−２を有する。
これら位相ロックループの一方Ｗ−ＰＬＬの発振器ＯＳ
Ｃ−２に雑音発生器Ｎ−ＧＥＮを結合し、この雑音発生
器Ｎ−ＧＥＮを、他方の位相ロックループが動作中にあ
る際に、注入された雑音が前記一方の位相ロックループ
の発振器ＯＳＣ−２の周波数を無作為に変化させるよう
に動作させるための手段ＴＭを設ける。
の注入によるロッキングを防止する。 【解決手段】 集積回路が２つの位相ロックループＲ−
ＰＬＬ，Ｗ−ＰＬＬを有し、これら位相ロックループの
各々が独自の発振器ＯＳＣ−１，ＯＳＣ−２を有する。
これら位相ロックループの一方Ｗ−ＰＬＬの発振器ＯＳ
Ｃ−２に雑音発生器Ｎ−ＧＥＮを結合し、この雑音発生
器Ｎ−ＧＥＮを、他方の位相ロックループが動作中にあ
る際に、注入された雑音が前記一方の位相ロックループ
の発振器ＯＳＣ−２の周波数を無作為に変化させるよう
に動作させるための手段ＴＭを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、それぞれ独自の発
振器を有する２つの位相ロックループを具える集積回路
に関するものである。２つの位相ロックループすなわち
ＰＬＬを具える集積回路は例えば、データ蓄積ディスク
ユニットにおける読出し及び書込み装置に用いられる。
振器を有する２つの位相ロックループを具える集積回路
に関するものである。２つの位相ロックループすなわち
ＰＬＬを具える集積回路は例えば、データ蓄積ディスク
ユニットにおける読出し及び書込み装置に用いられる。
【０００２】
【従来の技術】図１はディスクユニットの読出しヘッド
から生じるデータを再生する既知の回路システムを線図
的に示す。再生すべきデータＤ−ＩＮの流れはデータ再
生ブロックＤ−ＲＥＣに供給されるとともに、スイッチ
ＳＷによって発振器ＯＳＣ−１を有する第１の位相ロッ
クループブロックＲ−ＰＬＬに供給される。ブロックＲ
−ＰＬＬは、データＤ−ＩＮの流れをサンプリングし、
読出しヘッドから到来するアナログデータをデジタル化
し、従ってデータ再生ブロックＤ−ＲＥＣに対する出力
サンプリング信号Ｒ−ＣＬＫを発生する。デジタル化さ
れたデータの流れが出力端Ｄ−ＯＵＴに現れる。ブロッ
クＲ−ＰＬＬはデータ再生動作の開始前に、スイッチＳ
ＷによりシンセサイザブロックＷ−ＰＬＬの端子ＴＵＮ
に接続することによりデータＤ−ＩＮを含むディスクの
トラックを読出すのに必要な周波数に極めて近い周波数
で発振せしめられる。スイッチＳＷは適切なタイミング
手段ＴＭにより、予め定めた時間間隔で交互に一方の位
置から他方の位置に切換えられる。
から生じるデータを再生する既知の回路システムを線図
的に示す。再生すべきデータＤ−ＩＮの流れはデータ再
生ブロックＤ−ＲＥＣに供給されるとともに、スイッチ
ＳＷによって発振器ＯＳＣ−１を有する第１の位相ロッ
クループブロックＲ−ＰＬＬに供給される。ブロックＲ
−ＰＬＬは、データＤ−ＩＮの流れをサンプリングし、
読出しヘッドから到来するアナログデータをデジタル化
し、従ってデータ再生ブロックＤ−ＲＥＣに対する出力
サンプリング信号Ｒ−ＣＬＫを発生する。デジタル化さ
れたデータの流れが出力端Ｄ−ＯＵＴに現れる。ブロッ
クＲ−ＰＬＬはデータ再生動作の開始前に、スイッチＳ
ＷによりシンセサイザブロックＷ−ＰＬＬの端子ＴＵＮ
に接続することによりデータＤ−ＩＮを含むディスクの
トラックを読出すのに必要な周波数に極めて近い周波数
で発振せしめられる。スイッチＳＷは適切なタイミング
手段ＴＭにより、予め定めた時間間隔で交互に一方の位
置から他方の位置に切換えられる。
【０００３】シンセサイザブロックＷ−ＰＬＬは、集積
回路の外部の石英発振器によって供給するのが好ましい
一定の基準信号ＦＲＥＦからある個数の異なる周波数の
信号を発生する発振器ＯＳＣ−２を有する第２の位相ロ
ックループを具え、端子ＴＵＮにはディスク上にデータ
を書込む為の回路（図示せず）を制御するのと、前述し
たブロックＲ−ＰＬＬの同調動作の為との双方に用いら
れるタイミング信号を生じる。
回路の外部の石英発振器によって供給するのが好ましい
一定の基準信号ＦＲＥＦからある個数の異なる周波数の
信号を発生する発振器ＯＳＣ−２を有する第２の位相ロ
ックループを具え、端子ＴＵＮにはディスク上にデータ
を書込む為の回路（図示せず）を制御するのと、前述し
たブロックＲ−ＰＬＬの同調動作の為との双方に用いら
れるタイミング信号を生じる。
【０００４】同じ集積回路中に２つの位相ロックループ
の発振器が存在する為に生じる問題は、集積回路の基板
中の漂遊電流と、集積回路の電源電圧中に存在する妨害
波とにより生じる２つの発振器間の結合の為によるいわ
ゆる“注入ロッキング”である。上述した場合、ブロッ
クＲ−ＰＬＬ、すなわち読出し用位相ロックループの発
振器の周波数がブロックＷ−ＰＬＬにより合成された信
号ＴＵＮの周波数に接近すると、読出し用の位相ロック
ループＲ−ＰＬＬの発振器ＯＳＣ−１がシンセサイザブ
ロックＷ−ＰＬＬの発振器ＯＳＣ−２によりロックされ
る、すなわち発振器ＯＳＣ−１を調整する電流がその周
波数に対応する調整値を含む予め決定した範囲内で変化
する場合にこの発振器ＯＳＣ−１のこの周波数が一定に
保たれる。この現象がシステムの信号／雑音比を悪化さ
せる。その理由は、入力データの流れが間違った瞬時に
サンプリングされる為である。
の発振器が存在する為に生じる問題は、集積回路の基板
中の漂遊電流と、集積回路の電源電圧中に存在する妨害
波とにより生じる２つの発振器間の結合の為によるいわ
ゆる“注入ロッキング”である。上述した場合、ブロッ
クＲ−ＰＬＬ、すなわち読出し用位相ロックループの発
振器の周波数がブロックＷ−ＰＬＬにより合成された信
号ＴＵＮの周波数に接近すると、読出し用の位相ロック
ループＲ−ＰＬＬの発振器ＯＳＣ−１がシンセサイザブ
ロックＷ−ＰＬＬの発振器ＯＳＣ−２によりロックされ
る、すなわち発振器ＯＳＣ−１を調整する電流がその周
波数に対応する調整値を含む予め決定した範囲内で変化
する場合にこの発振器ＯＳＣ−１のこの周波数が一定に
保たれる。この現象がシステムの信号／雑音比を悪化さ
せる。その理由は、入力データの流れが間違った瞬時に
サンプリングされる為である。
【０００５】
【発明が解決しようとする課題】本発明の目的は、上述
した問題を回避することにある。
した問題を回避することにある。
【０００６】
【課題を解決するための手段】本発明は、それぞれ独自
の発振器を有する２つの位相ロックループを具える集積
回路において、前記集積回路が、前記２つの位相ロック
ループのうちの一方の位相ロックループの発振器の周波
数を決定する手段に結合された雑音発生器と、他方の位
相ロックループが動作中にある際に、前記雑音発生器を
動作させる手段とを具えていることを特徴とする。
の発振器を有する２つの位相ロックループを具える集積
回路において、前記集積回路が、前記２つの位相ロック
ループのうちの一方の位相ロックループの発振器の周波
数を決定する手段に結合された雑音発生器と、他方の位
相ロックループが動作中にある際に、前記雑音発生器を
動作させる手段とを具えていることを特徴とする。
【０００７】
【発明の実施の形態】本発明の集積回路の一部を示す図
２のブロック線図は、図１と同じ符号を付した図１と同
じブロックを有するとともに、端子ＲＥＦでシンセサイ
ザブロックＷ−ＰＬＬの発振器ＯＳＣ−２に接続された
雑音発生器Ｎ−ＧＥＮをも有する。この雑音発生器Ｎ−
ＧＥＮは発振器の周波数を決定する成分に作用でき、ス
イッチＳＷが図示の位置にある際、すなわちブロックＲ
−ＰＬＬがデータＤ−ＩＮが流れるラインに接続され従
ってサンプリング信号Ｒ−ＣＬＫを発生するその機能を
実行している際に、タイマＭからのイネーブリング信号
Ａ−ＩＮにより動作させられる。雑音発生器Ｎ−ＧＥＮ
から発生させられる雑音は広いスペクトルを有し、この
雑音発生器Ｎ−ＧＥＮが作動している時間全体に亘って
発振器ＯＳＣ−２に妨害を及ぼし、この発振器の調整電
流によって固定されているその発振周波数ｆ0 を不規則
的に且つほぼ無作為にシフトさせる。
２のブロック線図は、図１と同じ符号を付した図１と同
じブロックを有するとともに、端子ＲＥＦでシンセサイ
ザブロックＷ−ＰＬＬの発振器ＯＳＣ−２に接続された
雑音発生器Ｎ−ＧＥＮをも有する。この雑音発生器Ｎ−
ＧＥＮは発振器の周波数を決定する成分に作用でき、ス
イッチＳＷが図示の位置にある際、すなわちブロックＲ
−ＰＬＬがデータＤ−ＩＮが流れるラインに接続され従
ってサンプリング信号Ｒ−ＣＬＫを発生するその機能を
実行している際に、タイマＭからのイネーブリング信号
Ａ−ＩＮにより動作させられる。雑音発生器Ｎ−ＧＥＮ
から発生させられる雑音は広いスペクトルを有し、この
雑音発生器Ｎ−ＧＥＮが作動している時間全体に亘って
発振器ＯＳＣ−２に妨害を及ぼし、この発振器の調整電
流によって固定されているその発振周波数ｆ0 を不規則
的に且つほぼ無作為にシフトさせる。
【０００８】この動作を図３のグラフに示してあり、こ
の図３から、発振器ＯＳＣ−２の周波数が時間の関数と
していかに変化するかが分かる。読出し用の位相ロック
ループブロックＲ−ＰＬＬが、データＤ−ＩＮを含むデ
ィスクのトラックを読出すのに必要な周波数に近接する
周波数に同調されるようにするためにブロックＷ−ＰＬ
Ｌの同調出力端ＴＵＮに接続されている位置にスイッチ
ＳＷがある場合、すなわち本例では２００ナノ秒（ｎ
ｓ）とした同調時間間隔Ｔt 中、発振器ＯＳＣ−２は調
整電流によって設定された周波数ｆ0 で妨害なく発振す
る。しかし、サンプリング信号Ｒ−ＣＬＫを発生させる
ためにスイッチＳＷが読出し用の位相ロックループブロ
ックＲ−ＰＬＬをデータＤ−ＩＮのラインに接続する場
合、発振器ＯＳＣ−２の周波数は周波数ｆ0 からパルス
状に且つ不規則的にシフトされる。本例では３００ナノ
秒としたこれらの時間間隔Ｔw 中、読出し用の位相ロッ
クループブロックＲ−ＰＬＬは発振器ＯＳＣ−２の周波
数が不安定となっている為にこの発振器と“ロッキン
グ”されるおそれがなくその機能を正確に実行しうる。
の図３から、発振器ＯＳＣ−２の周波数が時間の関数と
していかに変化するかが分かる。読出し用の位相ロック
ループブロックＲ−ＰＬＬが、データＤ−ＩＮを含むデ
ィスクのトラックを読出すのに必要な周波数に近接する
周波数に同調されるようにするためにブロックＷ−ＰＬ
Ｌの同調出力端ＴＵＮに接続されている位置にスイッチ
ＳＷがある場合、すなわち本例では２００ナノ秒（ｎ
ｓ）とした同調時間間隔Ｔt 中、発振器ＯＳＣ−２は調
整電流によって設定された周波数ｆ0 で妨害なく発振す
る。しかし、サンプリング信号Ｒ−ＣＬＫを発生させる
ためにスイッチＳＷが読出し用の位相ロックループブロ
ックＲ−ＰＬＬをデータＤ−ＩＮのラインに接続する場
合、発振器ＯＳＣ−２の周波数は周波数ｆ0 からパルス
状に且つ不規則的にシフトされる。本例では３００ナノ
秒としたこれらの時間間隔Ｔw 中、読出し用の位相ロッ
クループブロックＲ−ＰＬＬは発振器ＯＳＣ−２の周波
数が不安定となっている為にこの発振器と“ロッキン
グ”されるおそれがなくその機能を正確に実行しうる。
【０００９】本発明の好適例でシンセサイザブロックＷ
−ＰＬＬに用いる発振器を図４に示す。この発振器は、
本質的に、２つの回路分岐を有する無安定マルチバイブ
レータを用いて構成された周知の回路であり、２つの回
路分岐はそれぞれバイポーラトランジスタＱ１及びＱ２
を有し、これらトランジスタのコレクタはそれぞれ抵抗
Ｒ１及びＲ２によって第１電源端子Ｖccに接続され、こ
れらトランジスタのエミッタはそれぞれ可制御電流発生
器Ｇ１及びＧ２により、接地符号で示す第２電源端子に
接続されている。トランジスタＱ１及びＱ２のエミッタ
はキャパシタＣにより互いに接続れ、しかもこれらトラ
ンジスタは交差結合されている、すなわち各トランジス
タのコレクタがそれぞれｎｐｎトランジスタＱ３又はＱ
４により他方のトランジスタのベースに接続されてい
る。より正確には、トランジスタＱ３及びＱ４のコレク
タが第１電源端子Ｖccに接続され、これらトランジスタ
のベースがトランジスタＱ１及びＱ２のコレクタにそれ
ぞれ接続され、トランジスタＱ３及びＱ４のエミッタが
トランジスタＱ２及びＱ１のベースにそれぞれ接続され
ているととともにそれぞれ定電流発生器Ｇ４及びＧ３に
より接地端子に接続されている。ｎｐｎトランジスタＱ
５及びＱ６のエミッタ−コレクタ通路は抵抗Ｒ１及びＲ
２とそれぞれ並列に接続されている。トランジスタＱ５
及びＱ６のベースは互いに接続されているとともに、基
準電圧電源に接続するための端子ＲＥＦに接続され、こ
れらトランジスタＱ５及びＱ６が関連の抵抗Ｒ１及びＲ
２と相俟ってマルチバイブレータの２つの回路分岐と直
列の可変インピーダンスを構成している。動作中は、ト
ランジスタＱ３及びＱ４によって達成される正帰還の結
果として、２つのトランジスタＱ１及びＱ２が交互に、
キャパシタＣのキャパシタンスと電流発生器Ｇ１及びＧ
２の電流と端子ＲＥＦにおける電圧とによって決定され
る周波数で導通状態から遮断状態に変化する。従って、
回路の出力端子Ｖout に、すなわち本例ではトランジス
タＱ１及びＱ２のベースに、周波数ｆ＝Ｉ／４ＣＶref
の相補の方形波より成る電圧信号が生じる。ここに、Ｉ
は電流発生器Ｇ１及びＧ２の電流であり、Ｖref は端子
ＲＥＦにおける電圧である。電圧Ｖref は通常、温度に
依存しない定電圧源により供給される。
−ＰＬＬに用いる発振器を図４に示す。この発振器は、
本質的に、２つの回路分岐を有する無安定マルチバイブ
レータを用いて構成された周知の回路であり、２つの回
路分岐はそれぞれバイポーラトランジスタＱ１及びＱ２
を有し、これらトランジスタのコレクタはそれぞれ抵抗
Ｒ１及びＲ２によって第１電源端子Ｖccに接続され、こ
れらトランジスタのエミッタはそれぞれ可制御電流発生
器Ｇ１及びＧ２により、接地符号で示す第２電源端子に
接続されている。トランジスタＱ１及びＱ２のエミッタ
はキャパシタＣにより互いに接続れ、しかもこれらトラ
ンジスタは交差結合されている、すなわち各トランジス
タのコレクタがそれぞれｎｐｎトランジスタＱ３又はＱ
４により他方のトランジスタのベースに接続されてい
る。より正確には、トランジスタＱ３及びＱ４のコレク
タが第１電源端子Ｖccに接続され、これらトランジスタ
のベースがトランジスタＱ１及びＱ２のコレクタにそれ
ぞれ接続され、トランジスタＱ３及びＱ４のエミッタが
トランジスタＱ２及びＱ１のベースにそれぞれ接続され
ているととともにそれぞれ定電流発生器Ｇ４及びＧ３に
より接地端子に接続されている。ｎｐｎトランジスタＱ
５及びＱ６のエミッタ−コレクタ通路は抵抗Ｒ１及びＲ
２とそれぞれ並列に接続されている。トランジスタＱ５
及びＱ６のベースは互いに接続されているとともに、基
準電圧電源に接続するための端子ＲＥＦに接続され、こ
れらトランジスタＱ５及びＱ６が関連の抵抗Ｒ１及びＲ
２と相俟ってマルチバイブレータの２つの回路分岐と直
列の可変インピーダンスを構成している。動作中は、ト
ランジスタＱ３及びＱ４によって達成される正帰還の結
果として、２つのトランジスタＱ１及びＱ２が交互に、
キャパシタＣのキャパシタンスと電流発生器Ｇ１及びＧ
２の電流と端子ＲＥＦにおける電圧とによって決定され
る周波数で導通状態から遮断状態に変化する。従って、
回路の出力端子Ｖout に、すなわち本例ではトランジス
タＱ１及びＱ２のベースに、周波数ｆ＝Ｉ／４ＣＶref
の相補の方形波より成る電圧信号が生じる。ここに、Ｉ
は電流発生器Ｇ１及びＧ２の電流であり、Ｖref は端子
ＲＥＦにおける電圧である。電圧Ｖref は通常、温度に
依存しない定電圧源により供給される。
【００１０】図２による回路に用いうる雑音発生器Ｎ−
ＧＥＮを図５に示す。この雑音発生器は奇数個の反転遅
延セル、本例の場合１００個のインバータＩＮＶ−１，
ＩＮＶ−２，・・・，ＩＮＶ−ｉ，・・・，ＩＮＶ−１
００と、２つの入力端を有する１つのＮＡＮＤ論理ゲー
トとより成る通常のループ発振器である。各セルＩＮＶ
−ｉの出力端が次のセルの入力端に接続されている。セ
ルＩＮＶ−１００の出力端はＮＡＮＤ論理ゲートの第１
の入力端に接続されている。このＮＡＮＤ論理ゲートの
第２の入力端Ａ−ＩＮはタイマＴＭからイネーブリング
信号Ａ−ＩＮを受ける端子を構成している。雑音発生器
Ｎ−ＧＥＮは、データＤ−ＩＮが読出し用の位相ロック
ループブロックＲ−ＰＬＬに入れられている際にのみタ
イマＴＭにより使用可能化（イネーブリング）される。
既知のように、図５に示すようなループ発振器は方形波
信号を発生し、その周波数は、個々のセルと関連するキ
ャパシタンスに依存するこれらセルの伝搬遅延によって
決定される。この信号はこれらすべての遅延セルの出力
端に存在し、当然これら出力端の信号の正負符号は順次
に反対となり、各々の場合の信号は前のセルの遅延時間
により決定される遅延をともなう。
ＧＥＮを図５に示す。この雑音発生器は奇数個の反転遅
延セル、本例の場合１００個のインバータＩＮＶ−１，
ＩＮＶ−２，・・・，ＩＮＶ−ｉ，・・・，ＩＮＶ−１
００と、２つの入力端を有する１つのＮＡＮＤ論理ゲー
トとより成る通常のループ発振器である。各セルＩＮＶ
−ｉの出力端が次のセルの入力端に接続されている。セ
ルＩＮＶ−１００の出力端はＮＡＮＤ論理ゲートの第１
の入力端に接続されている。このＮＡＮＤ論理ゲートの
第２の入力端Ａ−ＩＮはタイマＴＭからイネーブリング
信号Ａ−ＩＮを受ける端子を構成している。雑音発生器
Ｎ−ＧＥＮは、データＤ−ＩＮが読出し用の位相ロック
ループブロックＲ−ＰＬＬに入れられている際にのみタ
イマＴＭにより使用可能化（イネーブリング）される。
既知のように、図５に示すようなループ発振器は方形波
信号を発生し、その周波数は、個々のセルと関連するキ
ャパシタンスに依存するこれらセルの伝搬遅延によって
決定される。この信号はこれらすべての遅延セルの出力
端に存在し、当然これら出力端の信号の正負符号は順次
に反対となり、各々の場合の信号は前のセルの遅延時間
により決定される遅延をともなう。
【００１１】遅延セルＩＮＶ−ｉの出力端に存在する信
号は、セルの遅延を決定するキャパシタンスよりも著し
く低いキャパシタンスを有するキャパシタＣ１，・・
・，Ｃｉ，・・・，Ｃ１０１により取出され、シンセサ
イザブロックＮ−ＰＬＬの発振器ＯＳＣ−２の端子ＲＥ
Ｆに供給される。キャパシタＣ１〜Ｃ１０１の各々は端
子ＲＥＦにおける発振器ＯＳＣ−２の入力抵抗と相俟っ
て、それぞれのセルＩＮＶ−ｉの出力端に存在する信号
の方形波の前縁及び後縁に一致するパルスを発生する微
分回路を構成する。
号は、セルの遅延を決定するキャパシタンスよりも著し
く低いキャパシタンスを有するキャパシタＣ１，・・
・，Ｃｉ，・・・，Ｃ１０１により取出され、シンセサ
イザブロックＮ−ＰＬＬの発振器ＯＳＣ−２の端子ＲＥ
Ｆに供給される。キャパシタＣ１〜Ｃ１０１の各々は端
子ＲＥＦにおける発振器ＯＳＣ−２の入力抵抗と相俟っ
て、それぞれのセルＩＮＶ−ｉの出力端に存在する信号
の方形波の前縁及び後縁に一致するパルスを発生する微
分回路を構成する。
【００１２】キャパシタンスはすべて（例えば８及び１
２ｐＦ間で）異ならせ、時間順次に発生されるパルスの
幅が異なるようにするのが好ましい。これにより、極め
て不規則的に変化しうる電圧が端子ＲＥＦに得られ、こ
の電圧が図３に示すようにシンセサイザブロックＷ−Ｐ
ＬＬの発振器ＯＳＣ−２に対する妨害波を構成する。こ
の妨害波の存在中は発振器ＯＳＣ−２は読出し用の位相
ロックループブロックＲ−ＰＬＬの発振器ＯＳＣ−１の
動作に影響を及ぼさないようにしうる。読出し動作が終
了すると、すなわちスイッチＳＷによりブロックＲ−Ｐ
ＬＬとデータＤ−ＩＮの流れとの間の接続を分断し、ブ
ロックＲ−ＰＬＬとシンセサイザブロックＷ−ＰＬＬの
端子ＴＵＮとの間を接続すると、雑音発生器Ｎ−ＧＥＮ
のＮＡＮＤゲートへのイネーブル信号Ａ−ＩＮの入力端
の状態が変化し、ループ発振器の動作を中断させ、従っ
てシンセサイザブロックＷ−ＰＬＬの発振器ＯＳＣ−２
への妨害を中断させる。
２ｐＦ間で）異ならせ、時間順次に発生されるパルスの
幅が異なるようにするのが好ましい。これにより、極め
て不規則的に変化しうる電圧が端子ＲＥＦに得られ、こ
の電圧が図３に示すようにシンセサイザブロックＷ−Ｐ
ＬＬの発振器ＯＳＣ−２に対する妨害波を構成する。こ
の妨害波の存在中は発振器ＯＳＣ−２は読出し用の位相
ロックループブロックＲ−ＰＬＬの発振器ＯＳＣ−１の
動作に影響を及ぼさないようにしうる。読出し動作が終
了すると、すなわちスイッチＳＷによりブロックＲ−Ｐ
ＬＬとデータＤ−ＩＮの流れとの間の接続を分断し、ブ
ロックＲ−ＰＬＬとシンセサイザブロックＷ−ＰＬＬの
端子ＴＵＮとの間を接続すると、雑音発生器Ｎ−ＧＥＮ
のＮＡＮＤゲートへのイネーブル信号Ａ−ＩＮの入力端
の状態が変化し、ループ発振器の動作を中断させ、従っ
てシンセサイザブロックＷ−ＰＬＬの発振器ＯＳＣ−２
への妨害を中断させる。
【００１３】書込み段階中、すなわちシンセサイザブロ
ックＷ−ＰＬＬが動作状態にあると、読出し用の位相ロ
ックループブロックＲ−ＰＬＬの発振器ＯＳＣ−１はス
イッチ・オフされており、従って発振器ＯＳＣ−２の動
作に妨害を及ぼさない。
ックＷ−ＰＬＬが動作状態にあると、読出し用の位相ロ
ックループブロックＲ−ＰＬＬの発振器ＯＳＣ−１はス
イッチ・オフされており、従って発振器ＯＳＣ−２の動
作に妨害を及ぼさない。
【００１４】更に、読出し段階中は、発振器ＯＳＣ−２
に雑音発生器により妨害を与えると、シンセサイザブロ
ックＷ−ＰＬＬが動作しなくなる為、この発振器ＯＳＣ
−２の妨害がシステム全体としての動作にいかなる問題
も生ぜしめない。
に雑音発生器により妨害を与えると、シンセサイザブロ
ックＷ−ＰＬＬが動作しなくなる為、この発振器ＯＳＣ
−２の妨害がシステム全体としての動作にいかなる問題
も生ぜしめない。
【００１５】雑音発生器Ｎ−ＧＥＮは、図６に示すよう
なトポロギーすなわちレイアウトを以って集積回路の極
めて小さい面積に形成しうる。この種類の発振器は通
常、診断目的のために（特に、漂遊キャパシタンスやし
きい値電圧のようなある種の処理パラメータに関するデ
ータを取出すために）集積回路中に設けられる。このレ
イアウトを詳細に説明しなくても、入力端子Ａ−ＩＮに
対応する細条と、診断機能を実行している際に発振器の
動作を制御するのに用いる出力端子ＯＵＴに対応する細
条と、発振器ＯＳＣ−２の端子ＲＥＦと２つの電源端子
Ｖcc及びＧＮＤに接続する細条とがあることが分かるで
あろう。ＮＡＮＤ論理ゲートを含む１個の領域と、反転
遅延セルＩＮＶ−１，ＩＮＶ−２，・・・，ＩＮＶ−
ｉ，・・・，ＩＮＶ−１００を含む１００個の方形波領
域とが平行な３列に並べて配置されていることも分かる
であろう。
なトポロギーすなわちレイアウトを以って集積回路の極
めて小さい面積に形成しうる。この種類の発振器は通
常、診断目的のために（特に、漂遊キャパシタンスやし
きい値電圧のようなある種の処理パラメータに関するデ
ータを取出すために）集積回路中に設けられる。このレ
イアウトを詳細に説明しなくても、入力端子Ａ−ＩＮに
対応する細条と、診断機能を実行している際に発振器の
動作を制御するのに用いる出力端子ＯＵＴに対応する細
条と、発振器ＯＳＣ−２の端子ＲＥＦと２つの電源端子
Ｖcc及びＧＮＤに接続する細条とがあることが分かるで
あろう。ＮＡＮＤ論理ゲートを含む１個の領域と、反転
遅延セルＩＮＶ−１，ＩＮＶ−２，・・・，ＩＮＶ−
ｉ，・・・，ＩＮＶ−１００を含む１００個の方形波領
域とが平行な３列に並べて配置されていることも分かる
であろう。
【００１６】各遅延セルＩＮＶ−ｉは、図７の電気回路
図に示すように、２つの電源端子Ｖcc及びＧＮＤ間に接
続した２つのＣＭＯＳトランジスタを以って構成したイ
ンバータであり、その出力端は並列の２つのキャパシタ
Ｃ１−２及びＣ３−２により端子ＲＥＦに接続されてお
り、これら２つのキャパシタが相俟って図５の包括的な
キャパシタＣｉを表わしている。これらのキャパシタ
は、３つの異なるレベルに形成され互いに絶縁され図
８，９及び１０にＭＥＴ１，ＭＥＴ２及びＭＥＴ３で示
す３つの金属化層を以って構成するのが有利である。
図に示すように、２つの電源端子Ｖcc及びＧＮＤ間に接
続した２つのＣＭＯＳトランジスタを以って構成したイ
ンバータであり、その出力端は並列の２つのキャパシタ
Ｃ１−２及びＣ３−２により端子ＲＥＦに接続されてお
り、これら２つのキャパシタが相俟って図５の包括的な
キャパシタＣｉを表わしている。これらのキャパシタ
は、３つの異なるレベルに形成され互いに絶縁され図
８，９及び１０にＭＥＴ１，ＭＥＴ２及びＭＥＴ３で示
す３つの金属化層を以って構成するのが有利である。
【００１７】図６のレイアウトの一部に関する金属化領
域は集積回路の処理の３つの順次の工程で現われる為、
これら領域を図８，９及び１０に示してある。図８は第
１の金属化レベルＭＥＴ１より成る領域を示し、図９は
第２の金属化レベルＭＥＴ２より成る領域を示し、図１
０は第３の金属化レベルＭＥＴ３より成る領域を示す。
ＭＥＴ１より成る領域はそれぞれ遅延セルの２つのトラ
ンジスタのドレイン端子と接触しており、ＭＥＴ２より
成る領域と相俟ってキャパシタＣi の対応する対のうち
のキャパシタＣ１−２を構成する。細条ＲＥＦもＭＥＴ
２を以って構成する。ＭＥＴ３より成る領域はレベル間
のそれぞれの接続ラインを介して、ＭＥＴ１より成る対
応する領域と接触し、ＭＥＴ３より成るこれら領域の各
々はＭＥＴ２より成る領域と相俟ってキャパシタＣi の
対応する対のうちのキャパシタＣ３−２を構成する。
域は集積回路の処理の３つの順次の工程で現われる為、
これら領域を図８，９及び１０に示してある。図８は第
１の金属化レベルＭＥＴ１より成る領域を示し、図９は
第２の金属化レベルＭＥＴ２より成る領域を示し、図１
０は第３の金属化レベルＭＥＴ３より成る領域を示す。
ＭＥＴ１より成る領域はそれぞれ遅延セルの２つのトラ
ンジスタのドレイン端子と接触しており、ＭＥＴ２より
成る領域と相俟ってキャパシタＣi の対応する対のうち
のキャパシタＣ１−２を構成する。細条ＲＥＦもＭＥＴ
２を以って構成する。ＭＥＴ３より成る領域はレベル間
のそれぞれの接続ラインを介して、ＭＥＴ１より成る対
応する領域と接触し、ＭＥＴ３より成るこれら領域の各
々はＭＥＴ２より成る領域と相俟ってキャパシタＣi の
対応する対のうちのキャパシタＣ３−２を構成する。
【００１８】図１０から明らかなように、金属化層ＭＥ
Ｔ３及びＭＥＴ２の重畳面積は異なるセルＩＮＶ−ｉに
対し異なっており、従ってキャパシタＣ３−２も互いに
異なる。すべてのキャパシタＣ３−２を必ずしも他のす
べてのキャパシタＣ３−２と異ならせる必要はないこと
勿論であり、重要なことは、端子ＲＥＦに不規則なパル
スを発生させるのに、従って調波成分が殆ど無い雑音の
発振器ＯＳＣ−２への注入を行なうのにキャパシタンス
が充分異なっていることである。
Ｔ３及びＭＥＴ２の重畳面積は異なるセルＩＮＶ−ｉに
対し異なっており、従ってキャパシタＣ３−２も互いに
異なる。すべてのキャパシタＣ３−２を必ずしも他のす
べてのキャパシタＣ３−２と異ならせる必要はないこと
勿論であり、重要なことは、端子ＲＥＦに不規則なパル
スを発生させるのに、従って調波成分が殆ど無い雑音の
発振器ＯＳＣ−２への注入を行なうのにキャパシタンス
が充分異なっていることである。
【００１９】上述したところでは本発明の一実施例のみ
を説明したが、本発明の範囲内で種々の変更が可能であ
ること明らかである。例えば、雑音発生器は白色雑音、
すなわち調波が殆ど無い雑音を発生するいかなる雑音発
生器にすることもでき、発振器の周波数を決定する可変
インピーダンスはマルチバイブレータの２つの回路分岐
中にではなく１つのみの回路分岐中に設けることがで
き、マルチバイブレータはＭＯＳトランジスタを以って
構成することができ或いはバイポーラトランジスタのみ
の代わりにバイポーラＭＯＳの混成技術によって形成す
ることができ、妨害を受けるようにする発振器は無安定
マルチバイブレータの代わりにループ発振器とすること
ができる。
を説明したが、本発明の範囲内で種々の変更が可能であ
ること明らかである。例えば、雑音発生器は白色雑音、
すなわち調波が殆ど無い雑音を発生するいかなる雑音発
生器にすることもでき、発振器の周波数を決定する可変
インピーダンスはマルチバイブレータの２つの回路分岐
中にではなく１つのみの回路分岐中に設けることがで
き、マルチバイブレータはＭＯＳトランジスタを以って
構成することができ或いはバイポーラトランジスタのみ
の代わりにバイポーラＭＯＳの混成技術によって形成す
ることができ、妨害を受けるようにする発振器は無安定
マルチバイブレータの代わりにループ発振器とすること
ができる。
【図１】ディスクユニットのデータを再生する既知の集
積回路の一部を示すブロック線図である。
積回路の一部を示すブロック線図である。
【図２】ディスクユニットのデータを再生する本発明に
よる集積回路の一部を示すブロック線図である。
よる集積回路の一部を示すブロック線図である。
【図３】図２の集積回路の発振器の周波数がいかに変化
するかを示すグラフである。
するかを示すグラフである。
【図４】図２の集積回路に用いる発振器を示す回路線図
である。
である。
【図５】図２の集積回路に用いる雑音発生器を示すブロ
ック線図である。
ック線図である。
【図６】図５のブロック線図に示す種類の雑音発生器の
レイアウトを示す平面図である。
レイアウトを示す平面図である。
【図７】図６の雑音発生器の遅延セルを示す回路図であ
る。
る。
【図８】集積回路の製造処理の第１段階で、図６のレイ
アウトの詳細を拡大して示す平面図である。
アウトの詳細を拡大して示す平面図である。
【図９】集積回路の製造処理の第２段階で、図６のレイ
アウトの詳細を拡大して示す平面図である。
アウトの詳細を拡大して示す平面図である。
【図１０】集積回路の製造処理の第３段階で、図６のレ
イアウトの詳細を拡大して示す平面図である。
イアウトの詳細を拡大して示す平面図である。
Ｄ−ＩＮ データ Ｄ−ＲＥＣ データ再生ブロック ＳＷ スイッチ ＯＳＣ−１，ＯＳＣ−２ 発振器 Ｒ−ＰＬＬ 位相ロックループブロック Ｗ−ＰＬＬ シンセサイザブロック（位相ロックループ
ブロック） ＴＭ タイミング手段 Ｎ−ＧＥＮ 雑音発生器 Ｒ−ＣＬＫ サンプリング信号 Ａ−ＩＮ イネーブリング信号 ＴＵＮ 同調出力端 Ｇ１，Ｇ２ 可制御電流発生器 Ｇ３，Ｇ４ 定電流発生器
ブロック） ＴＭ タイミング手段 Ｎ−ＧＥＮ 雑音発生器 Ｒ−ＣＬＫ サンプリング信号 Ａ−ＩＮ イネーブリング信号 ＴＵＮ 同調出力端 Ｇ１，Ｇ２ 可制御電流発生器 Ｇ３，Ｇ４ 定電流発生器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 メルシオーレ ブルコーレリ イタリア国 ミラノ 20017 ロホ ヴィ ア マテオティ 77 (72)発明者 ルカ リガツィオ イタリア国 ヴィセンツァ 13043 シグ リアーノ ピアツァ ヴィットリオ ヴァ レーゼ ９
Claims (8)
- 【請求項１】 それぞれ独自の発振器（ＯＳＣ−１，Ｏ
ＳＣ−２）を有する２つの位相ロックループ（Ｒ−ＰＬ
Ｌ，Ｗ−ＰＬＬ）を具える集積回路において、前記集積
回路が、前記２つの位相ロックループのうちの一方の位
相ロックループ（Ｗ−ＰＬＬ）の発振器（ＯＳＣ−２）
の周波数を決定する手段（Ｑ５，Ｑ６）に結合された雑
音発生器（Ｎ−ＧＥＮ）と、他方の位相ロックループ
（Ｒ−ＰＬＬ）が動作中にある際に、前記雑音発生器
（Ｎ−ＧＥＮ）を動作させる手段（ＴＭ）とを具えてい
ることを特徴とする集積回路。 - 【請求項２】 請求項１に記載の集積回路において、雑
音発生器が結合されている発振器（ＯＳＣ−２）が、２
つの回路分岐を有する無安定マルチバイブレータであ
り、これら回路分岐がそれぞれ交差結合トランジスタ
（Ｑ１，Ｑ２）を有し、この発振器の周波数を決定する
前記手段が、前記無安定マルチバイブレータの少なくと
も一方の回路分岐と直列の可変インピーダンスを具えて
いることを特徴とする集積回路。 - 【請求項３】 請求項２に記載の集積回路において、前
記交差結合トランジスタ（Ｑ１，Ｑ２）がバイポーラト
ランジスタであり、これらトランジスタのエミッタがキ
ャパシタ（Ｃ）により相互接続されていることを特徴と
する集積回路。 - 【請求項４】 請求項１〜３のいずれか一項に記載の集
積回路において、前記雑音発生器（Ｎ−ＧＥＮ）が、縦
続接続された複数の遅延セル（ＩＮＶ−ｉ）と複数の容
量性手段（Ｃｉ）とより成るループ発振器を具えてお
り、各容量性手段が、１つの遅延セル（ＩＮＶ−ｉ）と
周波数を決定する前記手段（Ｑ５，Ｑ６）との間に接続
されていることを特徴とする集積回路。 - 【請求項５】 請求項４に記載の集積回路において、各
遅延セルがインバータ（ＩＮＶ−ｉ）を有していること
を特徴とする集積回路。 - 【請求項６】 請求項４又は５に記載の集積回路におい
て、前記容量性手段のうちの少なくとも数個のキャパシ
タンスが互いに異なっていることを特徴とする集積回
路。 - 【請求項７】 請求項４〜６のいずれか一項に記載の集
積回路において、前記容量性手段（Ｃｉ）が、互いに重
量され且つ互いに絶縁された３つの金属層（ＭＥＴ１〜
ＭＥＴ３）を以って構成されていることを特徴とする集
積回路。 - 【請求項８】 請求項１〜７のいずれか一項に記載の集
積回路を具えていることを特徴とするデータ蓄積ディス
クユニットの読出し及び書込み装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP97830351A EP0892499B1 (en) | 1997-07-14 | 1997-07-14 | An integrated circuit with two phase-locked loops and with means for preventing locking owing to injection |
| IT97830351:9 | 1997-07-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1186459A true JPH1186459A (ja) | 1999-03-30 |
Family
ID=8230704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10195731A Pending JPH1186459A (ja) | 1997-07-14 | 1998-07-10 | 集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6141313A (ja) |
| EP (1) | EP0892499B1 (ja) |
| JP (1) | JPH1186459A (ja) |
| DE (1) | DE69703204T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007155670A (ja) * | 2005-12-08 | 2007-06-21 | Nec Corp | 電源ノイズ耐性検査回路及び電源ノイズ耐性検査方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5172357A (en) * | 1989-09-29 | 1992-12-15 | Kabushiki Kaisha Toshiba | Phase-synchronous controller for production of reference clock signal in optical disk drive system |
| WO1992007425A1 (en) * | 1990-10-23 | 1992-04-30 | Seiko Epson Corporation | Voltage-controlled oscillating circuit and phase-locked loop |
| FR2713034B1 (fr) * | 1993-11-23 | 1996-01-26 | Matra Mhs | Circuit de récupération d'horloge à oscillateurs appariés. |
| JP3133885B2 (ja) * | 1993-12-24 | 2001-02-13 | 富士通株式会社 | Ｐｌｌ回路を有する信号処理装置 |
| US5414390A (en) * | 1994-09-12 | 1995-05-09 | Analog Devices, Inc. | Center frequency controlled phase locked loop system |
-
1997
- 1997-07-14 EP EP97830351A patent/EP0892499B1/en not_active Expired - Lifetime
- 1997-07-14 DE DE69703204T patent/DE69703204T2/de not_active Expired - Fee Related
-
1998
- 1998-07-10 US US09/113,576 patent/US6141313A/en not_active Expired - Lifetime
- 1998-07-10 JP JP10195731A patent/JPH1186459A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007155670A (ja) * | 2005-12-08 | 2007-06-21 | Nec Corp | 電源ノイズ耐性検査回路及び電源ノイズ耐性検査方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69703204T2 (de) | 2001-02-01 |
| DE69703204D1 (de) | 2000-11-02 |
| EP0892499B1 (en) | 2000-09-27 |
| US6141313A (en) | 2000-10-31 |
| EP0892499A1 (en) | 1999-01-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3191212B2 (ja) | 周波数倍加回路 | |
| US5559476A (en) | Voltage controlled oscillator including voltage controlled delay circuit with power supply noise isolation | |
| US6380778B2 (en) | Semiconductor integrated circuit | |
| US5652549A (en) | Integrated circuit ring oscillator having line driver with double line feedback | |
| US6388478B1 (en) | Configurable clock generator | |
| US6498537B1 (en) | Phase comparison circuit having a controlled delay of an input signal | |
| JPH07143002A (ja) | Ｐｌｌ周波数シンセサイザ回路 | |
| JPH10209820A (ja) | 電圧制御発振器 | |
| JP2000134092A (ja) | 位相同期ループ回路および電圧制御型発振器 | |
| US6614274B1 (en) | 2/3 full-speed divider using phase-switching technique | |
| JPH1186459A (ja) | 集積回路 | |
| US20020041214A1 (en) | PLL circuit | |
| JPH0730416A (ja) | Ｐｌｌ回路 | |
| EP0996995B1 (en) | Integrated circuit comprising an oscillator | |
| CN111510114B (zh) | 一种时钟发生器电路 | |
| JPH0563518A (ja) | 半導体集積回路 | |
| KR100353103B1 (ko) | 펄스발생회로 | |
| JP3718932B2 (ja) | 中間位相クロック生成回路 | |
| JP2005536101A (ja) | 電圧制御発振器 | |
| EP0957584B1 (en) | Phase locked loop circuit and control method thereof | |
| Kasperkovitz | Frequency-dividers for ultra-high frequencies | |
| KR100214512B1 (ko) | 씨모스 피엘엘의 주파수 위상 비교기 | |
| JPH0363249B2 (ja) | ||
| JPH1065531A (ja) | チャージポンプとそれを用いた位相同期回路 | |
| JP2002261243A (ja) | 電流調整回路 |