KR100214512B1 - 씨모스 피엘엘의 주파수 위상 비교기 - Google Patents

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Abstract

본 발명은 씨모스 피엘엘(PLL) 의 주파수 위상 비교기에 관한 것으로, 종래에는 주파수위상 비교기를 사용하는 피엘엘(PLL)은 0.8μm 씨모스 공정에서 최대 400MHz 대역의 동작이 가능하기 때문에 이동통신용 주파수 대역 800∼900MHz에서는 0.8μm 씨모스 공정을 사용한 피엘엘을 구현할 수 없기 때문에 화합물 반도체(GaAs), 바이롤라 또는 바이씨모스(BiCMOS)를 사용하여 초고주파 대역의 피엘엘을 구성해 사용해왔다. 이럴 경우 52개의 트랜지스터로 구성되므로 씨모스 공정을 사용하는 것보다 높은 비용과 집적도 및 많은 전력소모등에서 손실이 큰 문제점이 있고, 주파수위상 비교기가 에지 트리거링에 의한 동작이므로 잡음에 의한 오동작의 범위가 큰 문제점이 있다. 따라서, 본 발명은 입력레벨과 전압제어발진기의 출력레벨을 비교하여 출력여부를 결정하는 클리어 트랜지스터를 구비한 출력 조절부(100)와: 출력 조절부(100)의 출력을 버퍼링하여 업신호와 다운신호를 보강해주기 위한 업/다운 신호용 버퍼(200)(300)를 단지 6개의 트랜지스터로 고집적도, 낮은 전력소모 및 고속동작이 가능하도록 함과 아울러 위상오차를 감지할 수 있는 주파수의 한계를 극복하여 1GHz 대역에서도 동작가능하도록 하여 이동통신등에도 적용할 수 있도록 한 효과가 있다.

Description

씨모스 피엘엘(PLL)의 주파수 위상 비교기
본 발명은 낮은 전력소모와 작은 칩면적 및 고속동작에 적당하도록 한 씨모스 피엘엘(PLL)에 관한 것으로, 특히 6개의 트랜지스터로 구성하여 위상오차를 감지할 수 있는 주파수 1GHz대역에서도 동작할 수 있도록 하며 업신호와 다운신호가 동시에 있는 주파수 1되는 것을 방지하여 오동작이 발생하지 않도록 한 씨모스 피엘엘(PLL) 의 위상주파수 비교기에 관한 것이다.
종래 씨모스 피엘엘(PLL)의 블록구성은, 도 1에 도시된 바와같이, 입력되는 기준클럭과 피드백되어 인가되는 발진기 출력을 각각 입력받아 그의 위상과 주파수를 비교하고 이 비교결과에 따른 업신호와 다운신호를 출력하는 위상주파수 비교기(10)와: 상기 위상주파수 비교기(10)의 출력신호에 따라 발진기를 제어할 수 있는 아날로그신호를 출력하는 차지펌프(20)와; 상기 차지펌프(20)의 출력에 대하여 저역통과시켜 고주파성분을 제거하기 위한 루프필터(30)와; 상기 루프필터(30)의 출력에 따른 발진클럭을 생성하여 상기 위상주파수 비교기(10)로 출력하는 전압제어 발진기(40)로 구성된다.
이와같이 구성된 종래의 기술에 대하여 살펴보면 다음과 같다.
입력신호가 들어 오면 위상주파수 비교(10)는 전압제어발진기(40)의 출력신호를 입력받아 두 신호의 위상과 주파수를 비교한다.
비교결과, 입력신호의 주파수가 발진출력신호의 주파수보다 높으면 업신호(UP)가 하이가 되며, 입력주파수가 발진출력주파수 보다 낮으면 다운신호(DN)가 하이가 되어 출력된다.
이와같이 동작하는 위상주파수 비교기(10)의 동작에 대하여 도 2에 의거하여 상세히 살펴보면 다음과 같다.
첫째, 기준클릭(REF CLK)의 주파수가 전압제어발진기(40)의 발진출력(OSC output)의 주파수 보다 높을 경우 낸드게이트(ND1)로는 하이신호1가 입력되고 낸드게이트(ND3)로는 로우신호0가 입력된다.
그러면 낸드게이트(ND1)는 논리곱을 행하여 로우신호를 출력하고, 이 로우신호는 인버터(I1)(I2)를 각각 거쳐 낸드게이트(ND2)의 일측입력단으로 입력된다.
이와동시에 낸드게이트(ND3)는 논리곱을 행하여 하이신호를 출력하고, 이 하이신호는 인버터(I3)(I4)를 각각 거쳐 낸드게이트(ND4)의 일측입력단으로 입력된다.
이때 상기 낸드게이트(ND1)(ND3)의 출력인 로우신호와 하이신호를 입력받은 낸드게이트(ND9)는 낸드게이트(ND1)로의 로우신호에 의해 타측입력에 관계없이 하이신호를 제 1래치(10a)와 제2래치(10b)로 출력한다.
따라서, 낸드게이트(ND2)는 인버터(I2)로 부터 로우신호, 제1래치(10a) 와 낸드게이트(ND9)로 부터 각각 하이신호를 입력받아 논리곱을 행하고, 이 논리곱을 행하여 얻어진 하이신호를 출력한다. 즉, 업신호(UP) 가 하이가 된다.
그리고, 낸드게이트(ND4)는 인버터(I4), 제2래치(10b)와 낸드게이트(ND9)로 각각 하이신호를 입력받아 논리곱을 행하여 로우신호를 출력한다. 즉, 다운신호(DN)는 로우가 된다.
둘째, 기준클릭(REF CLK)의 주파수가 전압제어발진기(40)의 발진출력(OSC output)의 주파수 보다 낮을 경우 낸드게이트(ND1)로는 로우신호0가 입력되고 낸드게이트(ND3)로는 하이신호1가 입력된다.
그러면 낸드게이트(ND1)는 논리곱을 행하여 하이신호를 출력하고, 이 하이신호는 인버터(I1)(I2)를 각각 거쳐 낸드게이트 (ND2)의 일측입력단으로 입력된다.
이와동시에 낸드게이트(ND3)는 논리곱을 행하여 로우신호를 출력하고, 이 로우신호는 인버터(I3)(I4)를 각각 거쳐 낸드게이트(ND4)의 일측입력단으로 입력된다.
이때 상기 낸드게이트(ND1)(ND3)의 출력인 하이신호와 로우신호를 입력받은 낸드게이트(ND9)는 낸드게이트(ND3)의 로우신호에 의해 타측입력에 관계없이 하이신호를 제1래치(10a)와 제2래치(10b)로 출력한다.
따라서, 낸드게이트(ND2)는 인버터(I2), 제1래치(10a)와 낸드게이트(ND9)로 부터 각각 하이신호를 입력받아 논리곱을 행하고, 이 논리곱을 행하여 얻어진 로우신호를 출력한다. 즉, 업신호(UP)가 로우가 된다.
그리고 낸드게이트(ND4)는 인버터(I4)로 부터 로우신호, 낸드게이트(ND9)와 제2래치(10b)로 부터 각각 하이신호를 입력받아 논리곱을 행하여 하이신호를 출력한다. 즉, 다운신호(DN)는 하이가 된다.
세째, 기준클럭의 입력주파수와 발진출력신호의 위상과 주파수가 같을 경우, 낸드게이트(ND1)(ND3)의 입력단으로 로우신호0가 입력된다.
따라서, 낸드게이트(ND1)(ND3)는 타측입력에 관계없이 하이신호를 출력하고, 이 하이신호는 인버터(I1,I3)(I2,I4)를 각각 거쳐 낸드게이트(ND2)(ND4)의 일측입력단으로 입력된다.
이때 제1래치(10a)와 제2래치(10b)는 낸드게이트(ND1)(ND3)의 출력인 하이신호를 받아서 그 래치(10a)(10b)의 낸드게이트(ND5)(ND8)에서 논리곱한 로우신호를 낸드게이트(ND9)로 출력한다.
이에 상기 낸드게이트(ND9)는낸드게이트(ND1)(ND3)의 하이신호와 제1,제2래치(10a)(10b)의 로우신호를 각각 입력받아 논리곱을 행하여 하이신호를 낸드게이트(ND2)(ND4)와 제1,제2래치(10a)(10b)로 각각 출력한다.
그러면, 상기 제1,제2래치(10a)(10b)의 낸드게이트(ND6)(ND7)에 의해 로우신호로 변환되고, 이 로우신호를 입력받는 낸드게이트(ND5)(ND8)가 하이신호로 변환시켜 낸드게이트(ND2)(ND4)의 타측입력단으로 출력한다.
따라서, 낸드게이트(ND2)는 인버터(I2), 낸드게이트(ND9)와 제1래치(10a)로 부터 하이신호를 입력받아 논리곱을 행하여 얻은 로우신호를 출력하고, 낸드게이트(ND4)는 인버터(I4), 낸드게이트(ND9)와 제2래치(10b)로 부터 하이신호를 입력받아 논리곱을 행하여 얻은 로우신호를 출력한다.
즉, 업신호(UP)와 다운신호(DN)는 로우0가 된다.
이상에서와 같이 입력신호와 발진출력신호에 대한 업신호(UP)와 다운신호(DN)에 대한 출력상태는 도 3에 도시한 도표에서와 같다.
상기에서와 같은 동작을 거친 업신호(UP)와 다운신호(DN)를 출력하면, 이 업신호(UP)와 다운신호(DN)를 차지펌프(20)가 입력받아 전압제어발진기(40)를 제어할 수 있는 제어신호로 변환시켜 출력한다.
상기 차지펌프(20)의 출력을 루프필터(30)가 입력받아 저역통과시켜 고주파성분을 제거한다.
이렇게 고주파성분을 제거한 신호에 따라 전압제어발진기(40)는 발진하여 발진 클럭(OSC CLK)을 위상주파수 비교기(10)로 출력하는데, 상기 전압제어발진기(40)는 크리스탈 발진기, R-C가변 발진기, 에미터 결합 멀티 바이브레이터, 씨모스 발진기등으로 구현되며 저전력소모와 집적도를높이기 위해 씨모스 발진기가 많이 사용된다.
이상에서 같이 피엘엘(PLL)은 입력신호와 전압제어발진기(40)의 발진출력의 위상차와 주파수를 검출하여 전압제어발진기의 주파수와 위상을 결정한다.
그러나, 상기와 같은 종래의 기술에서 주파수위상 비교기를 사용하는 피엘엘(PLL)은 0.8μm씨모스 공정에서 최대 400MHz대역의 동작이 가능하기 때문에 이동통신용 주파수 대역 800∼900MHz에서는 0.8μm씨모스 공정을 사용한 피엘엘을 구현할 수 없기 때문에 화합물 반도체(GaAs),바이폴라 또는 바이씨모스(BiCMOS)를 사용하여 초고주파 대역의 피엘엘을 구성해 사용해왔다.
이럴 경우 52개의 트랜지스터로 구성되므로 씨모스 공정을 사용하는 것보다 높은 비용과 집적도 및 많은 전력소모등에서 손실이 큰 문제점이 있고, 주파수위상 비교기가 에지 트리거링에 의한 동작이므로 잡음에 의한 오동작의 범위가 큰 문제점이 있다. 따라서, 상기에서와 같은 문제점을 해결하기 위한 본 발명의 목적은 단지 6개의 트랜지스터로 주파수위상 비교기를 구성하여 고집적도, 낮은 전력소모 및 고속동작이 가능하도록 한 씨모스 피엘엘(PLL)의 주파수 위상 비교기를 제공함에 있다. 본 발명의 다른 목적은 주파수위상 비교기의 위상오차를 감지할 수 있는 주파수의 한계를 극복하여 1GHz대역에서도 동작가능하도록 한 씨모스 피엘엘(PLL)의 주파수 위상 비교기를 제공함에 있다.
제1도는 종래 씨모스 피엘엘의 블록구성도.
제2도는 도1에서, 위상주파수 비교기의 상세도.
제3도는 도2에서, 입력신호와 발진출력신호에 따른 업/다운신호 도표.
제4도는 본 발명 씨모스 피엘엘의 주파수 위상 비교기 회로도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 위상주파수 비교기 20 : 차지펌프
30 : 루프필터 40 : 전압제어발진기
PM : 피모스 트랜지스터 NM : 엔모스 트랜지스터
상기 목적을 달성하기 위한 본 발명 씨모스 피엘엘(PLL)의 주파수 위상 비교기는, 도 4에 도시한 바와 같이, 입력레벨과 전압제어발진기의 출력레벨을 비교하여 출력 여부를 결정하는 출력조절부(100)와; 상기 출력 조절부(100)의 출력을 버퍼링하여 업신호와 다운신호를 보강해주기 위한 업/다운 신호용 버퍼(200)(300)로 구성한다. 상기에서 출력 조절부(100)는 전압제어발진기(VCO)의 출력단과 게이트가 각각 연결된 피모스 및 엔모스 트랜지스터 (PM1)(NM1)는 직렬연결되고, 상기 피모스 트랜지스터(PM1)의 소오스측은 입력단에 연결되고, 상기 입력단과 게이트가 각각 연결된 피모스 및 엔모스 트랜지스터(PM4)(NM4)는 직렬연결되고, 상기 피모스 트랜지스터(PM4)의 소오스측은 상기 전압제어발진기 출력단에 연결되고, 상기 엔모스 트랜지스터(NM1)(NM4)에 클리어 트랜지스터(NC1)(NC2)가 각각 병렬로 연결되고 그의 게이트는 각각 업/다운신호 출력단(UP)(DN)에 연결되어 구성한다.
이와같이 구성된 본 발명의 동작 및 작용효과에 대하여 상세히 설명하면 다음과 같다.
입력단(Vin)으로 입력되는 입력주파수가 전압제어발진기(VCO)의 발진주파수 보다 높아 입력단(Vin)으로 하이신호가 입력되고 전압제어발진기 출력단(VCO out)으로 로우신호가 입력되면, 전압제어발진기 출력단(VCO out)의 로우신호에 의해 피모스 트랜지스터(PM1)은 턴온되고 엔모스 트랜지스터(NM1)은 턴오프 상태가 되므로 피모스트랜지스터(PM1)의 소오스측의 입력단(Vin)으로 입력된 하이신호가 A점에 나타나게 된다.
상기 A점의 하이신호는 업신호용 버퍼(200)의 피모스 트랜지스터(PM2)는 오프시키고 엔모스 트랜지스터(NM2)를 온 시키므로 로우신호가 출력되고, 이 신호는 다시 피모스 트랜지스터(PM3)를 온시키고 엔모스 트랜지스터(NM3)를 오프시키므로 업신호(UP)는 하이상태로 출력된다.
상기 하이상태의 업신호(UP)는 다운신호(DN)가 동시에 하이상태가 되지 않도록 하기 위하여 피드백되어 출력 조절부(100)의 클리어 트랜지스터(NC2)의 게이트로 입력된다.
따라서, 클리어 트랜지스터(NC2)가 온됨에 따라 B점에는 로우신호로 나타난다. 이 로우신호는 다운신호용 버퍼(300)로 입력되어 피모스 트랜지스터(PM5)는 온시키고 엔모스 트랜지스터(NM5)는 오프시켜 하이신호로 반전되고, 이 하이신호는 다시 피모스 트랜지스터(PM6)는 오프시키고 엔모스 트랜지스터(NM6)를 온시켜 다운신호(DN)는 로우상태가 된다.
그리고, 입력단(Vin)으로 입력되는 입력주파수가 전압제어발진기(VCO)의 발진주파수 보다 낮아 입력단(Vin)으로 로우신호가 입력되고 전압제어발진기 출력단(VCO out)으로 하이신호가 입력되면, 전압제어발진기 출력단(VCO out)의 하이신호에 의해 피모스 트랜지스터(PM1)은 오프되고 엔모스 트랜지스터(NM1)은 온상태가 되므로 엔모스 트랜지스터(NM1)의 접지측에 의하여 로우신호가 A점에 나타나게 된다.
상기 A점의 로우신호는 업신호용 버퍼(200)의 피모스 트랜지스터(PM2)는 온시켜 반전된 하이신호를 출력하고, 이 하이신호는 다시 엔모스 트랜지스터(NM3)를 온시켜 반전된 로우신호를 출력한다. 즉 업신호(UP)는 로우상태로 출력된다.
이와동시에 입력단(Vin)을 통한 로우신호에 의해 출력 조절부(100)의 피모스 트랜지스터(PM4)가 턴온된다.
이때 상기 피모스 트랜지스터(PM4)의 소오스측에 연결된 전압제어발진기 출력단(VCO out)을 통해 입력되는 하이신호가 B점에나타난다. 상기 B점의 하이신호는 다운신호용 버퍼(300)의 엔모스 트랜지스터(NM5)를 온시켜 반전된 로우신호를 출력하고, 이 로우신호는 피모스 트랜지스터(PM6)를 온시켜 하이신호를 출력한다. 즉 다운신호(DN)는 하이상태로 출력된다.
상기 하이상태의 다운신호(DN)는 업신호(UP)와 동시에 하이상태가 되지 않도록 하기 위하여 피드백되어 출력 조절부(100)의 클리어 트랜지스터(NC1)의 게이트로 입력되어 턴온시킨다.
따라서, 상기 클리어 트랜지스터(NC1)는 A점의 전류를 접지측으로 바이패스시켜 로우상태로 만든다.
그러면 그 로우신호는 업신호용 버퍼(200)를 통해 버퍼링 된 로우신호를 업신호(UP)로 하여 출력한다.
그리고, 입력단(Vin)과 전압제어발진기 출력단(VCO out)으로 로우신호가 각각 입력되면 출력 조절부(100)의 피모스 트랜지스터(PM1)(PM4)는 턴온되고 엔모스 트랜지스터(NM1)(NM4)는 턴오프되므로 입력단(Vin)과 전압제어발진기 출력단(VCO out)의 로우신호가 A,B점에 각각 나타난다.
상기 A,B점의 로우신호는 업신호용 버퍼(200)와 다운신호용 버퍼(300)를 각각 통해 버퍼링되어 업신호(UP)와 다운신호(DN)로 출력한다.
마찬가지로, 입력단(Vin)과 전압제어발진기 출력단(VCO out)으로 하이신호가 각각 입력되면 출력 조절부(100)의 엔모스 트랜지스터(PM1)(PM4)는 오프되고 엔모스 트랜지스터(NM1)(NM4)는 온되므로 A,B점에는 접지측의 전위인 로우신호가 나타난다.
상기 로우신호는 업신호용 버퍼(200)와 다운신호용 버퍼(300)를 각각 통해 버퍼링되어 업신호(UP)와 다운신호(DN)로 출력한다.
이와같이 업신호(UP)와 다운신호(DN)가 동시에 하이상태가 되는 것을 클리어 트랜지스터(NC1)(NC2)를 이용하여 방지하여 차지펌프의 값을 모호하게 하는 오동작을 방지한다.
상기에서와 같이 업신호(UP)와 다운신호(DN)가 모두 하이상태1가되는 것을 방지하기 위하여 클리어 트랜지스터(NC1)(NC2)는 0.8μm공정에서 업신호와 다운신호의 확실한 로우 0값을 위해 40μm의 게이트 폭을 갖도록 한다.
상기에서와 같은 동작을 행하는 주파수 위상 비교기는 단지 6개의 트랜지스터로 구성하며, 이에따라 고집적도, 낮은 전력소모, 그리고 고속동작이 가능하게 한다.
그리고, 주파수 위상 비교기는 레벨 센서티브(level sensitive)회로이기 때문에 잡음 특성이 우수하고, 127MHz∼1.04MHz범위에서 정상동작이 가능하므로 이동통신용 대역인 800MHz 이상에서 동작가능하다.
이 비교기는AM/FM검출기, 모뎀, FSK 복조기, 주파수 합성기, 클럭 복구회로, TV수신기, 위성통신 등에 응용할 수 있다.
상술한 바와 같이, 본 발명은 6개의 트랜지스터로 주파수이러상 비교기를 구성하여 고집적도, 낮은 전력소모 및 고속동작이 가능하도록 하고, 위상오차를 감지할 수 있는 주파수의 한계를 극복하여 1GHz 대역에서도 동작가능하도록 함으로써 이동통신용 대역에서 동작할 수 있도록 하며, 클리어 트랜지스터를 이용하여 업신호와 다운신호가 동시에 1이되는 경우를 방지하여 차지펌프가 오동작하는 것을 방지하도록 한 효과가 있다.

Claims (4)

  1. 위상주파수 비교기와, 차지펌프와, 루프필터와, 전압제어발진기로 이루어진 씨모스 피엘엘(PLL)에있어서, 상기 위상주파수 비교기는 전압제어발진기의 출력단과 게이트가 각각 연결된 피모스 및 엔모스 트랜지스터(PM1)(NM1)는 직렬연결되고, 상기 피모스 트랜지스터(PM1)의 소오스측은 입력단에 연결되고, 상기 입력단과 게이트가 각각 연결된 피모스 및 엔모스 트랜지스터(PM4)(NM4)는 직렬연결되고, 상기 피모스 트랜지스터(PM4)의 소오스측은 상기 전압제어발진기 출력단에 연결되고, 상기 엔모스 트랜지스터(NM1)(NM4)에 클리어 트랜지스터(NC1)(NC2)가 각각 병렬로 연결되고 그의 게이트는 각각 업/다운신호 출력단(UP)(DN)에 연결되어 입력되는 신호의 입력레벨과 전압제어발진기의 출력레벨을 비교하여 출력여부를 결정하는 출력 조절부(100)와; 상기 출력조절부(100)의 출력을 버퍼링하여 업신호와 다운신호를 보강해 주기 위한 업/다운 신호용 버퍼(200)(300)로 구성됨을 특징으로 하는 씨모스 피엘엘(PLL)의 주파수 위상 비교기.
  2. 제1항에 있어서, 클리어 트랜지스터(NC1)(NC2)는 엔모스 트랜지스터임을 특징으로하는 씨모스 피엘엘(PLL)의 주파수 위상 비교기.
  3. 제1항 또는 제2항에 있어서, 클리어 트랜지스터(NC1)(NC2)는 업신호와 다운신호가 동시에 1이 되는 것을 방지하도록 함을 특징으로 하는 씨모스 피엘엘(PLL)의 주파수 위상 비교기.
  4. 제3항에 있어서, 업신호와 다운신호가 동시에 1이 되는 것을 방지하기 위하여 클리어 트랜지스터는 0.8μm공정에서 40μm의 게이트 폭을 갖도록 함을 특징으로 하는 씨모스 피엘엘(PLL)의 주파수 위상 비교기.
KR1019960047880A 1996-10-24 1996-10-24 씨모스 피엘엘의 주파수 위상 비교기 KR100214512B1 (ko)

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