JP3028301B2

JP3028301B2 - Ｃｍｏｓｐｌｌの周波数位相比較器

Info

Publication number: JP3028301B2
Application number: JP9292518A
Authority: JP
Inventors: キムヨウン−ソー
Original assignee: エルジーセミコンカンパニーリミテッド
Priority date: 1996-10-24
Filing date: 1997-10-24
Publication date: 2000-04-04
Anticipated expiration: 2017-10-24
Also published as: KR100214512B1; DE19729157A1; DE19729157C2; KR19980028712A; JPH10135823A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は低電力消費と小チッ
プ面積を可能にするとともに、高速動作に適合するＣＭ
ＯＳＰＬＬ(Phase-Locked-Loop) の周波数位相比較器に
関するものである。

【０００２】

【従来の技術】従来のＣＭＯＳＰＬＬは、図２に示した
ように、入力される基準クロックREF-CLK と電圧制御発
振器40からフィードバックされる出力OSC-CLK とを夫々
受け、それらの位相と周波数とを比較し、該比較結果に
よりアップ信号UP及びダウン信号DNを出力する周波数位
相比較器10と、該周波数位相比較器10の出力信号に応じ
て、電圧制御発振器40を制御するためのアナログ信号を
出力するチャージポンプ20と、該チャージポンプ20の出
力信号のうち、高周波成分を除去し、低域成分のみを通
過させるループフィルター30と、該ループフィルター30
の出力信号により発振クロック信号OSC-CLK を生成し、
上記周波数位相比較器10にフィードバックする電圧制御
発振器40と、から構成されていた。

【０００３】そして、このように構成された従来のＣＭ
ＯＳＰＬＬの動作においては、周波数位相比較器10に入
力信号が印加されると、周波数位相比較器10は、その入
力信号に対して電圧制御発振器40からフィードバックさ
れる出力信号を受け、これら入力信号と出力信号の位相
と周波数とを比較する。その結果、入力信号の周波数が
電圧制御発振器 40 からの出力信号の周波数よりも高い
と、周波数位相比較器10はハイレベルのアップ信号UPを
出力し、又、入力信号の周波数が電圧制御発振器40の出
力信号の周波数よりも低いと、周波数位相比較器10はハ
イレベルのダウン信号DNを出力するようになっていた。

【０００４】以下、図３を用いて、周波数位相比較器10
の動作を詳しく説明する。基準クロックREF-CLK の周波
数が電圧制御発振器40の発振出力OSC-CLK の周波数より
高い場合には、ＮＡＮＤゲートND1 にはハイレベル信号
の' １' が入力され、ＮＡＮＤゲートND3 にはローレベ
ル信号の' ０' が入力される。ハイレベル信号’１’が
入力されたＮＡＮＤゲートND1 は否定論理積演算を行っ
てローレベル信号を出力する。該ローレベル信号は各イ
ンバータI1,I2 を夫々経てＮＡＮＤゲートND2 の第１の
入力端に入力される。同時に、ローレベル信号' ０' が
入力されたＮＡＮＤゲートND3 は否定論理積演算を行っ
てハイレベル信号を出力する。該ハイレベル信号は各イ
ンバータI3,I4 を夫々経てＮＡＮＤゲートND4 の第１の
入力端に入力される。

【０００５】このとき、上記各ＮＡＮＤゲートND1,ND3
から出力されたローレベル信号及びハイレベル信号は夫
々ＮＡＮＤゲートND9 にも印加される。該ＮＡＮＤゲー
トND9 は、上記ＮＡＮＤゲートND1 からのローレベル信
号により、ＮＡＮＤゲートND3 からの入力信号には関係
なく、ハイレベル信号を第１ラッチ10a と第２ラッチ10
b とに夫々出力する。

【０００６】第１ラッチ10a に入力されたハイレベル信
号は２個のＮＡＮＤゲートND6, ND5を経て、再びハイレ
ベル信号としてＮＡＮＤゲートND2 に出力される。同様
に、第２ラッチ10b に入力されたハイレベル信号は２個
のＮＡＮＤゲートND7, ND8を経て、再びハイレベル信号
としてＮＡＮＤゲートND4 に出力される。従って、ＮＡ
ＮＤゲートND2 には、インバータI2からはローレベル信
号が、第１ラッチ 10aとＮＡＮＤゲートND9 とからはハ
イレベル信号が夫々入力され、ＮＡＮＤゲートND2 はこ
れらの入力に対して否定論理積演算を行ってハイレベル
信号を出力する。即ち、アップ信号UPはハイレベルの信
号として出力される。

【０００７】且つ、ＮＡＮＤゲートND4 には、インバー
タI4、第２ラッチ10b 、及びＮＡＮＤゲートND9 から夫
々ハイレベル信号が入力され、ＮＡＮＤゲートND4 は否
定論理積演算を行ってローレベル信号を出力する。即
ち、ダウン信号DNはローレベルの信号として出力され
る。基準クロックREF-CLK の周波数が電圧制御発振器40
の発振出力OSC-CLK の周波数よりも低い場合には、上記
の場合と逆の状況になる。即ち、ＮＡＮＤゲートND1 に
はローレベル信号の' ０' が入力され、ＮＡＮＤゲート
ND3 にはハイレベル信号の' １' が入力される。

【０００８】ＮＡＮＤゲートND1 は否定論理積演算を行
ってハイレベル信号を出力し、該ハイレベル信号は各イ
ンバータI1,I2 を夫々経てＮＡＮＤゲートND2 の第１の
入力端に入力される。同時に、ＮＡＮＤゲートND3 は否
定論理積演算を行ってローレベル信号を出力し、該ロー
レベル信号は各インバータI3,I4 を夫々経てＮＡＮＤゲ
ートND4 の第１の入力端に入力される。

【０００９】上記各ＮＡＮＤゲートND1,ND3 から出力し
たハイレベル信号及びローレベル信号は夫々ＮＡＮＤゲ
ートND9 にも印加され、該ＮＡＮＤゲートND9 は、上記
ＮＡＮＤゲートND3 からのローレベル信号により、ＮＡ
ＮＤゲートND1 からのハイレベル信号には関係なく、ハ
イレベル信号を第１ラッチ10a と第２ラッチ10b とに夫
々出力する。

【００１０】第１ラッチ10a に入力されたハイレベル信
号は２個のＮＡＮＤゲートND6, ND5を経て、再びハイレ
ベル信号としてＮＡＮＤゲートND2 に出力される。同様
に、第２ラッチ10b に入力されたハイレベル信号は２個
のＮＡＮＤゲートND7, ND8を経て、再びハイレベル信号
としてＮＡＮＤゲートND4 に出力される。従って、ＮＡ
ＮＤゲートND2 には、インバータI2、第１ラッチ10a 、
及びＮＡＮＤゲートND9 から夫々ハイレベル信号が入力
され、ＮＡＮＤゲートND2 は否定論理積演算を行ってロ
ーレベル信号を出力する。即ち、アップ信号UPはローレ
ベルの信号として出力される。

【００１１】且つ、ＮＡＮＤゲートND4 には、インバー
タI4からはローレベル信号が、第２ラッチ10b とＮＡＮ
ＤゲートND9 からは夫々ハイレベル信号が入力され、Ｎ
ＡＮＤゲートND4 は否定論理積演算を行ってハイレベル
信号を出力する。即ち、ダウン信号DNはハイレベルの信
号として出力される。又、基準クロックREF-CLK の入力
周波数と発振出力信号OSC-CLK の位相及び周波数とが同
じであって、かつ、各ＮＡＮＤゲートND1、ND3 の１方の
入力端にローレベル信号の' ０' が入力された場合、各
ＮＡＮＤゲートND1,ND3 は、他方の入力端に入力される
入力には関係なくハイレベル信号を出力し、該ハイレベ
ル信号はインバータI1,I2 とI3,I4 を夫々経由し、各Ｎ
ＡＮＤゲートND2, ND4の第１の入力端に入力される。

【００１２】このとき、第１ラッチ10a 及び第２ラッチ
10b には各ＮＡＮＤゲートND1,ND3の出力であるハイレ
ベル信号が入力され、その結果として、それらラッチ10
a 、10bの各ＮＡＮＤゲートND5, ND8から否定論理積演算
されたローレベル信号がＮＡＮＤゲートND9 に出力され
る。このように、該ＮＡＮＤゲートND9 には上記各ＮＡ
ＮＤゲートND1,ND3 からのハイレベル信号と第１及び第
２ラッチ10a 、10bからのローレベル信号とが夫々入力さ
れ、ＮＡＮＤゲートND9 はこれらの入力に対して否定論
理積演算を行ってハイレベル信号を各ＮＡＮＤゲートND
2,ND4 と第１及び第２ラッチ10a 、10bとに夫々出力す
る。

【００１３】このハイレベル信号は、上記第１、第２ラ
ッチ10a 、10bの各ＮＡＮＤゲートND6,ND7 によりローレ
ベル信号に変換され、次いで、各ＮＡＮＤゲートND5,ND
8 によりハイレベル信号に変換され、結局、ハイレベル
信号として各ＮＡＮＤゲートND2,ND4 の第２の入力端に
出力される。従って、上記ＮＡＮＤゲートND2 にはイン
バータI2、ＮＡＮＤゲートND9 及び第１ラッチ10a から
ハイレベル信号が入力され、ＮＡＮＤゲートND2 はこれ
らの入力に対して否定論理積演算を行ってローレベル信
号を出力する。一方、上記ＮＡＮＤゲートND4 にはイン
バータI4、ＮＡＮＤゲートND9 及び第２ラッチ 10bから
ハイレベル信号が入力され、ＮＡＮＤゲートND4 はこれ
らの入力に対して否定論理積演算を行ってローレベル信
号を出力する。

【００１４】即ち、アップ信号UPとダウン信号DNとは何
れもローレベル信号としての値' ０' を有する。更に、
基準クロックREF-CLK と電圧制御発振器40の出力信号OS
C-CLK の位相及び周波数とが同じであって、かつ、各Ｎ
ＡＮＤゲートND1、ND3 の入力端にハイレベル信号の'
１' が入力されると、このハイレベル信号はＮＡＮＤゲ
ートND1,ND3 によってローレベル信号に変換された後、
各インバータI1,I2 、I3,I4 を夫々経由して、各ＮＡＮ
ＤゲートND2,ND4 の第１の入力端に入力される。ローレ
ベル信号が入力されたＮＡＮＤゲートND2,ND4 は、他の
入力端を介して入力される入力には関係なく、ハイレベ
ル信号を出力する。

【００１５】従って、アップ信号UPとダウン信号DNとは
何れもローレベル信号としての値'０' を有する。この
ような入力信号と電圧制御発振器40からの出力信号とに
対するアップ信号UPとダウン信号DNとの出力状態は図４
に示した図表のようである。即ち、基準クロックREF-CL
K と電圧制御発振器40の出力信号OSC-CLK の位相及び周
波数が等しく、かつ、各ＮＡＮＤゲートND1,ND3 にロー
レベル信号’０’が入力される場合には、アップ信号及
びダウン信号は共にローレベルとなる（ケース１）。基
準クロックREF-CLK の周波数が電圧制御発振器40の出力
信号OSC-CLKの周波数よりも低い場合には、アップ信号
及びダウン信号は夫々ローレベル及びハイレベルとなる
（ケース２）。基準クロックREF-CLK の周波数が電圧制
御発振器40の出力信号OSC-CLK の周波数よりも高い場合
には、アップ信号及びダウン信号は夫々ハイレベル及び
ローレベルとなる（ケース３）。基準クロックREF-CLK
と電圧制御発振器40の出力信号OSC-CLK の位相及び周波
数が等しく、かつ、各ＮＡＮＤゲートND1,ND3 にハイレ
ベル信号’１’が入力される場合には、アップ信号及び
ダウン信号は共にローレベルとなる（ケース４）。

【００１６】上記のような過程を経て、周波数位相比較
器10からアップ信号UP及びダウン信号DNが出力される
と、該アップ信号UP及びダウン信号DNはチャージポンプ
20に入力され、チャージポンプ20は電圧制御発振器40を
制御する信号に変換して出力する。該チャージポンプ20
の出力信号はループフィルター30に入力され、高周波成
分が除去され、低周波成分のみが通過する。

【００１７】ここで、高周波成分を除去する理由は、回
路設計時には、雑音特性と周波数追跡能力間にトレード
オフ（trade-off)の関係が存在するため、減衰定数を低
くするためである。このように高周波成分を除去した信
号を受けて電圧制御発振器40が発振を行い、発振クロッ
クOSC-CLK を周波数位相比較器10にフィードバックとし
て出力する。

【００１８】上記電圧制御発振器 40 としては、クリス
タル発振器、Ｒ−Ｃ可変発振器、エミッタ結合マルチバ
イブレータ、ＣＭＯＳ発振器等を用いることができる
が、電力消費の低減と集積度の向上のためＣＭＯＳ発振
器が広く使用されていた。以上、説明したように、ＰＬ
Ｌは入力信号と電圧制御発振器40の発振出力との位相及
び周波数における差を検出し、電圧制御発振器40の周波
数及び位相を決定する。

【００１９】

【発明が解決しようとする課題】然るに、このように構
成された従来の周波数位相比較器を用いたＰＬＬは、複
数のゲートに連結されていて、各段を経るプロパゲーシ
ョンディレイ(propagation delay) が周波数又は位相よ
りも非常に高いため、約１ns程度の周期を有するクロッ
ク（clock)の対応に迅速に反応することができないだけ
でなく、入力周波数とＰＬＬの出力周波数との位相差を
効率良く感知できない。このため、０．８μｍデザイン
・ルールの下では最大４００MHz 帯域での動作が可能で
あるだけであり、移動通信用周波数帯域８００〜９００
MHz では０．８μｍデザイン・ルールを利用したＰＬＬ
を具現することが出来なかった。このため、従来は、化
合物半導体（GaAs）、バイポーラ又はバイＣＭＯＳ（Bi
CMOS）を使用して、超高周波帯域で動作可能なＰＬＬを
構成していたが、そのようなＰＬＬは極めて多数（例え
ば、５２個）のトランジスタを必要としていたため、そ
の構造が極めて煩雑であった。且つ、そのようなＰＬＬ
は、高費用、高電力消費、及び低集積度を免れ難いとい
う不都合な点があった。

【００２０】又、周波数位相比較器がエッジトリガーに
より動作を行うため雑音が甚だしく誤動作の範囲が広く
なるという不都合な点があった。本発明の目的は、第１
には、高集積度、低電力消費及び高速動作を確保しつ
つ、従来のＣＭＯＳＰＬＬの周波数位相比較器よりも少
ない数のトランジスタで、超高周波帯域で動作可能なＣ
ＭＯＳＰＬＬの周波数位相比較器を提供することであ
り、第２には、位相の誤差を検知し得る周波数の限界を
上げ、誤動作の範囲を狭くすることができるＣＭＯＳＰ
ＬＬの周波数位相比較器を提供することである。

【００２１】

【課題を解決するための手段】このような目的を達成す
るため、請求項１に係る発明は、入力レベルと電圧制御
発振器からの出力レベルとを比較し、その比較結果に応
じてアップ信号又はダウン信号を出力するＣＭＯＳＰＬ
Ｌの周波数位相比較器において、前記入力レベルと前記
出力レベルとを比較し、出力の可否を決定する出力調節
手段（100)と、該出力調節手段（100)の出力をバッファ
リングし、前記アップ信号とダウン信号とを補強するア
ップ信号用バッファー（200)及びダウン信号用バッファ
ー（300)と、から構成し、前記出力調節手段（100)は、
第１のＣＭＯＳ及び第２のＣＭＯＳからなり、前記第１
のＣＭＯＳを構成する第１のＰＭＯＳ及び第１のＮＭＯ
Ｓトランジスタ（PM1 ，NM1)のゲートは各々前記電圧制
御発振器の出力端(VCO-OUT) に接続され、前記第１のＰ
ＭＯＳトランジスタ（PM1)のソースは入力端(Vin)に連
結され、前記第２のＣＭＯＳを構成する第２のＰＭＯＳ
及び第２のＮＭＯＳトランジスタ（PM4 ，NM4)のゲート
は前記入力端(Vin) に接続され、前記第２のＰＭＯＳト
ランジスタ（PM4)のソースは前記電圧制御発振器の出力
端(VCO-OUT)に連結され、前記第１及び第２のＮＭＯＳ
トランジスタ（NM1 ，NM4)にはクリアトランジスタ（NC
1 ，NC2)が夫々並列に連結され、それらクリアトランジ
スタ（NC1 ，NC2)の各ゲートはダウン信号出力端及びア
ップ信号出力端に夫々連結されて構成される。

【００２２】出力調節手段（100)からの出力はバッファ
ー（200 ，300) によりバッファリングされた上でアッ
プ信号又はダウン信号として出力される。このため、高
集積度、低電力消費及び高速動作を確保しつつ、周波数
及び位相の比較を実行することができる。また、出力調
節手段（100)は、基本的には、２個の第１及び第２のＣ
ＭＯＳトランジスタで構成したので、従来の周波数位相
比較器と比べて、より少ない個数のトランジスタで構成
することができる。

【００２３】

【００２４】上記各クリアトランジスタ（NC1 ，NC2)
は、請求項２に記載されているように、ＮＭＯＳトラン
ジスタであることが好ましい。このクリアトランジスタ
（NC1，NC2)は、請求項３に記載されているように、ア
ップ信号及びダウン信号が同時に’１’になることを防
止するように構成されている。アップ信号及びダウン信
号が同時に’１’になることを防止することにより、チ
ャージポンプの誤動作を防止することができる。

【００２５】上記各クリアトランジスタ（NC1 ，NC2)
は、請求項４に記載されているように、０．８μｍデザ
イン・ルールで４０μｍのゲート幅を有することが好ま
しい。請求項５及び請求項６に記載されているように、
前記アップ信号用バッファー（200)及び前記ダウン信号
用バッファー（300)はともに直列に接続された２個のＣ
ＭＯＳ（PM2 ，NM2 ，PM3 ，NM3 、PM5 ，NM5 ，PM6 ，
NM6)から構成することが好ましい。

【００２６】このように、アップ信号用及びダウン信号
用バッファーを何れも２個のＣＭＯＳから構成すること
により、出力調節手段が２個のＣＭＯＳから構成される
こととあいまって、従来の周波数位相比較器よりも少な
い数のＣＭＯＳトランジスタで周波数位相比較器を構成
することができる。

【００２７】

【発明の実施の形態】以下、本発明の実施の形態を図１
を用いて説明する。本発明に係るＣＭＯＳＰＬＬの周波
数位相比較器は、図１に示したように、入力レベルと電
圧制御発振器40の出力レベルとを比較し、出力可否を決
定する出力調節手段100 と、該出力調節手段100 の出力
をバッファリングしアップ信号及びダウン信号を補強す
るアップ信号用バッファー200 及びダウン信号用バッフ
ァー300 と、から構成されている。

【００２８】そして、上記出力調節手段100 は、第１の
ＣＭＯＳ及び第２のＣＭＯＳからなり、第１のＣＭＯＳ
を構成する第１のＰＭＯＳトランジスタ PM1及び第１の
ＮＭＯＳトランジスタ NM1のゲートは各々電圧制御発振
器40の出力端 VCO-OUTに接続され、第１のＰＭＯＳトラ
ンジスタPM1 のソースは入力端 Vinに連結されている。
第２のＣＭＯＳを構成する第２のＰＭＯＳトランジスタ
PM4 及び第２のＮＭＯＳトランジスタ NM4のゲートは入
力端 Vinに接続され、第２のＰＭＯＳトランジスタ PM4
のソースは電圧制御発振器40の出力端VCO-OUT に連結さ
れている。第１及び第２のＮＭＯＳトランジスタNM1, N
M4には、ＮＭＯＳトランジスタからなるクリアトランジ
スタNC1, NC2が夫々並列に連結され、それらクリアトラ
ンジスタNC1, NC2の各ゲートはダウン信号出力端DN及び
アップ信号出力端UPに夫々連結されている。

【００２９】また、アップ信号用バッファー200 は直列
に接続された２個のＣＭＯＳトランジスタ（PM2, NM2;
PM3, NM3）からなり、出力調節手段 100の第１のＣＭＯ
Ｓトランジスタ(PM1, NM1)からの出力をバッファリング
し、アップ信号として出力する。同様に、ダウン信号用
バッファー300 は直列に接続された２個のＣＭＯＳトラ
ンジスタ（PM5, NM5; PM6, NM6) からなり、出力調節手
段 100の第２のＣＭＯＳトランジスタ (PM4, NM4) から
の出力をバッファリングし、ダウン信号として出力す
る。

【００３０】このように構成された本発明に係るＣＭＯ
ＳＰＬＬの周波数位相比較器の動作及び作用について説
明すると次のようである。先ず、入力端Vin に入力される入力信号REF-CLK の周波
数が電圧制御発振器40の発振出力信号OSC-CLK の周波数
より高い場合には、入力端Vin にハイレベル信号が入力
され、電圧制御発振器出力端VCO-OUT の接続ラインから
ローレベル信号が入力される。電圧制御発振器出力端VC
O-OUT の接続ラインから入力されるローレベル信号によ
り、ＰＭＯＳトランジスタPM1 はターンオンされ、ＮＭ
ＯＳトランジスタNM1 はターンオフ状態になる。このた
め、ＰＭＯＳトランジスタPM1 のソースを介して入力端
Vin から入力されたハイレベル信号がＡ点に現れる。

【００３１】該Ａ点のハイレベル信号は、アップ信号用
バッファー200 のＰＭＯＳトランジスタPM2 をオフに
し、ＮＭＯＳトランジスタNM2 をオンにさせるため、ア
ップ信号用バッファー200 を構成する第１のＣＭＯＳト
ランジスタ(PM2, NM2)からはローレベル信号が出力さ
れ、このローレベル信号はアップ信号用バッファー200
を構成する第２のＣＭＯＳトランジスタ(PM3, NM3)に送
られる。該ローレベル信号は再びＰＭＯＳトランジスタ
PM3 をオンにし、ＮＭＯＳトランジスタ NM3をオフにす
る。このため、アップ信号用バッファー200 から出力さ
れるアップ信号UPはハイレベルの信号として出力され
る。

【００３２】該アップ信号UPは、ダウン信号DNが同時に
ハイレベルの信号になることを防止するため、出力調節
手段100 の第２のＣＭＯＳトランジスタのクリアトラン
ジスタNC2 のゲートにフィードバックされる。従って、
クリアトランジスタNC2 がオンされて、Ｂ点にはローレ
ベル信号が現れる。該ローレベル信号はダウン信号用バ
ッファー300 に入力され、ダウン信号用バッファー300
を構成する第１のＣＭＯＳトランジスタ(PM5, NM5)のＰ
ＭＯＳトランジスタPM5 をオンにし、ＮＭＯＳトランジ
スタNM5 をオフにする。ローレベル信号は第１のＣＭＯ
Ｓトランジスタ(PM5, NM5)を通過することにより、ハイ
レベル信号に変換され、ダウン信号用バッファー300 を
構成する第２のＣＭＯＳトランジスタ(PM6, NM6)に入力
される。該ハイレベル信号は再びＰＭＯＳトランジスタ
PM6 をオフにし、ＮＭＯＳトランジスタNM6 をオンにす
る。このため、ダウン信号DNはローレベルの信号として
出力される。

【００３３】次いで、入力端Vin に入力される入力周波
数が電圧制御発振器40の発振周波数より低い場合には、
入力端Vin にローレベル信号が入力され電圧制御発振器
出力端VCO-OUT の接続ラインからハイレベル信号が入力
される。電圧制御発振器出力端VCO-OUT の接続ラインか
ら入力されたハイレベル信号により、出力調節手段100
を構成する第１のＣＭＯＳトランジスタ (PM1, NM1) の
ＰＭＯＳトランジスタPM1 はオフの状態になり、ＮＭＯ
ＳトランジスタNM1 はオンの状態になるため、ＰＭＯＳ
トランジスタPM1 の接地側のＡ点にはローレベル信号が
現れる。

【００３４】該Ａ点のローレベル信号はアップ信号用バ
ッファー200 に入力され、アップ信号用バッファー200
を構成する第１のＣＭＯＳトランジスタ(PM2, NM2)のＰ
ＭＯＳトランジスタPM2 をオンにし、ＮＭＯＳトランジ
スタNM 2をオフにする。ローレベル信号はこの第１のＣ
ＭＯＳトランジスタを通過することにより、ハイレベル
信号に変換され、該ハイレベル信号はアップ信号用バッ
ファー200 を構成する第２のＣＭＯＳトランジスタ(PM
3, NM3)のＮＭＯＳトランジスタNM3 をオンにし、ＰＭ
ＯＳトランジスタPM3 をオフにする。このため、第２の
ＣＭＯＳトランジスタ(PM3, NM3)に入力されたハイレベ
ル信号はローレベル信号に変換されて、出力される。

【００３５】即ち、アップ信号UPはローレベルの信号と
して出力される。これと同時に、入力端Vin を経由して
入力されたローレベル信号により、出力調節手段100 の
第２のＣＭＯＳトランジスタ(PM4, NM4)を構成するＰＭ
ＯＳトランジスタPM4 がターンオンされ、電圧制御発振
器出力端VCO-OUT の接続ラインから入力されたハイレベ
ル信号がＰＭＯＳトランジスタPM4 のソースを介してＢ
点に現れる。

【００３６】該Ｂ点のハイレベル信号は、ダウン信号用
バッファー300 に入力され、ダウン信号用バッファー30
0 を構成する第１のＣＭＯＳトランジスタ(PM5, NM5)の
ＮＭＯＳトランジスタNM5 をオンにし、ＰＭＯＳトラン
ジスタPM5 をオフにする。ハイレベル信号はこの第１の
ＣＭＯＳトランジスタ(PM5, NM5)を通過することによ
り、ローレベル信号に変換され、該ローレベル信号はダ
ウン信号用バッファー300 を構成する第２のＣＭＯＳト
ランジスタ(PM6, NM6)のＰＭＯＳトランジスタPM6 をオ
ンにし、ＮＭＯＳトランジスタNM6 をオフにする。この
ため、第２のＣＭＯＳトランジスタ(PM6, NM6)に入力さ
れたローレベル信号はハイレベル信号に変換されて、出
力される。即ち、ダウン信号DNはハイレベルの信号とし
て出力される。

【００３７】上記ハイレベルの状態のダウン信号DNは、
アップ信号UPが同時にハイレベルの状態にならないよう
にするため、出力調節手段100 の第１のＣＭＯＳトラン
ジスタ(PM1, NM1)のクリアトランジスタNC1 のゲートに
フィードバックされて、クリアトランジスタNC1 をター
ンオンさせる。従って、上記クリアトランジスタNC1
は、Ａ点の信号を接地側にバイパスさせローレベルの信
号にし、アップ信号用バッファー200 はこのローレベル
信号をバッファンリングした後、アップ信号UPとして出
力する。

【００３８】入力端Vin に入力される入力信号と電圧制
御発振器40の出力信号の位相及び周波数が等しく、か
つ、入力端Vin と電圧制御発振器出力端VCO-OUT の接続
ラインからローレベル信号が夫々入力される場合には、
出力調節手段100 の第１及び第２のＣＭＯＳトランジス
タ(PM1, NM1 、 PM4, NM4)を構成するＰＭＯＳトランジ
スタPM1,PM4 はターンオンされ、ＮＭＯＳトランジスタ
NM1,NM4 はターンオフされる。このため、入力端Vin と
電圧制御発振器出力端VCO-OUT の接続ラインから入力さ
れた各ローレベル信号がＡ、Ｂ点に夫々現れ、それらロ
ーレベル信号はアップ信号用バッファー200 とダウン信
号用バッファー300 とを夫々経由してバッファリングさ
れ、アップ信号UPとダウン信号DNとして出力される。

【００３９】入力端Vin に入力される入力信号と電圧制
御発振器40の出力信号の位相及び周波数が等しく、且
つ、入力端Vin と電圧制御発振器出力端VCO-OUT の接続
ラインからハイレベル信号が夫々入力される場合には、
出力調節手段100 の第１及び第２のＣＭＯＳトランジス
タ(PM1, NM1, PM4, NM4)のＰＭＯＳトランジスタPM1,PM
4 はターンオフされ、両ＮＭＯＳトランジスタNM1,NM4
はターンオンされるため、Ａ，Ｂ点には接地側の電位で
あるローレベル信号が現れ、それらローレベル信号はア
ップ信号用バッファー200 とダウン信号用バッファー30
0 とを夫々経由してバッファリングされ、アップ信号UP
とダウン信号DNとして出力される。

【００４０】この時、上記したアップ信号UP及びダウン
信号DNが同時にハイレベル状態の'１' になることを防
止するため、各クリアトランジスタNC1,NC2 は０．８μ
ｍデザイン・ルールでアップ信号及びダウン信号を確実
にローレベルである' ０' の値にさせるべく４０μｍの
ゲート幅を有するようにし、チャージポンプの値を曖昧
にさせる誤動作を防止する。

【００４１】アップ信号とダウン信号とがレベルを変え
る過程において、完全なハイレベルにならなくとも次段
のチャージポンプ20内のトランジスタをターンオンし得
る電圧になると、アップ信号とダウン信号が同時に実質
的なハイレベル状態となってチャージポンプの出力値が
変化してしまう。このため、クリアトランジスタNC1,NC
2 を、第１及び第２のＮＭＯＳトランジスタNM1,NM4 よ
りも駆動能力が非常に大きくなるように設計し、クリア
トランジスタNC1,NC2 が、第１及び第２のＮＭＯＳトラ
ンジスタNM1,NM4 のターンオン／ターンオフに拘わらず
各ノードＡ，Ｂをディスチャージ（discharge)させてア
ップ信号及びダウン信号を確実に’０’にするようにす
る。これにより、チャージポンプ20の出力値を安定させ
ることができる。

【００４２】このように本実施形態に係る周波数位相比
較器においては、出力調節手段 100は２個のＣＭＯＳト
ランジスタ(PM1, NM1 、PM4, NM4) 、アップ出力用バッ
ファー 200は２個のＣＭＯＳトランジスタ(PM2, NM2 、
PM3, NM3) 、ダウン出力用バッファー 300は２個のＣＭ
ＯＳトランジスタ(PM5, NM5 、PM6, NM6) から夫々な
る。即ち、本実施形態に係る周波数位相比較器は６個の
ＣＭＯＳトランジスタのみで構成されるため、従来の周
波数位相比較器よりも少数のトランジスタで構成するこ
とができ、周波数位相比較器の構造を簡単にすることが
できる。さらに、本実施形態に係る周波数位相比較器
は、より少数のトランジスタで構成されていることか
ら、集積度を向上させることが可能であり、また、消費
電力を低減させることも可能である。また、トランジス
タ数の減少に伴い、全トランジスタの動作に要する時間
を低減させることができるので、高速動作を達成するこ
ともできる。

【００４３】且つ、周波数位相比較器はレベルセンシテ
ィブ（level sensitive)回路であるため、雑音特性に優
れ、１２７MHz 〜１．０４GHz 範囲内で正常動作が可能
であり、移動通信用の帯域である８００MHz 以上でも動
作可能である。このような周波数位相比較器は、AM/FM
検出器、モデム、周波数合成器、クロック復旧回路、TV
受信機、衛星通信等に応用することが出来る。

【００４４】

【発明の効果】請求項１、２、５又は６によれば、周波
数位相比較器を従来の周波数位相比較器よりも少数のト
ランジスタで構成することができ、周波数位相比較器の
構造を簡略化することができるとともに、高集積度、低
消費電力及び高速動作を達成することができる。

【００４５】また、請求項３又は４によれば、アップ信
号及びダウン信号が同時に’１’になることを防止で
き、チャージポンプの誤動作を防止することができる。

【図面の簡単な説明】

【図１】本発明に係るＣＭＯＳＰＬＬの周波数位相比較
器を示した回路図である。

【図２】従来のＣＭＯＳＰＬＬを示したブロック図であ
る。

【図３】従来のＣＭＯＳＰＬＬの周波数位相比較器を示
した回路図である。

【図４】従来のＣＭＯＳＰＬＬの入力信号及び発振出力
信号に係るアップ／ダウン信号を示した図表である。

【符号の説明】

10 周波数位相比較器 20 チャージポンプ 30 ループフィルター 40 電圧制御発振器 100 出力調節手段 200 アップ信号（UP）用バッファー 300 ダウン信号（DN）用バッファー PM ＰＭＯＳトランジスタ NM ＮＭＯＳトランジスタ NC クリアトランジスタ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03L 7/089 H03K 5/00

Claims

(57)【特許請求の範囲】

【請求項１】入力レベルと電圧制御発振器からの出力レ
ベルとを比較し、その比較結果に応じてアップ信号又は
ダウン信号を出力するＣＭＯＳＰＬＬの周波数位相比較
器において、前記入力レベルと前記出力レベルとを比較し、出力の可
否を決定する出力調節手段（100)と、該出力調節手段（100)の出力をバッファリングし、前記
アップ信号とダウン信号とを補強するアップ信号用バッ
ファー（200)及びダウン信号用バッファー（300)と、か
ら構成され、前記出力調節手段（100)は、第１のＣＭＯＳ及び第２の
ＣＭＯＳからなり、前記第１のＣＭＯＳを構成する第１のＰＭＯＳ及び第１
のＮＭＯＳトランジスタ（PM1 ，NM1)のゲートは各々前
記電圧制御発振器の出力端(VCO-OUT) に接続され、前記
第１のＰＭＯＳトランジスタ（PM1)のソースは入力端(V
in) に連結され、前記第２のＣＭＯＳを構成する第２の
ＰＭＯＳ及び第２のＮＭＯＳトランジスタ（PM4 ，NM4)
のゲートは前記入力端(Vin) に接続され、前記第２のＰ
ＭＯＳトランジスタ（PM4)のソースは前記電圧制御発振
器の出力端(VCO-OUT) に連結され、前記第１及び第２のＮＭＯＳトランジスタ（NM1 ，NM4)
にはクリアトランジスタ（NC1 ，NC2)が夫々並列に連結
され、それらクリアトランジスタ（NC1 ，NC2)の各ゲー
トはダウン信号出力端及びアップ信号出力端に夫々連結
されて構成されることを特徴とするＣＭＯＳＰＬＬの周
波数位相比較器。
【請求項２】前記各クリアトランジスタ（NC1 ，NC2)
は、ＮＭＯＳトランジスタであることを特徴とする請求
項２記載のＣＭＯＳＰＬＬの周波数位相比較器。
【請求項３】前記各クリアトランジスタ（NC1 ，NC2)
は、アップ信号及びダウン信号が同時に’１’になるこ
とを防止するものであることを特徴とする請求項１又は
２記載のＣＭＯＳＰＬＬの周波数位相比較器。
【請求項４】前記各クリアトランジスタ（NC1 ，NC2)
は、０．８μｍデザイン・ルールで４０μｍのゲート幅
を有することを特徴とする請求項３記載のＣＭＯＳＰＬ
Ｌの周波数位相比較器。
【請求項５】前記アップ信号用バッファー（200)は、直
列に接続された２個のＣＭＯＳ（PM2 ，NM2 ，PM3 ，NM
3)からなることを特徴とする請求項１〜４のいずれか１
つに記載のＣＭＯＳＰＬＬの周波数位相比較器。
【請求項６】前記ダウン信号用バッファー（300)は、直
列に接続された２個のＣＭＯＳ（PM5 ，NM5 ，PM6 ，NM
6)からなることを特徴とする請求項１〜５のいずれか１
つに記載のＣＭＯＳＰＬＬの周波数位相比較器。