DE19729157A1 - Phasenregelkreis-(PLL-)Frequenz-Phasen-Komparator für komplementären Metalloxid-Halbleiter (CMOS) - Google Patents

Description

HINTERGRUND DER ERFINDUNG 1. Bereich der Erfindung

Die vorliegende Erfindung betrifft eine CMOS-PLL zum Erreichen von geringerem Leistungsverbrauch, kleinerem Chip­ bereich und Hochgeschwindigkeitsdatenverarbeitung und beson­ ders einen CMOS-PLL-Frequenzkomparator zum Betrieb im 1 GHz Band, in dem ein Phasenfehler detektiert werden kann, indem dieser sechs Transistoren umfaßt, um dadurch zu verhindern, daß ein Aufwärts- und Abwärtssignal "1" ist und dieser feh­ lerhaft arbeitet.

2. Beschreibung des Stands der Technik

Wie in Fig. 1 gezeigt, enthält ein herkömmlicher CMOS-PLL-Block: einen Frequenz-Phasen-Komparator (10) zum Aufneh­ men eines von außen angelegten Standardtaktsignals und eines Ausgangswerts eines Oszillators (40), Vergleichen von deren Phase und Frequenz, und jeweils Ausgeben eines Aufwärts- und Abwärtssignals entsprechend dem Ergebnis des Vergleichs; eine Ladepumpe (20) zum Erzeugen eines Analogsignals, um den Oszillator (40) entsprechend einem Ausgangswert des Fre­ quenz-Phasen-Komparators (10) zu steuern; ein Regelkreisfil­ ter (30) als Tiefpaß für einen Ausgangswert der Ladepumpe (20), um so Hochfrequenzanteile davon zu entfernen; einen VCO (spannungsgesteuerten Oszillator) (40) zum Erzeugen und Zurückführen in den Frequenz-Phasen-Komparator (10) eines Oszillatortaktsignals entsprechend einem Ausgangswert des Regelkreisfilters (30). Im folgenden bezeichnet REF_CLK ein Standardtaktsignal, OSC_OUT bezeichnet ein Ausgangs-Oszil­ latorsignal, VCO_IN bezeichnet ein Eingangssignal eines spannungsgesteuerten Oszillators, VCO_OUT bezeichnet ein Ausgangssignal eines spannungsgesteuerten Oszillators, ND bezeichnet ein NICHT-UND-Gatter, PM bezeichnet einen PMOS- Transistor, NM bezeichnet einen NMOS-Transistor, und NC bezeichnet einen NMOS-Rückstelltransistor.

Hinsichtlich der Arbeitsweise des so aufgebauten her­ kömmlichen CMOS-PLL-Blocks vergleicht der Frequenz-Phasen- Komparator (10), wenn ein Eingangssignal vorhanden ist, das angelegte Eingangssignal mit dem Ausgangswert des VCO (40), um, wenn die Frequenz des Eingangssignals höher als die des Ausgangssignals des VCO (40) ist, ein Aufwärtssignal UP mit High-Pegel, oder, wenn die Frequenz des Eingangssignals niedriger als die des Ausgangswerts des VCO (40) ist, ein Abwärtssignal DN mit Low-Pegel auszugeben.

Mit Bezug auf Fig. 2 wird nun die Arbeitsweise des Frequenz-Phasen-Komparators (10) beschrieben.

Ist erstens die Frequenz von REF_CLK (Standardtakt­ signal) höher als das vom VCO (40) ausgegebene OSC-Ausgangs­ signal, wird ein High-Signal "1" an ND1 angelegt und ein Low-Signal "0" an ND3 angelegt. REF_CLK und das High-Signal "1" werden dann durch ND1 NICHT-UND-verknüpft und ND1 gibt ein Low-Signal aus, das der Reihe nach durch Inverter I1, I2 gelangt und an einen Eingang von ND2 angelegt wird. Gleich­ zeitig werden OSC_OUT und das Low-Signal "0" durch ND3 NICHT-UND-verknüpft, um dadurch ein High-Signal auszugeben, das der Reihe nach durch Inverter I3, I4 gelangt und an einen Eingang von ND4 angelegt wird. Zu diesem Zeitpunkt gibt ND9, das von ND1 und ND2 jeweils ein Low- und ein High- Signal empfangen hat, ungeachtet anderer Eingaben entspre­ chend dem von ND1 ausgegebenen Low-Signal ein High-Signal an ein erstes Latch (10a) und ein zweites Latch (10b) aus.

Deshalb empfängt und NICHT-UND-verknüpft ND2 ein Low-Signal vom Inverter I2 und ein High-Signal vom ersten Latch (10a), um das sich ergebende High-Signal auszugeben und dadurch ein Aufwärtssignal UP mit High-Pegel zu erhalten.

ND4 empfängt und NICHT-UND-verknüpft ein High-Signal vom Inverter I4, vom zweiten Latch (10b) und von ND9, um ein Low-Signal auszugeben und dadurch ein Abwärtssignal DN mit Low-Pegel zu erhalten.

Ist zweitens die Frequenz des REF_CLK niedriger als die des vom VCO (40) ausgegebenen OSC_OUT, wird an ND1 ein Low- Signal "0" angelegt und an ND3 ein High-Signal "1" angelegt. Dann führt ND1 eine NICHT-UND-Verknüpfung von REF_CLK und dem Low-Signal "0" durch und gibt ein High-Signal aus, das der Reihe nach durch Inverter I1, I2 gelangt und an einen Eingang des ND2 angelegt wird. Gleichzeitig führt ND3 eine NICHT-UND-Verknüpfung von OSC_OUT und dem High-Signal "1" durch, um dadurch ein Low-Signal auszugeben, das der Reihe nach durch Inverter I3, I4 gelangt und an einen Eingang des ND4 angelegt wird. Zu diesem Zeitpunkt gibt das ND9, das von ND1 und ND2 jeweils ein High- und ein Low-Signal empfangen hat, ungeachtet anderer Eingaben in dieses gemäß einem von ND1 ausgegebenen Low-Signal ein Low-Signal an ein erstes Latch (10a) und ein zweites Latch (10b) aus.

ND2 empfängt deshalb ein High-Signal vom Inverter I2, dem ersten Latch (10a) und ND9 und führt eine NICHT-UND-Verknüpfung durch, um so das sich ergebende Low-Signal aus­ zugeben und erhält dadurch ein Aufwärtssignal UP mit Low-Pegel.

ND4 empfängt ein Low-Signal von I4 und ein High-Signal von ND9 und dem zweiten Latch (10b) und führt eine NICHT-UND-Verknüpfung durch, um so ein High-Signal auszugeben und dadurch ein Abwärtssignal DN mit High-Pegel zu erhalten.

Ist drittens die Frequenz des REF_CLK gleich einer Frequenz und Phase des vom VCO (40) ausgegebenen OSC_OUT, wird an einen Eingang des ND1 und des ND3 ein Low-Signal "0" angelegt, so daß ND1 und ND3 jeweils ungeachtet eines daran angelegten Signals ein High-Signal ausgeben, das seinerseits durch die entsprechenden Inverter I1, I3 und I2, I4 gelangt und an das entsprechende von ND2 und ND4 angelegt wird.

Zu diesem Zeitpunkt empfangen das erste und das zweite Latch (10a, 10b) ein High-Signal vom entsprechenden von ND1 und ND3, und die empfangenen Signale werden in ND5, ND6 NICHT-UND-verknüpft, und folglich wird das sich ergebende NICHT-UND-verknüpfte Low-Signal an das ND9 angelegt, das seinerseits ein jeweils von ND1 und ND2 ausgegebenes High- Signal und ein Low-Signal jeweils vom ersten und zweiten Latch (10a, 10b) NICHT-UND-verknüpft, um so ein High-Signal an ND2, ND4, ND6 des ersten Latch (10a) und ND7 des zweiten Latch (10b) auszugeben. Folglich geben ND6 und ND7 ein Low- Signal aus, das jeweils an ein entsprechendes von ND5 und ND8 ausgegeben wird, um dadurch in ein High-Signal umgewan­ delt zu werden, um an einen Eingang des entsprechenden von ND2 und ND4 angelegt zu werden.

Dann führt das ND2 eine NICHT-UND-Verknüpfung der Aus­ gabe des Inverters I2, des ND9 und des ersten Latch (10a) durch, um ein Low-Signal auszugeben, und das ND4 führt eine NICHT-UND-Verknüpfung der Ausgabe des I4, des ND9 und des zweiten Latch (10b) durch, um ein Low-Signal auszugeben, wodurch das Aufwärtssignal UP und das Abwärtssignal DN zu einem Low-Signal "0" werden.

Ist viertens die Frequenz des REF_CLK gleich einer Frequenz und Phase des vom VCO (40) ausgegebenen OSC_OUT, und wird an einen Eingang des ND1 und des ND3 ein High- Signal "1" angelegt, werden ND1 und ND3 beide auf ein Low- Signal gewandelt, was seinerseits durch die entsprechenden Inverter I1, I3 und I2, I4 gelangt und an das entsprechende von ND2 und ND4 angelegt wird. Zu diesem Zeitpunkt geben das ND2 und das ND4 ungeachtet einer anderen daran angelegten Eingabe ein High-Signal aus.

Die sich ergebenden Werte des Aufwärtssignal UP und des Abwärtssignals DN zusammen mit REF_CLK und OSC_OUT sind in Fig. 3 gezeigt.

Inzwischen empfängt die Ladepumpe (20) die Aufwärts- und Abwärtssignale UP, DN und gibt ein Signal aus, das den VCO (40) steuert. Das Regelkreisfilter (30) empfängt den Ausgangswert der Ladepumpe (20), um durch einen Tiefpaß den Hochfrequenzanteil des empfangenen Werts zu entfernen. Ein Hochfrequenzanteil wird hier entfernt, um eine durch einen während des Schaltungsentwurfs auftretenden Kompromiß zwi­ schen Rauscheigenschaften und Frequenzfolgeeigenschaften verursachte Dämpfungskonstante zu vermindern.

Entsprechend einem Signal, aus dem ein Hochfrequenzan­ teil entfernt wurde, schwingt der VCO (40) und gibt einen Oszillatortakt OSC_CLK an den Frequenz-Phasen-Komparator (10) aus. Der VCO (40) ist hier ein Quarzoszillator, ein variabler RC-Oszillator, ein emittergekoppelter Multivibra­ tor oder ein CMOS-Oszillator, wobei ein CMOS-Oszillator bevorzugt wird, um geringen Leistungsverbrauch und höhere Integration zu realisieren.

Die PLL dient zur Detektion eines Phasen- und Frequenz­ unterschieds zwischen einem Eingangswert und einem Ausgangs­ wert des VCO (40) und bestimmt Phase und Frequenz des VCO (40).

Die einen Frequenz-Phasen-Komparator anwendende PLL kann im 0,8 µm CMOS-Prozeß jedoch maximal im 400 MHz Band betrieben werden, aber nicht in einem von 800 MHz bis 900 MHz reichenden Band, das für mobile Telefonkommunikation erforderlich ist, so daß die PLL für das Hochfrequenzband folglich einen Verbindungshalbleiter wie beispielsweise GaAs oder BiCMOS eingesetzt hat, aber die PLL mit 52 Transistoren verursacht mehr Kosten als bei einem CMOS-Prozeß und leidet unter einem erhöhten Leistungsverbrauch, und der Frequenz- und Phasenkomparator wird durch eine Flankentriggerung be­ trieben und verursacht dadurch ein beträchtliches Rauschen und ferner war ein größerer Bereich fehlerhafter Arbeitswei­ se ein Nachteil.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist deshalb ein Ziel der vorliegenden Erfindung, einen PLL-(Phasenregelkreis-)Frequenz-Phasen-Komparator für CMOS bereitzustellen, der eine höhere Integration, einen geringeren Leistungsverbrauch und Hochgeschwindigkeitsbe­ trieb erreicht, indem ein Frequenzkomparator mit sechs Tran­ sistoren bereitgestellt wird.

Es ist ein weiteres Ziel der Erfindung, einen PLL-(Phasenregelkreis-)Frequenz-Phasen-Komparator für CMOS be­ reitzustellen, der durch Überwinden einer Frequenzbeschrän­ kung einen Betrieb im 1 GHz-Band ermöglicht, um einen Pha­ senfehler des Frequenz-Phasen-Komparators zu erfassen.

Um die oben beschriebenen Ziele zu erreichen, enthält der PLL-(Phasenregelkreis-)Frequenz-Phasen-Komparator für CMOS gemäß der vorliegenden Erfindung: eine Ausgangssteue­ rung zum Vergleichen eines Eingangssignals mit einem Aus­ gangssignal eines spannungsgesteuerten Oszillators und Be­ stimmen, ob der verglichene Wert auszugeben ist, und einen Aufwärtssignalpuffer und einen Abwärtssignalpuffer zum je­ weiligen Puffern eines Ausgangswerts der Ausgangssteuerung und Kompensieren der gepufferten Signale.

In der Ausgangssteuerung des PLL-(Phasenregelkreis-) Frequenz-Phasen-Komparators für CMOS gemäß der vorliegenden Erfindung ist ferner ein Ausgangsanschluß des spannungsge­ steuerten Oszillators mit jeweiligen Gates eines ersten PMOS-Transistors und eines zweiten NMOS-Transistors verbun­ den, die zueinander in Reihe geschaltet sind, und ein Ein­ gangsanschluß des spannungsgesteuerten Oszillators ist mit einer Source des ersten PMOS-Transistors verbunden, die auch mit jeweiligen Gates eines vierten PMOS-Transistors und eines vierten NMOS-Transistors, die zueinander in Reihe geschaltet sind, verbunden ist, während ein parallel zum ersten NMOS-Transistor geschalteter erster Rückstelltransi­ stor mit einem Abwärtssignalanschluß verbunden ist und ein parallel zum vierten NMOS-Transistor geschalteter zweiter Rückstelltransistor mit einem Aufwärtssignalanschluß verbun­ den ist.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Blockschaltbild eines herkömmlichen CMOS-PLL-(Phasenregelkreis-)Aufbaus;

Fig. 2 ist ein ausführliches Blockschaltbild eines Frequenz-Phasen-Komparators in Fig. 1;

Fig. 3 ist eine Tabelle, die Aufwärts/Abwärtssignale zusammen mit einem Eingangssignal und einem Oszillatorsignal in Fig. 2 zeigt; und

Fig. 4 ist ein Blockschaltbild eines PLL-(Phasenregel­ kreis-)Frequenz-Phasen-Komparators für CMOS gemäß der vor­ liegenden Erfindung.

AUSFÜHRLICHE BESCHREIBUNG DER VORLIEGENDEN ERFINDUNG

Wie in Fig. 4 gezeigt, enthält ein PLL-Frequenz-Phasen- Komparator für CMOS gemäß der vorliegenden Erfindung: eine Ausgangssteuerung (100) zum Vergleichen von Ausgangssignal­ pegeln eines Eingangssignals und eines Ausgabewerts eines VCO; und Aufwärts/Abwärtssignalpuffer (200, 300) zum jewei­ ligen Puffern des Ausgangswerts der Ausgangssteuerung (100) und Kompensieren der Aufwärts/Abwärtssignale UP, DN.

In der Ausgangssteuerung (100) ist ein Ausgangsanschluß des VCO mit den jeweiligen Gattern von PM1 und NM1, die zueinander in Reihe geschaltet sind, verbunden, und ein Eingangsanschluß des VCO ist mit der Source von PM1 verbun­ den, die auch mit den jeweiligen Gates von PM4 und NM4, die zueinander in Reihe geschaltet sind, verbunden ist. NC1, der parallel zu NM1 geschaltet ist, ist mit einem Signalanschluß DN verbunden, und NC2, der parallel zu NM4 geschaltet ist, ist mit einem Signalanschluß UP verbunden.

Die Arbeitsweise und Wirkungen der so aufgebauten vor­ liegenden Erfindung werden nun beschrieben.

Ist eine über den Eingangsanschluß VCO_IN angelegte Eingangsfrequenz höher als eine Oszillatorfrequenz des VCO, so daß an den Eingangsanschluß VCO_IN ein High-Signal ange­ legt wird, und an den Ausgangsanschluß VCO_OUT ein Low- Signal angelegt wird, werden PM1 und NM1 jeweils entspre­ chend einem Low-Signal des Ausgangsanschlusses VCO_OUT des VCO an- und abgeschaltet, wodurch das High-Signal, das vom Eingangsanschluß VCO_IN an die Source von PM1 angelegt wur­ de, am Knoten A erscheint.

Das High-Signal am Knoten A dient dazu, im Aufwärts­ signalpuffer (200) PM2 abzuschalten und NM2 anzuschalten, um dadurch ein Low-Signal auszugeben, das PM3 anschaltet und NM3 abschaltet, so daß ein Aufwärtssignal UP mit High-Pegel ausgegeben wird.

Das Aufwärtssignal UP mit High-Pegel wird zum Gate von NC2 in der Ausgangssteuerung (100) zurückgeführt, so daß ein Abwärtssignal DN nicht gleichzeitig auf High-Pegel geschal­ tet wird, wodurch NC2 angeschaltet wird und der Knoten B ein Low-Signal führt, das seinerseits an den Abwärtssignalpuffer (300) angelegt wird und durch Anschalten von PM5 und Ab­ schalten von NM5 zu einem High-Signal invertiert wird. Das invertierte High-Signal schaltet PM6 ab und NM6 an, so daß ein Abwärtssignal DN mit Low-Pegel ausgegeben wird.

Ist eine über den Eingangsanschluß VCO_IN angelegte Eingangsfrequenz niedriger als eine Oszillatorfrequenz des VCO, so daß ein Low-Signal an den Eingangsanschluß VCO_IN angelegt wird und ein High-Signal an den Ausgangsanschluß VCO_OUT angelegt wird, werden PM1 und NM1 jeweils entspre­ chend einem High-Signal am Ausgangsanschluß VCO_OUT des VCO ab- und angeschaltet, wodurch das Low-Signal, das über den Ausgangsanschluß VCO_IN an das Drain von PM1 angelegt wurde, am Knoten A erscheint.

Das Low-Signal am Knoten A dient dazu, PM2 im Aufwärts­ signalpuffer (200) anzuschalten, um dadurch ein High-Signal auszugeben, und das invertierte High-Signal schaltet NM3 an, so daß ein Aufwärtssignal UP mit Low-Pegel ausgegeben wird, und gleichzeitig schaltet ein vom Eingangsanschluß VCO_IN ausgegebenes Low-Signal PM4 in der Ausgangssteuerung (100) an. Zu diesem Zeitpunkt erscheint ein High-Signal von dem mit der Source von PM4 verbundenen Ausgangsanschluß VCO_OUT des VCO am Knoten B.

Das High-Signal am Knoten B dient dazu, NM5 im Abwärts­ signalpuffer (300) anzuschalten, um dadurch ein Low-Signal auszugeben, und das invertierte Low-Signal schaltet PM6 an, so daß ein Abwärtssignal DN mit High-Pegel ausgegeben wird.

Das Abwärtssignal DN mit High-Pegel wird zum Gate NC1 in der Ausgangssteuerung (100) zurückgeführt und dieser wird angeschaltet, so daß ein Aufwärtssignal UP nicht gleichzei­ tig auf High-Pegel geschaltet wird, wodurch NC1 den Strom am Knoten A zu dessen Drain umleitet und so umgeschaltet wird, daß er einen Low-Pegel führt. Das Low-Signal wird dann im Aufwärtssignalpuffer (200) gepuffert und als Aufwärtssignal UP ausgegeben.

Wird an die Eingangs- und Ausgangsanschlüsse VCO_IN, VCO_OUT jeweils ein Low-Signal angelegt, werden PM1 und PM4 in der Ausgangssteuerung (100) angeschaltet und NM1 und NM4 werden abgeschaltet, so daß ein Low-Signal von jedem der Eingangs- und Ausgangsanschlüsse VCO_IN, VCO_OUT an Knoten A, B erscheint, deren Low-Pegel in den jeweiligen Puffern (200, 300) gepuffert und dann jeweils als Aufwärtssignal UP und Abwärtssignal DN ausgegeben werden.

Auch ein vom Eingangsanschluß VCO_IN und vom Ausgangs­ anschluß VCO_OUT des VCO ausgegebenes High-Signal schaltet in der Ausgangssteuerung (100) einen entsprechenden von PM1 und PM4 ab und schaltet NM1 und NM4 an, so daß an den Knoten A, B ein Low-Signal als Drainpotential erscheint.

Das Low-Signal an den Knoten A, B wird in den jeweili­ gen Puffern (200, 300) gepuffert und jeweils als Aufwärts­ signal UP und Abwärtssignal DN ausgegeben.

Folglich verhindern NC1 und NC2, daß das Aufwärtssignal UP und das Abwärtssignal DN gleichzeitig High-Signale sind, und überwindet dadurch eine fehlerhafte Arbeitsweise, die einen unscharfen Wert der Ladepumpe verursachen kann.

Die Rückstelltransistoren NC1, NC2 sind mit einer Gate­ breite von 40 µm ausgestattet, um während eines 0,8 µm Pro­ zesses einen klaren Wert "0" des Low-Signals für die Auf­ wärts- und Abwärtssignal zu erhalten, um zu verhindern, daß die Aufwärts- und Abwärtssignale UP, DN gleichzeitig High-Signale "1" sind.

Wie oben beschrieben, besteht der Frequenz-Phasen- Komparator gemäß der vorliegenden Erfindung aus höchstens sechs Transistoren, wodurch höhere Integration, geringerer Leistungsverbrauch und Hochgeschwindigkeitsbetrieb erhalten werden.

Ferner verringert der als pegelempfindliche Schaltung dienende Frequenz-Phasen-Komparator das Rauschen deutlich und führt in einem von 127 MHz bis 1,04 GHz reichenden Fre­ quenzband einen Normalbetrieb aus, und ist dadurch für mobi­ le Telefonkommunikation einsetzbar, die ein Band höher als 800 MHz erfordert.

Außerdem kann der CMOS PLL Frequenz-Phasen-Komparator gemäß der vorliegenden Erfindung für Anwendungen wie AM/FM-Detektor, MODEM, FSK-Demodulator, Frequenzsynthesizer, Takt­ signalrückgabeschaltung, TV-Empfänger und Satellitenkommuni­ kation eingesetzt werden.

Claims (5)

1. PLL-(Phasenregelkreis-)Frequenz-Phasen-Komparator für CMOS, der umfaßt:
eine Ausgangssteuerung (100) zum Vergleichen eines Eingangssignals mit einem Ausgangssignal eines spannungsge­ steuerten Oszillators und Bestimmen, ob der verglichene Wert auszugeben ist; und
einen Aufwärtssignalpuffer (200) und einen Abwärts­ signalpuffer (300) zum jeweiligen Puffern eines Ausgangs­ werts der Ausgangssteuerung (100) und Kompensieren der ge­ pufferten Signale.

2. Komparator nach Anspruch 1, bei dem in der Aus­ gangssteuerung (100) ein Ausgangsanschluß des spannungsge­ steuerten Oszillators mit jeweiligen Gates eines ersten PMOS-Transistors und eines ersten NMOS-Transistors, die zueinander in Reihe geschaltet sind, verbunden ist, und ein Eingangsanschluß des spannungsgesteuerten Oszillators mit einer Source des ersten PMOS-Transistors verbunden ist, die auch mit jeweiligen Gates eines zweiten PMOS-Transistors und eines zweiten NMOS-Transistors, die zueinander in Reihe geschaltet sind, verbunden ist, wohingegen ein erster Rück­ stelltransistor, der parallel zu dem ersten NMOS-Transistor geschaltet ist, mit einem Abwärtssignalanschluß verbunden ist, und ein zweiter Rückstelltransistor, der parallel zu dem zweiten NMOS-Transistor geschaltet ist, mit einem Auf­ wärtssignalanschluß verbunden ist.

3. Komparator nach Anspruch 2, bei dem der erste und zweite Rückstelltransistor jeweils von einem NMOS-Transistor gebildet werden.

4. Vorrichtung nach Anspruch 2 und 3, bei der der erste und zweite Rückstelltransistor jeweils dazu dienen, einen gleichzeitigen High-Pegel "1" der Aufwärts- und Ab­ wärtssignale zu verhindern.

5. Vorrichtung nach Anspruch 4, bei der die ersten und zweiten Rückstelltransistoren eine von 0,8 µm bis 40 µm reichende Gatebreite aufweisen.