TWI587160B

TWI587160B - 漏電檢測方法

Info

Publication number: TWI587160B
Application number: TW100112202A
Authority: TW
Inventors: 張裕睿; 羅幼嵐; 高淑怡
Original assignee: 瑞昱半導體股份有限公司
Priority date: 2011-04-08
Filing date: 2011-04-08
Publication date: 2017-06-11
Also published as: TW201241653A

Description

漏電檢測方法

本發明有關於電晶體電路設計之漏電檢測方法(leakage detecting method)，尤有關於一種多重電源模式(multi-power mode)之漏電檢測方法。

第1圖為具多重電源模式之電路的一個例子。請參考第1圖，具多重電源模式之電路100包含不同電源域(power domain)區塊(block)A102及區塊B104，為減少功率消耗，通常會把不運作區塊(假設是區塊A102)的相關電源V3及V4關掉(off)，而繼續開啟(on)運作的區塊(假設是區塊B104)的相關電源V1及V2。但如果區塊A102電路設計不佳，區塊A102可能會輸出未知的(undefined)訊號s1至下一級電路區塊B104，不但浪費電流(leakage power)，甚至造成下一級區塊B104的誤動作。

上述的電路問題可以在電路設計的動態模擬(dynamic simulation)階段被檢查出來，然而，執行動態模擬時通常已進入電路整合階段，此階段電路通常較龐大且複雜，進行動態電路模擬分析耗時且耗力。

目前業界主要使用以下二種靜態(static)檢測方式。第一種，係利用現行支援連線表驅動設計規則檢查環境的程式(Netlist-driven design rule checker)內建的零件連接查詢功能(connective inquiry function)來檢測各MOS元件的閘極是否有接到任何元件。以積體電路模擬程式SPICECHECK程式為例，鍵入命令sx_neighbor_elem(為SPICECHECK內建的零件連接查詢功能程式)後，可以查詢到一指定MOS元件閘極連接之元件個數。若查詢的對象為第2A圖中的電晶體M0，鍵入命令sx_neighbor_elem後，程式的回覆(return)值是3，代表電晶體M0閘極目前連接3個元件(R1、C0、電壓源)。當程式的回覆值是0，即代表電晶體閘極目前未連接任何元件，也就是浮接狀態。然而，此方式無法確認電晶體M0閘極的前一級元件(例如電容C0)在電源開啟/關閉模式下是否為浮接，因此必須從電晶體M0閘極一級一級地往前追蹤電路，當電路節點多時就相當耗時，故此方式無法確實查到所有的違反隔離規定(isolation violation)之MOS閘極。

支援連線表驅動設計規則檢查環境的程式之內建零件連接查詢功能還提供第二種靜態(static)檢測方式來確認MOS的閘極是否浮接：依序檢查零件連線關係表(Netlist)中每一個MOS的閘極是否有直流路徑(DC Path)接到地。若沒直流路徑接到地，表示此閘極為輸入型的浮接閘極(input floating gate)。以SPICE CHECK程式為例，鍵入命令sx_has_dcpath(為SPICE CHECK內建的零件連接查詢功能)後，可以查詢到每一MOS的閘極是否有接到地的直流路徑。若查詢的對象為第2B圖中的電晶體M1，鍵入命令sx_has_dcpath後，程式的回覆(return)值是1，代表電晶體M1閘極目前有一條接到地的直流路徑。當程式的回覆值是0，即代表電晶體M1閘極目前沒有連接到地的直流路徑，也就是浮接狀態。然而，此方式也必須從電晶體閘極一級一級地往前追蹤電路，直到找不到直流電壓的定義或找到直流電壓的定義為止，以判定是否浮接。再者，此方式不適用找出因電源開啟/關閉的切換而引起的輸入型的浮接閘極，因為即使閘極具直流路徑，但若前一級的訊號處於電源關閉的狀態下，此方式反而會誤放真正違反隔離規定之MOS閘極。另外，此方式的執行時間(run time)相當長，時間複雜度(time complexity)約是N³(N是閘極數目)。

本發明之目的之一，在於提供一種漏電檢測方法，以解決習知技術中的問題。

根據本發明之一實施例，係提供一種漏電檢測方法，包含以下步驟：根據一積體電路連線表(netlist)，定義一電晶體電路之各電源接腳的供電電源；將該各供電電源之其中之一供電電源之電壓設定為一供電電壓值；將該各供電電源之其中另一供電電源之電壓設定為一非供電電壓值；從各供電電源傳導偏壓值至該電晶體電路的節點；以及，檢查各電晶體之閘極的偏壓值。

根據本發明之一實施例，另揭露供一種漏電檢測方法，應用於複數個電源模式(power mode)，該方法包含以下步驟：根據一積體電路連線表(netlist)，定義一電晶體電路之各電源接腳的電源域；選擇該些電源模式之其一以定義為一操作電源模式；根據該操作電源模式，將該各供電電源之其中之一供電電源之電壓設定為一供電電壓值，並將該各供電電源之其中另一供電電源之電壓設定為一非供電電壓值；從各供電電源傳導偏壓值至該電晶體電路的節點；以及，，檢查各電晶體之閘極的偏壓值。

根據本發明之一實施例，另揭露供一種漏電檢測方法，該方法包含以下步驟：根據一積體電路模擬程式連線表(SPICE netlist)，定義一電晶體電路之各電源接腳的供電電源；對該各供電電源之其中之一供電電源之電壓設定為一供電電壓值；將該各供電電源之其中另一供電電源之電壓設定為一非供電電壓值；利用一連線表驅動設計規則檢查程式(Netlist-driven design rule checker)之偏壓估計(bias estimation)功能，從各供電電源傳導偏壓值至該電晶體電路的節點；以及，利用該連線表驅動設計規則檢查程式之偏壓查詢(bias inquiry)功能，檢查該電晶體電路的各電晶體之閘極的偏壓值。

以下之說明將舉出本發明之數個較佳的示範實施例。熟悉本領域者應可理解，本發明可採用各種可能的方式實施，並不限於下列示範之實施例或實施例中的特徵。另外，眾所知悉之細節不再重覆顯示或贅述，以避免模糊本發明之重點。

本發明捨棄傳統零件連接查詢(Connective Inquiry)的方式，而改以靜態元件檢測(Static Device Check)透過直流偏壓估計及偏壓查詢(DC bias estimation & inquiry)方式找出所有的違反隔離規定之MOS閘極。

第3圖為本發明電晶體電路之漏電檢測方法之流程圖。請參考第3圖，本發明電晶體電路之漏電檢測方法可應用於類比或數位內部電路的檢測、數位電路與類比電路模組間界面的檢測、或不同電源域之電路界面的檢測，但不以此為限。以下詳細說明本發明各步驟。

步驟S302：接收一積體電路連線表(netlist)，其較佳為一積體電路模擬程式連線表(SPICE netlist)，但不以此為限。

步驟S304：定義電晶體電路之各電源接腳(pin)的供電電源。請參考第4圖的例子，接腳ADC_TO_10連接至電源域PD_MACTOP、接腳ANT_SEL_N連接至電源域PD_MACCORE、接腳ERC_LSUBRX[1]接地及接腳VD33R連接至電源域PD_VDD33，至於接腳EECS_RFE_I所連接的電源域就不予理會(圖中顯示”X”)。

步驟S306：定義各種電源模式。每一電源模式對應至各電源不同的開關狀態。請參考第4圖的例子，電源模式V33ON包含三個電源域PD_MACTOP、PD_MACCORE及PD_VDD33。其中，電源PD_MACTOP及PD_MACCORE為關閉(off)狀態，而電源PD_VDD33為開啟(ON)狀態。

步驟S308：將各電源分別設定一固定電壓值。以第4圖的例子而言，由於電源PD_MACTOP及PD_MACCORE為關閉狀態，故其電壓值設定為0V(非供電電壓值)，並另設定電源PD_VDD33的電壓值等於3.3V(供電電壓值)。

步驟S310：從各電源傳導(propagate)偏壓值至該電晶體電路的節點。其中，電源可以經電阻、電感、電晶體的源極至汲極、電晶體的汲極至源極傳導，但電源不可經電晶體的閘極至源極或汲極傳導，亦不可由電容的一端傳導至另一端。其可利用一連線表驅動設計規則檢查程式(Netlist-driven design rule checker)內建之偏壓估計(bias estimation)功能或工具，從各電源傳導偏壓至該電晶體電路的所有節點。以SPICE CHECK程式為例，鍵入命令sx_eval_bias後，可將偏壓傳導至該電晶體電路的所有節點，但亦可利用其他模擬軟體或自行開發的程式來將各電源傳導至該電晶體電路的節點，並不以此為限。其中，一節點同時接收兩個傳導的偏壓(如3.3V及1.2V)時，較佳地以較大者為其節點電壓。

步驟S312：檢查各電晶體之閘極的偏壓值。較佳地可以利用該連線表驅動設計規則檢查程式內建之偏壓查詢(bias inquiry)功能或工具，檢查各電晶體之閘極的偏壓值。以SPICE CHECK程式為例，檢查一特定電晶體之閘極時，鍵入命令sx_net_maxv後，程式將回覆(return)該電晶體之閘極的偏壓最大值。根據本步驟之檢查結果，即可明確的判斷出各電晶體之閘極是否違反隔離規定。之後的步驟，再對違反隔離規定之閘極進行適當的隔離或修正。在此須注意的是，本發明並未限定任何程式，只要能支援偏壓估計及偏壓查詢功能的商用或自行開發的程式或工具，皆屬本發明的範疇。

步驟S314：決定各電晶體之閘極的偏壓最大值是否大於0。若是，表示該電晶體之閘極未浮接，跳到步驟S318；若否，表示該電晶體之閘極浮接，跳到步驟S316。

步驟S316：決定是否在電晶體之閘極的前一級加入一隔離元件，以防止漏電流過大及後級電路誤動作。若是，跳到步驟S318；若否，跳到步驟S320。

步驟S318：該電晶體電路通過漏電檢測，並結束檢測。

步驟S320：列出違反隔離規定之所有MOS閘極。之後，修改電路設計並更新積體電路模擬程式連線表，再回到步驟S302。

第5A及5B圖係根據本發明，檢測出因電源開啟/關閉的切換而引起的輸入型的浮接閘極的一個例子。在第5A圖的例子中，電源VDD1及VDD2(電源模式V12ALLON)均開啟，透過執行步驟S310的偏壓估計，從電源順流而下經可能導通的路徑而得到各電路節點之偏壓值後，即可得到圖中各節點的偏壓。例如，第5A圖中，在節點N1的偏壓可以視為從電源VDD1的1.2V傳導過來。接著，執行步驟S312的偏壓查詢，檢查電晶體MP2之閘極的偏壓最大值。由於電晶體MP2閘極(即節點N1)的最大偏壓值等於1.2V，換言之，電晶體MP2閘極沒有浮接。而在第5B圖的例子中，電源VDD1關閉及VDD2開啟(電源模式VDD2ON)，VDD1設定為0V(非供電電壓值)，VDD2設定為1.2V(供電電壓值)，透過執行步驟S310的偏壓估計，並取各電路節點之最大偏壓值後，即可得到圖中各節點的偏壓。接著執行步驟S312的偏壓查詢，檢查電晶體MP2之閘極(即節點N1)的偏壓最大值。由於電晶體MP2閘極等於0V，即可得知電晶體MP2閘極為浮接狀態。

本發明以靜態元件檢測的方式，有效率的搜尋積體電路連線表處於電源開啟/關閉的切換間，是否有MOS閘極未提供隔離保護而造成訊號浮接並進而造成下一級電路誤動作以及漏電流過大的情況。不同於習知技術須一級一級地往前追蹤，本發明僅從電晶體閘極的偏壓值即可快速而明確的判斷出是否違反隔離規定以進行除錯。另外，本發明係透過執行偏壓估計及偏壓查詢方式來進行漏電檢測，時間複雜度約是N²(N是閘極數目)，相較於零件連接查詢方式及直流路徑檢查方式(時間複雜度約是N³)，執行時間可大幅縮短。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．多重電源模式之電路

102．．．區塊A

104．．．區塊B

第1圖為具多重電源模式之電路的一個例子。

第2A圖顯示電晶體電路的一個例子，利用零件連接查詢功能來檢測MOS元件的閘極是否有接到任何元件。

第2B圖顯示電晶體電路的另一個例子，利用零件連接查詢功能來檢測MOS元件的閘極是否有直流路徑接到地。

第3圖為本發明電晶體電路之漏電檢測方法之流程圖。

第4圖係根據本發明，顯示電源模式的一個例子。

第5A及5B圖係根據本發明，檢測出因電源開啟/關閉的切換而引起的輸入型的浮接閘極的一個例子。

Claims

一種漏電檢測方法，包含以下步驟：根據一積體電路連線表(netlist)，定義一電晶體電路之複數個電源接腳的複數個供電電源；將該些供電電源之其中之一供電電源之電壓設定為一供電電壓值；將該些供電電源之其中另一供電電源之電壓設定為一非供電電壓值；從各供電電源傳導偏壓最大值至該電晶體電路的節點；以及檢查該電晶體電路的各電晶體之閘極的偏壓最大值。
如申請專利範圍第1項所記載之漏電檢測方法，其中當該電晶體電路中之一電晶體之閘極的偏壓最大值等於該非供電電壓值時，代表該電晶體之閘極為浮接狀態。
如申請專利範圍第1項所記載之漏電檢測方法，更包含：根據各電晶體之閘極的偏壓最大值，分辨出違反隔離規定(isolation violation)之電晶體之閘極。
如申請專利範圍第1項所記載之漏電檢測方法，更包含：當該電晶體電路中該電晶體之閘極的偏壓最大值等於該非供電電壓值時，在該電晶體之閘極之前端加入一隔離元件(isolation cell)。
如申請專利範圍第4項所記載之漏電檢測方法，更包含：根據該檢查結果，調整電路設計並產生一個更新的積體電路連線表後，回到該定義該電晶體電路之各電源接腳的供電電源之步驟。
一種漏電檢測方法，應用於複數個電源模式(power mode)，該方法包含以下步驟：根據一積體電路連線表(netlist)，定義一電晶體電路之複數個電源接腳的複數個供電電源；選擇複數個電源模式之其一以定義為一操作電源模式；根據該操作電源模式，將該些供電電源之其中之一供電電源之電壓設定為一供電電壓值，並將該些供電電源之其中另一供電電源之電壓設定為一非供電電壓值；從各供電電源傳導偏壓最大值至該電晶體電路的節點；以及檢查該電晶體電路的各電晶體之閘極的偏壓最大值。
如申請專利範圍第6項所記載之漏電檢測方法，其中當該電晶體電路中之一電晶體之閘極的偏壓最大值等於該非供電電壓值時，代表該電晶體之閘極為浮接狀態。
如申請專利範圍第6項所記載之漏電檢測方法，更包含：根據該檢查結果，調整電路設計並產生一個更新的積體電路連線表後，回到該定義該電晶體電路之各電源接腳的電源域之步驟。
如申請專利範圍第6項所記載之漏電檢測方法，更包含：當根據該電晶體電路中一電晶體之閘極的偏壓最大值而判斷該電晶體之閘極為浮接狀態時，在該電晶體之閘極之前端加入一隔離元件。
如申請專利範圍第6項所記載之漏電檢測方法，其中各該電源模式定義各電源域之對應的開關狀態。
一種漏電檢測方法，包含以下步驟：根據一積體電路模擬程式連線表(SPICE netlist)，定義一電晶體電路之複數個電源接腳的複數個供電電源；對該些供電電源之其中之一供電電源之電壓設定為一供電電壓值；將該些供電電源之其中另一供電電源之電壓設定為一非供電電壓值；利用一連線表驅動設計規則檢查程式(Netlist-driven design rule checker)之偏壓估計(bias estimation)功能，從各供電電源傳導偏壓最大值至該電晶體電路的節點；以及利用該連線表驅動設計規則檢查程式之偏壓查詢(bias inquiry)功能，檢查該電晶體電路的各電晶體之閘極的偏壓最大值。
如申請專利範圍第11項所記載之漏電檢測方法，其中當該電晶體電路中之一電晶體之閘極的偏壓最大值等於該非供電電壓值時，代表該電晶體之閘極為浮接狀態。
如申請專利範圍第11項所記載之漏電檢測方法，更包含：根據各電晶體之閘極的偏壓最大值，分辨出違反隔離規定之電晶體之閘極。
如申請專利範圍第11項所記載之漏電檢測方法，更包含：當該電晶體電路中該電晶體之閘極的偏壓最大值等於該非供電電壓值時，在該電晶體之閘極之前端加入一隔離元件。
如申請專利範圍第14項所記載之漏電檢測方法，更包含：根據該檢查結果，調整電路設計並產生一個更新的積體電路連線表後，回到該定義該電晶體電路之各電源接腳的供電電源之步驟。