TWI528199B - 用於從客製化類比/客製化數位/混合信號自動提取功率意圖之圖解設計系統與方法 - Google Patents

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Description

用於從客製化類比/客製化數位/混合信號自動提取功率意圖之圖解設計系統與方法
積體電路(IC)設計有時被稱為知識產權(IP)核心或IP區塊或IP。IP為藉由設計方出售或授權之可再用設計。客製化類比、客製化數位及混合信號IP通常為基於圖解的且通常在組織上為階層式的。階層式IP設計亦可基於硬體描述語言(HDL)(例如,Verilog、VHDL)或其他文字接線對照表(例如,EDIF、SPICE、LEF/DEF等)。頂部層級或較高設計層級包括彼此連接之各種子區塊的執行個體。階層式IP包括一或多個子層級,該一或多個子層級最終產生包括於最底部層級中的葉區塊。子區塊及葉區塊可由標準胞程式庫或參考程式庫之原始組件構成,諸如邏輯閘及電晶體。
在IC設計中之重要考慮因素為在所製造之IC中節省電力。複雜之IP可使用一個以上供應電壓且可使用一種以上技術以用於功率最佳化。子區塊及葉區塊可使用可在頂部層級處驅動之外在電力及接地接針,或可使用自其他設計層級所繼承之連接(例如,可置換連接)。
用於電子電路設計之功率意圖規範通常係呈文字形式且功率意圖規範之格式可為任何極佳辨識之功率意圖規範標準,諸如普通功率格式(CPF)及統一功率格式(UPF,例如,Accellera UPF1.0及IEEE 1801 aka UPF2.0兩者)標準。
用於實體實施之IP設計的功率意圖規範允許可程式化功率連接性(例如,用於IP藉由不同之電源供應器的再使用),且允許對IP之功率實驗(諸如,用於低功率管理、低 功率模擬、IP整合及形式設計驗證)。為了實現IP至新設計中之整合,需要功率意圖規範,使得可在IP具現化至設計中之背景下檢查IP功率連接性。
通常在產生功率意圖規範時使用文字編輯器。文字編輯器在針對現有IP之功率意圖規範的產生中的使用對於設計工程師而言可為冗長乏味、耗時且傾向於出錯的任務。功率意圖通常係藉由設計者藉由進行以下操作而相反工程設計該設計來判定:追蹤功率連接且判定所連接裝置之子結構中的哪些子結構為功率之流動及消耗的控制器。隨著設計在大小及複雜性上增加,設計之功率意圖規範的大小及複雜性亦增加,且將錯誤引入至功率意圖規範中的可能性增加。
此外,在基於文字之編輯中,使用者必須手動地追蹤將在功率意圖規範中引用之設計物件名稱且正確地鍵入所有功率意圖細節。使用者亦需要追蹤對電路設計所進行之編輯且手動地更新先前產生之功率意圖規範以與經更新的設計同步。另外,用以產生規範之文字編輯器可能不能夠提供關於是否鍵入所有所需之設計細節的回饋。若所得之規範在語法以及語義上係正確的但含有設計錯誤,則必須使用特殊等效檢查工具來捕捉此等錯誤。此等效檢查對設計處理程序增加成本及時間。
針對現有IP設計使用基於形式之應用程式來產生功率意圖規範可提供某提示來輔助鍵入所有正確的細節,但使用此等應用程式對於大的設計仍為麻煩的且出現錯誤之可能 性仍為高的。與起因於無設計編輯器與功率意圖編輯器之間的直接耦接之文字編輯相關聯的限制中之大多數限制亦關於基於形式之應用程式存在。舉例而言,如在文字編輯器方法中,使用者必須手動地追蹤將在功率意圖規範中引用之設計物件名稱且正確地鍵入所有功率意圖細節。使用者亦需要追蹤對設計所進行之編輯且手動地更新先前產生之功率意圖規範以使其與設計一致。發明者已認識到需要改良之工具來幫助設計工程師產生功率意圖規範。
此文件大體係關於設計自動化工具,且詳言之係關於自客製化積體電路(IC)設計自動提取功率意圖。一種產生用於一電路設計之一階層式功率資訊結構之方法的實例包括:自一頂部設計層級至一底部設計層級遍歷一電路設計階層以識別任何中間設計層級;使所識別之電力網與接地網相關聯以產生一或多個電力領域;使用該等所識別之電力網及接地網產生一或多個電力領域;識別與一功率相關性質相關聯之一或多個特殊胞的一執行個體且產生用於該階層式功率資訊結構中之該等特殊胞的構造;使用該等特殊胞構造產生用於該中間層級設計之功率規則;在該中間設計層級內將較高設計層級電力領域映射至較低設計層級電力領域;及將該等電力領域及該等功率規則作為功率意圖儲存於與該中間層級設計之一圖解相關聯的一資訊結構內。
此章節意欲提供對本專利申請案之標的的綜述。其不欲 提供本發明之排他性或詳盡解釋。詳細描述被包括以提供關於本專利申請案之另外資訊。
在未必按比例繪製之圖式中,相似數字可在不同視圖中描述類似組件。具有不同字母字尾之相似數字可表示類似組件之不同執行個體。該等圖式藉由實例而非藉由限制來大體說明在本文件中所論述之各種實施例。
通常使用電子設計自動化(EDA)工具或電子電腦輔助設計(ECAD)工具來執行IC設計。為了設計客製化IC,設計者通常使用圖解編輯器來產生電路之描述。設計組件(例如,裝置或胞)之執行個體係使用圖解編輯器而具現化至圖解中。執行個體係互連於圖解內或圖解之間。所得之設計可為純數位電路設計、純類比電路設計,或數位電路設計與類比電路設計之混合物。
所產生之圖解設計為設計之邏輯抽象且常常在配置上為階層式的。較高層級設計係使用在較低設計層級處所定義之功能區塊來產生,其中最底部層級含有基本設計建置區塊,諸如邏輯閘、電晶體、電阻器等。此可視為對設計之自下至上方法。有時,設計係遵循自頂向下方法而產生,且設計者可使用高層級設計語言(HDL)來產生設計。可接著使用合成來產生設計階層之較低層級。
針對較大之電路或系統,所產生之設計常常在本質上為模組化的。設計通常根據功能被分成較小之部分。個別設計者或設計團隊可從事於個別設計,該等設計可藉由在電 路設計階層之較高層級處互連個別設計模組而併入至總設計中。可接著產生接線對照表來定義設計中之部分且定義該等部分被互連之方式。所得之檔案可用於設計之模擬及實施。所產生之設計可用於特定產品設計,或可被出售或授權且用於多個產品設計中作為IP核心。
功率意圖規範可在行為設計規範階段期間產生或定義;亦即,在實體實施階段之前,在該階段中,此功率規範可用以在電力網及接地網之產生及如電力開關胞、隔離胞、位準偏移器胞之特殊低功率胞按照功率規範的插入時導引行為合成工具。行為合成工具亦可變換其輸入功率意圖規範且產生等效功率意圖規範,在該等效功率意圖規範中,對設計物件之參考及註解係與合成設計同步。
功率規範亦可在已鍵入且驗證設計之行為態樣之後產生或定義於客製化設計之實體實施階段。本文所述之方法係關於功率意圖規範在實體實施階段期間之產生或定義。特殊功率管理設計技術(例如,提供可移除電力之IC區域)已通常實施於此實施階段,但預期功率管理行為尚未俘獲於圖解設計階段。
通常,功率意圖規範係俘獲於與圖解設計處理程序分離之檔案中。如上文所解釋,用以產生功率意圖規範之文字編輯器及基於形式之應用程式的使用可導致將錯誤鍵入至功率規範中。將功率意圖添加至圖解設計階段可改良準確地俘獲設計之功率意圖的可能性。功率意圖可接著自電路設計提取且匯出至使用者或執行於電腦上之處理程序。此 允許功率意圖併入至EDA流程中以驗證IC設計。
圖1展示簡單的階層式電路設計之一實例之部分的方塊圖。該設計可為IP區塊或IP區塊之部分。所示之實例包括頂部設計層級100,頂部設計層級100包括功能胞之四個執行個體;inst_A 105、inst_B 110、inst_C 115及inst_D 120。該四個執行個體可各自表示設計階層之一或多個中間層級。執行個體可藉由執行於計算裝置(諸如,EDA工作站)上之圖解編輯器來選擇及打開。所選擇之執行個體可包括表示中間層級設計之胞的亦可被選擇及打開之另外執行個體。最終,到達設計之底部層級設計或葉區塊,其包括諸如邏輯閘、電晶體、電阻器、電容器等之原始組件的執行個體。頂部層級設計100亦可藉由執行個體來表示。
在該實例中,每一執行個體包括一組輸入及輸出信號。該實例亦展示時脈閘控邏輯電路125,時脈閘控邏輯電路125接收輸入信號clk及test_clk以及控制信號TM(測試模式)。時脈閘控邏輯電路125之輸出控制對執行個體inst_A 105、inst_B 110、inst_C 115及inst_D 120之時脈的閘控。
實例設計亦說明在圖解設計中包括功率意圖之簡單實例。展示四個電力領域(PD1、PD2、PD3及PD4)。電力領域為在特定操作電壓下操作之電路設計部分。在實施層級處之個別電力領域通常包括至少一電力網及至少一接地網且包括連接至該等網的一或多個胞執行個體。「網」可指代圖解設計中之信號或信號集合。網包括電力網及接地網 (有時稱為供應網)且係與電流或電壓相關聯。因此,電力網將指派至彼電力網之電功率信號提供至電力領域中之連接至該電力網的執行個體,且自該等執行個體接收該等電功率信號。類似地,接地網將指派至彼接地網之電接地信號提供至連接至該接地網的執行個體,且自該等執行個體接收該等電接地信號。電力領域可包含一或多個執行個體,且可產生以將必要之電力及接地提供至藉由執行個體所執行之功能。(使電力領域不與電源供應器或接地供應相關聯係可能的,但此電力領域可僅僅充當預留位置以指示與該電力領域相關聯之執行個體及埠屬於最終接收共同電源供應器的群組。)
在該實例中,頂部層級設計100及時脈閘控邏輯電路125屬於PD1。PD1可指明為預設電力領域。預設電力領域可為除非另一電力領域被界定否則所有執行個體將連接至的電力領域。執行個體inst_A 105及inst_B 110屬於PD2 130。執行個體inst_C屬於PD3 135且inst_D屬於PD4 140。該實例亦展示屬於預設電力領域PD1之電力管理器執行個體pm_inst 145。電力管理器執行個體產生三組電力控制(即,pse_enable、pge_enable及ice_enable)來控制電力領域。
可使用執行電路圖繪製(schematic entry)應用程式之諸如EDA工作站的計算裝置來產生包括功率意圖的階層式電路設計。圖2展示計算裝置200之一實例之部分的方塊圖。計算裝置200包括處理器205(例如,微處理器),處理器205 執行指令以實施用於電路設計之圖解編輯器。計算裝置200亦包括記憶體210,記憶體210與處理器205成一體式或以通信方式耦接至處理器205。該等指令可包括於記憶體210中或另一機器可讀媒體中。
計算裝置200亦包括諸如圖形使用者介面(GUI)之使用者介面215(UI),使用者介面215自使用者接收圖解設計及對設計之編輯。UI可包括顯示器、鍵盤及電腦滑鼠中之一或多者。計算裝置200亦可包括一或多個應用程式設計介面220(API)以執行與產生功率意圖相關之功能、與匯出電路設計之階層式功率資訊結構(例如,功率意圖規範)相關的功能,及與針對功率意圖規範之產生的設置相關的功能。API可駐留於記憶體210或處理器205中。在某些實例中,可在電路設計之發展中的任何點處匯出階層式功率資訊結構。
在一些實例中,計算裝置200包括次記憶體230(例如,硬碟等)。處理器將要執行之該組指令(指令窗)可首先自次記憶體預擷取以用於執行至記憶體210中,次記憶體可為指令之持續性位置。此被稱為指令預擷取且其避免使使用者自UI或API鍵入指令,且亦允許記憶體交換-藉由清除指令中之當前未在使用中且亦持續性地在次記憶體上可用的一些指令來在210中騰出空間。持續性儲存意謂:所產生之結構可用,在產生處理程序之後,該結構不再可用。次記憶體亦可將執行之處理程序的輸出持續性地儲存至被稱為檔案的磁碟上儲存單元,該等單元可藉由指定其名稱及 位置而存取。所提取之功率意圖可持續性地儲存於次儲存器中或可藉由給定名稱且在指定位置處匯出至磁碟上檔案。
圖3為用以產生用於電路設計之階層式功率資訊結構之方法300的流程圖。電路設計可包括在電腦可讀記憶體(例如,圖2中之記憶體210)或其他電腦可讀媒體中以階層式方式編碼及配置的多個執行個體(例如,胞、設計模型、巨集等)。階層式功率資訊結構包括自電路設計所提取之功率意圖,該功率意圖可針對電路設計之中間層級以及頂部設計層級而產生。在某些實例中,可藉由使用者選擇任何任意設計層級以用於匯出。經選擇以產生功率資訊結構的設計層級含有網及互連式組件,但可無任何行為內容。若行為內容存在,則該設計層級通常被忽略。
產生功率意圖之處理程序不同於產生用於電路設計之接線對照表。接線對照表產生通常涉及產生明顯地存在於設計中且已藉由圖解編輯器鍵入至設計中之設計連接性資訊的模擬器特定傾印。列印於接線對照表中之所有資訊基本上明顯地存在於設計中(例如,可存在存在於設計中以及接線對照表中之開關胞、在設計中可存在可用作接線對照表中之供應器1(或1`b1)的電力網、在設計中可存在可用作接線對照表中之供應器0(或1`b0)的接地網、在設計/組件中可存在可用於接線對照表中的性質或參數,等)。
功率意圖之自動提取涉及並非明顯地處於電路設計中之功率資訊的提取。使用明顯地存在於設計中的內容及可在 針對自動提取之設置處理程序期間鍵入的使用者定義之規則來推斷功率資訊。舉例而言,在設計中可存在電力網及接地網,但所提取之功率意圖可具有在設計中利用成對之電力網及接地網的電力領域。類似地,設計可具有明顯地具現化之開關胞,但所提取之功率意圖亦可包含主電力領域、可切換電力領域及電力開關規則。
在一些實例中,方法300係藉由圖2之計算裝置200來執行。處理器205可包括提取模組225來執行方法300。該模組執行所述之功能。模組可包括軟體、硬體、韌體或其任何組合。可藉由多於模組及提取模組執行之功能僅為實例。
在某些實例中,方法300係實施為在EDA工作站上執行之圖解編輯器的部分。在一些實例中,該方法係體現於包括於電腦可讀媒體中之指令中。該等指令在藉由計算裝置200執行時使計算裝置200產生階層式功率資訊結構。
在區塊305處,自頂部設計層級至底部設計層級遍歷電路設計階層以識別電路設計階層中的任何中間設計層級。舉例而言,電路設計可為儲存於記憶體中之階層式電路設計資訊結構或檔案,且中間設計層級可根據電路設計資訊結構中之任何設計層級的標籤而辨識。
在區塊310處,當遇到中間設計層級時,在中間設計層級中識別一或多個電力網及一或多個接地網。電力網及接地網可藉由使用者來指明。在一些實例中,隨著使用者經由圖2之UI 215執行電路設計之電路圖繪製,該使用者指 明信號網及電力網或接地網。此亦可執行為針對自電路設計產生功率意圖之設置的部分。
圖4展示用以更新鍵入至電路設計中之網之性質的UI之性質編輯器表單的一實例。使用者選擇接針或網,且打開性質編輯器應用程式以指明網之類型。在某些實例中,網之預設性質為「信號」網。使用者可將所選擇之接針指明為「電力」網或「接地」網。
圖5展示包括編輯性質顯示器之UI螢幕顯示器的一實例。使用者可藉由選擇網且更新UI螢幕顯示器中之信號性質而指明網類型。信號性質被展示為預設值「信號」。使用者藉由將欄位之值設定為「電力」或「接地」而更新性質。
圖6展示包括用於在接針產生時指定接針性質之欄位的用於接針產生之UI的另一實例。在此實例中,使用者指定適當之信號類型(例如,電力或接地),同時使用添加接針命令來產生新的接針。又,信號性質被展示為預設值「信號」。使用者藉由將欄位之值設定為「電力」或「接地」而指定性質。
根據一些實例,被對待為電力網名稱之一組一或多個網名稱的識別係經由UI或API中之至少一者來接收,且被對待為接地網名稱之一組一或多個網名稱的識別係經由UI及API中的該至少一者來接收。
在一些實例中,使用者可使用API設定規則以將電路設計中之某些網名稱登記或分類為電力網或接地網。舉例而 言,使用者可藉由利用「cpfRegisterNet」API鍵入以下SKILL語言陳述式來登記電路設計中之電力網的名稱:names='("avdd" "avdd!""vdd" "vdd!""vdda" "vdda!""AVDD" "AVDD!""VDD" "VDD!""VDDA" "VDDA!")cpfRegisterNet("power"names?regexNetNames list("VDD"))。
類似地,使用者可藉由鍵入以下內容來登記電路設計中之接地網的名稱:names=list'("vss" "vss!" "vssa!" "VSS!" "VSS" "VSSA" "gnd" "gnd!" "gnda" "gnda!""GND" "GND!""GNDA" "GNDA!")cpfRegisterNet("ground"names?regexNetNames list("GND" "VSS"))。
返回至圖3,在區塊315處,使所識別之電力網與接地網相關聯以產生一或多個電力領域。圖7展示產生電力領域之方法700之一實例的流程圖。在區塊705處,在中間層級設計中識別為以下各者中之至少一者的彼等電力網及接地網且針對所識別之網產生電力領域:i)與網端子相關聯之電力網或接地網;ii)係繼承之電力網或接地網;iii)係全域之電力網或接地網;及iv)未連接至開關胞執行個體之可切換電力接針或可切換接地接針的電力網或接地網。可切換電力接針及開關胞執行個體稍後解釋於此文件中。
全域電力網或全域接地網可為可遍及電路設計識別之網。若將全域電力網定義為vdd!,則針對此網產生電力領域。在某些實例中,針對在使用者正工作於之中間設計層級以下之設計層級中的所有全域電力網產生電力領域。舉例而言,若全域網VDD!經定義且存在於圖1之執行個體INST_A 105中,則在頂部兩層級100之圖解中且在INST_A 105之圖解中產生電力領域。另外,將INST_A 105內部之電力領域映射至頂部層級100中的電力領域PD2。
亦針對電力網或接地網產生電力領域(若該網包括端子)。針對係繼承之網進一步產生電力領域。繼承網係設計層級中的可自含有該網之任何較高層級設計置換的網。繼承網或該網之父代具現化於較高層級設計中。
在一些實例中,預設首碼自動地添加至所產生之電力領域的名稱,以在所產生之功率資訊中識別電力領域。在某些實例中,可使用API來登記或指定電力領域之首碼。舉例而言,cpfRegisterPowerDomainNamePrefix("PwrDomain_")可用以將「PwrDomain_」設定為首碼。結果,自動地產生之電力領域將以「PwrDomain_」為首碼。
在區塊710處,使電力領域之電力網與接地網相關聯。可針對每一所識別之電力網產生基礎電力領域,且將與特定所識別電力網相關聯的特定接地網指派至基礎電力領域。若在所關注之設計層級處僅存在具有端子、係繼承或係全域之一個接地網,則同一接地網可自動地與所有電力領域相關聯。若存在多個接地網,則使電力網與接地網相關聯可包括經由API指定電力網及接地網對。舉例而言,可藉由以下內容來登記電力網及接地網對:cpfRegPowerGroundNetPairs('(("VDD" "GND")("VDDA"VSSA")("PWR" "GND")))。
當產生功率資訊結構時,可在自電路設計產生或提取電 力領域時使用所登記之電力網及接地網名稱將指定接地網關聯至電力網。舉例而言,若電力網係藉由名稱VDD識別且接地網係藉由名稱GND識別,則產生基礎電力領域(例如,PD1),其中電力網及接地網分別作為VDD及GND。所產生之基礎電力領域中的一些可在產生功率意圖資訊結構之稍後階段被同化。首碼可自動地添加至基礎電力領域。
在一些實例中,可識別預設電力領域。在某些實例中,可經由UI及API中之一者或兩者接收預設電力領域之電力網及接地網的識別。當遍歷電路設計以產生功率意圖資訊結構時,將具有匹配預設電力領域之名稱之名稱的任何電力網及接地網指派或附接至預設電力領域。在某些實例中,可針對預設電力領域登記電力網名稱及接地網名稱。若針對預設登記一對以上,則將所遇到的匹配預設清單中之該等對中之一者的第一電力領域用作預設電力領域。可使用API來登記預設對之網名稱的清單。舉例而言,cpfRegDefaultPowerDomainPGNets('(("7V!""0V!")("DC!""SC!")))登記預設對7V!/0V!及DC!/SC!。當遍歷電路設計以產生電力領域時,針對預設領域之搜尋自所登記清單之開始而開始且尋找具有電力網名稱7V!及接地網名稱0V!的電力領域。若發現該對,則將具有此對電力/接地網名稱之電力領域設定為預設電力領域。否則,搜尋第二對。類似地,搜尋電力網及接地網對之整個清單,直至發現匹配對且相應地指派預設電力領域為止。
在區塊715處,將執行個體指派至電力領域。電路設計 之執行個體(例如,胞執行個體)係與設計中之指定名稱及路徑相關聯且具有指定之電力網及接地網。可將執行個體自動地指派至具有匹配之電力網及接地網的電力領域。舉例而言,若圖1之電力領域PD2包括電力網VDDA及接地網VSSA,且Inst_A及Inst_B連接至VDDA及VSSA,則將Inst_A及Inst_B指派至PD2。所指派之執行個體可為葉胞執行個體、子設計胞執行個體及中間層級設計之胞執行個體中的一或多者。
在一些實例中,可針對電路設計之個別執行個體、裝置或設計模型指定電力網及接地網對,作為用於產生功率資訊結構之設置處理程序的部分。在某些實例中,API將具有指定之電力網及接地網的胞之執行個體或設計模型之執行個體中的至少一者指派至具有匹配之電力網及接地網的電力領域。可藉由使用API將執行個體登記至特定電力領域之電力網及接地網而將該執行個體指派至特定電力領域。舉例而言,cpfRegInstancePowerGroundNetPair("Inst_A""VDD""GND")將標記為Inst_A之執行個體登記至具有命名為VDD之電力網且具有命名為「GND」之接地網的電力領域。
在一些實例中,電路設計中之給定設計胞類型或裝置類型的所有執行個體可添加至特定電力領域。在某些實例中,API將具有指定之電力網及指定之接地網的胞類型或設計模型類型中之至少一者的執行個體指派至具有匹配之電力網及接地網的電力領域。可藉由使用API將裝置登記 至特定電力領域之電力網及接地網而指派執行個體。舉例而言,若將裝置識別為device(lib,cell,view),則cpfRegDevicePowerGroundNetPair("ether_digital" "top_1_port_pnr" "symbol_golden" "VDD" "GND")將胞「ether_digital:top_1_port_pnr」之符號視圖「symbol golden」登記至具有命名為VDD之電力網且具有命名為「GND」之接地網的電力領域。
具有給定模型參數-值對之給定設計胞或裝置的所有執行個體可藉由使用API將彼胞登記至特定電力領域之電力網及接地網而添加至特定電力領域。舉例而言,若具有符號視圖「symbol golden」之胞「ether_digital”top_1_port_pnr」具有模型參數「模型名稱」,則cpfRegModelPowerGroundNetPair("ether_digital" "top_1_port_pnr" "symbol_golden" "modelName" "top_1_port" "VDD" "GND")將模型參數具有值「top_1_port」之程式庫/胞「ether_digital/top_1_port_pnr」的所有執行個體登記至具有命名為VDD之電力網且具有命名為「GND」之接地網的電力領域。
在區塊720處,將邊界埠指派至電力領域。在一些實例中,藉由識別對對應於主電力網或接地網之端子敏感的設計端子來判定電力領域之邊界埠。端子供應及/或接地敏感性可為端子之資料庫屬性。在一些其他實例中,藉由連接至電力領域之執行個體的輸入及輸出端子來判定邊界埠。
返回至圖3,在區塊320處,識別中間設計層級中之「特 殊」低功率胞的任何執行個體。當識別出特殊胞時,在階層式功率資訊結構中產生用於特殊胞之定義或構造。構造為包括特殊胞之性質及屬性的資訊結構。用於個別特殊胞之獨特構造將包括針對參數及/或屬性所需的值。此等特殊低功率胞執行個體可包括位準偏移器胞執行個體、隔離胞執行個體、開關胞執行個體及始終接通胞執行個體。特殊胞係在電路圖繪製處理程序期間添加至設計以實施低功率功能,且此等低功率功能可添加至功率意圖。
特殊胞之一實例為隔離胞。為了防止未知狀態自經電源斷開之電力領域傳播至保持電源接通之領域的傳播,在經電源斷開之電力領域的邊界處需要隔離胞。隔離胞執行個體係根據隔離規則而添加至設計,該隔離規則定義何時在領域之間或在接針與所需要之隔離類型之間需要隔離的條件。
特殊胞之另一實例為電力開關胞,該電力開關胞根據一啟用而將電源供應器連接至設計組件或將電源供應器與設計組件斷開。電力開關胞係根據電力開關規則而添加,該電力開關規則定義待添加之電力開關的位置及類型及何時啟用電力開關的條件。
特殊胞之另一實例為狀態保持胞,該狀態保持胞可用於一些順序胞以在電源斷開之前保持其先前狀態,以便促進經電源斷開之區塊繼續執行正常操作、狀態保持胞。狀態保持胞執行個體係根據狀態保持規則而添加至設計。
特殊胞之另一實例為始終接通胞,該始終接通胞之電源 供應器必須為連續的「接通」,即使在電力領域中之邏輯之剩餘部分的電源供應器係斷開時亦如此。此等胞用以在經電源斷開之領域中驅動狀態保持胞之控制信號或其係與在經斷開之電力領域中所插入的隔離胞結合使用,以確保隔離胞之啟用接針的驅動器決不斷開。
特殊胞之另一實例為電力箝位胞,該電力箝位胞將信號箝位至特定電壓。
特殊胞中之一些(諸如,電力開關胞或狀態保持胞或隔離胞)係根據某一特定低功率規則而添加,而如始終接通胞或電力箝位胞的一些特殊胞係由於其對於成功操作其他低功率胞的要求而添加。
特殊胞可添加至設計以實施低功率規則,且可產生為特殊胞之低功率規則係在功率意圖提取處理程序期間識別。在預期自現有圖解設計產生功率意圖資訊時在設置處理程序期間促進特殊胞之執行個體的識別。藉由查詢特殊胞之屬性來形成特殊定義或構造。
與功率規則相關聯之特殊胞的實例為用以識別內部可切換電力網的電力開關胞。內部可切換電力網包括根據一啟用連接至將主電力網連接至內部網之電力開關胞執行個體的內部或次網,且不包括繼承網或全域網。內部網可與輸出相關聯,或其可經由短路裝置之網路連接至具有輸出端子的另一網。
在區塊325處,針對使用者正工作於之中間層級設計來產生功率規則。舉例而言,可使用所識別之主電力網來產 生基礎電力領域。可使用特殊胞之構造來產生功率規則。
圖8展示產生功率規則之方法800之一實例的流程圖。在區塊805處,在使用者正工作於之頂部設計層級或中間設計層級中識別特殊胞之任何執行個體。在區塊810處,查詢胞執行個體之屬性。在區塊815處,遵循執行個體之連接以藉由識別執行個體至電力網之連接而判定電力領域。在區塊820處,使用屬性及連接自胞執行個體提取功率規則。在一些實例中,該方法係使用API執行,且API可用以登記藉由特殊胞所產生之規則的首碼。
將電力開關胞之實例用作特殊胞,所產生之功率規則可識別可連接至藉由電力開關胞所識別之內部可切換電力網的主電力網之基礎電力領域。功率規則亦可包括用於內部可切換電力網的關斷條件。關斷條件可包括邏輯運算式來將主電力網連接至內部網或將主電力網與內部網斷開。邏輯運算式可自電路設計中之信號及電路設計中之網端子中之一者或兩者導出。除了電力開關胞之外,包括用以產生功率規則之性質或屬性的其他特殊胞亦描述於此文件中之別處。
在區塊330處,識別映射至所識別之較低層級電力領域(例如,與其相同)的較高層級電力領域。在一些實例中,此情形發生於底部層級係藉由在設計中遇到葉執行個體而偵測到且遍歷處理程序返回至使用者正工作於之頂部層級時。較高層級電力領域係藉由識別電力網及接地網而映射至較低層級電力領域。依據明顯地或隱含地共用橫跨階層 之眾多層級的相同電力/接地網,電力領域被認定為相同的。
在某些實例中,當電力領域具有全域網作為主電力網時,該電力領域傳播至較高設計層級。在某些實例中,當來自較低設計層級之電力領域具有繼承電力網作為主電力網且較低層級執行個體具有被稱為netSet性質之特殊性質時,該電力領域映射至較高設計層級,該較低層級執行個體之值係與在較高層級中之假設待置換於較低層級處之繼承網(隱含性映射)的網相同。在某些實例中,當來自較低設計層級之電力領域具有連接至端子之主電力網且較高設計層級解析至較低層級處之主電力網的連接(藉由將其明顯地連接至在較高層級處的電力網(明顯性映射))時,該電力領域映射至較高設計層級。
在一些其他實例中,當i)電力領域之電力網具有方向係輸出的端子且可用於較高層級處時,其中網正驅動較高層級之執行個體;ii)切換領域之基礎領域的(多個)電力網係與具有輸入或進出方向的端子相關聯且在較高層級處可用作連接至與較低層級處之基礎電力領域之電力網相關聯的端子之電力網時;及iii)包含開關電力領域之關斷條件的啟用接針亦與具有輸入或進出方向之端子相關聯且在較高層級處可用作連接至包含較低層級處之可切換電力領域之關斷條件的端子之電力網時,來自較低設計層級之可切換電力領域傳播至較高設計層級作為可切換電力領域。
當遍歷至頂部設計層級完成時,可在自較低設計層級繼 承之針對電路設計階層中之任何未解析電力網的頂部設計層級處產生電力領域。另外,任何未解析之較低層級電力領域映射至頂部層級電力領域。
此等電力領域及功率規則為用於中間設計層級之功率意圖的部分。功率意圖係包括於所產生之功率資訊結構中,且可包括電力領域、任何可切換電力領域及包括於電力領域中之執行個體。在某些實例中,功率意圖係儲存於與中間層級設計之圖解相關聯的資訊結構內。
在區塊335處,當自使用者正工作於之中間層級設計至底部層級且返回至該中間層級設計而遍歷階層時,可匯出所產生之功率意圖。功率意圖可呈工業標準格式,諸如普通功率格式(CPF)或統一功率格式(UPF,Accellera UPF1.0及IEEE 1801 aka UPF2.0兩者)。
圖9展示匯出功率意圖之方法900的流程圖。在區塊905處,列舉或以其他方式識別藉由使用者所選擇之設計層級處的執行個體。可選擇自頂部設計層級至底部設計層級之任何層級。
在區塊910處,在所選擇之設計層級中選擇任何執行個體。在區塊915處,遍歷所選擇之執行個體的階層向下至底部設計層級。在區塊920處,自可用於在底部層級處所遇到之葉胞之階層式功率資訊結構中的資訊匯出該葉胞的功率意圖。
在區塊925處,自底部層級返回至所選擇之設計層級而遍歷執行個體歷程。在區塊930處,若用於所選擇之中間 設計層級的功率意圖尚未匯出,則使用可用於中間胞之階層式功率資訊結構中的資訊來匯出該功率意圖。在區塊935處,判定執行個體歷程之遍歷是否完成。若否,則在區塊930處,自中間層級匯出更多功率意圖。
若執行個體歷程之遍歷完成,則在區塊940處判定是否已處理所選擇之設計層級中的所有執行個體。若否,則在區塊945處選擇所選擇之設計層級處的另一執行個體,且該方法返回至區塊915。若已處理所有執行個體,則匯出完成。
下文展示所提取之CPF檔案之一部分的實例。
在該實例中,遍歷功率意圖檔案,直至遇到命名為「BUFX2」之葉胞為止。接著列印BUFX2之功率意圖。BUFX2包括原始胞「mp1」及「mp0」。此等原始物件不包括功率資訊且功率意圖並未針對其列印。隨著在向上方向上遍歷設計,遇到被稱為TEST_CPF_SUB2之設計且列印TEST_CPF_Sub2之功率意圖。接著到達頂部層級TESTCPF_TOP且列印頂部層級之功率意圖。在該實例中,描述作為列印之匯出。匯出亦可為將功率意圖儲存於不同配置中或不同裝置中,且匯出亦可將功率意圖傳送至 另一處理程序用於藉由該處理程序使用。
在一些實例中,功率意圖可持續性地儲存於用於中間設計層級或用於中間設計層級之一部分的資訊結構內。在遍歷電路設計階層之後,所提取之功率意圖可針對每一設計層級而儲存於該設計層級自身內。此可藉由使用擴展(例如,諸如經加密之性質及資料庫群組之擴展的擴展)及/或諸如開放存取API(例如,oaAppDef及oaAppDef)之機制來實施,以擴展圖解資料庫結構描述來產生用於功率意圖的多層儲存結構。該多層儲存可呈專屬及隱藏形式作為用於頂部設計層級及子設計層級之原有圖解資料庫的部分。經擴展之結構描述可為多層的(例如,允許在同一圖解中儲存一組以上功率意圖),其可取決於至圖解之路徑的出現及/或取決於參考設計之獨特組態及子組態而被參考一次以上。
在一些實例中,可回應於經由UI所接收之提示而匯出所產生的功率意圖。可針對頂部設計層級或任何中間設計層級匯出功率意圖。圖10展示UI之匯出功率意圖表單的一實例。在一些實例中,藉由使用者當前打開之胞的程式庫名稱、胞名稱及視圖名稱自動地顯示於匯出功率意圖表單中。胞名稱欄位可為使用者希望工作於之任何任意選擇之設計層級。可匯出功率意圖作為設計模型或宏觀模型。在圖中所示之實例中,選擇Design Model類型。為了匯出功率意圖作為宏觀模型,選擇Macro Model選項。
可針對自任意選擇之設計層級開始向下至底部設計層級 所遇到的階層設計層級來匯出功率意圖。在該實例中,匯出子設計層級為可選的,且係藉由選擇Generate models for sub-cells來啟用。可在UI中指定所匯出之功率意圖的目的地檔案路徑名稱。在該實例中,使用者可指定CPF中之功率意圖規範的檔案路徑名稱。因此,可針對電路設計之任何層級匯出功率意圖。若電路設計包括IP核心或區塊,則可針對IP或IP之任何部分產生功率意圖。
在一些實例中,儲存及匯出功率意圖並不與功率規則提取相關,且可在藉由使用者選擇該選項的任何時間發生。舉例而言,使用者可退出功率意圖應用程式且僅為了匯出功率意圖起見而再次重新啟動其,而不會再產生或提取功率意圖。
如先前所解釋,可藉由在電路設計中添加具現化特殊胞而將功率意圖之功率規則添加至電路。此等特殊胞包括在產生功率意圖時所提取的功率屬性及性質。特殊胞之一些實例包括始終接通胞、電力箝位胞、電力開關胞、接地開關胞、狀態保持胞、電力隔離胞、位準偏移器胞及短路裝置胞。特殊胞之此清單為非詳盡的且可包括其他類型。
圖11展示階層式電路設計之一實例之部分的方塊圖。展示了三個電力領域,PD1 1105、PD2 1110及PD3 1115。PD1 1105包括在正常操作期間使用同一電源供應器之邏輯閘的執行個體。PD1 1105連接至電力軌1120,且始終「接通」且不可斷開。
始終接通胞執行個體1125分別自至始終接通胞執行個體 1125之兩個不同之供應領域PD3及PD1(亦稱為主及次電力領域)接收電力。只要其次領域為接通的,則胞為始終接通的。
電力箝位胞為將信號箝位至特定電壓之特殊胞二極體。電力箝位胞包括資料接針、單一電力接針及單一接地接針。即使始終接通執行個體及電力箝位執行個體並不與功率規則明顯地相關聯,其仍應包括於功率意圖規範中以允許正式驗證或靜態檢查工具捕捉任何錯誤條件(例如,在始終接通胞執行個體之主及次電力領域兩者為可切換的時之該始終接通胞執行個體)且允許恰當低功率模擬。
取決於正使用之特定功率模式,電力領域PD2 1110可經電源接通至1.2 V或經電源斷開於0 V。因此,使用電力開關胞1130或頭部開關胞將PD2 1110連接至電力軌1120。此使得PD2 1110藉由可切換電力網而連接至電力軌1120。先前簡要地描述了電力開關胞。電力開關胞1130將關斷條件指派至可切換電力領域(例如,PD2 1110)。關斷條件可包括自電路設計信號、端子,或電路設計信號及端子兩者所導出的邏輯運算式。關斷條件防止信號自主電力網(例如,電力軌1120)至內部可切換電力網的傳播。接地開關胞或腳部開關胞係類似的,除了產生可切換接地網而非可切換電力網以外。
電力領域PD2 1110亦包括狀態保持胞1135以在電力領域PD2經電源斷開之任何時間週期期間維持狀態資訊。狀態保持胞1135經由電力軌1120單獨地耦接至次電力領域,使 得即使主電力領域PD2大體自電力軌1120關斷,胞仍保持狀態。PD2 1110經展示為連接至隔離胞。隔離胞確保:在電力領域被關斷時,無意的及非預期之資料不會傳播至其他電路區塊。該圖展示隔離胞1140將PD2 1110連接至PD3 1115。隔離胞1145將PD2 1110連接至記憶體1150。
PD3 1115經展示為藉由電力開關1160連接至0.8 V電力軌1155。取決於所使用之功率模式,PD3 1115可經電源接通至0.8 V或經電源斷開至0 V。PD3 1115連接至隔離胞1165,以確保在PD3 1115經關斷時無意的及非預期之資料不會傳播至其他電路區塊。位準偏移器胞係連接至在不同之電壓位準下操作的電路區塊。在圖11中,位準偏移器胞1170經展示為連接於在1.2 V下操作之PD2 1110與在0.8 V下操作的PD3 1115之間。
短路或短接裝置在電路設計中連接或「短接」兩個網。圖12為展示具現化短路裝置之一實例的圖解。網可為電力網、接地網或非供應資料網。在一些實例中,短路裝置或短路胞包括電阻器胞。電阻器可具有零歐姆之值以將該電阻器指明為短路裝置。
可使用以下API將給定程式庫胞登記為短路裝置:cpfRegisterShortDevice(libraryName cellName viewName)其中libraryName指定含有短路裝置胞之程式庫的名稱、cellName為短路裝置胞之名稱,且viewName為短路裝置胞的特定抽象。
在一些實例中,檢查零值係對於使用者之可選選擇。使 用者可設定最小臨限值而非針對待視為短路裝置之裝置之零歐姆的精確匹配。在某些實例中,對電阻(例如,零)值之檢查可藉由使用者斷開。在某些實例中,短路裝置胞可為任何其他程式庫胞,且使用者指示電阻參數待被查找作為電阻值檢查的部分。在某些實例中,若一或多個短路裝置連接電力網(其中全部或一些可具有端子),則具有一端子之網中的僅一者將用以產生電力領域。在某些實例中,若一或多個短路裝置用以連接非供應網(其中全部或一些具有端子),則將針對功率意圖規範中之所有對的端子提取饋通埠定義(例如,CPF中之set_wire_feedthrough_ports)。
在一些實例中,較高層級處之電力網連接至較低設計層級之電力端子或通過短路裝置之網路。圖13為展示具現化短路裝置之另一實例的圖解。較低層級胞係經由短路裝置連接至較高層級電力網。較低層級胞仍產生領域映射,且較低層級領域映射類似於可在短路裝置丟失時產生之領域映射。
較高層級處之電力網亦可經由配電板胞執行個體而連接至較低層級設計之電力端子。圖14展示配電板胞之圖解的一實例。配電板胞類似於短路胞,但可具有兩個或兩個以上端子。配電板胞之每一輸入端子的網係具有電力類型或接地類型,且經由一或多個短路裝置之網路連接至一或多個輸出接針。輸入端子及連接至其(可能經由短路裝置之網路)之輸出接針被稱為等效接針。配電板胞可含有一組以上等效接針。圖15展示經由短路裝置之網路連接至較高 層級電力網之較低層級胞及板胞執行個體(I1)的圖解之一實例。
在一些實例中,經具現化之特殊胞需要在其可被識別且其相關聯之功率規則被提取之前經登記。為了登記特殊胞,指明為特殊胞之程式庫胞係經由UI 215而接收至應用程式(例如,執行於圖2之計算裝置200上)中。特殊低功率性質經由UI應用於程式庫胞以將程式庫胞識別為特殊胞。
圖16展示UI之登記特殊胞表單的一實例。在一些實例中,在圖解視圖中係開放的特殊胞之名稱顯示於表單中(該圖中之實例為命名為ISO_temp的電力隔離胞)。取決於所選擇之胞類型,可顯示一組欄位。圖17展示可用於電力隔離胞之欄位的實例。在UI表單中指定所需值可定義特殊胞構造,該構造提供用以自特殊胞產生功率規則的性質或屬性。
為了登記配電板胞之執行個體,特殊性質添加至板胞執行個體(或添加於其執行個體上),或藉由經由諸如以下之API登記給定程式庫胞之所有等效接針集合:
此藉由名稱「cpfWrapPadEqPins」宣告映射。第二引數為一欄清單。彼清單之每一元素為另一子清單。每一子清 單之第一元素為包裝函式-板胞之cellName,且子清單之引數的剩餘部分為包裝函式-板母片(wrapper-pad master)中之等效接針的清單。
特殊構造可匯出為功率意圖。在一些實例中,一或多個特殊胞構造可匯出為具有工業標準功率技術檔案格式的功率技術檔案,諸如CPF、UPF或程式庫(.lib)檔案。所匯出之構造可接著被匯入以將功率規則提供至相同或不同的電路設計。在一些實例中,特殊胞構造係經由UI接收作為具有工業標準功率技術檔案格式的功率技術檔案,且一組一或多個程式庫胞係經由UI接收且分類為特殊胞。
在一些實例中,可藉由經由UI之手動鍵入(例如,藉由使用CPF中之「define__cell」命令)針對特殊胞產生功率意圖。特殊胞性質係在被稱為「性質包」之單獨檔案內被產生作為組件描述格式(CDF)參數,以將程式庫胞加標籤為特殊胞。所得之特殊胞功率意圖可僅含有特殊胞之構造或定義。在某些實例中,功率意圖係使用API產生且可儲存於圖解之擴展資料庫中。
根據一些實例,可能需要使電路設計之某些特徵為未定義的或在電路圖繪製階段期間容易地改變。此針對類比電路可為成立的,其中稍後填寫類比電路之行為參數的值。在某些實例中,此等行為值可與電力設計相關。因此,定義預留位置設計元素胞可為有用的。可在電路圖繪製期間將設計元素胞置放於圖解中。當針對電路設計產生功率意圖時,在設計中識別(例如,藉由首碼)設計元素胞之任何 執行個體。當經識別時,設計元素資訊結構係在階層式功率資訊結構內針對設計元素胞產生。所產生之設計元素資訊結構可包括可經由UI識別之旗標及一或多個構造,該一或多個構造用以經由UI接收一或多個電路設計值且使該等設計值與電路設計中之設計元素相關聯。旗標(例如,可搜尋字元串)允許使用者容易地定位設計元素資訊結構且手動地鍵入或改變電路設計值。
低功率技術檔案(CPF/UPF技術檔案)可接著匯入至設計中。結果為被接收且自動地加標籤為特殊胞的一組程式庫胞。因此,不會迫使使用者在於自動提取期間啟用電路設計中之特殊胞執行個體的識別之前手動地進行針對每一所要胞的特殊胞登記。
當(諸如)藉由先前所描述之方法300產生功率意圖時,自特殊胞提取功率規則。API可用以登記藉由特殊胞所產生之規則的首碼。在一些實例中,API登記對隔離規則名稱、電力開關規則名稱、接地開關規則名稱、位準偏移器規則名稱、電力箝位規則名稱及始終接通規則名稱中之至少一者的識別首碼。
先前描述了電力開關胞之實例。當產生功率規則時,電力開關胞經識別且相關聯之內部可切換電力網係使用該胞之執行個體識別。可針對可連接至所識別之內部可切換電力網的每一主電力網識別基礎電力領域。接著使用內部可切換電力網及基礎領域來產生可切換電力領域。
針對短路裝置,當產生功率規則時,識別藉由短路裝置 連接至供應網、控制/啟用信號及設計組件中之一或多者的特殊胞之任何執行個體。在一些實例中,此係藉由API進行。如上文在圖12中所示,短路裝置胞執行個體包括兩端子胞執行個體,該兩端子胞執行個體表示在連接至該兩個端子之兩個網之間的電短路。藉由使主電力網與針對每一所識別之短路裝置的一或多個等效電力網相關聯來識別電力網。換言之,等效網係主電力網之別名,此係因為短路裝置將該等網連接在一起。當產生功率規則時,使用所識別之主電力網及所識別之主電力網的任何等效網來產生電力領域。
在一些實例中,使主電力網與一或多個等效電力網相關聯可包括產生主網表及等效網表。主網表之輸入項包括主網名稱及主網名稱之任何等效網名稱。主網可為電力網或接地網。等效網表之輸入項包括等效網名稱及等效網名稱之任何主網名稱。當產生功率規則時,電力領域可藉由將來自主網表及等效網表之主網名稱及任何等效網名稱指派至該電力領域而產生。圖18展示用於圖12之短路裝置實例之所提取電力領域的一實例。
在一些實例中,一組低功率饋通埠構造(諸如,CPF中之set_wire_feedthrough_ports)自動地產生,且藉由判定與共同非供應網(亦即,既非電力網亦非接地網之網)相關聯的設計端子而添加至中間層級設計之階層式功率資訊結構。在某些實例中,一組低功率饋通埠構造自動地產生,且藉由判定經由一或多個短路裝置彼此連接的該組端子而添加 至中間層級設計之階層式功率資訊結構。
在一些實例中,一組浮動埠低功率構造(諸如,CPF中之set_floating_ports)自動地產生,且藉由判定在設計內部不連接至任何邏輯的設計端子而添加至中間層級設計之階層式功率資訊結構。
當產生功率意圖時,對所得之階層式功率資訊結構的編輯可經由UI接收。在一些實例中,可藉由使用者經由UI手動地鍵入或手動地編輯功率規則。在一些實例中,可經由UI將用於電力領域之標稱操作條件添加至階層式功率資訊結構。標稱操作條件為如下典型操作條件:設計或區塊在其下執行且係藉由施加至電力領域之所有電源供應器的電壓判定。標稱操作條件可包括電源電壓、接地電壓,及電力領域之任何PMOS及NMOS電晶體之體偏壓電壓中的一或多者。圖19展示UI之標稱條件表單。
在一些實例中,用於一或多個電力領域之集合的功率模式可經由UI添加至階層式功率資訊結構。功率模式指定設計之靜態,其中組份電力領域在特定標稱條件下操作。圖20展示UI之產生功率模式表單。在Name欄位中指定功率模式之名稱。自左側之Power Domain清單選擇電力領域。可選擇多個電力領域。自Nominal Conditions清單選擇標稱條件。此係所選擇之電力領域在功率模式下操作的標稱條件。可藉由點選向右鍵按鈕而將電力領域及標稱條件添加至Domain Conditions清單。
標稱操作條件及功率模式可與功率意圖一起儲存於與中 間層級設計之圖解相關聯的資訊結構內。除了標稱操作條件及功率模式之外的其他低功率構造亦可經由UI添加至所產生之階層式功率資訊結構。此等低功率構造之一些實例包括功率模式控制群組、階層分隔符號字元、時序單元、電壓單元及功率單元。
根據一些實例,所匯出之功率意圖可匯入至電路設計中。含有功率意圖之檔案(例如,CPF或UPF檔案)可匯出且用作使用者正工作於之電路設計的功率意圖。圖21展示UI之匯入功率意圖表單的一實例。所要胞之librarycellview名稱可經指定,或使用者可瀏覽檔案。匯入處理程序可接著自檔案讀入功率意圖,且藉由檔案中之功率規則來更新設計。可根據功率意圖來設定電力網及接地網之信號類型。全域構造可被讀入以定義電路設計之功率意圖(例如,全域特殊胞或全域電力網及全域接地網可產生)。因此,IP核心或區塊之功率意圖可匯入至設計中。
本文所述之系統及方法至此已處理以階層式方式產生功率意圖及產生含有功率意圖之階層式資訊結構。自設計提取功率意圖之另一方式係提取功率意圖以使得整個設計之電力領域、特殊胞定義或構造,及功率規則皆僅針對電路設計之頂部設計層級而產生。此可被視為實質上平坦資訊結構。所產生之功率意圖經格式化以參考整個設計之電路設計之設計物件(例如,網、端子、執行個體、執行個體-接針等),此係藉由其完整階層式路徑進行。
在一些實例中,產生用於電路設計之功率意圖包括遍及 設計階層在頂部層級處追蹤供應網、判定在階層之所有層級處連接至此等供應網的執行個體、基於遍及設計階層之供應網的連接性而判定此等網的邊界埠、遍及設計判定特殊胞執行個體,及自特殊胞執行個體的特殊胞構造產生功率規則。供應網追蹤可藉由遵循自頂部層級至底部層級之供應網的路徑或藉由追蹤自較低設計層級至頂部設計層級之個別電力網及接地網的路徑而進行。
圖22展示用於產生用於電路設計之頂部設計層級之階層式功率資訊結構的方法2200之一實例的流程圖。在區塊2205處,遍及設計階層在頂部層級處追蹤供應網(電力網及接地網)。在一些實例中,遍及設計階層在頂部層級處追蹤供應網包括自頂部層級開始至底部層級遍歷整個電路設計階層。在於遍歷期間所遇到的任何中間設計層級處,(諸如)藉由使用先前針對電力網及接地網識別所解釋之方法來識別供應網。針對每一所識別之供應網,自中間設計層級至供應網起源或終止於之最高設計層級追蹤網的連接性。供應網中之一些可在頂部層級處開始(或終止),且一些供應網可僅自中間設計層級開始(或終止)。所識別之供應網可用以識別獨特或根電力網及根接地網。在某些實例中,保持驅動較低設計層級中之一或多個供應網的最高設計層級供應網之僅一次獨特出現。
多個較低層級供應網將被追蹤至較高設計層級處之單一網係可能的。假設直至最高層級才經解析之較低設計層級的全域供應網或在較低設計層級處的繼承供應網映射至始 終源自頂部層級的供應網且具有與較低層級供應網之名稱相同的名稱。在追蹤期間經解析之繼承供應網可映射至源自包括頂部層級之任何較高層級的供應網。在一些實例中,產生網關聯表,其維持較高層級供應網之輸入項(例如,網資訊表(Net-Info Table))且亦儲存與此較高層級供應網相關聯的其他資訊(包括其類型(電力或接地))。若較低設計層級處之局域供應網不與端子相關聯,則此網經限制於較低層級處且其相應的較高層級供應網係同一較低層級網。當較低層級網係不與端子相關聯之內部可切換網時,可為此狀況。
亦在中間設計層級處,在較高層級網針對較低層級電力網經識別出之後,參考其在網資訊表中的輸入項。若未發現相應之較高層級網的輸入項,則在網資訊表中產生其。
在區塊2210處,在電路設計階層之所有層級處判定連接至此等供應網的執行個體。在網資訊表中之領域-執行個體或電力-領域-執行個體的類別下,連接至較低層級電力網的每一執行個體可與較高層級網輸入項相關聯。與每一較低層級電力網相關聯的端子係以其端子供應敏感性屬性為基礎或以其至直接連接至較低層級電力網之執行個體的連接為基礎而判定。
在區塊2215處,基於遍及電路設計階層之供應網之連接性而判定此等網的邊界埠。邊界埠可指派至電力領域。針對與電力網相關聯之每一端子,電力網之連接性係追蹤至較高層級設計網,且若所追蹤之較高層級網亦具有端子, 則在網資訊表中之邊界-埠的類別下,該較高層級端子係關聯為對應於較低層級電力網之較高層級電力網輸入項的邊界埠。
仍工作於中間設計層級,若使用先前所解釋之方法將較低層級電力網識別為內部可切換電力網,則在網資訊表中將較低層級電力網標記為可切換電力網。又,可判定對應於連接至在較低層級處之開關胞執行個體之主電力網的較高層級網。較低層級網可接著與網資訊表中之較高層級網相關聯。舉例而言,較高層級網可在網資訊表中具有類別「可切換網」之輸入項。可針對每一所識別根電力網產生基礎電力領域。將根接地網指派至基礎電力領域。較低層級網可與網資訊表中之較高層級網關聯為在「基礎-領域-網」之類別下的基礎電力網。
類似地,對應於連接至較低層級處之開關胞執行個體之啟用網的較高層級網(或較高層級網之端子)可經判定且關聯於網資訊表中。舉例而言,較高層級網可在網資訊表中具有類別「啟用運算式」之輸入項,其中較高層級網輸入項對應於較低層級可切換網。啟用運算式可對應於內部可切換電力網的關斷條件。因此,啟用運算式可包括自起源於頂部層級及頂部層級端子處之電路設計信號中之一或多者所導出的邏輯運算式,以防止信號自主電力網傳播至內部可切換電力網。
在區塊2220處,遍及設計判定特殊胞之執行個體。可使用先前針對特殊胞識別所解釋之方法來在中間設計層級中 識別特殊胞執行個體。可在胞關聯表(例如,Cell-Info表)中產生針對對應於特殊胞執行個體之特殊胞的特殊胞輸入項(若其並非已存在)。針對在中間設計層級處所識別之特殊胞的任何執行個體,藉由查詢特殊胞屬性而產生特殊胞定義或構造。至中間層級電力網之特殊胞連接係追蹤至較高層級電力網。
在區塊2225處,自特殊胞執行個體之特殊胞構造產生功率規則。使用特殊胞執行個體屬性及所追蹤較高層級網,在功率規則關聯表(例如,功率規則表(Power-Rule Table))中產生功率規則輸入項。
若在遍歷時所遇到之中間設計層級已在其階層式功率資訊結構中具有所填入的內容,則其可指示IP區塊整合於設計中且功率意圖已先前藉由使用者提取。在一些實例中,識別已具有功率意圖之胞執行個體包括判定以下各者中之一或多者:i)包括全域網作為主電力網之胞執行個體;ii)判定胞執行個體包括連接至端子之主電力網且高於胞執行個體之設計層級解析至執行個體層級處之主電力網的連接;及iii)執行個體電力領域具有未解析之繼承電力網作為主電力網且執行個體包括以下性質:其值係與置換於在執行個體內部之繼承網的在較高層級中之網相同。
在此狀況下,IP區塊之電力領域應映射至頂部層級設計之電力領域。為了實現該映射,列舉中間設計層級之每一電力領域階層式功率資訊結構。針對中間設計層級之階層式功率資訊結構中的每一電力領域,該領域之電力網經識 別且該領域之連接性係追蹤至較高層級設計網,該網可用於該網起源於(或終止於)之最高設計層級處。
利用通向當前中間設計層級之階層式路徑、該中間設計層級中之電力領域及驅動該中間層級電力領域的較高層級設計網在另一領域關聯表(例如,被稱為領域映射表(Domain-Mapping Table))中產生關聯。領域映射表儲存階層式設計執行個體(其可使用其階層式路徑識別)與將電力提供至該執行個體之設計層級內部之可用電力領域的所有較高層級電力網之間的關聯。
當遍歷整個電路設計階層時,在頂部層級設計之階層式功率資訊結構內部產生功率意圖。可使用收集於網資訊表、胞資訊表(Cell-Info Table)、功率規則表及領域映射表中之資訊來產生功率意圖。網資訊表中之輸入項經列舉以產生頂部層級設計之階層式功率資訊結構中的電力網表輸入項。在一些實例中,對應於表中之每一非可切換電力網輸入項而產生基礎電力領域。在一些實例中,對應於網資訊表中之每一可切換電力網輸入項而產生內部可切換電力領域。基礎領域可首先產生,使得此等領域可在內部可切換領域產生時被適當地參考。
電力領域之電力網係針對給定網資訊表輸入項之電力網。電力領域之接地網係以該網係階層中之頂部層級網抑或向下較低網為基礎而判定。針對頂部層級電力網,藉由自網資訊表列舉頂部層級接地網而產生接地網之清單。針對並非頂部層級電力網之中間層級電力網,藉由列舉網資 訊表之網且選擇係全域接地網及在電力網之層級處的接地網之網而產生接地網的清單。若針對電力網所產生之接地網清單僅含有一個接地網,則同一接地網可自動地與電力領域相關聯。
若該清單含有多個接地網,則使電力網與接地網相關聯可包括經由API指定電力網及接地網對。舉例而言,可藉由以下內容來登記電力網及接地網對:cpfRegPowerGroundNetPairs('(("VDD!""GND!")("VDDA" VSSA")("PWR""GND")))。
使用以上API,可在自電路設計產生或提取電力領域時使用所登記之電力網及接地網名稱將指定接地網關聯至電力網。舉例而言,若電力領域之電力網具有名稱VDDA,則具有名稱VSSA之頂部層級接地網將與該電力領域相關聯。若所識別之電力網係「I0/I1/VDDA」,則藉由減少為I0/I1所判定且具有名稱VSSA的在設計層級中之接地網將與電力領域相關聯。
在邊界-埠之類別下,邊界埠可藉由列舉記錄於電力領域之電力網之Net-Info表輸入項中的端子名稱而與電力領域相關聯。在執行個體之類別下,電力領域之執行個體係藉由列舉記錄於電力領域之電力網之網資訊表輸入項中的執行個體名稱而相關聯。
在類別「基礎-領域」下儲存於網資訊表中的基礎電力網可用以將基礎領域指派至內部可切換電力領域。基礎電力網係根據對應於電力領域之可切換電力網之輸入項的基 礎領域輸入項而指派至內部可切換電力領域。同樣,可使用在「啟用運算式」之類別下儲存於網資訊表中的輸入項來指派用於內部可切換電力領域的關斷條件。用於關斷條件之啟用運算式係根據對應於電力領域之可切換電力網的啟用運算式輸入項來指派。
藉由列舉胞資訊表之輸入項在頂部層級設計之階層式功率資訊中產生特殊胞定義。藉由查詢特殊胞執行個體之屬性,胞資訊表之每一輸入項儲存與在階層遍歷期間所收集之一特殊胞定義相關的資訊。
藉由列舉功率規則表之輸入項在頂部層級設計之階層式功率資訊中產生功率規則。藉由查詢特殊胞執行個體之屬性及其至電力網之連接,功率規則表之每一輸入項儲存與在階層遍歷期間所收集之一功率規則相關的資訊。對功率規則表之每一輸入項內之電力網的參考有助於判定待在產生功率規則時實際使用的頂部層級電力領域。
藉由列舉領域映射表之輸入項在頂部層級設計之階層式功率資訊中產生每執行個體領域映射。領域映射表之每一輸入項儲存階層式設計執行個體(其係藉由其階層式路徑識別)與將電力提供至該執行個體之設計層級內部之可用電力領域的所有較高層級電力網之間的關聯。針對每一表輸入項,針對階層式執行個體路徑產生每執行個體領域映射。較低層級電力領域已自表輸入項已知,且較高層級領域係藉由查找電力網匹配儲存於表輸入項中之電力網的頂部層級電力領域來判定。
列舉若干關聯表之結果係在頂部層級設計之階層式功率資訊結構內部產生功率意圖。在區塊2230處,將電力領域及功率規則作為功率意圖儲存於與頂部層級設計之圖解相關聯的資訊結構內。
如本文之若干實例中所示,在電路設計之設計規範時自完成之電路設計自動地產生功率意圖規範確保規範在構造上係正確的,且藉由避免對手動產生相當冗長乏味且可為傾向於出錯之任務之功率意圖規範的需要而輔助設計者。在設計中於此時間步驟處具有正確的功率意圖規範亦允許功率意圖併入至EDA流程中以驗證IC設計且執行該設計之低功率模擬。另外,一旦針對設計設置功率意圖,則功率意圖可被容易地更新且再匯出,從而減少設計處理程序中之成本及時間。
額外備註
以上詳細描述包括對隨附圖式之參考,該等隨附圖式形成詳細描述之一部分。藉由說明,該等圖式展示可實踐本發明之特定實施例。此等實施例在本文中亦稱為「實例」。本文件中所涉及之所有出版物、專利及專利文件以全文引用的方式併入本文中,如同其以引用的方式個別地併入。在本文件與以引用的方式併入之彼等文件之間存在不一致用法的情況下,該(等)所併入之參考中之用法應視為對本文件之用法的補充;針對不可調和之不一致性,以本文件中之用法為準。
在本文件中,如專利文件中所常見,使用術語「一」來 包括一個或一個以上,而與「至少一」或「一或多個」之任何其他例項或用法無關。在本文件中,使用術語「或」來指代非排他性或,使得「A或B」包括「A而非B」、「B而非A」及「A及B」,除非另外指示。在所附申請專利範圍中,使用術語「包括」及「其中」作為各別術語「包含」及「其中」之通俗等效者。又,在以下申請專利範圍中,術語「包括」及「包含」係開放式的,亦即,包括除了在技術方案中之此術語之後所列出的元件之外的元件之系統、裝置、物品或處理程序仍被認定為屬於彼技術方案之範疇。此外,在以下申請專利範圍中,術語「第一」、「第二」及「第三」等僅用作標籤,且不欲對其物件強加數字要求。本文所述之方法實例可至少部分地為機器或電腦實施的。
以上描述意欲為說明性的而非限制性的。舉例而言,上文所述之實例(或其一或多個態樣)可彼此結合使用。(諸如)藉由一般熟習此項技術者在審閱以上描述後即可使用其他實施例。提供摘要以遵照37 C.F.R.§1.72(b)規定,以允許讀者快速地確定技術揭示內容之本質。提出條件為其將不用以解譯或限制申請專利範圍之範疇或含義。又,在以上實施方式中,各種特徵可群集在一起以簡化本發明。此不應解譯為預期未主張之所揭示特徵對任何技術方案係必需的。實情為,發明性標的物可在於特定所揭示實施例之少於所有的特徵。因此,以下申請專利範圍特此併入至實施方式中,其中每一技術方案依賴於其自身而作為單獨 實施例。應參考所附申請專利範圍連同此等申請專利範圍被賦予至之等效物的完整範疇來判定本發明之範疇。
100‧‧‧頂部設計層級
105‧‧‧執行個體inst_A
110‧‧‧執行個體inst_B
115‧‧‧執行個體inst_C
120‧‧‧執行個體inst_D
125‧‧‧時脈閘控邏輯電路
130‧‧‧電力領域2
135‧‧‧電力領域3
140‧‧‧電力領域4
145‧‧‧電力管理器執行個體pm_inst
200‧‧‧計算裝置
205‧‧‧處理器
210‧‧‧記憶體
215‧‧‧使用者介面
220‧‧‧應用程式設計介面
225‧‧‧提取模組
230‧‧‧次記憶體
1105‧‧‧電力領域PD1
1110‧‧‧電力領域PD2
1115‧‧‧電力領域PD3
1120‧‧‧電力軌
1125‧‧‧始終接通胞執行個體
1130‧‧‧電力開關胞
1135‧‧‧狀態保持胞
1140‧‧‧隔離胞
1145‧‧‧隔離胞
1150‧‧‧記憶體
1155‧‧‧0.8V電力軌
1160‧‧‧電力開關
1165‧‧‧隔離胞
1170‧‧‧位準偏移器胞
PD1‧‧‧電力領域/預設電力領域
PD2‧‧‧電力領域
PD3‧‧‧電力領域
PD4‧‧‧電力領域
圖1展示簡單的階層式電路設計之一實例之部分的方塊圖。
圖2展示計算裝置200之一實例之部分的方塊圖。
圖3為用以產生用於電路設計之階層式功率資訊結構之方法的流程圖。
圖4展示使用者介面(UI)之性質編輯器表單的一實例。
圖5展示包括編輯性質顯示器之UI螢幕顯示器的一實例。
圖6展示包括用於在接針產生時指定接針性質之欄位的用於接針產生之UI的另一實例。
圖7展示產生非可切換電力領域之方法之一實例的流程圖。
圖8展示產生功率規則之方法之一實例的流程圖。
圖9展示遍歷所選擇之設計且在遍歷期間匯出功率意圖之方法之一實例的流程圖。
圖10展示UI之匯出功率意圖表單的一實例。
圖11展示階層式電路設計之另一實例之部分的方塊圖。
圖12為展示具現化經由一系列短路裝置連接至電力接針及接地接針之較低層級區塊之一實例的圖解。
圖13為展示具現化短路裝置之另一實例的圖解。
圖14展示配電板胞之圖解的一實例。
圖15展示連接至較高層級電力網之較低層級胞之圖解的一實例。
圖16展示UI之登記特殊胞表單的一實例。
圖17展示可用於電力隔離胞之實例欄位。
圖18展示用於圖12之短路裝置實例之所提取電力領域的一實例。
圖19展示UI之標稱條件表單。
圖20展示UI之產生功率模式表單。
圖21展示UI之匯入功率意圖表單的一實例。
圖22展示用於產生用於電路設計之頂部設計層級之階層式功率資訊結構的方法之一實例的流程圖。

Claims (36)

  1. 一種產生用於一電路設計之一階層式功率資訊結構的方法,該方法包含:使用一計算裝置自一頂部設計層級至一底部設計層級遍歷一電路設計階層以識別該電路設計階層中的至少一中間設計層級,該電路設計階層包括在電腦可讀儲存裝置中以階層式方式編碼及配置的多個執行個體;識別一中間設計層級中之一或多個電力網及一或多個接地網;使所識別之電力網與接地網相關聯以產生一或多個電力領域;識別該中間設計層級中與一功率相關性質相關聯之一或多個特殊胞的一執行個體且產生用於該階層式功率資訊結構中之該等特殊胞的構造;使用該等特殊胞構造產生用於該中間層級設計之功率規則;自該底部設計層級至該頂部設計層級遍歷該電路設計階層以將較高設計層級電力領域映射至較低設計層級電力領域;及將該等電力領域及該等功率規則作為功率意圖儲存於與該中間層級設計之一圖解相關聯的一資訊結構內。
  2. 如請求項1之方法,其進一步包含產生該頂部設計層級之功率意圖,其中該階層式功率資訊結構中之功率意圖係藉由將每一設計層級之功率意圖儲存於與彼設計層級 之一圖解相關聯的一資訊結構內而以階層式方式配置。
  3. 如請求項1之方法,其進一步包含以下各者中之至少一者:接收一特殊胞構造作為一功率技術檔案;及經由一使用者介面(UI)接收一組一或多個程式庫胞作為特殊胞。
  4. 如請求項1之方法,其中該等特殊胞包括以下各者中之一或多者:一電力隔離胞;一電力開關胞;一接地開關胞;一位準偏移器胞;一電力箝位胞;一狀態保持胞;及一始終接通胞。
  5. 如請求項1之方法,其進一步包含:經由一UI接收用於一電力領域之至少一標稱操作條件,其中一標稱操作條件包括該電力領域之一電源電壓、一接地電壓、PMOS及NMOS電晶體之一體偏壓電壓中的一或多者;經由該UI接收用於一電力領域之至少一功率模式,其中一功率模式指定每一電力領域在一特定標稱條件下操作之一設計的一靜態;及將該至少一標稱操作條件及具有該功率意圖之至少一 功率模式儲存於與該中間層級設計之該圖解相關聯的該資訊結構內。
  6. 如請求項1之方法,其包括:經由一UI匯入用於至少一特殊胞之一執行個體的功率意圖資訊;及將該所匯入之功率意圖資訊併入至用於該中間設計層級的該功率意圖中。
  7. 如請求項1之方法,其包括:識別在該遍歷期間所遇到之一胞或設計層級中之至少一者的具有預先產生之功率意圖資訊的一胞執行個體或設計層級中之至少一者,其中該功率意圖係儲存為與該胞執行個體或設計層級中之該至少一者之一圖解相關聯的一資料結構;及將該功率意圖併入至用於該中間層級設計之該功率意圖資訊中。
  8. 如請求項7之方法,其中識別一胞執行個體之功率意圖包括以下各者中之至少一者:識別包括一全域網作為一主電力網之一胞執行個體;及識別包括連接至一端子之一主電力網的一胞執行個體,且高於該胞執行個體之該設計層級解析至該胞執行個體處之該主電力網的一連接。
  9. 如請求項7之方法,其中識別一胞執行個體之功率意圖包括:識別包括具有一未解析繼承電力網作為一主電力網之一執行個體電力領域的一胞執行個體,且該胞執行 個體包括值與該較高層級中之一網相同的一性質,該網置換在該胞執行個體內部的一繼承網。
  10. 如請求項1之方法,其中產生用於一電路設計之一階層式功率資訊結構包括:產生該階層式功率資訊作為電路圖繪製應用程式之部分。
  11. 如請求項10之方法,其中該等功率相關性質係藉由具現化該一或多個特殊胞而添加至一設計。
  12. 如請求項1之方法,其包括使用一API將一胞執行個體或一設計模型執行個體中之至少一者指派至一電力領域,其中該胞執行個體或該設計模型執行個體中之該至少一者包括匹配該電力領域之該電力網及該接地網的一電力網及一接地網。
  13. 如請求項1之方法,其包括使用一UI或一API中之至少一者將一胞類型或一設計模型類型中之至少一者的該設計中之執行個體指派至一電力領域,其中該胞類型或該設計模型類型中之該至少一者包括匹配該電力領域之一電力網及一接地網的一指定電力網及一指定接地網。
  14. 如請求項1之方法,其包括:使用一UI或一API中之至少一者將多對之電力網名稱及接地網名稱登記在一表中,及在自該電路設計提取電力領域及預設電力領域時,使用該等經登記之多對電力網名稱及接地網名稱使一指定接地網與一指定電力網相關聯。
  15. 如請求項1之方法,其包括: 經由一UI接收一電力領域名稱之一識別首碼;及在具有該識別首碼之該設計中對所產生之電力領域加首碼。
  16. 如請求項1之方法,其包括:經由一UI接收一電力隔離規則名稱、一電力開關規則名稱、一接地開關規則名稱、一功率位準偏移器規則名稱、一電力箝位規則名稱及一始終接通規則名稱中之至少一者的一識別首碼;及對在具有該識別首碼之該設計中所產生的一功率規則加首碼。
  17. 如請求項1之方法,其進一步包含:經由一UI或一應用程式設計介面(API)中之至少一者接收將被對待為電力網名稱之一組一或多個網名稱的識別;及經由該UI及該API中之該至少一者接收將被對待為接地網名稱之一組一或多個網名稱的識別,且其中產生一電力領域包括使該電力領域之一特定所識別接地網與一特定所識別電力網相關聯。
  18. 如請求項17之方法,其進一步包含:經由該UI及該API中之該至少一者接收一預設電力領域之一電力網及一接地網的識別;及將包括於該電路設計中的匹配該所識別電力網及該所識別接地網之一電力網及一接地網指派至該預設電力領域。
  19. 如請求項17之方法,其進一步包含:識別該電路設計內之一中間層級設計或一特定模型類型之一子設計中的至少一者,其中該中間層級設計或該子設計中之該至少一者包括一指定電力網及一指定接地網;及將該中間層級設計及該子設計中之該至少一者指派至具有一匹配之電力網及一匹配之接地網的一電力領域。
  20. 如請求項17之方法,其進一步包含將與一指定名稱及路徑相關聯且具有一指定電力網及一指定接地網的一執行個體指派至具有一匹配之電力網及一匹配之接地網的一電力領域。
  21. 如請求項1之方法,其進一步包含:識別該電路設計中之一設計元素胞的一執行個體;在該階層式功率資訊結構內產生該設計元素胞之一設計元素資訊結構,其中該設計元素資訊結構包括:可經由一UI識別之一旗標;一或多個構造,其經由該UI接收一或多個電路設計值且使該等設計值與該電路設計中之該設計元素相關聯。
  22. 一種電腦可讀媒體,其包括指令,該等指令在藉由一計算裝置執行時使該計算裝置執行包含以下各者之動作:自一頂部設計層級至一底部設計層級遍歷一電路設計階層以識別該電路設計階層中的一中間設計層級,該電路設計階層包括在電腦可讀儲存裝置中以階層式方式編 碼及配置的多個執行個體;識別一中間設計層級中之一或多個電力網及一或多個接地網;使所識別之電力網與接地網相關聯以產生一或多個電力領域;識別該中間設計層級中與一功率相關性質相關聯之一或多個特殊胞的一執行個體且產生用於該階層式功率資訊結構中之該等特殊胞的構造;使用該等特殊胞構造產生用於該中間層級設計之功率規則;在該中間設計層級內將較高設計層級電力領域映射至較低設計層級電力領域;及將該等電力領域及該等功率規則作為功率意圖儲存於與該中間層級設計之一圖解相關聯的一資訊結構內。
  23. 一種產生用於一電路設計之一階層式功率資訊結構的方法,該方法包含:使用一計算裝置自一頂部設計層級至一底部設計層級遍歷一電路設計階層,該電路設計階層包括在電腦可讀儲存裝置中以階層式方式編碼及配置的多個執行個體;遍及該電路設計階層在該頂部設計層級處追蹤供應網,其中該等供應網包括電力網及接地網;判定胞執行個體與在該電路階層之設計層級處之該等供應網之間的連接,且使用該等連接判定電力領域;基於該電路設計階層中之供應網的連接性而判定該等 供應網之邊界埠;判定該電路設計階層中與一功率相關性質相關聯之一或多個特殊胞的執行個體且產生該等特殊胞的定義;自該等特殊胞定義產生功率規則;及將該等電力領域及該等功率規則作為功率意圖儲存於與該頂部層級設計之一圖解相關聯的一資訊結構內,其中該功率意圖藉由一設計物件之一全階層式路徑而參考該設計物件。
  24. 如請求項23之方法,其包括儲存以下各者中之至少一者的關聯性:一較高層級設計中之一供應網與一較低層級設計中之一供應網;一特殊胞與一中間設計層級;一功率規則與一中間設計層級;及一電力領域與一較高層級電力網,其中該電力領域係在一階層式設計執行個體之一設計層級內且該較高層級電力網將電力提供至該電力領域,且其中功率意圖係藉由列舉網資訊、特殊胞性質、功率規則及電力領域之所儲存關聯性而產生。
  25. 一種用以產生用於一電路設計之一階層式功率資訊結構的計算裝置,該電路設計包括在電腦可讀記憶體中以階層式方式編碼及配置的多個執行個體,該計算裝置包括一提取模組,該提取模組經組態以:自一頂部設計層級至一底部設計層級遍歷一電路設計 階層以識別該電路設計階層中的至少一中間設計層級,該電路設計階層包括在電腦可讀儲存裝置中以階層式方式編碼及配置的多個執行個體;識別一中間設計層級中之一或多個電力網及一或多個接地網;使所識別之電力網與接地網相關聯以產生一或多個電力領域;識別該中間設計層級中與一功率相關性質相關聯之一或多個特殊胞的一執行個體且產生用於該階層式功率資訊結構中之該等特殊胞的構造;使用該等特殊胞構造產生用於該中間層級設計之功率規則;在該中間設計層級內將較高設計層級電力領域映射至較低設計層級電力領域;及將該等電力領域及該等功率規則作為功率意圖儲存於與該中間層級設計之一圖解相關聯的一資訊結構內。
  26. 如請求項25之計算裝置,其進一步包含:一使用者介面(UI);及一記憶體,其與該計算裝置成一體式或以通信方式耦接至該計算裝置且經組態以儲存該電路設計;且其中該提取模組經組態以:將功率意圖儲存於該電路設計之設計層級之至少一部分的一資訊結構內;及回應於經由該UI所接收之一提示而匯出該功率意圖。
  27. 如請求項26之計算裝置,其中該提取模組經組態以匯出以下各者中之至少一者的該功率意圖:該頂部設計層級;任何中間設計層級;及一階層式設計層級,其自任何任意選擇之設計層級開始向下至該底部設計層級,回應於經由該UI所接收之一提示而作為一設計模型及一宏觀模型中的至少一者。
  28. 如請求項25之計算裝置,其進一步包含一UI,該UI經組態以:接收一特殊胞構造作為具有一工業標準功率技術檔案格式之一功率技術檔案;及經由該UI接收一組一或多個程式庫胞且將該等程式庫胞分類為特殊胞。
  29. 如請求項28之計算裝置,其中該等特殊胞包括以下各者中之至少一者:一電力隔離胞;一電力開關胞;一接地開關胞;一位準偏移器胞;一電力箝位胞;一狀態保持胞;及一始終接通胞,且其中該計算裝置包括一應用程式設計介面(API),該 API經組態以識別該胞之該執行個體且查詢該胞執行個體之屬性以自該胞執行個體提取一功率設計規則。
  30. 如請求項25之計算裝置,其進一步包含一API,該API經組態以將包括於該電路設計中的具有一指定電力網及一指定接地網的一胞類型或一設計模型類型中之至少一者的執行個體指派至具有一匹配之電力網及一匹配之接地網的一電力領域。
  31. 如請求項25之計算裝置,其進一步包含一API,該API經組態以將包括於該電路設計中的具有一指定電力網及一指定接地網的一胞之一執行個體或一設計模型之一執行個體中的至少一者指派至具有一匹配之電力網及一匹配之接地網的一電力領域。
  32. 如請求項25之計算裝置,其進一步包含一API,該API經組態以:識別該電路設計中之一短路裝置的任何執行個體,其中一短路裝置胞執行個體包括一個兩端子胞執行個體,該兩端子胞執行個體表示在連接至該兩個端子之兩個網之間的一電短路;針對每一所識別短路裝置使一主電力網與一或多個等效電力網相關聯;及識別一電力領域之一或多個主電力網及該等所識別主電力網之任何相關聯等效網。
  33. 如請求項25之計算裝置,其進一步包含:一API,其經組態以登記多對之電力網名稱及接地網 名稱,且其中該提取模組經組態以在自該電路設計提取電力領域及預設電力領域時使用該等經登記之電力網名稱及接地網名稱使一指定接地網與一電力網相關聯。
  34. 如請求項25之計算裝置,其進一步包含一API,該API經組態以登記一電力領域名稱、一隔離規則名稱、一電力開關規則名稱、一接地開關規則名稱、一位準偏移器規則名稱、一電力箝位規則名稱及一始終接通規則名稱中之至少一者的一識別首碼。
  35. 如請求項25之計算裝置,其中該UI經組態以接收對該階層式功率資訊結構之編輯。
  36. 一種裝置,其包含:用於自一頂部設計層級至一底部設計層級遍歷一電路設計階層以識別該電路設計階層中的至少一中間設計層級的構件,該電路設計階層包括在電腦可讀儲存裝置中以階層式方式編碼及配置的多個執行個體;用於識別一中間設計層級中之一或多個電力網及一或多個接地網的構件;用於使所識別之電力網與接地網相關聯以產生一或多個電力領域的構件;用於識別該中間設計層級中與一功率相關性質相關聯之一或多個特殊胞的一執行個體且產生用於該階層式功率資訊結構中之該等特殊胞的構造的構件;用於使用該等特殊胞構造產生用於該中間層級設計之 功率規則的構件;用於自該底部設計層級至該頂部設計層級遍歷該電路設計階層以將較高設計層級電力領域映射至較低設計層級電力領域的構件;及用於將該等電力領域及該等功率規則作為功率意圖儲存於與該中間層級設計之一圖解相關聯的一資訊結構內的構件。
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Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8607177B2 (en) * 2008-04-10 2013-12-10 Nvidia Corporation Netlist cell identification and classification to reduce power consumption
US8365132B2 (en) 2010-06-24 2013-01-29 Chih-Neng Hsu Hierarchial power map for low power design
JP5776413B2 (ja) 2011-07-28 2015-09-09 富士通株式会社 回路設計支援装置、回路設計支援方法および回路設計支援プログラム
CN103809467B (zh) * 2012-11-05 2016-09-28 泰科电子(上海)有限公司 智能连接器
TWI609282B (zh) * 2012-12-18 2017-12-21 新思科技股份有限公司 用於低功率設計之階層式功率地圖
US9201994B1 (en) * 2013-03-13 2015-12-01 Calypto Design Systems, Inc. Flexible power query interfaces and infrastructures
US9189578B1 (en) * 2013-05-10 2015-11-17 Cadence Design Systems, Inc. System, method, and computer program product for power supply network visualization
US9473388B2 (en) 2013-08-07 2016-10-18 Netspeed Systems Supporting multicast in NOC interconnect
JP2015069333A (ja) * 2013-09-27 2015-04-13 富士通セミコンダクター株式会社 設計方法及び設計プログラム
US9699079B2 (en) 2013-12-30 2017-07-04 Netspeed Systems Streaming bridge design with host interfaces and network on chip (NoC) layers
US9742630B2 (en) 2014-09-22 2017-08-22 Netspeed Systems Configurable router for a network on chip (NoC)
US9660942B2 (en) 2015-02-03 2017-05-23 Netspeed Systems Automatic buffer sizing for optimal network-on-chip design
US10348563B2 (en) 2015-02-18 2019-07-09 Netspeed Systems, Inc. System-on-chip (SoC) optimization through transformation and generation of a network-on-chip (NoC) topology
US10311192B2 (en) 2015-03-30 2019-06-04 Synopsys, Inc. System and method for power verification using efficient merging of power state tables
US9785732B2 (en) * 2015-06-12 2017-10-10 Netspeed Systems, Inc. Verification low power collateral generation
US10218580B2 (en) 2015-06-18 2019-02-26 Netspeed Systems Generating physically aware network-on-chip design from a physical system-on-chip specification
US20170011138A1 (en) 2015-07-07 2017-01-12 Synopsys, Inc. System and method for hierarchical power verification
TWI559161B (zh) 2015-07-24 2016-11-21 財團法人工業技術研究院 產生電源供應網路模型之方法,以及電源供應網路模型分析 方法與裝置
US10417372B2 (en) * 2015-11-25 2019-09-17 Synopsys, Inc. Annotating isolated signals
US10204180B1 (en) * 2015-12-17 2019-02-12 Cadence Design Systems, Inc. Method, system, and computer program product for implementing electronic designs with automatically generated power intent
US10331841B1 (en) * 2016-01-15 2019-06-25 Cadence Design Systems, Inc. Methods, systems, and computer program product for implementing virtual prototyping for electronic designs
US10339246B2 (en) * 2016-05-26 2019-07-02 Synopsys, Inc. Schematic overlay for design and verification
US9886538B1 (en) * 2016-07-12 2018-02-06 Cadence Design Systems, Inc. System and method for using heterogeneous hierarchical configurations for electronic design reuse
US10452124B2 (en) 2016-09-12 2019-10-22 Netspeed Systems, Inc. Systems and methods for facilitating low power on a network-on-chip
US10042973B2 (en) 2016-09-30 2018-08-07 Globalfoundries Inc. Expansion of allowed design rule space by waiving benign geometries
US10162917B1 (en) * 2016-09-30 2018-12-25 Cadence Design Systems, Inc. Method and system for implementing selective transformation for low power verification
US20180159786A1 (en) 2016-12-02 2018-06-07 Netspeed Systems, Inc. Interface virtualization and fast path for network on chip
TWI630498B (zh) * 2016-12-22 2018-07-21 和碩聯合科技股份有限公司 電路繪製方法、系統及可執行電路繪製之電腦程式產品
US10063496B2 (en) 2017-01-10 2018-08-28 Netspeed Systems Inc. Buffer sizing of a NoC through machine learning
US10469337B2 (en) 2017-02-01 2019-11-05 Netspeed Systems, Inc. Cost management against requirements for the generation of a NoC
US11144457B2 (en) 2018-02-22 2021-10-12 Netspeed Systems, Inc. Enhanced page locality in network-on-chip (NoC) architectures
US10896476B2 (en) 2018-02-22 2021-01-19 Netspeed Systems, Inc. Repository of integration description of hardware intellectual property for NoC construction and SoC integration
US10983910B2 (en) 2018-02-22 2021-04-20 Netspeed Systems, Inc. Bandwidth weighting mechanism based network-on-chip (NoC) configuration
US10547514B2 (en) 2018-02-22 2020-01-28 Netspeed Systems, Inc. Automatic crossbar generation and router connections for network-on-chip (NOC) topology generation
US11176302B2 (en) 2018-02-23 2021-11-16 Netspeed Systems, Inc. System on chip (SoC) builder
US11023377B2 (en) 2018-02-23 2021-06-01 Netspeed Systems, Inc. Application mapping on hardened network-on-chip (NoC) of field-programmable gate array (FPGA)
US10712807B2 (en) * 2018-03-30 2020-07-14 Qualcomm Incorporated Methods and apparatus for saving always on (AON) routing of signals across chips
EP3591582A1 (en) * 2018-07-06 2020-01-08 Tata Consultancy Services Limited Method and system for automatic object annotation using deep network
US10747934B2 (en) * 2018-11-27 2020-08-18 International Business Machines Corporation Managing feedthrough wiring for integrated circuits
US10783307B1 (en) * 2018-12-12 2020-09-22 Cadence Design Systems, Inc. System and method for power-grid aware simulation of an IC-package schematic
US10990735B2 (en) * 2019-05-25 2021-04-27 Synopsys, Inc. System and method for generating a cluster-based power architecture user interface
US11815971B2 (en) * 2020-01-24 2023-11-14 Texas Instruments Incorporated Boundary port power in pent modelling and management
US11829852B1 (en) * 2020-08-31 2023-11-28 Cadence Design Systems, Inc. System, method, and computer program product for predicting pin placement in an electronic design

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4763289A (en) * 1985-12-31 1988-08-09 International Business Machines Corporation Method for the modeling and fault simulation of complementary metal oxide semiconductor circuits
US4815003A (en) * 1987-06-19 1989-03-21 General Electric Company Structured design method for high density standard cell and macrocell layout of VLSI chips
US6493859B1 (en) * 2001-10-01 2002-12-10 International Business Machines Corporation Method of wiring power service terminals to a power network in a semiconductor integrated circuit
US6631502B2 (en) * 2002-01-16 2003-10-07 International Business Machines Corporation Method of analyzing integrated circuit power distribution in chips containing voltage islands
US6861753B1 (en) * 2003-10-09 2005-03-01 International Business Machines Corporation Method and apparatus for performing power routing on a voltage island within an integrated circuit chip
US7333926B2 (en) * 2005-06-09 2008-02-19 International Business Machines Corporation Method, apparatus, and computer program product for facilitating modeling of a combinatorial logic glitch at an asynchronous clock domain crossing
US7496877B2 (en) * 2005-08-11 2009-02-24 International Business Machines Corporation Electrostatic discharge failure avoidance through interaction between floorplanning and power routing
US7809543B2 (en) * 2007-01-09 2010-10-05 International Business Machines Corporation Method, apparatus and computer program product for electrical package modeling
US7954078B1 (en) * 2007-06-29 2011-05-31 Cadence Design Systems, Inc. High level IC design with power specification and power source hierarchy
US7882469B2 (en) * 2007-11-27 2011-02-01 International Business Machines Corporation Automatic verification of adequate conductive return-current paths
JP5029351B2 (ja) * 2007-12-28 2012-09-19 富士通株式会社 解析モデル作成技術および基板モデル作成技術
KR101044293B1 (ko) * 2009-10-30 2011-06-29 주식회사 엔타시스 다중 전압 도메인의 전력 배선망에서의 전원/접지 패드의 위치 및 개수를 최적화하는 방법
US8732636B2 (en) * 2009-12-30 2014-05-20 Cadence Design Systems, Inc. Method, system, and computer program product for implementing multi-power domain digital / mixed-signal verification and low power simulation

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Publication number Publication date
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