JPS6124320A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6124320A JPS6124320A JP14485684A JP14485684A JPS6124320A JP S6124320 A JPS6124320 A JP S6124320A JP 14485684 A JP14485684 A JP 14485684A JP 14485684 A JP14485684 A JP 14485684A JP S6124320 A JPS6124320 A JP S6124320A
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- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000003990 capacitor Substances 0.000 claims abstract description 5
- 238000009792 diffusion process Methods 0.000 abstract description 21
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052710 silicon Inorganic materials 0.000 abstract description 2
- 239000010703 silicon Substances 0.000 abstract description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は保持テストを必要とする半導体集積回路装置に
関するものである。
関するものである。
（従来の技術）
従来、第１図に示される様なＭＯＳ型フリップフロップ
は、通常、帰還が行なわれている限シ記憶が保持されて
いる。しかし、Ｍ１図に示されるような７リツプフロツ
プ回路で、ａ、ｂ、ｃいずれかの部分が何らかの欠陥に
よシ切断されている場合、すなわち帰還が得られない場
合そのフリップフロップに書込まれたデータは、７リツ
プフロツプを構成するインバータＩ、 、 Ｉ、のゲー
ト容量のみでデータを保持するために、数秒〜士数秒後
にｄＰＮ接合のリーク電流特性によシ消失してしまう。
は、通常、帰還が行なわれている限シ記憶が保持されて
いる。しかし、Ｍ１図に示されるような７リツプフロツ
プ回路で、ａ、ｂ、ｃいずれかの部分が何らかの欠陥に
よシ切断されている場合、すなわち帰還が得られない場
合そのフリップフロップに書込まれたデータは、７リツ
プフロツプを構成するインバータＩ、 、 Ｉ、のゲー
ト容量のみでデータを保持するために、数秒〜士数秒後
にｄＰＮ接合のリーク電流特性によシ消失してしまう。
今までは、このようなデータ保持をチェックする場合、
外部入力端子よル上記セル近辺に拡散層配線を施し、入
力として電源電位と異符号の電位を印加させることによ
シグート容量のみで保持を行っているものの電荷を逃し
、保持不良のチニックを行っていた為に多大な面積を要
していた。
外部入力端子よル上記セル近辺に拡散層配線を施し、入
力として電源電位と異符号の電位を印加させることによ
シグート容量のみで保持を行っているものの電荷を逃し
、保持不良のチニックを行っていた為に多大な面積を要
していた。
（発明の目的）
本発明の目的は、保持テスト回路装置を半導体集積回路
装置内に持たせ、無駄に外部入力端子を設けずに保持テ
ストを行うことを可能とした半導体集積回路装置を提供
することにある。
装置内に持たせ、無駄に外部入力端子を設けずに保持テ
ストを行うことを可能とした半導体集積回路装置を提供
することにある。
体基板にＥ／Ｄ型ＭＯＳインバータ２段によシ構成され
るフリップフロップ回路を有する半導体集積回路装置に
おいて、前記２段のＭＯＳインバータのうちの初段のＭ
ＯＳインバータの入力端の近傍に第２導電型の第１領域
と第２領域を設け、該第１領域を入力領域とし、該第１
領域上に絶縁膜を介してゲート電位を設けて容量を形成
し、該ゲート電極を前記第２領域に電気的に接続し、該
第２領域にエンハンスメント型ト２ンジスタを接続して
基板電位に落とし・前記第１領域に接続する入力端子及
び前記エンハンスメント型トランジスタのゲート電極を
同相の信号源に接続することによシ構成される。
るフリップフロップ回路を有する半導体集積回路装置に
おいて、前記２段のＭＯＳインバータのうちの初段のＭ
ＯＳインバータの入力端の近傍に第２導電型の第１領域
と第２領域を設け、該第１領域を入力領域とし、該第１
領域上に絶縁膜を介してゲート電位を設けて容量を形成
し、該ゲート電極を前記第２領域に電気的に接続し、該
第２領域にエンハンスメント型ト２ンジスタを接続して
基板電位に落とし・前記第１領域に接続する入力端子及
び前記エンハンスメント型トランジスタのゲート電極を
同相の信号源に接続することによシ構成される。
（実施例）
次に本発明の実施例について図面を用いて説明する。
第２図は本発明の一実施例の等価回路図である。
この回路は、第１図に示したフリップフロップと保持テ
スト回路である電位押下げ回路１００とから成る。この
二つの回路には論理的接続はない０第３図は第２図に示
す回路に入出力する信号の波形図である。
スト回路である電位押下げ回路１００とから成る。この
二つの回路には論理的接続はない０第３図は第２図に示
す回路に入出力する信号の波形図である。
通常、信号Ａは＠Ｈｎの状態を保ってお９Ｂの信号はｕ
Ｏ”ノベルを保ち、該フリップフロップはクロック信号
φ、によシデータは帰還されている。
Ｏ”ノベルを保ち、該フリップフロップはクロック信号
φ、によシデータは帰還されている。
第１図に示した従来の回路においては、ａ＋ｂ＋Ｃいず
れの部分も切断されていない場合、すなわち正常な場合
、フリップフロップに記憶されたデータは永久に保持さ
れるが、ａ、ｂ、ｃいずれかの部分が切断されている場
合、フリップフロップに記憶されたデータは初段インバ
ータ■１のゲート容量のみでデータの保持を行っていた
。そこで、本発明による構造を考えてみる。第２図に示
す押下げ回路１００にてＡの入力がアクティブ（ＸＯ”
）になったとすると（このタイミングはクロック信号φ
おが”Ｈ”の期間に同期しておシ、適轟なインストラク
ションをデコードした結果アクティブとなる。）、容量
Ｃ４との関係で出力Ｂは、Ｍ３図に示すように、−瞬”
−Ｈ”まで押下けられる。
れの部分も切断されていない場合、すなわち正常な場合
、フリップフロップに記憶されたデータは永久に保持さ
れるが、ａ、ｂ、ｃいずれかの部分が切断されている場
合、フリップフロップに記憶されたデータは初段インバ
ータ■１のゲート容量のみでデータの保持を行っていた
。そこで、本発明による構造を考えてみる。第２図に示
す押下げ回路１００にてＡの入力がアクティブ（ＸＯ”
）になったとすると（このタイミングはクロック信号φ
おが”Ｈ”の期間に同期しておシ、適轟なインストラク
ションをデコードした結果アクティブとなる。）、容量
Ｃ４との関係で出力Ｂは、Ｍ３図に示すように、−瞬”
−Ｈ”まで押下けられる。
この状態は長く続かず、Ｐ型基板とｎ型拡散層によりな
る寄生ダイオードＤ１がオンし基板から拡散層Ｂに対し
て電流が流れダイオードＶＴ落ちレペｔｒ−Ｖ、 ま
で上シ安定する。この電流が寄生ダイオードＤ１及び該
７リツプフロツプ中の拡散層Ｃよシ成る寄生トランジス
タを動作させ拡散層ＣをコンフタとしてエミッタＣ８１
間が導通し、ゲート容量に保持されたチャージはコレク
タ電流としてエミッタ領域となる拡散層Ｂへ流れ瞬時に
無くなる。
る寄生ダイオードＤ１がオンし基板から拡散層Ｂに対し
て電流が流れダイオードＶＴ落ちレペｔｒ−Ｖ、 ま
で上シ安定する。この電流が寄生ダイオードＤ１及び該
７リツプフロツプ中の拡散層Ｃよシ成る寄生トランジス
タを動作させ拡散層ＣをコンフタとしてエミッタＣ８１
間が導通し、ゲート容量に保持されたチャージはコレク
タ電流としてエミッタ領域となる拡散層Ｂへ流れ瞬時に
無くなる。
通常、第３図に示すＡの信号がアクティブの期間クロッ
ク信号φ、によって正常に帰還されている場合、前述の
効果は無視されるが、何らかの欠陥によシ帰還が得られ
ないフリップフロップは書き込まれたデータを保持でき
なくなる。
ク信号φ、によって正常に帰還されている場合、前述の
効果は無視されるが、何らかの欠陥によシ帰還が得られ
ないフリップフロップは書き込まれたデータを保持でき
なくなる。
第４図（ａｌ 、 （ｂｌは本発明の一実施例の平面図
及びｘ−ｘ’断面図である。
及びｘ−ｘ’断面図である。
入力としての半導体領域３、容量としてのゲート電極４
、その領域に接続された半導体能動領域７、その領域を
基板電位に落すエンハンスメントトランジスタ６、初段
Ｅ／Ｄ型ＭＯＳインバータ１５（エンハンスメント）、
１６（デプレッション）２次設Ｅ／Ｄ型ＭＯＳインバー
タ１７（エンハンスメント）１１９（デプレッション）
、ｉ還トランスファゲート２４で示されている。Ｐ型シ
リコン基板３０にＮ型の拡散層３，７．１２を形成する
。拡散層３の上にゲート酸化膜３１．ゲート電極４を形
成しコンデンサが形成される。本ゲート電極を拡散層７
へ接続し、本領域はドメインとしてエンハンスメントト
ランジスタを通して基板電位におとされている。
、その領域に接続された半導体能動領域７、その領域を
基板電位に落すエンハンスメントトランジスタ６、初段
Ｅ／Ｄ型ＭＯＳインバータ１５（エンハンスメント）、
１６（デプレッション）２次設Ｅ／Ｄ型ＭＯＳインバー
タ１７（エンハンスメント）１１９（デプレッション）
、ｉ還トランスファゲート２４で示されている。Ｐ型シ
リコン基板３０にＮ型の拡散層３，７．１２を形成する
。拡散層３の上にゲート酸化膜３１．ゲート電極４を形
成しコンデンサが形成される。本ゲート電極を拡散層７
へ接続し、本領域はドメインとしてエンハンスメントト
ランジスタを通して基板電位におとされている。
通常は、拡散層領域７と１２は電気的な接続は全くない
が、押下げ回路１００を働すことによシ拡散層領域７の
電位は基板３０よシも押下げられ、構造上寄生するｎｐ
ｎ ）ランジスタ（領域７−３Ｏ−１２）が動作し、拡
散層領域１２につながるゲート容量等のチャージを瞬時
に抜くことが出来る。
が、押下げ回路１００を働すことによシ拡散層領域７の
電位は基板３０よシも押下げられ、構造上寄生するｎｐ
ｎ ）ランジスタ（領域７−３Ｏ−１２）が動作し、拡
散層領域１２につながるゲート容量等のチャージを瞬時
に抜くことが出来る。
（発明の効果）
本発明は、以上説明したように、ＭＯＳＯ８型フリラフ
フロップ良か否か外部端子を用いずにデバイス内部にチ
ェック機構を持たせることを可能とする半導体集積回路
装置が得られるという効果を有する。
フロップ良か否か外部端子を用いずにデバイス内部にチ
ェック機構を持たせることを可能とする半導体集積回路
装置が得られるという効果を有する。
第１図は従来の７リツプフロツプ及び外部端子を配置し
た半導体集積回路の一例の回路図、第２図は本発明の一
実施例の等価回路図、第３図は第２図に示す回路に入出
力する信号の波形図、第４図（ａ） 、 （ｂＪは本発
明の一実施例の平面図及び断面図である。 １・・・・・・アルミ配線、２・・・・・・コンタクト
、３・・・・・・拡散層、４・・・・・・ポリシリコン
、４・・・・・・コンタクト、６・・・・・ポリシリコ
ン、７・・・・・拡散層、８・・・・・・アルミ配線、
９・・・・・・コンタクト、１０・・・・・・コンタク
ト。 １１・・・・・・コンタクト、１２・・・・・・拡散層
、１３・・・・・ポリシリコン、１４・・・・・・コン
タクト、１５・・・・・・ゲート（エンハンスメント）
、１６・・・・・）ｙ’−）（デプレッション）、１７
・・・・・・ゲート（エンハンスメント）、１８・・・
・ コンタクト、１９・・・・・ゲート（デプレッショ
ン）、２０・・・・・・コンタクト、２１・・・・・ア
ルミ配線、２３・・・・・・ポリシリコン、２４・・・
・・・ケート（エンハンスメン））、２５・・・・・・
拡散層、２６・・・・・・コンタクト、２７・・・・・
・ポリシリコン、２８１．・・・・層間絶縁膜、３ｏ・
・・・・・半導体基板・３１・・・・・・ゲート酸化膜
、１００・・・・・・押下げ回路、Ａ・・・・・・押下
げ制御信号、Ｂ・・・・・・押下げ出力信号、ａ・・・
・・点、ｂ・・・・・・帰還制御信号、Ｃ・・・・・・
点、１１． Ｉ。 ・・・・・・インバータ、Ｃｐ・・・・・・容量、Ｄ、
・・・・・寄生ダイオード％ ＱＡ−・・・・・デ
ータ入カドランスファゲートトランジスタ（エンハンス
メン・））、Ｑ、・・・・チー ｆｉ ＭｈｌｌｆＢＩ
Ｊ御） ２ンス７アケ−）（エンハンスメン） ） 、
Ｑｏｌ、ＱＤ！・・・・・デプレッショントランジスタ
、Ｑｌｌｌ ＋ Ｑ！、２・・・・・・エンハンスメン
トトランジスタ、Ｑ、・・・・・エンハンスメントトラ
ンジスタ、Ｖｅａ・・・・・・電源、Ｖよ・・・・・・
データ入力、Ｖｏｕｔ・・・・データ出力、φ、・・・
・・・クロック信号。 Ｑｅ。 第１図 Ｑ′Ｉ３ 第ｚ図
た半導体集積回路の一例の回路図、第２図は本発明の一
実施例の等価回路図、第３図は第２図に示す回路に入出
力する信号の波形図、第４図（ａ） 、 （ｂＪは本発
明の一実施例の平面図及び断面図である。 １・・・・・・アルミ配線、２・・・・・・コンタクト
、３・・・・・・拡散層、４・・・・・・ポリシリコン
、４・・・・・・コンタクト、６・・・・・ポリシリコ
ン、７・・・・・拡散層、８・・・・・・アルミ配線、
９・・・・・・コンタクト、１０・・・・・・コンタク
ト。 １１・・・・・・コンタクト、１２・・・・・・拡散層
、１３・・・・・ポリシリコン、１４・・・・・・コン
タクト、１５・・・・・・ゲート（エンハンスメント）
、１６・・・・・）ｙ’−）（デプレッション）、１７
・・・・・・ゲート（エンハンスメント）、１８・・・
・ コンタクト、１９・・・・・ゲート（デプレッショ
ン）、２０・・・・・・コンタクト、２１・・・・・ア
ルミ配線、２３・・・・・・ポリシリコン、２４・・・
・・・ケート（エンハンスメン））、２５・・・・・・
拡散層、２６・・・・・・コンタクト、２７・・・・・
・ポリシリコン、２８１．・・・・層間絶縁膜、３ｏ・
・・・・・半導体基板・３１・・・・・・ゲート酸化膜
、１００・・・・・・押下げ回路、Ａ・・・・・・押下
げ制御信号、Ｂ・・・・・・押下げ出力信号、ａ・・・
・・点、ｂ・・・・・・帰還制御信号、Ｃ・・・・・・
点、１１． Ｉ。 ・・・・・・インバータ、Ｃｐ・・・・・・容量、Ｄ、
・・・・・寄生ダイオード％ ＱＡ−・・・・・デ
ータ入カドランスファゲートトランジスタ（エンハンス
メン・））、Ｑ、・・・・チー ｆｉ ＭｈｌｌｆＢＩ
Ｊ御） ２ンス７アケ−）（エンハンスメン） ） 、
Ｑｏｌ、ＱＤ！・・・・・デプレッショントランジスタ
、Ｑｌｌｌ ＋ Ｑ！、２・・・・・・エンハンスメン
トトランジスタ、Ｑ、・・・・・エンハンスメントトラ
ンジスタ、Ｖｅａ・・・・・・電源、Ｖよ・・・・・・
データ入力、Ｖｏｕｔ・・・・データ出力、φ、・・・
・・・クロック信号。 Ｑｅ。 第１図 Ｑ′Ｉ３ 第ｚ図
Claims (1)
- 第１導電型の半導体基板にＥ／Ｄ型ＭＯＳインバータ
２段により構成されるフリップフロップ回路を有する半
導体集積回路装置において、前記２段のＭＯＳインバー
タのうちの初段のＭＯＳインバータの入力端の近傍に第
２導電型の第１領域と第２領域を設け、該第１領域を入
力領域とし、該第１領域上に絶縁膜を介してゲート電極
を設けて容量を形成し、該ゲート電極を前記第２領域に
電気的に接続し、該第２領域にエンハンスメント型トラ
ンジスタを接続して基板電位に落とし、前記第１領域に
接続する入力端子及び前記エンハンスメント型トランジ
スタのゲート電極を同相の信号源に接続したことを特徴
とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14485684A JPS6124320A (ja) | 1984-07-12 | 1984-07-12 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14485684A JPS6124320A (ja) | 1984-07-12 | 1984-07-12 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6124320A true JPS6124320A (ja) | 1986-02-03 |
Family
ID=15371997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14485684A Pending JPS6124320A (ja) | 1984-07-12 | 1984-07-12 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6124320A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013001204A (ja) * | 2011-06-15 | 2013-01-07 | Suzuki Motor Corp | 車両用燃料ボンベの配管装置 |
-
1984
- 1984-07-12 JP JP14485684A patent/JPS6124320A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013001204A (ja) * | 2011-06-15 | 2013-01-07 | Suzuki Motor Corp | 車両用燃料ボンベの配管装置 |
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