JPH03240235A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH03240235A JPH03240235A JP2037657A JP3765790A JPH03240235A JP H03240235 A JPH03240235 A JP H03240235A JP 2037657 A JP2037657 A JP 2037657A JP 3765790 A JP3765790 A JP 3765790A JP H03240235 A JPH03240235 A JP H03240235A
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- JP
- Japan
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- layer metal
- integrated circuit
- semiconductor integrated
- circuit device
- power supply
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 239000002184 metal Substances 0.000 claims abstract description 63
- 229910052751 metal Inorganic materials 0.000 claims abstract description 63
- 150000002739 metals Chemical class 0.000 claims abstract description 4
- 238000009792 diffusion process Methods 0.000 abstract description 14
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、半導体集積回路装置に関し、特に、半導体チ
ップ内の電源端子、接地端子から人出力バッファもしく
は内部セル等（以下基本セルという）へ給電するための
配線領域をセル領域として使用することができる半導体
集積回路装置に関する。
ップ内の電源端子、接地端子から人出力バッファもしく
は内部セル等（以下基本セルという）へ給電するための
配線領域をセル領域として使用することができる半導体
集積回路装置に関する。
〈従来の技術〉
以下、図面を参照して基本セルがインバータである場合
の従来の半導体集積回路装置を説明する。
の従来の半導体集積回路装置を説明する。
第２図はこの半導体集積回路装置の説明図であってチッ
プの一部を示しいる。同図でハツチ線を付して示したＶ
。ＩＪＴ 、ＶＤＤおよびＧＮＤは、それぞれ、出力信
号端子、電源端子および接地端子である。
プの一部を示しいる。同図でハツチ線を付して示したＶ
。ＩＪＴ 、ＶＤＤおよびＧＮＤは、それぞれ、出力信
号端子、電源端子および接地端子である。
１層メタル１の一端は電源端子■Ｄゎに接続されており
、他端はメタル間接続穴５ａを介して電源供給用の２層
メタル２ａに接続されている。また、接地端子ＧＮＤに
は接地用の２層メタル２ｂの突出部２ｂｂが接続されて
いる。
、他端はメタル間接続穴５ａを介して電源供給用の２層
メタル２ａに接続されている。また、接地端子ＧＮＤに
は接地用の２層メタル２ｂの突出部２ｂｂが接続されて
いる。
チップの拡散アクティブ領域７内の２層メタル２ａの上
方（第２図上で手前）には、トランジスタ１０１が、２
層メタル２ｂの上方にはトランジスタ１０２が形成され
ている。そして、トランジスタ１０１と１０２とでイン
バータ１００が形成されている。
方（第２図上で手前）には、トランジスタ１０１が、２
層メタル２ｂの上方にはトランジスタ１０２が形成され
ている。そして、トランジスタ１０１と１０２とでイン
バータ１００が形成されている。
トランジスタ１０１と１０２のポリシリコンのゲート８
は、コンタクトホール６Ｃを介して半導体チップ内部に
接続された１層メタルＩＣに接続されている。１層メタ
ル１ａの一端は出力信号端子Ｖ ＯＵＴに、他端はコン
タクトホール６ａを介してトランジスタ１０１ と１０
２の図示しないドレインに接続されている。トランジス
タ１０１ と１０２の図示しないソースは、コンタクト
ホール６ｂを介して１層メタルｌｂに接続されており、
１層メタルｌｂはメタル間接続穴５ｂを介して２層メタ
ル２ａに接続されている。但し、トランジスタ１０２に
おいては１層メタル１ｂはメタル間接続穴５ｂを介して
２層メタル２ｂに接続されている。前記メタル間接続穴
５ａと５ｂにはメタルが充満されて１層メタル１と２層
メタル２ａ問および１層メタルｌｂと２層メタル２ａ或
いは２ｂ間が接続されている。
は、コンタクトホール６Ｃを介して半導体チップ内部に
接続された１層メタルＩＣに接続されている。１層メタ
ル１ａの一端は出力信号端子Ｖ ＯＵＴに、他端はコン
タクトホール６ａを介してトランジスタ１０１ と１０
２の図示しないドレインに接続されている。トランジス
タ１０１ と１０２の図示しないソースは、コンタクト
ホール６ｂを介して１層メタルｌｂに接続されており、
１層メタルｌｂはメタル間接続穴５ｂを介して２層メタ
ル２ａに接続されている。但し、トランジスタ１０２に
おいては１層メタル１ｂはメタル間接続穴５ｂを介して
２層メタル２ｂに接続されている。前記メタル間接続穴
５ａと５ｂにはメタルが充満されて１層メタル１と２層
メタル２ａ問および１層メタルｌｂと２層メタル２ａ或
いは２ｂ間が接続されている。
〈発明が解決しようとする課題〉
半導体集積回路装置の大規模化、高゛速化に伴い、多く
の電源端子、接地端子が設けられるようになった結果、
電源端子、接地端子から基本セルへ給電するたための配
線領域の占める面積が大きくなってきている。この領域
を基本セルを形成するセル領域として使用できればチッ
プ面積の縮小化を図ることができる。
の電源端子、接地端子が設けられるようになった結果、
電源端子、接地端子から基本セルへ給電するたための配
線領域の占める面積が大きくなってきている。この領域
を基本セルを形成するセル領域として使用できればチッ
プ面積の縮小化を図ることができる。
しかしながら、従来の半導体集積回路装置では、第２図
に示すように、配線領域９ａ、９ｂ、９Ｃ１９ｄは拡散
アクティブ領域７としてないので、配線領域９ａ、９ｂ
、９ｃ、９ｄをセル領域として使用することはできない
という欠点があった。
に示すように、配線領域９ａ、９ｂ、９Ｃ１９ｄは拡散
アクティブ領域７としてないので、配線領域９ａ、９ｂ
、９ｃ、９ｄをセル領域として使用することはできない
という欠点があった。
本発明は、上記事情に鑑みて創案されたものであって、
従来の配線領域に基本セルを形成することができ、従っ
て、基本セルの実装率が向上して半導体チップのサイズ
の縮小化が可能となる半導体集積回路装置を提供するこ
とを目的としている。
従来の配線領域に基本セルを形成することができ、従っ
て、基本セルの実装率が向上して半導体チップのサイズ
の縮小化が可能となる半導体集積回路装置を提供するこ
とを目的としている。
〈課題を解決するための手段〉
上記問題を解決するために、本発明の半導体集積回路装
置は、基本セルを形成した複数の拡散アクティブ領域と
、これら拡散アクティブ領域に共通な電源供給用の２層
メタルと、一つ以上の拡散アクティブ領域内に設けたメ
タル間接続穴を介して電源端子を前記２層メタルに接続
する１層メタルとを備えている。
置は、基本セルを形成した複数の拡散アクティブ領域と
、これら拡散アクティブ領域に共通な電源供給用の２層
メタルと、一つ以上の拡散アクティブ領域内に設けたメ
タル間接続穴を介して電源端子を前記２層メタルに接続
する１層メタルとを備えている。
く作用〉
電源端子に供給された電圧は、１層メタルおよび電源供
給用の２層メタルを経て基本セルに印加される。
給用の２層メタルを経て基本セルに印加される。
〈実施例〉
以下、図面を参照して本発明の一実施例を説明する。第
１図は本発明の一実施例の説明図であって半導体チップ
の一部を示している。
１図は本発明の一実施例の説明図であって半導体チップ
の一部を示している。
本実施例の半導体集積回路装置の構成は以下に述べる点
が従来の半導体集積回路装置と異なっており、その他は
従来の半導体集積回路装置と同様または類似であるので
、異なっている部分のみを主として以下に述べる。そし
て、本実施例の半導体集積回路装置の基本セルとしてイ
ンバータを例にとっている。
が従来の半導体集積回路装置と異なっており、その他は
従来の半導体集積回路装置と同様または類似であるので
、異なっている部分のみを主として以下に述べる。そし
て、本実施例の半導体集積回路装置の基本セルとしてイ
ンバータを例にとっている。
本実施例の半導体集積回路装置のチップには多数の拡散
アクティブ領域が形成されており、第１図ではその内の
４個（但し、４個にこだわるものではない）の拡散アク
ティブ領域７ａ、７ｂ、 ７ｃ、 ７ｄを示す。拡散ア
クティブ領域７ａ、７ｄには、従来の半導体集積回路装
置と同様に出力信号端子ｖｏｕｒに接続されたインバー
タ１００が形成されている。
アクティブ領域が形成されており、第１図ではその内の
４個（但し、４個にこだわるものではない）の拡散アク
ティブ領域７ａ、７ｂ、 ７ｃ、 ７ｄを示す。拡散ア
クティブ領域７ａ、７ｄには、従来の半導体集積回路装
置と同様に出力信号端子ｖｏｕｒに接続されたインバー
タ１００が形成されている。
拡散アクティブ領域７ｂ、 ７ｃにもインバータ２００
が形成されている。このインバータ２００は、トランジ
スタ２０１と２０２のドレイン同士を接続し且つインバ
ータ２００の出力信号が現れる１層メタル１ｄがチップ
内部に接続されている点が、インバータ１００とは異な
っている。更に、拡散アクティブ領域７ｂには一端が電
源端子■。ゎに接続され他端がメタル間接続穴５ａを介
して２層メタル２ａの突出部２ａａに接続されている１
層メタル１が形成されている。
が形成されている。このインバータ２００は、トランジ
スタ２０１と２０２のドレイン同士を接続し且つインバ
ータ２００の出力信号が現れる１層メタル１ｄがチップ
内部に接続されている点が、インバータ１００とは異な
っている。更に、拡散アクティブ領域７ｂには一端が電
源端子■。ゎに接続され他端がメタル間接続穴５ａを介
して２層メタル２ａの突出部２ａａに接続されている１
層メタル１が形成されている。
拡散アクティブ領域７Ｃには、拡散アクティブ領域７ｂ
と同様のインバータ２００が形成されている。そして、
２層メタル２ｂは、２層メタル２ｂに設けた突出部２ｂ
ｂによって接地端子ＧＮＤに接続されている。
と同様のインバータ２００が形成されている。そして、
２層メタル２ｂは、２層メタル２ｂに設けた突出部２ｂ
ｂによって接地端子ＧＮＤに接続されている。
なお、前記メタル間接続穴５ａと５ｂにはメタルが充満
されて１層メタルｌと２層メタル２ａ問および１層メタ
ル１ｂと２層メタル２ａ或いは２ｂ間が接続されている
。
されて１層メタルｌと２層メタル２ａ問および１層メタ
ル１ｂと２層メタル２ａ或いは２ｂ間が接続されている
。
次に、本実施例の動作を拡散アクティブ領域７ａのイン
バータ１００を例にとって説明する。
バータ１００を例にとって説明する。
いま、トランジスタ１０１ と１０２がそれぞれｐ型お
よびｎ型であり、電源端子■ＤＤの電圧をＶとする。１
層メタルｌｃへの入力電圧が接地レベルのときはトラン
ジスタ１０１と１０２はそれぞれ導通および非導通とな
り、出力信号端子Ｖ ０１ｌＴにはトランジスタ１０１
を介して電圧Ｖのレベルが出力される。
よびｎ型であり、電源端子■ＤＤの電圧をＶとする。１
層メタルｌｃへの入力電圧が接地レベルのときはトラン
ジスタ１０１と１０２はそれぞれ導通および非導通とな
り、出力信号端子Ｖ ０１ｌＴにはトランジスタ１０１
を介して電圧Ｖのレベルが出力される。
１層メタル１ｃへの入力が電圧■のレベルのときはトラ
ンジスタ１０１と１０２はそれぞれ非導通および導通と
なり、出力信号端子■。ｕｔにはトランジスタ１０２を
介して接地レベルの電圧が出力される。
ンジスタ１０１と１０２はそれぞれ非導通および導通と
なり、出力信号端子■。ｕｔにはトランジスタ１０２を
介して接地レベルの電圧が出力される。
上記の動作において、トランジスタ１０１の導通、即ち
、電源端子ＶＤＤの出力信号端子Ｖ。Ｕ、への導通は、
電源端子■、が、１層メタルｌ、メタル間接続穴５ａ、
突出部２ａａ 、２層メタル２ａ、メタル間接続穴５ｂ
１１層メタル１ｂ、コンタクトホール６ｂ。
、電源端子ＶＤＤの出力信号端子Ｖ。Ｕ、への導通は、
電源端子■、が、１層メタルｌ、メタル間接続穴５ａ、
突出部２ａａ 、２層メタル２ａ、メタル間接続穴５ｂ
１１層メタル１ｂ、コンタクトホール６ｂ。
トランジスタ１０１の図示しないソース、図示しないド
レイン、コンタクトホール６ａおよび１層メタル１ａを
経て出力信号端子■。。、に導通ずることによる。同様
に、トランジスタ１０２の導通、即ち、接地端子ＧＮＤ
の出力信号端子Ｖ。ＬＩＴへの導通は、接地端子ＧＮＤ
が、突出部２ｂｂ、２層メタル２ｂ、メタル間接続穴５
ｂ、１層メタル１ｂ、コンタクトホール６ｂ１トランジ
スタ１０２の図示しないソース、図示しないドレイン、
コンタクトホール６ａおよび１層メタル１ａを経て出力
信号端子Ｖ。ＬＩＴに導通することによる。
レイン、コンタクトホール６ａおよび１層メタル１ａを
経て出力信号端子■。。、に導通ずることによる。同様
に、トランジスタ１０２の導通、即ち、接地端子ＧＮＤ
の出力信号端子Ｖ。ＬＩＴへの導通は、接地端子ＧＮＤ
が、突出部２ｂｂ、２層メタル２ｂ、メタル間接続穴５
ｂ、１層メタル１ｂ、コンタクトホール６ｂ１トランジ
スタ１０２の図示しないソース、図示しないドレイン、
コンタクトホール６ａおよび１層メタル１ａを経て出力
信号端子Ｖ。ＬＩＴに導通することによる。
なお、インバータ２００の動作もインバータ１００と同
様に行われるが、インバータ２００の出力信号端子であ
る１層メタル１ｄはチップ内の回路に出力される。
様に行われるが、インバータ２００の出力信号端子であ
る１層メタル１ｄはチップ内の回路に出力される。
〈発明の効果〉
以上説明したように本発明の半導体集積回路装置は、基
本セルを形成した複数の拡散アクティブ領域と、これら
拡散アクティブ領域に共通な電源供給用の２層メタルと
、一つ以上の拡散アクティブ領域内に設けたメタル間接
続穴を介して電源端子を前記２層メタルに接続する１層
メタルとを備えている。
本セルを形成した複数の拡散アクティブ領域と、これら
拡散アクティブ領域に共通な電源供給用の２層メタルと
、一つ以上の拡散アクティブ領域内に設けたメタル間接
続穴を介して電源端子を前記２層メタルに接続する１層
メタルとを備えている。
従って、本発明の半導体集積回路装置は、従来の半導体
集積回路装置において未使用であった給電用配線領域を
セル領域として使用するので、基本セルの実装率が向上
し半導体チップのサイズの縮小化が可能になる。
集積回路装置において未使用であった給電用配線領域を
セル領域として使用するので、基本セルの実装率が向上
し半導体チップのサイズの縮小化が可能になる。
第１図は本発明の一実施例の説明図であってチップの一
部を示している。第２図は従来の半導体集積回路装置の
説明図であってチップの一部を示している。 １ ・・・１層メタル、２ａ・・・２層メタル、５ａ・
・・メタル間接続穴、？ａ、 ７ｂ、７ｃ、 ７ｄ・・
・拡散アクティブ領域、１００ ・・・インバータ、
■。 ・・・電源端子。
部を示している。第２図は従来の半導体集積回路装置の
説明図であってチップの一部を示している。 １ ・・・１層メタル、２ａ・・・２層メタル、５ａ・
・・メタル間接続穴、？ａ、 ７ｂ、７ｃ、 ７ｄ・・
・拡散アクティブ領域、１００ ・・・インバータ、
■。 ・・・電源端子。
Claims (1)
- （１）基本セルを形成した複数の拡散アクティブ領域と
、これら拡散アクティブ領域に共通な電源供給用の２層
メタルと、一つ以上の拡散アクティブ領域内に設けたメ
タル間接続穴を介して電源端子を前記２層メタルに接続
する１層メタルとを備えたことを特徴とする半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2037657A JPH03240235A (ja) | 1990-02-19 | 1990-02-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2037657A JPH03240235A (ja) | 1990-02-19 | 1990-02-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03240235A true JPH03240235A (ja) | 1991-10-25 |
Family
ID=12503714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2037657A Pending JPH03240235A (ja) | 1990-02-19 | 1990-02-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03240235A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6426645B1 (en) | 1999-01-08 | 2002-07-30 | Seiko Epson Corporation | Semiconductor device that fixes a potential on an input signal wiring |
-
1990
- 1990-02-19 JP JP2037657A patent/JPH03240235A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6426645B1 (en) | 1999-01-08 | 2002-07-30 | Seiko Epson Corporation | Semiconductor device that fixes a potential on an input signal wiring |
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