JPS63126261A - 三次元半導体集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、回路素子が形成される半導体単結晶層を多層
構造とした三次元半導体集積回路の製造方法に関するも
のである。

〔従来の技術〕

近年、二次元半導体集積回路の高密度化が限界に達しつ
つあることから、三次元半導体集積回路の開発が盛んに
なっている。三次元半導体集積回路は、二次元半導体集
積回路に比べ、回路素子をさらに高密度に集積すること
ができるだけでな（、情報の並列処理が容易となり、処
理速度がより高速化され、しかも、さらに多機能化を図
ることができるという利点を有している。

このような三次元半導体集積回路の従来の一般的な製造
方法を説明する。例えばシリコン半導体を用いる場合、
まず所定の回路素子及び電極が形成されたシリコンウェ
ハの上面を絶縁層で被覆し、その上に低温気相成長法等
により多結晶シリコンを成長させる。次に、この多結晶
シリコンをレーザ又は電子ビーム等を用いて部分的に溶
融再結晶化させ、この結晶化した部分に上層の回路素子
を形成する。そして、その回路素子に電極等を形成した
後、上面を再び絶縁層で被覆し、必要な層数だけこの操
作を繰り返すことにより三次元半導体集積回路が製造さ
れる。

〔発明が解決しようとする問題点〕

ところが、このような従来の三次元半導体集積回路の製
造方法では、多結晶シリコン等にレーザ又は電子ビーム
等の小さなスポットを照射して溶融再結晶を行わせるの
で、次のような問題点が生じていた。

■　溶融再結晶が急激に行われるために、結晶性が悪く
結晶方位等が一定にならない。このため、素子の特性に
バラツキが多（なるので、回路設計が容易でなくなり、
また、歩留まりを低下させる原因にもなる。

■　厚い層を単結晶化することは容易でないので、通常
単結晶領域の界面を利用してＭＯＳ−ＦＥＴ等の素子を
形成しており、バルクが十分に利用できずバイポーラト
ランジスタ等の形成が困難である。

■　全面を均一な単結晶領域とすることは容易でなく、
結晶粒界等が生じるため、素子の高密度化が困難である
。

■　所定箇所にレーザ又は電子ビーム等を順次照射して
溶融再結晶化させるので、多数のウェハを一括して処理
することができず、生産性が悪くなりコストダウンの障
害となる。

〔問題点を解決するための手段〕

本発明に係る三次元半導体集積回路は、上記問題点を解
決するために、下層半導体単結晶層に回路素子を形成す
る工程と、この下層半導体単結晶層の上層に上層半導体
単結晶層を接着する工程と、この接着した上層半導体単
結晶層に回路素子を形成する工程とを有することを特徴
としている。

〔作　用〕

各層を構成する半導体単結晶層は、従来からのＣＺ法又
はＦＺ法によって形成される結晶性の良好なシリコンウ
ェハ等が用いられる。下層及び上層半導体単結晶層への
回路素子の形成は、従来と同様の方法で行われる。下層
半導体単結晶層は、通常、回路素子を形成した面を絶縁
層で被覆してから上層半導体単結晶層を接着する。この
場合、下層半導体単結晶層に形成された回路素子の電極
は、一旦絶縁層に埋設されることになるが、後に上層半
導体単結晶層からスルーホール等を開口することにより
上層と接続される。ただし、設計上不要な場合は、絶縁
層で被覆することなく上層半導体単結晶層を接着し、同
時に上層との接続を行うこともできる。

上層半導体単結晶層と下層半導体単結晶層との接着は、
例えば両者の接着面に形成された絶縁層または金属層の
圧着により行うことができるが、容易かつ確実な方法で
あればその他の方法であってもよい。通常、上層半導体
単結晶層は、接着作業の際の取り扱いのためにある程度
の剛性を有するように厚く形成されているので、接着後
、平滑エツチング等により必要な厚さまで上面が削られ
る。

上層半導体単結晶層に回路素子を形成すると、今度は、
これを下層半導体単結晶層として、さらにその上層に新
たな上層半導体単結晶層を接着し、以下の工程を繰り返
すことにより３層以上の三次元半導体集積回路を構成す
ることもできる。

〔実施例１〕 本発明の一実施例を第１図乃至第９図に基づいて説明す
れば、以下の通りである。

本実施例は、第１Ｎ目である下層半導体単結晶層として
ｐ型（１００）ウェハからなる第１シリコン層１を用い
、第１Ｎに対しては上層となり第３層に対しては下層と
なる第２層目の半導体単結晶層としてｎ型（１００）ウ
ェハからなる第２シリコン層２を用い、第３層目の上層
半導体単結晶層としてｎ型（１００）ウェハからなる第
３シリコン層３を用い、かつ、各半導体単結晶層を接着
するための接着層としてＳｉｎｇからなる接着用絶縁層
４を用い、結晶と絶縁膜との界面を用いたＭＯＳ−ＩＣ
を製造した場合を示す。

まず、第２図に示すように、第１シリコン層１の上面所
定箇所にｎチャンネルのＭＯＳ−ＦＥＴ５・５を設け、
次に所定パターンの電極膜１１・・・を形成し、その上
面全体に接着用絶縁層４を形成する。また、第２シリコ
ン層２の下面全面にも接着用絶縁層４を形成する。ＭＯ
Ｓ　−ＦＥＴ５は、第１シリコンＮ１の上面を覆い所定
箇所に窓を開口した絶縁膜６と、第１シリコン層１内の
表層におけるこの窓の両端部に形成されそれぞれソース
及びドレーンとなるｎ型の拡散層７・７と、絶縁膜６の
窓全体を覆うように形成されたゲート酸化膜８と、この
ゲート酸化膜８の中央上面にのみ形成されたゲート多結
晶シリコン膜９と、これらの上面全体を覆った保護用絶
縁膜１０とで構成されている。絶縁膜６は、熱酸化法又
は低温気相成長法等により形成されたＳｉｎ、又はＳｉ
Ｎ等の膜であり、まず第１シリコン層１の上面全面に形
成してからフォトエツチング技術、選択エツチング技術
等により拡散Ｎ７・・・形成箇所に窓を開口する。

拡散層７は、この絶縁膜６をマスクとして第１シリコン
層１内にｎ型不純物を選択拡散することにより形成され
る。この選択拡散の際の拡散条件は、後の工程による熱
処理等を考慮して所定の特性が得られるように定められ
る。ゲート酸化膜８は、一対の拡散層７・７間の絶縁膜
６を除去して広がった窓全体に低温気相成長法等により
形成された薄い５ｉｎ２の膜である。ゲート多結晶シリ
コン膜９は、低温気相成長法等により形成された多結晶
シリコン膜であり、フォトエツチング技術、選択エツチ
ング技術によりゲート酸化膜８上における拡散層７・７
の上方以外の中央部分だけが残され、ＭＯ３−ＦＥＴ５
のゲート電極となる。保護用絶縁膜１０は、低温気相成
長法等により形成される５ｉ０２等の膜である。電極膜
１１は、この保護用絶縁膜１０及びゲー　ト酸化膜８に
おける各拡散層７形成箇所の中央上方に位置する部分に
フォトエツチング技術、選択エツチング技術によりコン
タクト孔を開口しておき、保護用絶縁膜１０及びコンタ
クト孔の上面全面を覆うようにスパッタ法、電子ビーム
蒸着法又は低圧ＣＶ　Ｄ　（Ｃｈｅｍｉ−ｃａｌ　Ｖａ
ｐｏｕｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等により形成され
たＭＯ％　Ｗ　％　Ｗ　Ｓ　ｉ　ｔ、Ｍｏ５ｔ２又はＴ
ｔＳｉｚ等の高融点材料からなる導電膜であり、フォト
エツチング技術、選択エツチング技術により所定パター
ンに形成され、ＭＯＳ　−ＦＥＴ５のソース電極又はド
レーン電極となる。電極膜１１を高融点材料で構成する
のは、後の工程における熱処理により溶融するのを防止
するためである。接着用絶縁層４は、低温気相成長法等
により形成された５ｉ０２膜であり、ＭＯ３−ＦＥＴ５
・５を形成した第１シリコン層１の上面全面及び第２シ
リコンＮ２の下面全面に形成される。この接着用絶縁Ｍ
４には、形成時に同時にＰ２Ｏ，及びＢ２０．をドープ
する。ノンドープのＳｉｏ２膜の融点は１７００℃程度
であるが、Ｐ２Ｏ５が１０％ドープされると融点は１０
００℃程度となり、これに加えてＢ２Ｏ３等がドープさ
れると融点はさらに低下する。

したがって、接着用絶縁層４には、少なくとも表面層が
１０００℃程度で溶解するようにＰ２Ｏ５及びＢ２Ｏ３
をドープしておく。以上の工程が本発明の構成要素であ
る「下層半導体単結晶層に回路素子を形成する工程」に
対応する。

上記のように形成された第１シリコン層１と第２シリコ
ン層２とを、第３図に示すように、互いの接着用絶縁層
４・４を重ね合わせて、所定の温度と圧力を加えること
により接着する。この際、接着用絶縁層４・４には圧力
が加わるので、Ｓｉｏ２が溶解する１０００℃より低い
９５０℃程度の温度で接着される。以上の工程が本発明
の構成要素である「下層半導体単結晶層の上層に上層半
導体単結晶層を接着する工程」に対応する。

このようにして第１シリコン層１と第２シリコンＮ２と
が接着すると、第４図に示すように、第２シリコン層２
の上面全面を平滑エツチングし、この平滑された第２シ
リコンＮ２の所定位置にスルーホール１２を形成する。

平滑エツチングを行う際には、第１シリコン層１の下面
全面に保護層を形成しておく。保護層は、平滑エツチン
グの際のエツチング液から第１シリコン層１を保護する
ためのものであり、電子ビーム蒸着法等により形成され
るＣｒＡｕ若しくはＴｉＡｕ等の金属２重膜又は低温気
相成長法等により形成されるＳｔ、２若しくはＳｔＮ等
の絶縁膜からなる。エツチング液は、ｐ型（ｌ　ＯＯ）
面に対して優先エツチングを行うＫ　ＯＨ又は％ａＯＨ
を所定濃度にして使用し、所定の温度で処理を行う。な
お、この時、必要に応じてラッピング又はボリシング等
を行ってもよい。第１シリコンＮ１の下面の保護層は、
平滑エツチング終了後に除去する。第１シリコン層１は
この平滑エツチングにより０．５〜７０μｍ゛程度の厚
さとなるが、第５図に示すように、第２シリコンＮ２の
下面のスクライブラインに相当する部分等に事前に所定
の深さの溝をエツチングで形成し、Ｓｉｎ、等のエツチ
ング停止膜１３でこの溝内を被覆しておけば、平滑エツ
チングの際にこのエツチング停止膜１３が露出したとこ
ろでエツチングを停止することにより、所定厚さまでの
平滑エツチングを高い精度で行うことができる。

スルーホール１２は、第１シリコン層１に形成されたＭ
ｏ３−ＦＥＴ５・５の電極膜１１・・・に、第２シリコ
ン層２に形成される回路素子を接続するための孔であり
、フォトエツチング技術、選択エツチング技術により形
成される。

第１シリコン層１に接着された第２シリコン層２には、
第６図に示すように、上記の第１シリコン層１の場合と
同様の工程でＭｏ３−ＦＥＴ５・５を形成する。ただし
、この場合、第２シリコンＮ２はｎ型半導体であり拡散
Ｎ７・７にはｐ型不純物が拡散されるので、このＭｏ３
−　ＦＥＴ５はｐチャンネルとなる。

このように第２シリコン層２にＭｏ３−　ＦＥＴ５・５
が形成されると、第７図に示すように、スルーホール１
２・１２内にスルーホール埋込電極１４・１４を形成し
、第１シリコン層１に形成されたＭｏ３−　ＦＥＴ５・
５の電極ＩＩ！１１・１１を第２シリコン層２の表面に
引き出す。このスルーホール埋込電極１４は、まずフォ
トエツチング技術、選択エツチング技術によりスルーホ
ール１２内の保護用絶縁膜１０、絶縁膜６及び接着用絶
縁層４を除去して埋め込まれた電極膜１１・１１を露出
させ、選択成長によりＷ等の金属片を埋め込むか、又は
、Ｗ、Ｍｏ、Ｍｏ５ｉｔ、ＷＳｉ、若しくは多結晶シリ
コン等の導電膜を埋め込むことにより形成される。導電
膜の埋め込みは、電子ビーム薫着法、スパッタ法又は低
圧ＣＶＤ法等により第２シリコン層２の上面全面にＷ膜
等を形成した後に、フォトエツチング技術、選択エツチ
ング技術によりスルーホール１２内以外のＷ欣等を除去
することにより形成される。

スルーホール埋込電極１４が形成されると、第８図に示
すように、上記第１シリコン層１の場合と同様の工程で
、第２シリコン層２に形成されたＭｏ３−　ＦＥＴ５・
５の電極膜１１・・・を所定パターンに形成し、その上
面を接着用絶縁層４で覆う。

この際、図示しない第３シリコン層３の下面全面にも同
様に接着用絶縁層４を形成する。この第２シリコン層２
上面及び第３シリコン層３下面の接着用絶縁層４も、Ｂ
２０．及びＢ２０．がドープされるが、第１シリコン層
１上面及び第２シリコン層２下面の接着用絶縁層４の場
合より融点が少し低くなるような割合にしておく。以上
の工程が本発明の構成要素である「接着した上層半導体
単結晶層に回路素子を形成する工程」及び「下層半導体
単結晶層に回路素子を形成する工程」に対応する。

第２シリコン層２の上面及び第３シリコン層３の下面に
接着用絶縁層４が形成されると、第９図に示すように、
まず上記と同様の工程で互いの接着用絶縁層４・４を重
ね合わせ所定の温度と圧力を加えることによりこの第２
シリコン層２と第３シリコンＭ３とを接着し、次に上記
の第２シリコン層２の場合と同様の工程で、第３シリコ
ン層３の上面全面を平滑エツチングして所定位置にスル
ーホール１２を形成するとともに、Ｍｏ３−ＦＥＴ５・
５を形成する。この際、接着用絶縁Ｎ４・４は、第１シ
リコンＮ１と第２シリコン層２との場合より低い９００
℃程度の温度で接着を行うので、第１シリコン層１と第
２シリコン層２との間の接着用絶縁層４が剥がれるよう
な虞れはない。

以上のように第３シリコン層３にＭｏ３−ＦＥＴ５・５
が形成されると、第１図に示すように、まずスルーホー
ル１２・１２内にスルーホール埋込電極１４・１４を形
成し、次に上記と同様の工程で、第３シリコン層３に形
成されたＭｏ３−ＦＥＴ５・５の電極膜１１・１１を所
定パターンに形成するとともに、その上面を接着用絶縁
層４で覆うことにより、三次元半導体集積回路を完成す
る。ただし、この第３シリコン層３上面の接着用絶縁層
４は、それ以上シリコン層を積み重ねないのでＰ２Ｏ３
等のドープは不要である。以上の工程が本発明の構成要
素である「下層半導体単結晶層の上層に上層半導体単結
晶層を接着する工程」及び「この接着した上層半導体単
結晶層に回路素子を形成する工程」に対応する。

なお、本実施例では、第１シリコン層１としてｐ型（１
００）ウェハを用い、第２シリコン層２としてｎ型（１
００）ウェハを用い、第３シリコン層３としてｎ型（ｌ
　ＯＯ）ウェハを用いたが、このような半導体の型や結
晶面に限るものでないことは勿論である。また、本実施
例ではＭＯＳ・ＩＣを製造する場合について説明したが
、Ｃ−ＭＯＳ−ＩＣ等も同様に製造することができる。

〔実施例２〕 本発明の他の実施例を第１０図乃至第１５図に基づいて
説明する。

本実施例は、第１層目である下層半導体単結晶層として
ｎ型（１００）ウェハからなる第１シリコン層２１を用
い、第１層に対しては上層となり第３層に対しては下層
となる第２層目の半導体単結晶層としてｎ型（１００）
ウェハからなる第２シリコン層２２を用い、第３層目の
上層半導体単結晶層としてｎ型（１００）ウェハからな
る第３シリコン層２３を用い、かつ、各シリコン層２１
．２２．２３を接着するための接着層としてＴｉ金属層
２４及びｐｔ金属層２５を用いたものであり、各シリコ
ン層２１．２２．２３に能動素子としてバイポーラ型の
トランジスタ２６・・・を形成することにより、各シリ
コン層２１．２２．２３のバルクを利用して素子の高速
化を図っている。

まず、第１Ｏ図に示すように、第１シリコン層２１にト
ランジスタ２６・２６を形成し、次に、各トランジスタ
２６・２６の絶縁物分離を行い、電極絶縁膜３４を介し
て電極膜２７を所定パターンに形成後、この上面に重ね
て絶縁層２８、Ｔｉ金属層２４及びＰｔ金属ＪＷ２５を
形成する。トランジスタ２６は、深層部にｎ＋埋込層３
１を有しコレクタ領域を構成する第１シリコン層２１の
表層部にベース領域３２及びエミッタ領域３３を形成し
たものである。ｎ＋埋込層３１は、第１シリコン層２１
の下面全面から予めｎ型不純物を拡散しておくことによ
り形成される。ベース領域３２は、第１シリコン層２１
にｐ型不純物を選択拡散することにより形成され、エミ
ッタ領域３３は、このベース領域３２内にｎ型不純物を
選択拡散することにより形成される。この各トランジス
タ２６の絶縁物分離は、まずｎ＋埋込層３１が形成され
た状態の第１シリコン層２１の下面から各トランジスタ
２６の形成領域を除いて溝を形成し、次にこの第１シリ
コン層２１の下面全面をトランジスタ領域絶縁膜２９で
覆い、さらにこのトランジスタ領域絶縁膜２９の下面側
に多結晶シリコン層３０を形成し、最後に第１シリコン
層２１の上面をトランジスタ領域絶縁膜２９の一部も含
めて多結晶シリコン層３０が露出するまでエツチング研
磨等によって削り取ることにより行われる。このため、
第１シリコン層２１・２１は、多結晶シリコン層３０の
表層部に島状に分離して埋め込まれた状態となる。各ト
ランジスタ２６のベース領域３２及びエミッタ領域３３
は絶縁物分離の後に形成される。電極絶縁膜３４は、こ
の各トランジスタ２６・２６が形成された第１シリコン
層２１・２１の上面及び多結晶シリコン層３０の露出し
た上面を覆うように形成され、所定箇所にコンタクト孔
を設けておく。電極膜２７は、Ｍ　ｏ　ｓ　Ｗ　ｘ　Ｍ
ｏ５ｉｚ又はＷＳｉｚ等の高融点材料を用いて、低圧Ｃ
ＶＤ法、低温気相成長法、スパッタ法又は電子ビーム蒸
着法等により形成される。絶縁層２８は、低温気相成長
法等により形成されたＳｉＯ□等の膜である。Ｔｉ金属
ｊｉＷ２４及びＰｔ金属Ｊ’ｉ２５は、連続スパッタ法
又は電子ビーム連続蒸着法により形成される。Ｔｉ金属
層２４は、絶縁層２８の酸化膜等に良く馴染み、Ｔｉ金
属Ｎ２４とｐｔ金属層２５も真空槽内で連続的に形成さ
れるので、これらの金属層２４・２５は多結晶シリコン
層３０に埋め込まれた第１シリコン層２１・２１に強固
に接着される。以上の工程が本発明の構成要素である「
下層半導体単結晶層に回路素子を形成する工程」に対応
する。

第２シリコン層２２には、第１１図に示すように、下面
全面に同様の工程によりｎ＋埋込層３１、絶縁層２８、
Ｔｉ金属層２４及びＰｔ金属層２５を重ねて形成する。

そして、第１２図に示すように、まず互いのＰｔ金属層
２５・２５を重ね合わせて所定の温度と圧力を加えるこ
とにより、多結晶シリコン［３０に埋め込まれた第１シ
リコン層２１・２１とこの第２シリコンＩＪ２２とを接
着し、次に接着された第２シリコン層２２の上面を平滑
エツチングした後にトランジスタ２６・２６を形成し、
上面全体を電極絶縁膜３４で覆う。通常圧力を加えた金
属層が強固に接着を開始するのは、その金属の融点の４
０％〜５０％の温度範囲である。そして、Ｐｔの場合は
この接着開始温度が８８０℃程度であることから、ここ
では８９０℃まで加熱して圧力を加える。この場合、Ｔ
ｉとｐｔとは金属反応を起こしにくいので、Ｔｉ金属層
２４・２４及び接着して一体化したｐｔ金属Ｎ２５は安
定した状態を保っている。平滑エツチングは、多結晶シ
リコン１３０の下面にＣｒＡｕ若しくはＴｉＡｕ等の金
属又はＳｔ、、等の絶縁物からなる保護膜を形成してか
ら、Ｋ　ＯＨ又はＮａＯＨをエツチング？ｌとして第２
シリコン層２２が所定の厚さになるまで行い、必要に応
じてラッピング又はボリシングを行う。トランジスタ２
６は、上記第１シリコン層２１の場合と同様にして形成
する。なお、このトランジスタ２６形成の際の最も高い
温度は、ベース領域３２形成時の１０００℃程度である
が、Ｔｉ金属層２４・２４及び接着され一体となったＰ
ｔ金属層２５並びにこれらの’［’ｉｐｔ合金の融点は
少なくとも１３００℃程度となるので、接着が剥がれる
ような虞れはない。以上の工程が本発明の構成要素であ
る「下層半導体単結晶層の上層に上層半導体単結晶層を
接着する工程」及び「接着した上層半導体単結晶層に回
路素子を形成する工程」並びに「下層半導体単結晶層に
回路素子を形成する工程」に対応する。

このようにして第２シリコン層２２にトランジスタ２６
・２６が形成されると、第１３図に示すように、この第
２シリコン層２２の各トランジスタ２６・２６領域間に
絶縁分離層３５を形成して、各トランジスタ２６・２６
を分離絶縁する。この絶縁骨￥４層３５は、エッチバン
ク法又はバイアススパッタ法等の平坦化技術により形成
する。

そして、第１４図に示すように、まず第２シリコンＮ２
２にスルーホール３６を設はスルーホール埋込電極３７
を埋め込み、次に第２シリコン層２２に形成されたトラ
ンジスタ２６・２６の電極膜２７を形成し、この上面に
重ねて絶縁層２８、Ｔｉ金属層２４及びＰｔ金属層２５
を形成する。

スルーホール３６は、フォトエツチング技術、選択エツ
チング技術等により形成される。このスルーホール３６
に埋め込むスルーホール埋込電極３７は、第１シリコン
ＦＷ２１に形成されたトランジスタ２６・２６の電極膜
２７を第２シリコンＭ２２の上面にまで引き出すための
電極であり、Ｗ等を低圧ＣＶＤ法による選択成長させ、
又は、スパッタ法、電子ビーム蒸着法若しくは低圧ＣＶ
Ｄ法等により全面に形成されたＷ　ＳＭｏ、ＭＯ３ｉｚ
、ＷＳｉ２若しくはＴｉ５ｉｚ等の高融点金属膜のスル
ーホール３６内以外の不要部分をフォトエツチング技術
、選択エツチング技術等により除去することより形成さ
れる。また、電極膜２７形成の前に、前工程で形成され
た電極絶縁膜３４の所定箇所にコンタクト孔を設けてお
く。第２シリコン層２２上に所定パターンの電極膜２７
が形成されると、スルーホール埋込電極３７を介して第
１シリコンＪ’Ｗ２１に形成された電極膜２７に接続さ
れることになる。

最後に、第１５図に示すように、まず第１１図における
第２シリコン層２２と同様に構成した第３シリコン層２
３を第２シリコン層２２に接着し、次にこの第３シリコ
ン層２３に上記第２シリコン層２２の場合と同様に各ト
ランジスタ２６・２６を形成し、さらに電極絶縁膜３４
を介して電極膜２７を所定パターンに形成して、上面全
面を絶縁層２８で覆うことにより三次元半導体集積回路
を完成する。この際、第３シリコン層２３に形成された
トランジスタ２６の電極膜２７は、この第３シリコン層
２３に上記と同様に形成されたスルーホール３６内のス
ルーホール埋込電極３７を介して、第２シリコン層２２
に形成されたトランジスタ２６の電極膜２７に接続され
る。以上の工程が本発明の構成要素である「下層半導体
単結晶層の上層に上層半導体単結晶層を接着する工程」
及び「この接着した上層半導体単結晶層に回路素子を形
成する工程」に対応する。

なお、本実施例では、各シリコン層２１・２２・２３の
接着のためにＴ′ｉ金属Ｊ’１２４及びｐｔ金属層２５
の多重膜を用いたが、Ｃｒ、！：Ｐｔ若しく　゛はＴｉ
とＮｉ等の多重膜、Ｍｏ　Ｓ　ｉ、　ｗｓ　ｉ％　Ｃｒ
Ｃｏ若しくはＣｒＰｔ等の単−合金膜又はＣｒとＴｉ５
ｉＸＴｉとＭｏ５ｔ若しくはＴｔとｗｓ　　−１等の単
一金属膜と合金膜等の種々のものを用いることができる
。また、本実施例では、トランジスタ２６を形成する場
合だけを説明したが、その他、通常のバイポーラＩＣの
ようにダイオード等の能動素子又は抵抗等の受動素子を
同時に形成することもできる。さらに、本実施例では、
第１シリコンＮ２１に形成する各トランジスタ２６を絶
縁分離法により分離したが、単結晶ウェハ上で他の方法
により分離する場合であっても同様に実施可能である。

なお、実施例１及び実施例２においては、各層の電極膜
が上層又は下層間でのみ接続される場合を示したが、さ
らに３層以上にわたる多層配線を施すこともできる。ま
た、実施例１及び実施例２においては、３層のシリコン
層を積み重ねて三次元半導体集積回路を形成したが、２
層だけの場合や同様の工程を繰り返して４層以上にする
ことも可能である。さらに、実施例１で接着用絶縁層４
を接着層としてＭＯＳ・ＩＣを製造し、実施例２でＴｉ
金属層２４及びＰｔ金属層２５を接着層としてバイポー
ラ・ＩＣを製造したが、この素子と接着層の組み合わせ
は任意であり実施例の場合に限定されるものではない。

〔発明の効果〕

本発明に係る三次元半導体集積回路は、以上のように、
下層半導体単結晶層に回路素子を形成する工程と、この
下層半導体単結晶層の上層に上層半導体単結晶層を接着
する工程と、この接着した上層半導体単結晶層に回路素
子を形成する工程とを有する構成である。

これにより本発明は、各層の半導体単結晶層の結晶化を
別工程で行うことができるので、以下のような効果を奏
することになる。

各層の半導体単結晶層にシリコンウェハ等の結晶性の良
好なものを使用することができるので、形成した回路素
子の特性のバラツキが少なくなって、回路設計が客待に
なり、歩留まりも向上する。

また、十分な厚さの単結晶を得ることができるので、バ
ルクを利用するバイポーラトランジスタ等の形成も容易
となる。さらに、各層を均一な単結晶とすることができ
るので、結晶粒界等がなくなり回路素子を高密度に形成
することが可能となる。

また、レーザ又は電子ビーム等を順次照射して溶融再結
晶化させるのではなく、従来からの方法で一括して別工
程により各層の半導体単結晶層の結晶化を行うことが可
能となり、上層半導体単結晶層の接着工程も多数を一括
して行うことができるので、生産性の向上を図ることが
できる。

【図面の簡単な説明】

第１図乃至第９図は本発明の一実施例を示すものであっ
て、第１図は三次元半導体集積回路の縦断面部分正面図
、第２図乃至第９図はそれぞれ三次元半導体集積回路の
製造過程を示す縦断面部分正面図、第１０図乃至第１５
図は本発明の他の実施例を示すものであり、第１０図乃
至第１４図はそれぞれ三次元半導体集積回路の製造過程
を示す縦断面部分正面図、第１５図は三次元半導体集積
回路の縦断面部分正面図である。 １・２１は第１シリコン層（下層半導体単結晶層）、２
・２２は第２シリコン層（上層半導体単結晶層及び下層
半導体単結晶層）、３・２３は第３シリコン層（上層半
導体単結晶層）、４は接着用絶縁層、５はＭＯＳ　−Ｆ
ＥＴ　（回路素子）、２４はＴｉ金属層、２５はｐｔ金
属層、２６はトランジスタ（回路素子）である。

Claims (1)

【特許請求の範囲】
1. １、下層半導体単結晶層に回路素子を形成する工程と、
   この下層半導体単結晶層の上層に上層半導体単結晶層を
   接着する工程と、この接着した上層半導体単結晶層に回
   路素子を形成する工程とを有することを特徴とする三次
   元半導体集積回路の製造方法。