JPS58143559A - 多層構造半導体集積回路装置およびその製造方法 - Google Patents
多層構造半導体集積回路装置およびその製造方法Info
- Publication number
- JPS58143559A JPS58143559A JP2627682A JP2627682A JPS58143559A JP S58143559 A JPS58143559 A JP S58143559A JP 2627682 A JP2627682 A JP 2627682A JP 2627682 A JP2627682 A JP 2627682A JP S58143559 A JPS58143559 A JP S58143559A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- integrated circuit
- semiconductor device
- semiconductor integrated
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Combinations Of Printed Boards (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、二層以上の多層構造を持って成る多層構造半
導体集積回路装置およびその製造方法に関するものであ
る。
導体集積回路装置およびその製造方法に関するものであ
る。
従来、多層構造の半導体集積回路装置の製造方法は、基
板に直接第一層を形成後、絶縁層をかいしポリシリコン
又はアモルファスシリコンを堆積させ、前記ポリシリコ
ン又はアモルファスシリコンをレザーもしくは、電子ビ
ームアニールにより再結晶化せしめて第二層を形成し、
集積回路要素たとえば、ＭＯ８）ランジスタやダイオー
ドを前記第二層に形成し、この操作を繰り返すことによ
り第三層、第四層を順次形成して多層構造高密度集積回
路装置としていた。
板に直接第一層を形成後、絶縁層をかいしポリシリコン
又はアモルファスシリコンを堆積させ、前記ポリシリコ
ン又はアモルファスシリコンをレザーもしくは、電子ビ
ームアニールにより再結晶化せしめて第二層を形成し、
集積回路要素たとえば、ＭＯ８）ランジスタやダイオー
ドを前記第二層に形成し、この操作を繰り返すことによ
り第三層、第四層を順次形成して多層構造高密度集積回
路装置としていた。
しかし、前記従来の製造方法では、各層のうち一層でも
不良となった場合素子全体か使いものにならなくなる。
不良となった場合素子全体か使いものにならなくなる。
例えば、各層の歩留りが仮に６０チであるとすると、素
子全体の歩留りは（ｏ、ｅ）６＃０．０７８となり、わ
ずか７．８チの歩留りになってしまう。生産性を考える
場合これは非常に大きな問題であった。また単結晶化熱
処理の影響が下層に及び不純物の分布が変化する可能性
があり、従って積層構造素子形成の場合金層間での熱処
理条件を各層に対して考慮して不純物のイオン注入条件
を算出する必要がある。さらに、積層構造による凸凹の
発生によるどくターニングの困難さの問題もある。
子全体の歩留りは（ｏ、ｅ）６＃０．０７８となり、わ
ずか７．８チの歩留りになってしまう。生産性を考える
場合これは非常に大きな問題であった。また単結晶化熱
処理の影響が下層に及び不純物の分布が変化する可能性
があり、従って積層構造素子形成の場合金層間での熱処
理条件を各層に対して考慮して不純物のイオン注入条件
を算出する必要がある。さらに、積層構造による凸凹の
発生によるどくターニングの困難さの問題もある。
本発明は、前記従来の欠点を除去するためになされたも
ので、各層を独立形成しこれをはり合わせた構成の多層
構造半導体集積回路装置６およびその製造方法を提供す
るものである。
ので、各層を独立形成しこれをはり合わせた構成の多層
構造半導体集積回路装置６およびその製造方法を提供す
るものである。
以下本発明の実施例について述べる。第１図（ａ）は半
導体たとえはシリコンの成長基盤となるＭＯ等の高融点
金属１の平面図を示している。高融点金属材料１の上に
は、第１図（ａ）の断面図第１図ｆｂｌに示すように、
バッファ一層２をもうけてあり、このバッファ一層２は
高融点金属１上にシリコンなどの半導体をアニールによ
り形成する時の半導体と、高融点金属１の熱膨張係数の
違いによる半導体に加わる熱ヒズミをおさえる役割を持
つ。もちろん、この熱ヒズミやその他の半導体と１斬融
薇金属材料１との界面の影響が無視できる場合は、この
バッファ一層２は不要となる。
導体たとえはシリコンの成長基盤となるＭＯ等の高融点
金属１の平面図を示している。高融点金属材料１の上に
は、第１図（ａ）の断面図第１図ｆｂｌに示すように、
バッファ一層２をもうけてあり、このバッファ一層２は
高融点金属１上にシリコンなどの半導体をアニールによ
り形成する時の半導体と、高融点金属１の熱膨張係数の
違いによる半導体に加わる熱ヒズミをおさえる役割を持
つ。もちろん、この熱ヒズミやその他の半導体と１斬融
薇金属材料１との界面の影響が無視できる場合は、この
バッファ一層２は不要となる。
バッファ一層２の上に、シリコン等の半導体を多結晶又
は非晶質層のアニーリングにより形成したものが＄１図
（ｃ）であり、同図において３が半導体層であり、この
半導体層３内に、集積回路を形成する。
は非晶質層のアニーリングにより形成したものが＄１図
（ｃ）であり、同図において３が半導体層であり、この
半導体層３内に、集積回路を形成する。
第２図は第１図（ｃ）の半導体層３に集積回路を形成し
た各チップの斜視図であり、上記製造方法により形成さ
れた各チップの周辺の部分に、層間配線用の比較的大き
な面積たとえば、１００μｍ×１００μｍ程度のチップ
内集積回路のある部分とコンタクトを持ってなる金属パ
ッド配線部４を形成し、他層間とのコンタクトの必要が
あれば、このバンド直下にイオン注入などにより低抵抗
領域（第３図の５で示す）を指折的に設ける。
た各チップの斜視図であり、上記製造方法により形成さ
れた各チップの周辺の部分に、層間配線用の比較的大き
な面積たとえば、１００μｍ×１００μｍ程度のチップ
内集積回路のある部分とコンタクトを持ってなる金属パ
ッド配線部４を形成し、他層間とのコンタクトの必要が
あれば、このバンド直下にイオン注入などにより低抵抗
領域（第３図の５で示す）を指折的に設ける。
次に層間コンタクト部の構造および製造方法を示したも
のか第３図（ａ）〜（ｄ）である。まず第３図（ａ）に
示すように選択的に設けられたパッド４直下の低抵抗部
６の裏面のバッファ一層２および、高融点材料層１を第
３図（ｂ）に示すようにエツチング処理して除去する。
のか第３図（ａ）〜（ｄ）である。まず第３図（ａ）に
示すように選択的に設けられたパッド４直下の低抵抗部
６の裏面のバッファ一層２および、高融点材料層１を第
３図（ｂ）に示すようにエツチング処理して除去する。
更に第３図（Ｃ）のように層間絶縁層６を堆積させ、こ
の層間絶縁膜６における上記抵抗部５に相当する箇所は
指折エツチングをほどこす。次に第３図（ｄ）に示すよ
うに抵抗部６よりなる裏面コンタクト部に低融点金属材
料７を塗布し、一方この層の上層チップとコンタクトを
もつようなチップ上面のバンド部分にもこの低融点金属
材料７を塗布しておく。
の層間絶縁膜６における上記抵抗部５に相当する箇所は
指折エツチングをほどこす。次に第３図（ｄ）に示すよ
うに抵抗部６よりなる裏面コンタクト部に低融点金属材
料７を塗布し、一方この層の上層チップとコンタクトを
もつようなチップ上面のバンド部分にもこの低融点金属
材料７を塗布しておく。
第４図（ａ） 、 （ｂＪは４３図（ｄ）で示したよう
な独立して形成した層の、■を接続する方法を示す図で
あり、第３図（ａ）〜（ｄ）で説明したようにして形成
された各層は、−但重ね合わされて、低温処理をほどこ
すことにより第４図（ｂ）に示すように上面パッド低融
点金属材料７と裏面パッド直下部の低融点材料７の溶融
により接続結合され、の層および０層のチップ内の集積
回路素子が電気的に結合される。
な独立して形成した層の、■を接続する方法を示す図で
あり、第３図（ａ）〜（ｄ）で説明したようにして形成
された各層は、−但重ね合わされて、低温処理をほどこ
すことにより第４図（ｂ）に示すように上面パッド低融
点金属材料７と裏面パッド直下部の低融点材料７の溶融
により接続結合され、の層および０層のチップ内の集積
回路素子が電気的に結合される。
本発明の積層構造集積回路装置およびその製造方法にお
いては、従来における欠点すなわち、歩留りの低下、熱
処理の問題、凹凸発生によりパトニングの困難さを除去
できる。すなわち各層の不純物プロファイルについては
、単一層毎に決定できるので現行の集積回路製造プロセ
スと同様に行なえばよ（、積層構造による凸凹も各層ご
とを独■に形成するため問題なく、また歩留りについて
も、各層の歩留りが掛算でなく独立に算出できるため、
各層６０％の歩留りであれば、やはり各層を積層した積
層集積回路素子も６０％程度の歩留りをもうる。これは
、各層のチップを分離し、良品のみをハリ合せ積層すれ
ば良いからである。
いては、従来における欠点すなわち、歩留りの低下、熱
処理の問題、凹凸発生によりパトニングの困難さを除去
できる。すなわち各層の不純物プロファイルについては
、単一層毎に決定できるので現行の集積回路製造プロセ
スと同様に行なえばよ（、積層構造による凸凹も各層ご
とを独■に形成するため問題なく、また歩留りについて
も、各層の歩留りが掛算でなく独立に算出できるため、
各層６０％の歩留りであれば、やはり各層を積層した積
層集積回路素子も６０％程度の歩留りをもうる。これは
、各層のチップを分離し、良品のみをハリ合せ積層すれ
ば良いからである。
以Ｆ、説明したように本発明は品質の良い多層構造の半
導体装置を歩留りよく得られるもので、その工業上の利
用価値は高い。
導体装置を歩留りよく得られるもので、その工業上の利
用価値は高い。
第１図（ａ） 、 ｆｂ） 、 （ｃ）は本発明の一実
施例における多層構造半導体集積回路装置の構成部材を
示す図、工程を示す図、第４図（ａ） 、 （ｂ）は同
半導体装置層をｌｆいに重ね合わせる工程を示す図であ
る。 １・・・・・・基板（金属板、高融点金属材料）、３・
・・・・・半導体集積回路系素子（半導体層）４・・・
・・・ボンデインパッド、５・・・・・・低抵抗層、６
・・・・・層間絶縁層、７・・・・・・低融点金属。 ＠１図 ４１２ 図 ＠３図 簡 ４６１
施例における多層構造半導体集積回路装置の構成部材を
示す図、工程を示す図、第４図（ａ） 、 （ｂ）は同
半導体装置層をｌｆいに重ね合わせる工程を示す図であ
る。 １・・・・・・基板（金属板、高融点金属材料）、３・
・・・・・半導体集積回路系素子（半導体層）４・・・
・・・ボンデインパッド、５・・・・・・低抵抗層、６
・・・・・層間絶縁層、７・・・・・・低融点金属。 ＠１図 ４１２ 図 ＠３図 簡 ４６１
Claims (2)
- （１） 貫通孔を有する基板上に、ポンディングパッ
ドが設けられた主面の反対側主面が前記基板の一主面と
当接するように半導体集積回路素子が形成されてなる第
１および第２の半導体装置層を有し、前記第１の半導体
装置層の前記基板側主面と前記第２の半導体装置層の前
記半導体集積回路素子側主面とが向かい合うように重ね
合わせられ、前記第２の半導体装置層の基板の貫通孔を
通して前記第１の半導体装置層の半導体集積回路素子の
ポンディングパッドと前記第２の半導体装置層の半導体
集積回路素子のポンディングパッドとが電気的に接続さ
れている多層構造半導体集積回路装置。 - （２）金属板の一主面に半導体集積回路素子を形成し、
かつ同半導体集積回路素子にポンディングパッドを形成
する工程と、前記ポンディングパッド直下に前記半導体
集積回路素子の裏面に達する低抵抗層を形成する工程と
、・前記金属板を他生面側より選択的エツチングして貫
通孔を形成することにより前記半導体集積回路素子の前
記低抵抗層を露出させる工程と、前記金属板の他主面に
絶縁層を形成する工程と、前記金属板の貫通孔における
前記絶縁層を除去して前記低抵抗層を露出する工程とに
より第１および第２の半導体装置層をそれぞれ独立に形
成し、前記第１の半導体装置層における半導体集積回路
素子の前記低抵抗層と、前記第２の半導体装置層におけ
る半導体集積回路素子の前記ポンディングパッドとを低
融点金属により電気的に接続するごとく、前記第１の半
導体装置層と第２の半導体装置層とを重ね合わせること
を特徴とする多層構造半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2627682A JPS58143559A (ja) | 1982-02-19 | 1982-02-19 | 多層構造半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2627682A JPS58143559A (ja) | 1982-02-19 | 1982-02-19 | 多層構造半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58143559A true JPS58143559A (ja) | 1983-08-26 |
Family
ID=12188756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2627682A Pending JPS58143559A (ja) | 1982-02-19 | 1982-02-19 | 多層構造半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58143559A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS618996A (ja) * | 1984-06-25 | 1986-01-16 | 株式会社日立製作所 | 多層配線板の製造方法 |
| JPS61252699A (ja) * | 1985-05-02 | 1986-11-10 | 株式会社日立製作所 | 多層配線板の製造方法 |
| JPH02288396A (ja) * | 1989-04-17 | 1990-11-28 | Internatl Business Mach Corp <Ibm> | 多層回路カード構造 |
| JPH09506797A (ja) * | 1993-12-22 | 1997-07-08 | エイ． レディンハム，ブレイク | 交換可能なブリスルパックを有する塗装用刷毛 |
-
1982
- 1982-02-19 JP JP2627682A patent/JPS58143559A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS618996A (ja) * | 1984-06-25 | 1986-01-16 | 株式会社日立製作所 | 多層配線板の製造方法 |
| JPS61252699A (ja) * | 1985-05-02 | 1986-11-10 | 株式会社日立製作所 | 多層配線板の製造方法 |
| JPH02288396A (ja) * | 1989-04-17 | 1990-11-28 | Internatl Business Mach Corp <Ibm> | 多層回路カード構造 |
| JPH09506797A (ja) * | 1993-12-22 | 1997-07-08 | エイ． レディンハム，ブレイク | 交換可能なブリスルパックを有する塗装用刷毛 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE4317570C2 (de) | Halbleiteranordnung und Verfahren zur Herstellung derselben | |
| JPS6089953A (ja) | 積層型半導体装置の製造方法 | |
| US5128732A (en) | Stacked semiconductor device | |
| CN108305837A (zh) | 生产半导体器件的方法 | |
| JPS63213943A (ja) | 三次元半導体集積回路の製造方法 | |
| JPS58143559A (ja) | 多層構造半導体集積回路装置およびその製造方法 | |
| US3748543A (en) | Hermetically sealed semiconductor package and method of manufacture | |
| JPS61225837A (ja) | 半導体装置の層間接続方法 | |
| JPS5998533A (ja) | 半導体基板およびその製造方法 | |
| JP2603623B2 (ja) | 三次元半導体集積回路の製造方法 | |
| JPS6262056B2 (ja) | ||
| JPH01168050A (ja) | 積層型半導体装置 | |
| JPS6227542B2 (ja) | ||
| JP2001168282A (ja) | 半導体集積回路およびその製造方法 | |
| JPH0878622A (ja) | 半導体装置の製造方法 | |
| JPH02156546A (ja) | 半導体装置の製造方法 | |
| JP2506383B2 (ja) | 大規模集積回路およびその製造方法 | |
| JPS5885550A (ja) | 積層集積回路素子の製造方法 | |
| JPH0744253B2 (ja) | 積層集積回路 | |
| JPH04260362A (ja) | 集積回路部品とその製造方法 | |
| JPS6161451A (ja) | 半導体素子の製造方法 | |
| JPS5843908B2 (ja) | 半導体装置の製造方法 | |
| JPH01274453A (ja) | 半導体装置及びその製造方法 | |
| JPH05109594A (ja) | 半導体基板、その製造方法および半導体装置 | |
| JPH0471237A (ja) | 半導体装置の製造方法 |