JPH0744253B2 - 積層集積回路 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、積層集積回路構造に関するものである。

従来の技術 積層集積回路は、従来の集積回路が平面内に素子が集積
されているのに対し、トランジスタなどの素子を作りこ
んだシリコン単結晶層が層間絶縁膜を挟んで上下方向に
積層された三次元的な集積回路である。このような積層
集積回路の特徴は単に集積度の向上のみならず、上下の
層間方向の配線が可能であるために、配線長は平面内の
配線に比べて格段に短くなり素子間の配線遅延時間が短
くなることと、同一平面内の多くの信号を同時に上下の
層間で転送できるために超並列処理に向いていることな
どである。

発明が解決しようとする課題 積層集積回路を作成するには、すでに形成した素子の上
に二酸化シリコなどの層間絶縁膜を介してシリコン単結
晶層を積層し、これを素子に加工する必要がある。シリ
コン単結晶層の積層結晶成長技術はレーザアニール法や
電子線アニール法などが開発されている。両方とも多結
晶あるいは非結晶シリコンをレーザや電子線で局所的に
溶融させて再結晶化によりシリコン単結晶を得ている。
このため上層のシリコン単結晶層の形成プロセスやゲー
ト絶縁膜の形成および不純物ドープと活性化などのプロ
セスで下層の配線及び素子は高温にさらされる。通常の
集積回路で用いられるアルミニウムなどの低融点金属配
は、これらのプロセス温度で容易に反応したり溶融して
断線などの問題を生じる。このため積層集積回路の金属
配線材料はこれらのプロセス温度で溶融せず反応しにく
い耐熱性の配線材料を用いる必要がある。この耐熱性の
配線材料としてはタングステン、チタン、モリブデンや
それらのシリサイドなどが使えることがわかっている。
しかしながら、こうした金属は通常の集積回路で用いら
れるアルミニウムによる配線に比べて電気抵抗が１桁大
きい。例えば0.8μｍ厚のアルミニウムのシート抵抗が
約0.05Ω／□であるのに対して0.3μｍ厚のタングステ
ンは約0.5Ω／□である。電気抵抗は膜厚を増やせば下
がるがストレスや平坦化の面で問題があり余り厚くでき
ない。

ところで配線に電気抵抗の大きな材料を使用すると電圧
降下に起因する回路動作の誤動作や速度低下などの悪影
響が生じる。特に並列性の高い回路動作をおこなう積層
集積回路の場合に、電源配線における電源電圧の低下が
問題になる。なぜならば、並列的な回路においては回路
の並列度に比例して同時に動作する素子数が増え回路全
体の消費電流、CMOS型回路であれば消費電流の尖頭値が
増加するからである。このため並列性の高い積層集積回
路では電源配線抵抗による電源電圧の低下により動作速
度の低下、動作マージンの低下及び論理ゲートの誤動作
などが生じる。高抵抗配線の場合に、この問題を解決す
るために電源配線を幅広くかつ他の配線に優先してレイ
アウトすると、幅広い電源配線が素子を取り囲むように
なるため、レイアウトの面積は大きくなり、素子間の信
号配線のレイアウトの自由度が低下する。

本発明は、かかる点に鑑みてなされたもので、高抵抗の
配線材料で配線されて並列性の高い回路構成を有してい
ても、内部の回路要素に安定した電源電圧を供給し、か
つ配線の自由度を確保した配線構造をもった積層集積回
路を提供することを目的とする。

また、本発明は、積層集積回路における電源電圧低下に
基づく動作速度の低下、動作マージンの低下、論理ゲー
トの誤動作防止を目的とする。

課題を解決するための手段 本発明は、積層された複数の集積回路層を有し、上記集
積回路層の各々は複数の回路要素を有し、上記回路要素
毎に独立して設けられた電源端子が層間貫通配線を介し
て最上層の集積回路層の電源配線に接続されていること
を特徴とする積層集積回路である。

作用 最上層の集積回路層（最後に形成する層）の配線層は再
結晶化などの高温処理を受けないので通常の集積回路で
用いられる電気抵抗の低いアルミニウムなどを用いるこ
とができる。最下層から中間層にかけてのタングステン
などの電気抵抗の高い材料で配線する集積回路層におい
て、各層ごとに電源電圧の低下が問題にならない素子数
をまとめ、これを回路要素とし、各回路要素毎に電源端
子を設ける。これらの電源端子を層間貫通配線を介して
最上層の集積回路層の電源配線に接続して全集積回路層
の電源を最上層の集積回路層の電源配線から供給するこ
とにより、回路要素が同時に多数動作し、回路全体で大
きな消費電流が流れても、全体の消費電流は最上層の低
抵抗の電源配線を流れるために電源電圧の低下や変動を
小さく抑えることができる。

実施例 本発明の実施例を図面に基づき説明する。第１図は、本
発明の第１の実施例に係る４層構造の積層集積回路の製
造工程を断面図によって示したものである。第１図
（ａ）において、１は第１層目のSi半導体基板に形成し
た能動層、２は複数のMOSトランジスタ等の電子回路素
子からなる回路要素である。３は回路要素２内の素子間
を接続する素子間配線であり、上層形成時の900℃程度
の高温にさらされるために、高融点金属例えば融点が34
11℃のタングステンで形成されている。４は回路要素２
の電源配線に接続された電源端子であり、素子間配線３
と同じくタングステンで形成されている。能動層１の素
子間配線３及び電源端子４を形成後、第１図（ｂ）に示
すように、層間を絶縁分離するSiO₂等の厚さ0.5μｍ−
0.7μｍ程度の層間絶縁膜５を形成する。第１図（ｃ）
は、層間絶縁膜５上に、多結晶またはアモルフアスシリ
コンを形成し、レーザ結晶化あるいは電子ビーム結晶化
法等のビーム結晶化法によって結晶化して単結晶シリコ
ン層を形成して、第２層目の厚さ0.5μｍ程度の能動層
６を形成した状態を示している。

第１図（ｄ）は、上下層間を接続する層間貫通配線を形
成する為の直径２μｍ、深さ３μｍ程度のスルーホール
７、８を能動層６および層間絶縁膜５に形成した状態を
示す。この工程は、写真食刻法によってスルーホールの
位置を位置決めし、ドライエッチング法によってエッチ
ングする通常の半導体エッチングプロセスにて行うこと
ができる。スルーホール７は、後に説明する第３層目に
形成される回路要素の素子と第１層目の回路要素２の素
子間の接続用であり、８は最上層から第１層目の回路要
素２への電源供給のためのスルーホールである。これら
のスルーホール７、８には第１図（ｅ）に示すようにタ
ングステンが埋め込まれて、層間貫通配線９が形成され
る。すなわちこの層間貫通配線９は、スルーホール７、
８の部分のみに選択的にタングステンを成長させること
によって埋め込み形成できる。

この後、能動層６にMOSトランジスタ等の素子形成を行
い配線を形成した状態を第１図（ｆ）に示す。10は、第
２層目の能動層６に形成された複数の素子からなる回路
要素であり、ここで通常のMOSトランジスタ形成プロセ
スが行われ、900℃程度の温度が用いられる。11は回路
要素10内の素子間を接続する素子間配線であり、12は回
路要素10の電源配線に接続された電源端子である。13
は、第３層目の回路要素の素子と第１層目の回路要素２
の素子間を接続するための中継端子であり、14は、最上
層の電源配線から第１層目の回路要素２へ電源を供給す
る為の電源中継端子である。尚、こららの素子間配線1
1、電源端子12、中継端子13、電源中継端子14は上層形
成時の高温にさらされる為にタングステンで形成されて
いる。

この後、第１図（ｂ）−第１図（ｆ）までの工程を繰り
返すことにより、第３層目を形成することができる。第
１図（ｇ）は、第３層目形成後の状態を示している。15
はビーム結晶化法によって形成された単結晶シリコン等
よりなる第３層目の能動層であり、能動層６と同じ方法
で形成される。16は第３層目の回路要素、17は第１層目
の回路要素２と第３層目の回路要素16の素子間を接続す
る接続端子、18は第３層目の回路要素の電源端子、19は
第３層目の回路要素16の素子間配線、20は第２層目の回
路要素10へ電源を供給する為の電源中継端子、21は第１
層目の回路要素２へ電源を供給する為の電源中継端子、
22は第２層目と第３層目を接続する層間貫通配線であ
り、層間貫通配線９の場合と同じく、スルーホールへの
タングステンの選択成長法によって形成される。尚、接
続端子17、素子間配線19、電源端子18、電源中継端子2
0、21は上層形成時の高温にさらされる為にタングステ
ンで形成されている。

さらに、第１図（ｂ）−第１図（ｆ）までの工程を同様
に繰り返すことにより、第４層目を形成することができ
る。第１図（ｈ）は、第４層目形成後の状態を示してい
る。5A,5BはSiO₂等の層間絶縁膜、23は第４層目の能動
層で単結晶シリコン等である。24、25はアルミニウムで
形成された電源配線であり、26は同じくアルミニウムで
形成された第４層目の素子間配線である。これらの電源
配線24、25及び素子間配線26はタングステンの選択成長
法で形成された層間貫通配線27によって第３層目に接続
されている。

アルミニウムは前述したように、タングステン等に比べ
てシート抵抗が極めて小さく、下層の電源端子や配線を
集めて接続しても電源電圧の低下等は極めて少なく、回
路動作に不都合を与えない。そして、これらアルミニウ
ム配線24、25、26は最上層であり、これ以後高温のプロ
セスがないため、配線切れ等が生じる恐れもなく、高い
自由度のパターン形成が可能となる。

第４図は回路要素２等の一例を示すもので、半導体基板
または層上にポリシリコン、タングステン等からなる配
線が多く形成され、MOSトランジスタが８個形成され、
１つの適当な回路ブロックが作られている。すなわち、
こうした回路構成は通常の例えばMOS LSIの一部の構造
と同じであるが、下層、中間層に作られる要素の配線は
タングステン等の高融点材料が用いられる。

ところで回路要素の素子数は、回路要素内の素子間の電
源配線と電源端子の電気抵抗と電源用の層間貫通配線の
抵抗による電圧降下が回路動作に影響しない消費電流の
大きさになるように設定されている。より詳しくいうな
らば、回路要素の動作を保証するのに必要な最低電圧を
V_min、最上層の電源配線の電源電圧をV_DD、回路要素内
の素子間の電源配線抵抗（これは１つの回路要素の占め
る面積が増えると増加する傾向がある）と電源端子の電
気抵抗と電源用の層間貫通配線の抵抗の合計をR,電源用
の層間貫通配線を流れる消費電流をＩ（これは回路要素
内の素子数が増えると増加する傾向にありその大きさは
電源電圧に依存する）として V_min＜V_DD−Ｒ＊Ｉ（V_DD） なる関係が成立するように回路要素の規模（面積と素子
数）を決定する。このため回路要素が各層に多数あり同
時に動作した場合でも、回路要素全体のアンペアオーダ
ーの大きな消費電流は最上層の低抵抗のアルミニウム電
源配線を流れるので電源電圧の低下を効果的に抑えるこ
とができる。

また、この電源配線構造では電源を上下方向に供給して
いるので、配線の自由度が高まりレイアウト面積を小さ
くできる。

このことを第３図を用いて説明する。第３図は、ある中
間層の回路要素における４つのトランジスタのレイアウ
ト図である。第３図（ａ）は層間貫通配線を使用した本
発明を用いた場合のレイアウト図、第３図（ｂ）は層間
貫通配線を使用しない場合（本発明を用いない場合）の
レイアウト図である。第３図（ａ）において32はシリコ
ン島であり単結晶化シリコン（例えば能動層６）で形成
されており周囲は二酸化シリコンで取り囲まれている。
トランジスタはシリコン島32の上に形成される。この回
路要素は４素子で構成されている。31はトランジスタの
ゲート及び配線を形成するポリシリコン配線である。35
はタングステン配線である。33はコンタクトホールであ
りトランジスタのドレインおよびソースとタングステン
配線と接続をとっている。36、38はタングステンの電源
端子であり、37、39の層間貫通配線を介して最上層の集
積回路層の電源配線に接続される。第３図（ｂ）におい
て338、336は電源配線であり同一層内の回路要素と共通
になっており回路要素を取り囲んでいる。第３図（ａ）
のタングステン配線35に対応する配線は335のタングス
テン配線である。タングステン配線335は電源配線336の
ために342のポリシリコン配線にのりかえて343のタング
ステン配線に接続されている。このため、外側に大面積
の電源配線336が配置されるとともに、余分なコンタク
トホール341とポリシリコン配線342が必要になってい
る。このように本電源配線構造では電源配線層のみで素
子間配線が可能な領域が増え余分な配線層やコンタクト
ホールが節約できる。

また、積層集積回路は二酸化シリコンなどの熱伝導率の
悪い絶縁膜を挟んで集積回路層が積層されている中間の
集積回路層より発生する熱の放熱効率が悪いという問題
がある。本発明の電源配線構造では、層間貫通配線とそ
れに接続した最上層の電源配線層が中間層で発生した熱
を外部に放散する放熱器の役割を果たし、回路要素の温
度上昇を抑えることができる。回路要素の温度上昇を抑
えることは信頼性を高め、高密度実装を可能にする点に
おいて重要である。

尚、最上層の電源配線の面積を広げ回路素子の表面全体
を覆うようにした時、放熱効率や電源電圧低下の抑制効
果が最も高まる。

次に、本発明の第２の実施例における積層集積回路の概
略断面図を第２図に示す。第２図は第１図と同様の４層
の積層数である。221、222、223はそれぞれ１層目、２
層目、３層目の回路要素であり、224が電源端子であ
る。電源端子224は回路素子の上面からみて重なるよう
に配置されている。225の層間貫通配線は１層目、２層
目、３層目の回路要素の電源端子224をまとめて226の電
源配線に接続している。このように１本の層間貫通配線
を層間にわたる複数の回路要素の電源供給に用いること
により、層間貫通配線が有効に利用できるレイアウト面
積が削減され集積度が向上する。

発明の効果 以上説明したように、積層された複数の集積回路層を有
する積層集積回路において、各集積回路層の回路要素毎
に独立して設けられた電源端子を各々層間貫通配線を介
して最上層の集積回路層の低抵抗の電源配線に接続する
ことにより、各層の回路要素に安定した電源電圧を供給
でき、高速で誤動作の少ない動作が可能となる。また配
線の自由度が向上することによりレイアウト密度が高ま
り、回路素子面積を縮小することが可能になる。また各
層の回路要素毎に設けられた電源端子の位置が回路素子
上面からみて重なるように回路要素を配置し、重なった
電源端子を層間貫通配線でまとめて最上層の電源配線に
接続することにより、さらにレイアウト密度が高められ
る。また最上層の電源配線とそれに接続された層間貫通
配線が放熱器の働きをして回路素子の放熱特性を改善す
ることができ、信頼性の向上や実装密度の向上が可能と
なる。

【図面の簡単な説明】

第１図は本発明の第１の実施例における積層集積回路形
成のための概略工程断面図、第２図は第２図の実施例に
おける積層集積回路の概略断面図、第３図はある中間層
における回路要素の層間貫通配線による配線の自由度の
向上を示すためのマスクレイアウト図、第４図はある中
間層における回路要素の一例を示すマスクレイアイト図
である。 １、６、15、23……能動層、２、10、16……回路要素、
３、11、19……素子間配線、４、12、18……電源端子、
13、17……中継端子、14、20、21……電源中継端子、
９、22、27……層間貫通配線、５……層間絶縁膜。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山崎 弦一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (56)参考文献 特開 昭58−139449（ＪＰ，Ａ) 特開 昭58−35969（ＪＰ，Ａ)

Claims (3)

【特許請求の範囲】
1. 【請求項１】積層された複数の集積回路層を有し、上記
   集積回路層の各々は複数の回路要素を有し、上記回路要
   素毎に独立して設けられた電源端子が層間貫通配線を介
   して最上層の集積回路層の電源配線に接続され、前記最
   上層の集積回路層での配線材料としてアルミニウムより
   なる低抵抗材料を用い、下層の集積回路層の配線材料、
   及び層間貫通配線の材料としてタングステンよりなる高
   融点材料を用いることを特徴とする積層集積回路
2. 【請求項２】最上層を除く複数の集積回路層の各回路要
   素毎に設けられた電源端子が上下方向に重なるように配
   置され、上記上下方向に重なるように配置された複数の
   電源端子が層間貫通配線を介して最上層の集積回路層の
   電源配線にまとめて接続されていることを特徴とする特
   許請求の範囲第１項記載の積層集積回路。
3. 【請求項３】半導体基板上に、層間絶縁膜を介して複数
   の半導体集積回路層が形成され、前記集積回路層には各
   々複数の回路要素が形成され、前記回路要素にはぞれぞ
   れ電源端子が設けられ、最上層の集積回路層を除いて前
   記各回路要素の所定の電源端子上の層間絶縁膜および半
   導体集積回路層にはスルーホールが形成され、前記スル
   ーホールには層間貫通配線が形成され、前記層間貫通配
   線が、前記所定の電源端子と前記最上層の集積回路上に
   形成された電源配線とを接続してなり、前記最上層の集
   積回路層での配線材料としてアルミニウムよりなる低抵
   抗材料を用い、下層の集積回路層の配線材料及び層間貫
   通配線の材料としてタングステンよりなる高融点材料を
   用い、前記半導体集積回路層が、非結晶半導体をアニー
   ルして結晶化した半導体層であることを特徴とする積層
   集積回路。