JPH02256264A

JPH02256264A - 積層集積回路

Info

Publication number: JPH02256264A
Application number: JP33336189A
Authority: JP
Inventors: Yasuhiro Tomita; 泰弘冨田; Yoshiyuki Takagi; 高木　善之; Shigenobu Akiyama; 秋山　重信; Genichi Yamazaki; 山崎　弦一
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-12-23
Filing date: 1989-12-22
Publication date: 1990-10-17
Anticipated expiration: 2010-05-15
Also published as: JPH0744253B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、積層集積回路構造に関するものであ従来の技
術積層集積回路は、従来の集積回路が平面内に素子が集積
されているのに対し、トランジスタなどの素子を作りこ
んだシリコン単結晶層が層間絶縁膜を挟んで上下方向に
積層された三次元的な集積回路である。このような積層
集積回路の特徴は単に集積度の向上のみならず、上下の
層間方向の配線が可能であるために、配線長は平面内の
配線に比べて格段に短くなり素子間の配線遅延時間が短
くなることと、同一平面内の多くの信号を同時に上下の
層間で転送できるために超並列処理に向いていることな
どである。

発明が解決しようとする課題積層集積回路を作成するには、すでに形成した素子の上
に二酸化シリコンなどの層間絶縁膜を介してシリコン単
結晶層を積層し、これを素子に加工する必要がある。シ
リコン単結晶層の積層結晶成長技術はレーザアニール法
や電子線アニール法などが開発されている。両方とも多
結晶あるいは非結晶シリコンをレーザや電子線で局所的
に溶融させて再結晶化によりシリコン単結晶を得ている
。

このため上層のシリコン単結晶層の形成プロセスやゲー
ト絶縁膜の形成および不純物ドープの活性化などのプロ
セスで下層の配線及び素子は高温にさらされる。通常の
集積回路で用いられるアルミニウムなどの低融点金属記
　は、これらのプロセス温度で容易に反応したり溶融し
て断線などの問題を生じる。このため積層集積回路の金
属配線材料はこれらのプロセス温度で溶融せず反応しに
くい耐熱性の配線材料を用いる必要がある。この耐熱性
の配線材料としてはタングステン、チタン、モリブデン
やそれらのシリサイドなどが使えることがわかっている
。しかしながら、こうした金属は通常の集積回路で用い
られるアルミニウムによる配線に比べて電気抵抗が１桁
大きい。例えば０゜８μｍ厚のアルミニウムのシート抵
抗が約０．０５Ω／口であるのに対して０．３μｍ厚の
タングステンは約０、　５Ω／口である。電気抵抗は膜
厚を増やせば下がるがストレスや平坦化の面で問題があ
り余り厚くできない。

ところで配線に電気抵抗の大きな材料を使用すると電圧
降下に起因する回路動作の誤動作や速度低下などの悪影
響が生じる。特に並列性の高い回路動作をおこなう積層
集積回路の場合に、電源配線における電源電圧の低下が
問題になる。なぜならば、並列的な回路においては回路
の並列度に比例して同時に動作する素子数が増え回路全
体の消費電流、ＣＭＯ８型Ｏ８であれば消費電流の尖頭
値が増加するからである。このため並列性の高い積層集
積回路では電源配線抵抗による電源電圧の低下により動
作速度の低下、動作マージンの低下及び論理ゲートの誤
動作などが生じる。高抵抗配線の場合に、この問題を解
決するために電源配線を幅広くかつ他の配線に優先して
レイアウトすると、幅広い電源配線が素子を取り囲むよ
うになるため、レイアウトの面積は大きくなり、素子間
の信号配線のレイアウトの自由度が低下する。

本発明は、かかる点に鑑みてなされたもので、高抵抗の
配線材料で配線されて並列性の高い回路構成を有してい
ても、内部の回路要素に安定した電源電圧を供給し、か
つ配線の自由度を確保した配線構造をもった積層集積回
路を提供することを目的とする。

また、本発明は、積層集積回路における電源電圧低下に
基づく動作速度の低下、動作マージンの低下、論理ゲー
トの誤動作防止を目的とする。

課題を解決するための手段本発明は、積層された複数の集積回路層を有し、上記集
積回路層の各々は複数の回路要素を有し、上記回路要素
毎に独立して設けられた電源端子が層間貫通配線を介し
て最上層の集積回路層の電源配線に接続されていること
を特徴とする積層集積回路である。

作用最上層の集積回路層（最後に形成する層）の配線層は再
結晶化・などの調温処理を受けないので通常の集積回路
で用いられる電気抵抗の低いアルミニウムなどを用いる
ことができる。最下層から中間層にかけてのタングステ
ンなどの電気抵抗の高い材料で配線する集積回路層にお
いて、各層ごとに電源電圧の低下が問題にならない素子
数をまとめ、これを回路要素とし、各回路要素毎に電源
端子を設ける。これらの電源端子を層間貫通配線を介し
て最上層の集積回路層の電源配線に接続して全集積回路
層の電源を最上層の集積回路層の電源配線から供給する
ことにより、回路要素が同時に多数動作し、回路全体で
大きな消費電流が流れても、全体の消費電流は最上層の
低抵抗の電源配線を流れるために電源電圧の低下や変動
を小さく抑えることができる。

実施例本発明の実施例を図面に基づき説明する。第１図は、本
発明の第１の実施例に係る４層構造の積層集積回路の製
造工程を断面図によって示したものである。第１図（ａ
）において、１は第１層目のＳ＋半導体基板に形成した
能動層、２は複数のＭＯＳトランジスタ等の電子回路素
子からなる回路要素である。３は回路要素２内の素子間
を接続する素子間配線であり、上層形成時の９００°Ｃ
程度の高温にさらされるために、高融点金属例えば融点
が３４１１°Ｃのタングステンで形成されている。４は
回路要素２の電源配線に接続された電源端子であり、素
子間配線３と同じくタングステンで形成されている。能
動層１の素子間配線３及び電源端子４を形成後、第１図
（ｂ）に示すように、層間を絶縁分離する５１０２等の
厚さ０．５μｍ−０，７μｍ程度の層間絶縁膜Ｓを形成
する。第１図（Ｃ）は、層間絶縁膜５上に、多結晶また
はアモルファスシリコンを形成し、レーザ結晶化あるい
は電子ビーム結晶化法等のビーム結晶化法によって結晶
化して単結晶シリコン層を形成して、第２層目の厚さ０
．５μｍ程度の能動層６を形成した状態を示している。

第１図（ｄ）は、上下層間を接続する層間貫通配線を形
成する為の直径２μｍ１　　深さ３μｍ程度のスルーホ
ール７．８を能動層６および層間絶縁膜５に形成した状
態・を示す。この工程は、写真食刻法によってスルーホ
ールの位置を位置決めし、ドライエツチング法によって
エツチングする通常の半導体エツチングプロセスにて行
うことができる。

スルーホール７は、後に説明する第３層目に形成される
回路要素の素子と第１層目の回路要素２の素子間の接続
用であり、８は最上層から第１層目の回路要素２への電
源供給のためのスルーホールである。これらのスルーホ
ール７．８には第１図（ｅ）に示すようにタングステン
が埋め込まれて、層間貫通配線９が形成される。すなわ
ちこの層間貫通配線９は、スルーホール７．８の部分の
みに選択的にタングステンを成長させることによって埋
め込み形成できる。

この後、能動層６にＭＯＳ　）ランジスタ等の素子形成
を行い配線を形成した状態を第１図（ｆ）に示す。１０
は、第２層目の能動層６に形成された複数の素子からな
る回路要素であり、ここで通常のＭＯＳ　）ランジスタ
形成プロセスが行われ、９００°Ｃ程度の温度が用いら
れる。１１は回路要素１０内の素子間を接続する素子間
配線であり、１２は回路要素１０の電源配線に接続され
た電源端子である。

１３は、第３層目の回路要素の素子と第１層目の回路要
素２の素子間を接続するための中継端子であり、１４は
、最上層の電源配線から第１層目の回路要素２へ電源を
供給する為の電源中継端子である。尚、こららの素子間
配線１１、電源端子１２、中継端子１３、電源中継端子
１４は上層形成時の高温にさらされる為にタングステン
で形成されている。

この後、第１図（ｂ）−第１図（ｆ）までの工程を繰り
返すことにより、第３層目を形成することができる。第
１図（ｇ）は、第３層目形成後の状態を示している。１
５はビーム結晶化法によって形成された単結晶シリコン
等よりなる第３層目の能動層であり、能動層６と同じ方
法で形成される。１６は第３層目の回路要素、１７は第
１層目の回路要素２と第３層目の回路要素１６の素子間
を接続する接続端子、１８は第３層目の回路要素の電源
端子、１９は第３層目の回路要素１６の素子間配線、２
０は第２層目の回路要素１０へ電源を供給する為の電源
中継端子、２１は第１層目の回路要素２へ電源を供給す
る為の電源中継端子、２２は第２層目と第３層目を接続
する層間貫通配線であり、層間貫通配線９の場合と同じ
く、スルーホールへのタングステンの選択成長法によっ
て形成される。尚、接続端子１７、素子間配線１９、電
源端子１８、電源中継端子２０，２１は上層形成時の高
温にさらされる為にタングステンで形成されている。

さらに、第１図（ｂ）−第１図（ｆ）までの工程を同様
に繰り返すことにより、第４層目を形成することができ
る。第１図（ｈ）は、第４層目形成後の状態を示してい
る。５Ａ、５Ｂは８１０２等の層間絶縁膜、２３は第４
層目の能動層で単結晶シリコン等である。２４．２５は
アルミニウムで形成された電源配線であり、２６は同じ
くアルミニウムで形成された第４層目の素子間配線であ
る。

これらの電源配線２４．２５及び素子間配線２６はタン
グステンの選択成長法で形成された層間貫通配線２７に
よって第３層目に接続されている。

アルミニウムは前述したように、タングステン等に比べ
てシート抵抗が極めて小さく、下層の電源端子や配線を
集めて接続しても電源電圧の低下等は極めて少なく、回
路動作に不都合を与えない。

そして、これらアルミニウム配線２４．２５．２６は最
上層であり、これ以後高温のプロセスがないため、配線
切れ等が生じる恐れもなく、高い自由度のパターン形成
が可能となる。

第４図は回路要素２等の一例を示すもので、半導体基板
または層上）こポリシリコン、タングステン等からなる
配線が多く形成され、ＭＯＳトランジスタが８個形成さ
れ、１つの適当な回路ブロックが作られている。すなわ
ち、こうした回路要素は通常の例えばＭＯＳ　　ＬＳＩ
　　の一部の構造と同じであるが、下層、中間層に作ら
れる要素の配線はタングステン等の高融点材料が用いら
れる。

ところで回路要素の素子数は、回路要素内の素子間の電
源配線と電源端子の電気抵抗と電源用の層間貫通配線の
抵抗による電圧降下が回路動作に影響しない消費・電流
の大きさになるように設定されている。より詳しくいう
ならば、回路要素の動作を保証するのに必要な最低電圧
をＶ＋＋ｌｎ１　　最上層の電源配線の電源電圧をＶ　
ＤＤＮ　　回路要素内の素子間の電源配線抵抗（これは
１つの回路要素の占める面積が増えると増加する傾向が
ある）と電源端子の電気抵抗と電源用の層間貫通配線の
抵抗の合計をＲ４電源用の層間貫通配線を流れる消費電
流をＩ（これは回路要素内の素子数が増えると増加する
傾向にありその大きさは電源電圧に依存する）としてＶ−１，＜ＶＤＩＩ−Ｒ＊　Ｉ　（ＶＤＤ）なる関係が
成立するように回路要素の規模（面積と素子数）を決定
する。このため回路要素が各層に多数あり同時に動作し
た場合でも、回路要素全体のアンペアオーダーの大きな
消費電流は最上層の低抵抗のアルミニウム電源配線を流
れるので電源電圧の低下を効果的に抑えることができる
。

また、この電源配線構造では電源を上下方向に供給して
いるので、配線の自由度が高まりレイアウト面積を小さ
くできる。

このことを第３図を用いて説明する。第３図は、ある中
間層の回路要素における４つのトランジスタのレイアウ
ト図である。第３図（ａ）は層間貫通配線を使用した本
発明を用いた場合のレイアウト図、第３図（ｂ）は層間
貫通配線を使用しない場合（本発明を用いない場合）の
レイアウト図である。第３図（ａ）において３２はシリ
コン島であり単結晶化シリコン（例えば能動層６）で形
成されており周囲は二酸化シリコンで取り囲まれている
。トランジスタはシリコン島３２の上に形成される。こ
の回路要素は４素子で構成されている。

３１はトランジスタのゲート及び配線を形成するポリシ
リコン配線である。３５はタングステン配線である。３
３はコンタクトホールでありトランジスタのドレインお
よびソースとタングステン配線と接続をとっている。３
６．３８はタングステンの電源端子であり、３７．３９
の層間貫通配線を介して最上層の集積回路層の電源配線
に接続される。第３図（ｂ）において３３８．３３６は
電源配線であり同・−層内の回路要素と共通になってお
り回路要素を取り囲んでいる。第３図（ａ）のタングス
テン配線３５に対応する配線は３３５のタングステン配
線である。タングステン配線３３５は電源配線３３６の
ために３４２のポリシリコン配線にのりかえて３４３の
タングステン配線に接続されている。このため、外側に
大面積の電源配線３３６が配置されるとともに、余分な
コンタクトホール３４１とポリシリコン配線３４２が必
要になっている。このように本電源配線構造では電源配
線層のみで素子間配線が可能な領域か増え余分な配線層
やコンタクトホールが節約できる。

また、積層集積回路は二酸化シリコンなどの熱伝導率の
悪い絶縁膜を挟んで集積回路層が積層されている中間の
集積回路層より発生する熱の放熱効率が悪いという問題
がある。本発明の電源配線構造では、層間貫通配線とそ
れに接続した最上層の電源配線層が中間層で発生した熱
を外部に放散する放熱器の役割を果たし、回路要素の温
度上昇を抑えることができる。回路要素の温度上昇を抑
えることは信頼性を高め、高密度実装を可能にする点に
おいて重要である。

尚、最上層の電源配線の面積を広げ回路素子の表面全体
を覆うようにした時、放熱効率や電源電圧低下の抑制効
果が最も高まる。

次に、本発明の第２の実施例における積層集積回路の概
略断面図を第２図に示す。第２図は第１図と同様の４層
の積層数である。２２１．２２２．２２３はそれぞれ１
層目、２層目、３層目の回路要素であり、２２４が電源
端子である。電源端子２２４は回路素子の上面からみて
重なるように配置されている。２２５の層間貫通配線は
１層目、２層目、３層目の回路要素の電源端子２２４を
まとめて２２６の電源配線に接続している。このように
１本の層間貫通配線を層間にわたる複数の回路要素の電
源供給に用いることにより、層間貫通配線が有効に利用
できるレイアウト面積が削減され集積度が向上する。

発明の詳細な説明したように、積層された複数の集積回路層を有す
る積・層集積回路において、各集積回路層の回路要素毎
に独立して設けられた電源端子を各々層間貫通配線を介
して最上層の集積回路層の低抵抗の電源配線に接続する
ことにより、各層の回路要素に安定した電源電圧を供給
でき、高速で誤動作の少ない動作が可能となる。また配
線の自由度が向上することによりレイアウト密度が高ま
り、回路素子面積を縮小することが可能になる。

また各層の回路要素毎に設けられた電源端子の位置が回
路素子上面からみて重なるように回路要素を配置し、重
なった電源端子を層間貫通配線でまとめて最上層の電源
配線に接続することにより、さらにレイアウト密度が高
められる。また最上層の電源配線とそれに接続された層
間貫通配線が放熱器の働きをして回路素子の放熱特性を
改善することができ、信頼性の向上や実装密度の向上が
可能となる。

【図面の簡単な説明】

第１図は本発明の第１の実施例における積層集積回路形
成のための概略工程断面図、第２図は第２の実施例にお
ける積層集積回路の概略断面図、第３図はある中間層に
おける回路要素の層間貫通配線による配線の自由度の向
上を示すためのマスクレイアウト図、第４図はある中間
層における回路要素の一例を示すマスクレイアウト図で
ある。１．６．１５．２３．、、能動層、２．１０．１６、、
、、回路要素、３．１１．１９．　　、　、素子間配線
、４．１２、ユ８１０．電源端子、１３．１７、、、、
中継端子、１４．２０．２１．　　、　。電源中継端子、９．２２．２７．、、、層間貫通配線、
５．、、、層間絶縁膜。代理人の氏名　弁理士　粟野重孝　はか１名第図（ａ−）第図第図（θ乙ン

Claims

【特許請求の範囲】

（１）積層された複数の集積回路層を有し、上記集積回
路層の各々は複数の回路要素を有し、上記回路要素毎に
独立して設けられた電源端子が層間貫通配線を介して最
上層の集積回路層の電源配線に接続されていることを特
徴とする積層集積回路。
（２）最上層を除く複数の集積回路層の各回路要素毎に
設けられた電源端子が上下方向に重なるように配置され
、上記上下方向に重なるように配置された複数の電源端
子が層間貫通配線を介して最上層の集積回路層の電源配
線にまとめて接続されていることを特徴とする特許請求
の範囲第１項記載の積層集積回路。
（３）最上層の集積回路層での配線の材料としてアルミ
ニウムを用い、下層の集積回路層での配線材料、及び層
間貫通配線の材料としてタングステン等の高融点材料を
用いることを特徴とする特許請求の範囲第１項記載の積
層集積回路。
（４）半導体基板上に、層間絶縁膜を介して複数の半導
体集積回路層が形成され、前記集積回路層には各々複数
の回路要素が形成され、前記各回路要素にはそれぞれ電
源端子が設けられ、最上層の集積回路層を除いて前記各
回路要素の所定の電源端子上の層間絶縁膜および半導体
集回路層にはスルーホールが形成され、前記スルーホー
ルには層間貫通配線が形成され、前記層間貫通配線が、
前記所定の電源端子と前記最上層の集積回路層上に形成
された電源配線とを接続してなる積層集積回路。
（５）特許請求の範囲第４項において、最上層の電源配
線がアルミニウムよりなり、電源端子および貫通配線が
高融点材料よりなる積層集積回路。（Ｂ）特許請求の範囲第４項において、半導体集積回路
層が、非単結晶半導体をアニールして結晶化した半導体
層である積層集積回路。