TW202329395A - 具有電介質閘極壁及電介質閘極插塞之積體電路結構 - Google Patents

具有電介質閘極壁及電介質閘極插塞之積體電路結構 Download PDF

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穆罕默德 哈桑
塔何 甘尼
阿南德 穆爾蒂
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Abstract

描述具有電介質閘極壁和電介質閘極插塞之積體電路結構、以及製造具有電介質閘極壁和電介質閘極插塞之積體電路結構的方法。例如，一種積體電路結構包括一子鰭片，其具有突出在一淺溝槽隔離(STI)結構上方之一部分。複數水平堆疊奈米線係在該子鰭片之上。一閘極電介質材料層係在該子鰭片之該突出部分之上、在該STI結構之上、且圍繞該等水平堆疊奈米線。一導電閘極層係在該閘極電介質材料層之上。一導電閘極填充材料係在該導電閘極層之上。一電介質閘極壁被橫向地隔離自該子鰭片及該等複數水平堆疊奈米線，該電介質閘極壁在該STI結構上。一電介質閘極插塞係在該電介質閘極壁上。

Description

具有電介質閘極壁及電介質閘極插塞之積體電路結構
本揭露之實施例係在積體電路結構和處理(及特別地，具有電介質閘極壁及電介質閘極插塞之積體電路結構)、以及製造具有電介質閘極壁及電介質閘極插塞之積體電路結構的方法之領域中。
於過去數十年，積體電路中之特徵的定標(scaling)已是不斷成長的半導體工業背後之驅動力。擴縮至越來越小的特徵致能了半導體晶片之有限表面上的功能性單元之增加的密度。例如，縮小電晶體尺寸容許在晶片上結合增加數目的記憶體或邏輯裝置，導致增加容量之產品的製造。然而，對於越來越多的容量之慾望並不是沒有問題的。將各裝置之性能最佳化的需求變得越來越重要。
於積體電路裝置之製造中，諸如三閘極電晶體之多閘極電晶體已隨著裝置尺寸持續縮小而變得更普遍。於傳統製程中，三閘極電晶體通常被製造於大塊矽基材或矽絕緣體基材上。於某些例子中，大塊矽基材係由於其較低的成本以及因為其致能較不複雜的三閘極製程而為較佳的。於另一態樣中，隨著微電子裝置尺寸縮小低於10奈米(nm)節點而仍維持移動率增進及短通道控制在裝置製造中提供了挑戰。用以製造裝置之奈米線係提供了增進的短通道控制。
然而，多閘極和奈米線電晶體之縮小不是無後果的。隨著微電子電路之這些基本建立區塊的尺寸減小且隨著既定區域中所製造之基本建立區塊的總數增加，對於用以圖案化這些建立區塊之微影製程的約束變得很困擾。特別地，在半導體堆疊中所圖案化之特徵的最小尺寸(關鍵尺寸)與此等特徵間的間隔之間可能會有所權衡。
及
描述具有電介質閘極壁和電介質閘極插塞之積體電路結構、以及製造具有電介質閘極壁和電介質閘極插塞之積體電路結構的方法。於下列描述中，提出多項特定細節，諸如特定集成及材料狀態，以提供本揭露之實施例的透徹瞭解。熟悉此項技術人士將清楚本揭露之實施例可被實行而無這些特定細節。於其他例子中，眾所周知的特徵(諸如積體電路設計佈局)未被詳細地描述，以免非必要地混淆本揭露之實施例。再者，應理解其圖形中所示之各個實施例為說明性表示且不一定依比例描繪。
某些術語亦可被用於以下描述中以僅供參考之目的，而因此不意欲為限制性的。例如，諸如「較高」、「較低」、「上方」、及「下方」係指稱該參考所應用之圖形中的方向。諸如「前」、「後」、「後方」、及「側面」等術語係描述參考之恆定(但任意)框內的組件之部分的定向及/或位置，其係藉由參考描述討論中組件之文字及相關圖形而變得清楚明白。此術語可包括以上所明確地提及之字語、其衍生詞、及類似含義的字語。
文中所述之實施例可針對前段製程(FEOL)半導體處理及結構。FEOL是積體電路(IC)製造之第一部分，其中個別裝置(例如，電晶體、電容、電阻，等等)被圖案化於半導體基材或層中。FEOL通常涵蓋直到(但不包括)金屬互連層之沈積的所有步驟。接續於最後FEOL操作後，其結果通常為具有隔離電晶體(例如，無任何佈線)之晶圓。
文中所述之實施例可針對後段製程(BEOL)半導體處理及結構。BEOL為IC製造之第二部分，其中個別裝置(例如，電晶體、電容、電阻，等等)係與晶圓上之佈線(例如，金屬化層或多層)互連。BEOL包括接點、絕緣層(電介質)、金屬階、及用於晶片至封裝連接之接合部位。於製造階段之BEOL部分中，接點(墊)、互連、佈線、通孔及電介質結構被形成。針對現代IC製程，於BEOL中可加入多於10個金屬層。
以下所述之實施例可應用於FEOL處理及結構、BEOL處理及結構、或FEOL和BEOL處理及結構兩者。特別地，雖然範例處理方案可使用一種FEOL處理情境來闡述，但此類方式亦可應用於BEOL處理。同樣地，雖然範例處理方案可使用一種BEOL處理情境來闡述，但此類方式亦可應用於FEOL處理。
文中所述之一或更多實施例係針對具有在奈米線裝置之閘極端蓋壁上所製造的電介質閘極插塞之積體電路結構。文中所述之一或更多實施例係針對具有在閘極中之自對準閘極端至端壁的閘極全環裝置。應理解：除非另有指示，否則在文中針對奈米線之指稱可指示奈米線或奈米帶。
為提供背景，為了減少在未來或經縮小科技節點中之單元高度，閘極端蓋及閘極切割大小兩者均需縮小。此外，閘極關鍵尺寸(CD)減少可造成對製造閘極端至端插塞之挑戰。閘極插塞製程可需要高的高寬比蝕刻且可隨著閘極CD及插塞CD減小而變得更有挑戰性。
依據本揭露之一或更多實施例，為了處理上述問題，描述一種用以僅在閘極內部產生自對準電介質壁之方法。壁之高度可如鰭片般高。閘極插塞蝕刻座落在此壁上。結果，插塞蝕刻需求可變得較不嚴謹。電介質壁留存在最終裝置中且可作用為閘極插塞之下部分。因為該壁被對準至兩個裝置之中間，所以其不依賴微影對準且提供對稱端蓋給兩側上之裝置。
用於實施文中所述之方式的優點可包括減少針對閘極插塞蝕刻之高寬比需求。此一自對準製程不依賴微影對準。方式提供對稱閘極端蓋給裝置。線TEM之末端可在與各鰭片/佈線之堆疊的固定距離處顯露電介質壁。高k層可在兩側上包覆該壁。經圖案化閘極插塞座落在自對準壁上。
當作第一範例結構，圖1A繪示一種具有奈米線、電介質閘極壁及電介質閘極插塞之積體電路結構的橫斷面視圖，依據本揭露之實施例。
參考圖1A，積體電路結構100A包括子鰭片102A，其各具有突出在淺溝槽隔離(STI)結構104A上方之部分。相應複數水平堆疊奈米線106A係在子鰭片102A的各者之上。電介質閘極壁(亦稱為閘極端蓋結構)103A(諸如自對準閘極端蓋結構)係在STI結構104A上且係橫向地隔離自子鰭片102A及相應複數水平堆疊奈米線106A之各者。閘極堆疊108A(例如，其可包括電介質材料層及導電閘極層，諸如高k閘極電介質層及工作函數金屬層)係在各子鰭片102A的突出部分之上，在STI結構104A之上，沿著電介質閘極壁103A之側，且圍繞水平堆疊奈米線106A。應理解：子鰭片102A及水平堆疊奈米線106A之經氧化部分可介於子鰭片102A的突出部分與閘極堆疊108A之間、及介於水平堆疊奈米線106A與閘極堆疊108A之間(例如，如被描繪為在水平堆疊奈米線106A上之107A)，且可與閘極電介質材料層被包括在一起以形成閘極電介質結構。導電閘極填充材料110A係在閘極堆疊108A之上，且可係直接地在閘極堆疊108A上，如所描繪。電介質閘極蓋112A係在導電閘極填充材料110A上。電介質閘極插塞114A係在電介質閘極壁103A上。在一實施例中，電介質閘極插塞114A係與電介質閘極壁103A垂直地對準，如所描繪。在一實施例中，電介質閘極蓋112A被形成在閘極插塞114A被形成之後且在使閘極材料凹陷之後，而(如此一來)閘極堆疊108A係沿著電介質閘極插塞114A之下側但非沿著電介質閘極插塞114A之上側，如所描繪。
當作第二範例結構，圖1B繪示另一具有奈米線、電介質閘極壁及電介質閘極插塞之積體電路結構的橫斷面視圖，依據本揭露之另一實施例。
參考圖1B，積體電路結構100B包括子鰭片102B，其各具有突出在淺溝槽隔離(STI)結構104B上方之部分。相應複數水平堆疊奈米線106B係在子鰭片102B的各者之上。電介質閘極壁(亦稱為閘極端蓋結構)103B(諸如自對準閘極端蓋結構)係在STI結構104B上且係橫向地隔離自子鰭片102B及相應複數水平堆疊奈米線106B之各者。閘極堆疊108B(例如，其可包括電介質材料層及導電閘極層，諸如高k閘極電介質層及工作函數金屬層)係在各子鰭片102B的突出部分之上，在STI結構104B之上，沿著電介質閘極壁103B之側，且圍繞水平堆疊奈米線106B。應理解：子鰭片102B及水平堆疊奈米線106B之經氧化部分可介於子鰭片102B的突出部分與閘極堆疊108B之間、及介於水平堆疊奈米線106B與閘極堆疊108B之間(例如，如被描繪為在水平堆疊奈米線106B上之107B)，且可與閘極電介質材料層被包括在一起以形成閘極電介質結構。導電閘極填充材料110B係在閘極堆疊108B之上，且可係直接地在閘極堆疊108B上，如所描繪。電介質閘極蓋112B係在導電閘極填充材料110B上。電介質閘極插塞114B係在電介質閘極壁103B上。在一實施例中，電介質閘極插塞114B係垂直地失準(橫向地偏移)自電介質閘極壁103B，如所描繪。在一實施例中，電介質閘極蓋112B被形成在閘極插塞114B被形成之後且在使閘極材料凹陷之後，而(如此一來)閘極堆疊108B係沿著電介質閘極插塞114B之下側但非沿著電介質閘極插塞114B之上側，如所描繪。
當作圖1A及1B之結構的範例正交橫斷面視圖，圖2繪示一種具有電介質閘極壁及電介質閘極插塞之積體電路結構的橫斷面視圖，依據本揭露之實施例。圖1A及1B可代表沿著閘極所切割之鰭片的橫斷面，而圖2可代表沿著閘極插塞所切割之閘極。
參考圖2，積體電路結構200包括淺溝槽隔離(STI)結構204。電介質閘極壁(亦稱為閘極端蓋結構)203(諸如自對準閘極端蓋結構)係在STI結構204上。電介質閘極插塞214係在電介質閘極壁203上。一對電介質閘極間隔物220係沿著電介質閘極壁203及電介質閘極插塞214之側。導電溝槽接點222係鄰接該對電介質閘極間隔物220之外壁。在一實施例中，電介質閘極壁203被侷限在該對電介質閘極間隔物220之間，如所描繪。在一實施例中，電介質閘極插塞214亦被侷限在該對電介質閘極間隔物220之間，如所描繪。在一實施例中，電介質閘極插塞214係與電介質閘極壁203垂直地對準，諸如與圖1A相關聯所述者。在另一實施例中，電介質閘極插塞214係垂直地偏移自電介質閘極壁203，諸如與圖1B相關聯所述者。
當作範例處理方案，圖3A-3F繪示表示在一種製造一具有奈米線、電介質閘極壁及電介質閘極插塞之積體電路結構的方法中之各個操作的橫斷面視圖，依據本揭露之實施例。
參考圖3A，開始結構300包括子鰭片302，其各具有突出在淺溝槽隔離(STI)結構304上方之部分。相應複數水平堆疊奈米線306(諸如矽奈米線)係在子鰭片302的各者之上。犧牲層307(諸如矽鍺犧牲層)係介於水平堆疊奈米線306的垂直相鄰者之間。亦描繪閘極間隔物320，其應被理解為相對於所描繪之其他特徵而凹陷入頁面中。亦應理解：第二閘極間隔物將相對於所描繪之其他特徵而離開頁面。結構300可被形成在閘極取代操作期間，其中犧牲閘極材料已被移除以暴露圖3A中所描繪之結構。
參考圖3B，選擇性材料生長(諸如矽鍺之生長)被履行以提供圍繞水平堆疊奈米線306及犧牲層307之犧牲結構310。
參考圖3C，電介質材料303(諸如氮化矽)被形成在圖3B的結構之上，介於電介質間隔物320之間。
參考圖3D，電介質材料303被凹陷以形成電介質閘極壁303A。該凹陷再暴露電介質間隔物320之上部分。
參考圖3E，犧牲結構310及犧牲層307被移除以留下水平堆疊奈米線306。水平堆疊奈米線306可繼續由電介質間隔物320所支撐。
參考圖3F，包括電介質材料層308A及導電閘極層308B(諸如高k閘極電介質層及工作函數金屬層)之閘極堆疊被形成在各子鰭片302的突出部分之上，在STI結構304之上，沿著電介質閘極壁303A之側，且圍繞水平堆疊奈米線306。應理解：雖未描繪，子鰭片302及水平堆疊奈米線306之經氧化部分可介於子鰭片302的突出部分與閘極堆疊之間、及介於水平堆疊奈米線306與閘極堆疊之間，且可與閘極電介質材料層被包括在一起以形成閘極電介質結構。應理解：雖未描繪，電介質材料層308A可進一步沿著電介質閘極壁303A之側。
圖3F之結構的進一步處理可包括諸如與圖1A、1B及2相關聯所描述之結構的形成。例如，導電閘極填充材料可被形成在閘極堆疊308A/308B之上，且可被直接地形成在閘極堆疊上。電介質閘極蓋可被形成在導電閘極填充材料上。電介質閘極插塞可被形成在電介質閘極壁303A上。在一實施例中，電介質閘極蓋被形成在閘極插塞被形成之後且在凹陷閘極材料之後。
在另一態樣中，文中所述之一或更多實施例係針對具有用於閘極端至端隔離之切割工作函數金屬的積體電路結構。文中所述之一或更多實施例係針對具有用於閘極端至端隔離之切割工作函數金屬的閘極全環裝置。
當作比較範例，圖4繪示一種具有奈米線及預金屬閘極電介質插塞之積體電路結構的橫斷面視圖，依據本揭露之實施例。圖5繪示一種具有奈米線及切割金屬閘極電介質插塞之積體電路結構的橫斷面視圖，依據本揭露之實施例。
參考圖4，積體電路結構400包括子鰭片402，其具有突出在淺溝槽隔離(STI)結構404上方之部分。複數水平堆疊奈米線405係在子鰭片402之上。電介質閘極壁(亦稱為閘極端蓋結構)403(諸如自對準閘極端蓋結構)係在STI結構404上且係橫向地隔離自子鰭片402及複數水平堆疊奈米線405。閘極電介質材料層406(諸如高k閘極電介質層)係在子鰭片402的突出部分之上，在STI結構404之上，沿著電介質閘極壁403之側，且圍繞水平堆疊奈米線405。應理解：雖未描繪，子鰭片402及水平堆疊奈米線405之經氧化部分可介於子鰭片402的突出部分與閘極電介質材料層406之間、及介於水平堆疊奈米線405與閘極電介質材料層406之間，且可與閘極電介質材料層406被包括在一起以形成閘極電介質結構。導電閘極層408(諸如工作函數金屬層)係在閘極電介質材料層406之上，且可係直接地在閘極電介質材料層406上，如所描繪。導電閘極填充材料410係在導電閘極層408之上，且可係直接地在導電閘極層408上，如所描繪。電介質閘極蓋412係在導電閘極填充材料410上。電介質閘極插塞414係在電介質閘極壁403上。閘極電介質材料層406及導電閘極層408係沿著電介質閘極插塞414之側。
與圖4相比，參考圖5，積體電路結構450包括子鰭片452，其具有突出在淺溝槽隔離(STI)結構454上方之部分。複數水平堆疊奈米線455係在子鰭片452之上。電介質閘極壁(亦稱為閘極端蓋結構)453(諸如自對準閘極端蓋結構)係在(但不通過)STI結構454上且係橫向地隔離自子鰭片452及複數水平堆疊奈米線455。閘極電介質材料層456(諸如高k閘極電介質層)係在子鰭片452的突出部分之上，在STI結構454之上，沿著電介質閘極壁453之側，且圍繞水平堆疊奈米線455。應理解：雖未描繪，子鰭片452之經氧化部分可介於子鰭片452的突出部分與閘極電介質材料層456之間、及介於水平堆疊奈米線455與閘極電介質材料層456之間，且可與閘極電介質材料層456被包括在一起以形成閘極電介質結構。導電閘極層458(諸如工作函數金屬層)係在閘極電介質材料層456之上，且可係直接地在閘極電介質材料層456上，如所描繪。導電閘極填充材料460係在閘導電極層458之上，且可係直接地在導電閘極層458上，如所描繪。電介質閘極蓋462係在導電閘極填充材料460上。電介質閘極插塞464係在電介質閘極壁453上。然而，閘極電介質材料層456及導電閘極層458並非沿著電介質閘極插塞464之側。取而代之，導電閘極填充材料460係與電介質閘極插塞464之側接觸。
再次參考圖5，在一實施例中，電介質閘極插塞464被形成在形成閘極電介質材料層456、導電閘極層458、及導電閘極填充材料460之後。因此，閘極電介質材料層456及導電閘極層458並非沿著電介質閘極插塞464之側而形成。在一實施例中，電介質閘極插塞464具有與電介質閘極蓋462之最上表面共面的最上表面，如所繪示者。在另一實施例中，未描繪，電介質閘極蓋462未被包括，且電介質閘極插塞464具有與導電閘極填充材料460之最上表面共面的最上表面，例如，沿著平面480。
圖6A-6C繪示比較積體電路結構之平面視圖，依據本揭露之實施例。圖6A代表「插塞優先」方式。圖6B代表選擇性金屬閘極切割方式。圖6C代表非選擇性金屬閘極切割方式。
參考圖6A，積體電路結構600包括介於電介質間隔物617與導電源極或汲極接點618之間的電介質閘極插塞614。圖6A之平面視圖可係相應於圖1A、1B、2、或4之結構的平面視圖。
參考圖6B，積體電路結構650包括介於電介質間隔物667與導電源極或汲極接點668之間的電介質閘極插塞664。圖6B之平面視圖可係相應於圖1A、1B、2、或5之結構的平面視圖。
與圖6A及6B相比，參考圖6C，積體電路結構670包括介於導電源極或汲極接點688之間的單一電介質閘極插塞684。虛線盒690顯示其中相應的離散閘極插塞(諸如閘極插塞664)將在圖6B之情況下被對準。虛線盒692顯示其中未凹陷源極或汲極接點668將在圖6B之情況下被對準。介於虛線盒690與虛線盒692之間的區顯示其中電介質間隔物667將在圖6B之情況下存在。
應理解：文中所述之實施例亦可包括其他實施方式，諸如具有各個寬度、厚度及/或材料(包括，但不限定於，Si及SiGe)之奈米線及/或奈米帶。例如，III-V族材料可被使用。
應理解：在特定實施例中，奈米線或奈米帶(或犧牲中介層)可由矽所組成。如遍及全文所使用，矽層可用以描述由極大量(假如非全部)的矽所組成之矽材料。然而，應理解：實際上，100%純Si可能難以形成，而因此，可能包括微量百分比的碳、鍺或錫。此等雜質可被包括為在Si的沈積期間之無法避免的雜質或成分或者可在後沈積處理期間之擴散時「污染」Si。如此一來，針對一矽層的文中所述之實施例可包括一含有相對少量(例如)「雜質」位準、非Si原子或物種(諸如Ge、C或Sn)之矽層。應理解：如文中所述之一矽層可為未摻雜的或可為以摻雜物原子(諸如硼、磷或砷)摻雜的。
應理解：在特定實施例中，奈米線或奈米帶(或犧牲中介層)可由矽鍺所組成。如遍及全文所使用，一矽鍺層可被用以描述由矽和鍺兩者之實質部分(諸如兩者之至少5%)所組成的矽鍺材料。於一些實施例中，鍺之量大於矽之量。在特定實施例中，一矽鍺層包括約60%鍺及約40%矽(Si 40Ge 60)。於其他實施例中，矽之量大於鍺之量。在特定實施例中，一矽鍺層包括約30%鍺及約70%矽(Si 70Ge 30)。應理解：實際上，100%純矽鍺(一般稱為SiGe)可能難以形成，而因此，可能包括微量百分比的碳或錫。此等雜質可被包括為在SiGe的沈積期間之無法避免的雜質或成分或者可在後沈積處理期間之擴散時「污染」SiGe。如此一來，針對一矽鍺層的文中所述之實施例可包括一含有相對少量(例如)「雜質」位準、非Ge及非Si原子或物種(諸如碳或錫)之矽鍺層。應理解：如文中所述之一矽鍺層可為未摻雜的或可為以摻雜物原子(諸如硼、磷或砷)摻雜的。
以下係描述各種裝置及處理方案，其可被用以製造一種可與電介質閘極壁及電介質閘極插塞集成之裝置。應理解：範例實施例不一定需要所描述之所有特徵，或可包括比所述者更多的特徵。例如，奈米線釋放處理可透過一取代閘溝槽來履行。此等釋放製程之範例係描述於下。此外，於又另一態樣中，後端(BE)互連擴縮可由於圖案化複雜度而導致較低的性能及較高的製造成本。文中所述之實施例可被實施以致能針對奈米線電晶體之前側及背側互連整合。文中所述之實施例可提供一種用以達成相對較寬互連節距的方法。結果可為增進的產品性能及較低的圖案化成本。實施例可被實施以致能具有低功率及高性能之經擴縮奈米線或奈米帶電晶體的強韌功能性。
文中所述之一或更多實施例係針對使用部分源極或汲極(SD)和非對稱溝槽接點(TCN)深度之奈米線或奈米帶電晶體的雙外延(EPI)連接。於一實施例中，一種積體電路結構係藉由形成奈米線/奈米帶電晶體之源極-汲極開口(其被部分地填入以SD磊晶)來製造。該開口之剩餘部分被填充以導電材料。在源極或汲極側之一者上的深溝槽形成致能直接接觸至背側互連位準。
當作用於製造閘極全環積體電路結構之閘極全環裝置的範例製程流，圖7A-7J繪示一種製造閘極全環積體電路結構之方法中的各種操作之橫斷面視圖，依據本揭露之實施例。
參考圖7A，一種製造一積體電路結構之方法，其包括形成一開始堆疊，其包括在一鰭片702(諸如矽鰭片)之上的交替犧牲層704及奈米線706。奈米線706可被稱為奈米線之垂直配置。保護蓋708可被形成在交替犧牲層704及奈米線706之上，如所繪示者。鬆弛緩衝層752及缺陷修改層750可被形成在交替犧牲層704及奈米線706底下，如亦繪示者。
參考圖7B，閘極堆疊710被形成在水平奈米線706之垂直配置上方。水平奈米線706之垂直配置的部分接著係藉由移除犧牲層704之部分來釋放以提供已凹陷犧牲層704’及空腔712，如圖7C中所繪示。
應理解：圖7C之結構可被製造至完成而無須首先履行如以下所述之深蝕刻及非對稱接點處理。在任一情況下(例如，具有或沒有非對稱接點處理)，於一實施例中，製造程序涉及使用一種製程方案，其提供具有外延小塊(其可為垂直離散的源極或汲極結構)之閘極全環積體電路結構。
參考圖7D，上閘極間隔物714被形成在閘極結構710之側壁處。空腔間隔物716被形成在上閘極間隔物714底下之空腔712中。深溝槽接點蝕刻被接著選擇性地履行以形成溝槽718並形成已凹陷奈米線706’。經圖案化鬆弛緩衝層752’及經圖案化缺陷修改層750’亦可存在，如所描繪。
犧牲材料720被接著形成在溝槽718中，如圖7E中所描繪。在其他製程方案中，可使用一已隔離溝槽底部及矽溝槽底部。
參考圖7F，第一外延源極或汲極結構(例如，左手邊特徵722)被形成在水平奈米線706’之垂直配置的第一末端處。第二外延源極或汲極結構(例如，右手邊特徵722)被形成在水平奈米線706’之垂直配置的第二末端處。於一實施例中，如所繪示，外延源極或汲極結構722係垂直離散的源極或汲極結構且可被稱為外延小塊。
層間電介質(ILD)材料724被接著形成在閘極電極710之側面處且鄰接源極或汲極結構722，如圖7G中所描繪。參考圖7H，取代閘極製程被用以形成永久閘極電介質728及永久閘極電極726。ILD材料724被接著移除，如圖7I中所描繪。犧牲材料720被接著移除自源極汲極位置(例如，右手邊)之一者以形成溝槽732，但未被移除自源極汲極之另一者以形成溝槽730。
參考圖7J，第一導電接點結構734被形成耦合至第一外延源極或汲極結構(例如，左手邊特徵722)。第二導電接點結構736被形成耦合至第二外延源極或汲極結構(例如，右手邊特徵722)。第二導電接點結構736係沿著鰭片702被形成為比第一導電接點結構734更深。於一實施例中，雖然未描繪在圖7J中，該方法進一步包括形成第二導電接點結構736之已暴露表面在鰭片702之底部處。導電接點可包括接觸電阻減少層及主要接觸電極層，其中範例可包括針對前者之Ti、Ni、Co(及針對後者之W、Ru、Co)。
於一實施例中，第二導電接點結構736係沿著鰭片702為比第一導電接點結構734更深，如所繪示者。於一此類實施例中，第一導電接點結構734並非沿著鰭片702，如所繪示者。於另一此類實施例中，未繪示，第一導電接點結構734係部分地沿著鰭片702。
於一實施例中，第二導電接點結構736係沿著鰭片702之整體。於一實施例中，雖然未繪示，在鰭片702之底部係藉由背側基材移除製程而被暴露的情況下，第二導電接點結構736具有已暴露表面在鰭片702之底部處。
在一實施例中，圖7J之結構(或圖7A-7J之相關結構)可使用電介質閘極壁及電介質閘極插塞方式來形成，諸如與圖1A、1B、2、3A-3F、4、5、6A或6B相關聯所描述者。
於另一態樣中，為了致能針對一對非對稱源極和汲極接點結構之兩導電接點結構的存取，文中所述之積體電路結構可使用前側結構製造方法之背側顯露來製造。在一些範例實施例中，電晶體或其他裝置結構之背側的顯露需要晶圓級背側處理。相反於傳統上TSV類型的科技，如文中所述之電晶體的背側之顯露可被履行以裝置單元之密度，且甚至在裝置之子區內。再者，電晶體之此類顯露可被履行以移除施體基材之實質上全部，其中一裝置層在前側裝置處理期間被配置在該施體基材上。如此一來，微米深的TSV變為不需要的，因為在電晶體之背側的顯露後之裝置單元中的半導體之厚度潛在地僅數十或數百奈米。
文中所述之顯露技術可致能從「由下而上」裝置製造至「由中心而外」製造的典範轉移，其中「中心」係於前側製造中所利用的任何層，從背側顯露，並於背側製造中再次利用。裝置結構之前側及已顯露背側兩者的處理可對付與當主要仰賴前側處理時製造3D IC相關的許多挑戰。
電晶體方法之背側的顯露可被利用(例如)以移除施體-主體基材組合之載體層及中介層的至少一部分。製程流開始以施體-主體基材組合之輸入。施體-主體基材中之載體層的厚度被拋光(例如，CMP)及/或蝕刻以一濕式或乾式(例如，電漿)蝕刻製程。可利用已知為適於載體層之組成的任何研磨、拋光、及/或濕式/乾式蝕刻製程。例如，當載體層為IV族半導體(例如，矽)時，可採用已知為適於薄化半導體的一種CMP漿。類似地，亦可利用已知為適於薄化IV族半導體的任何濕式蝕刻劑或電漿蝕刻製程。
於一些實施例中，在上述操作之前沿著一實質上平行於中介層的斷裂平面分裂該載體層。該分裂或斷裂製程可被利用以移除該載體層之一實質部分而成為一大塊，其減少欲移除該載體層所需的拋光或蝕刻時間。例如，當載體層之厚度為400-900μm時，可藉由實行已知用來提升晶圓級斷裂的任何敷層植入以分裂掉100-700μm。於一些範例實施例中，輕元素(例如，H、He、或Li)被植入至該載體層(其中希望有斷裂平面)內之均勻目標深度。接續於此一分裂製程，在施體-主體基材組合中所剩餘的載體層之厚度可接著被拋光或蝕刻至完全移除。替代地，當該載體層未斷裂時，可利用研磨、拋光及/或蝕刻操作以移除該載體層之更大厚度。
接下來，一中介層之暴露被檢測。檢測係用以識別施體基材之背側表面何時已前進至幾乎該裝置層的時點。可實行已知為適於檢測用於該載體層與該中介層的材料之間的變遷之端點檢測技術。於一些實施例中，一或更多端點準則係基於在拋光或蝕刻履行期間檢測施體基材之背側表面的光吸收或發射之改變。於一些其他實施例中，端點準則係與在施體基材背側表面之拋光或蝕刻期間的副產品之光吸收或發射的改變相關。例如，與載體層蝕刻副產品相關的吸收或發射波長可隨載體層及中介層之不同組成而改變。於其他實施例中，端點準則係與拋光或蝕刻施體基材之背側表面的副產品中之物種質量的改變相關。例如，處理之副產品可透過四極質量分析器來取樣，而物種質量的改變可相關於載體層及中介層的不同組成。於另一範例實施例中，端點準則係與介於施體基材的背側表面與接觸施體基材的背側表面的拋光表面之間的摩擦力改變相關。
當移除製程針對載體層相對於中介層是有選擇性的時，中介層之檢測可被提升，因為載體移除製程中之非均勻性可藉由介於載體層與中介層之間的蝕刻率差量來減輕。假如研磨、拋光及/或蝕刻操作以足夠低的速率(移除該載體層的速率)移除該中介層，則甚至可跳過檢測。假如未利用端點準則，則預定的固定歷時之研磨、拋光及/或蝕刻操作可能在中介層材料上停止(假如該中介層之厚度針對蝕刻之選擇性而言是足夠的話)。於某些範例中，載體蝕刻率：中介層蝕刻率係3:1-10:1，或更大。
在暴露該中介層時，該中介層之至少一部分可被移除。例如，該中介層之一或更多組成層可被移除。該中介層之厚度可藉由(例如)拋光而被均勻地移除。替代地，可利用遮蔽或敷層蝕刻製程來移除該中介層之厚度。該製程可利用如用以薄化載體的相同拋光或蝕刻製程，或可為具有不同製程參數的不同製程。例如，當該中介層提供用於載體移除製程之蝕刻停止時，則後者操作可利用一種比裝置層之移除更有利於中介層之移除的不同拋光或蝕刻製程。當欲移除少於數百奈米的中介層厚度時，移除製程可為：相對緩慢的、針對跨晶圓均勻度被最佳化的、以及比用於載體層之移除被更精確地控制的。所採用的CMP製程可(例如)採用一種漿，其提供介於半導體(例如，矽)與圍繞裝置層且嵌入中介層內的電介質材料(例如，SiO)之間的極高選擇性(例如，100:1-300:1，或更大)，例如，當作介於相鄰裝置區之間的電隔離。
針對其中裝置層透過中介層之完整移除而顯露的實施例中，背側處理可在裝置層之已暴露背側或其中的特定裝置區上開始。於一些實施例中，該背側裝置層處理包括一進一步拋光或濕式/乾式蝕刻通過其配置在該中介層與先前在該裝置層中所製造的裝置區(諸如源極或汲極區)之間的該裝置層之厚度。
於其中載體層、中介層、或裝置層背側係以濕式及/或電漿蝕刻而被凹陷的一些實施例中，此一蝕刻可為圖案化蝕刻或材料選擇性蝕刻，其將顯著非平坦性或地形加入裝置層背側表面中。如以下進一步描述，該圖案化可在一裝置單元內(亦即，「單元內」圖案化)或可橫跨裝置單元(亦即，「單元間」圖案化)。於一些圖案化蝕刻實施例中，中介層之至少部分厚度被利用為用於背側裝置層圖案化之硬遮罩。因此，遮蔽蝕刻製程可開啟相應遮蔽裝置層蝕刻。
上述處理方案可導致施體-主體基材組合，其包括IC裝置，該等IC裝置使中介層之背側、裝置層之背側、及/或裝置層內之一或更多半導體區的背側、及/或前側金屬化顯露。這些顯露區之任一者的額外背側處理可接著在下游處理期間被履行。
應理解：從上述範例處理方案所得之結構可被用於後續處理操作之相同或類似形式，以完成裝置製造(諸如PMOS及NMOS裝置製造)。當作已完成裝置之範例，圖8繪示如沿著閘極線所取之一非平面積體電路結構的橫斷面視圖，依據本揭露之實施例。
參考圖8，半導體結構或裝置800包括在溝槽隔離區806內之非平面主動區(例如，包括突出鰭片部分804及子鰭片區805之鰭片結構)。於一實施例中，取代固體鰭片，非平面主動區被分離成在子鰭片區805之上的奈米線(諸如奈米線804A及804B)，如由虛線所表示。於任一情況下，為了便於描述非平面積體電路結構800，非平面主動區804在下文被稱為突出鰭片部分。於一實施例中，子鰭片區805亦包括鬆弛緩衝層842及缺陷修改層840，如所描繪。
閘極線808被配置於非平面主動區之突出部分804(包括，假如合適的話，圍繞奈米線804A及804B)上方，以及於溝槽隔離區806之一部分上方。如圖所示，閘極線808包括閘極電極850及閘極電介質層852。於一實施例中，閘極線808亦可包括電介質層蓋層854。閘極接點814、及上方閘極接點通孔816亦從此透視圖看出，連同上方金屬互連860，其均被配置於層間電介質堆疊或層870中。亦從圖8之透視圖看出，閘極接點814(於一實施例中)被配置於溝槽隔離區806之上，但不是於非平面主動區之上。於另一實施例中，閘極接點814是在非平面主動區上方。
於一實施例中，半導體結構或裝置800為非平面裝置，諸如(但不限定於)fin-FET裝置、三閘極裝置、奈米帶裝置、或奈米線裝置。於此一實施例中，相應的半導體通道區係由三維主體所組成或者被形成為三維主體。於一此類實施例中，閘極線808之閘極電極堆疊係圍繞三維主體之至少頂部表面及一對側壁。
如亦於圖8中所示，於一實施例中，介面880存在於突出鰭片部分804與子鰭片區805之間。介面880可為介於已摻雜子鰭片區805與稍微或未摻雜上鰭片部分804之間的變遷區。於一此類實施例中，各鰭片約為10奈米寬或更少，而子鰭片摻雜物被選擇性地供應自相鄰的固態摻雜層，在子鰭片位置上。於特定的此類實施例中，各鰭片係少於10奈米寬。
雖然未繪示在圖8中，應理解：突出鰭片部分804的(或與其相鄰的)源極或汲極區係在閘極線808之任一側上，亦即，入及出該頁面。於另一實施例中，在源極或汲極位置中之突出鰭片部分804的材料被移除並取代以另一半導體材料，例如，藉由外延沈積以形成外延源極或汲極結構。源極或汲極區可延伸於溝槽隔離區806之電介質層的高度下方，亦即，進入子鰭片區805。依據本揭露之實施例，更厚重摻雜的子鰭片區(亦即，介面880底下之鰭片的已摻雜部分)阻止透過大塊半導體鰭片之此部分的源極至汲極洩漏。於一實施例中，源極和汲極區具有關聯的非對稱源極和汲極接點結構，如上與圖7J相關聯所述者。
再次參考圖8，於一實施例中，鰭片804/805(及，可能地奈米線804A及804B)係由結晶矽鍺層所組成，該結晶矽鍺層可被摻雜以電荷載子，諸如(但不限定於)磷、砷、硼、鎵或其組合。
於一實施例中，溝槽隔離層806、及全文所述之溝槽隔離區(溝槽隔離結構或溝槽隔離層)可由一種材料所組成，該種材料適於最終地將永久閘極結構之部分電隔離(或有助於隔離)自下方大塊基材或者隔離其形成於下方大塊基材內之主動區，諸如隔離鰭片主動區。例如，於一實施例中，溝槽隔離區806係由一種電介質材料所組成，諸如(但不限定於)二氧化矽、氧氮化矽、氮化矽、或碳摻雜的氮化矽。
閘極線808可由一種包括閘極電介質層852及閘極電極層850之閘極電極堆疊所組成。於一實施例中，閘極電極堆疊之閘極電極係由金屬閘極所組成，而閘極電介質層係由高k材料所組成。例如，於一實施例中，閘極電介質層852係由一種材料所組成，諸如(但不限定於)氧化鉿、氧氮化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅、或其組合。再者，閘極電介質層852之一部分可包括從基材鰭片804之頂部數層所形成的天然氧化物之層。於一實施例中，閘極電介質層852係由頂部高k部分及下部分(由半導體材料之氧化物所組成)所組成。於一實施例中，閘極電介質層852係由氧化鉿之頂部部分及二氧化矽或氧氮化矽之底部部分所組成。於某些實施方式中，閘極電介質之部分為「U」狀結構，其包括實質上平行於基材之表面的底部部分及實質上垂直於基材之頂部表面的兩側壁部分。
於一實施例中，閘極電極層850係由一種金屬層所組成，諸如(但不限定於)金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物。於一特定實施例中，閘極電極層850係由一種形成在金屬工作函數設定層之上的非工作函數設定填充材料所組成。閘極電極層850可由P型工作函數金屬或N型工作函數金屬所組成，根據電晶體將是PMOS或NMOS電晶體。在一些實施方式中，閘極電極層850可包括二或更多金屬層之堆疊，其中一或更多金屬層為工作函數金屬層且至少一金屬層為導電填充層。針對PMOS電晶體，其可用於閘極電極之金屬包括(但不限定於)釕、鈀、鉑、鈷、鎳、鎢及導電金屬氧化物，例如，氧化釕。P型金屬層將致能一種具有介於約4.9eV與約5.2eV間之工作函數的PMOS閘極電極之形成。針對NMOS電晶體，可用於閘極電極之金屬包括(但不限定於)鉿、鋯、鈦、鉭、鋁、這些金屬之合金、及這些金屬之碳化物，諸如碳化鉿、碳化鋯、碳化鈦、碳化鉭、及碳化鋁。N型金屬層將致能一種具有介於約3.9eV與約4.2eV間之工作函數的NMOS閘極電極之形成。於某些實施方式中，閘極電極可包括「U」狀結構，其包括實質上平行於基材之表面的底部部分及實質上垂直於基材之頂部表面的兩側壁部分。於另一實施方式中，形成閘極電極之金屬層的至少一者可僅為平面層，其係實質上平行於基材之頂部表面而不包括實質上垂直於基材之頂部表面的側壁部分。於本揭露之進一步實施方式中，閘極電極可包括U狀結構及平面、非U狀結構之組合。例如，閘極電極可包括一或更多U狀金屬層，其係形成於一或更多平面、非U狀層之頂部上。
與閘極電極堆疊關聯之間隔物可由一種材料所組成，該種材料適於最終地將永久閘極結構電隔離(或有助於隔離)自相鄰的導電接點，諸如自對準接點。例如，於一實施例中，間隔物係由一種電介質材料所組成，諸如(但不限定於)二氧化矽、氧氮化矽、氮化矽、或碳摻雜的氮化矽。
閘極接點814及上方閘極接點通孔816可由一種導電材料所組成。於一實施例中，一或更多接點或通孔係由金屬物種所組成。金屬物種可為純金屬，諸如鎢、鎳、或鈷；或者可為合金，諸如金屬金屬合金或金屬半導體合金(例如，諸如矽化物材料)。
於一實施例中(雖然未顯示)，基本上完美地對準一現存的閘極圖案808之一接點圖案被形成，而同時免除使用一種具有極度嚴厲的登錄預算之微影步驟。於一實施例中，接點圖案是垂直對稱接點圖案、或非對稱接點圖案，諸如與圖7J相關聯所述者。於其他實施例中，所有接點是前側連接而不是非對稱。於一此類實施例中，該自對準方式致能了本質上高度選擇性的濕式蝕刻(例如，相對於傳統上實施的乾式或電漿蝕刻)之使用，以產生接點開口。於一實施例中，接點圖案係藉由利用現存的閘極圖案結合接點插塞微影操作來形成。於一此類實施例中，該方式致能免除了用以產生接點圖案之關鍵微影操作(如傳統上方式中所使用者)的需求。於一實施例中，溝槽接點柵格未被分離地圖案化，而是被形成於多晶矽(閘極)線之間。例如，於一此類實施例中，溝槽接點柵格被形成在接續於閘極光柵圖案化後但在閘極光柵切割前。
於一實施例中，提供結構800涉及藉由取代閘極製程來製造閘極堆疊結構808。於此一方案中，諸如多晶矽或氮化矽柱材料等虛擬閘極材料可被移除並取代以永久閘極電極材料。於一此類實施例中，永久閘極電介質層亦被形成於此製程中，不同於被完成自較早的處理。於一實施例中，虛擬閘極係藉由乾式蝕刻或濕式蝕刻製程而被移除。於實施例中，虛擬閘極係由多晶矽或非晶矽所組成並以包括SF 6之使用的乾式蝕刻製程來移除。於另一實施例中，虛擬閘極係由多晶矽或非晶矽所組成並以包括水性NH 4OH或氫氧化四甲銨之使用的濕式蝕刻製程來移除。於一實施例中，虛擬閘極係由氮化矽所組成並以包括水性磷酸之濕式蝕刻製程來移除。
再次參考圖8，半導體結構或裝置800之配置係將閘極接點置於隔離區上方。此一配置可被視為佈局空間之無效率使用。然而，於另一實施例中，半導體裝置具有接點結構，其係接觸一主動區上方(例如，鰭片805上方)所形成且在與溝槽接點通孔之相同層中的閘極電極之部分。
在一實施例中，圖8之結構可使用電介質閘極壁及電介質閘極插塞方式來形成，諸如與圖1A、1B、2、3A-3F、4、5、6A或6B相關聯所描述者。
應理解：並非上述製程之所有態樣均需被實行以落入本揭露之實施例的精神及範圍內。同時，文中所述之製程可被用以製造一或複數半導體裝置。半導體裝置可為電晶體等類裝置。例如，於一實施例中，半導體裝置為用於邏輯或記憶體之金氧半導體(MOS)電晶體，或者為雙極電晶體。同時，於一實施例中，半導體裝置具有三維架構，諸如奈米線裝置、奈米帶裝置、三閘極裝置、獨立存取的雙閘極裝置、或FIN-FET。一或更多實施例可特別有用於製造半導體裝置，在次10奈米(10nm)科技節點上。
於一實施例中，如遍及本說明書所使用者，層間電介質(ILD)材料係由(或包括)電介質或絕緣材料之層所組成。適當的電介質材料之範例包括(但不限定於)矽之氧化物(例如，二氧化矽(SiO 2))、矽之摻雜的氧化物、矽之氟化氧化物、矽之碳摻雜的氧化物、本技術中所已知的各種低k電介質材料、以及其組合。此層間電介質材料可由傳統技術來形成，諸如(例如)化學氣相沈積(CVD)、物理氣相沈積(PVD)、或藉由其他沈積方法。
於一實施例中，如亦遍及本說明書所使用者，金屬線或互連線材料(及通孔材料)係由一或更多金屬或其他導電結構所組成。一種常見的範例為使用銅線以及其可或可不包括介於銅與周圍ILD材料之間的障壁層之結構。如文中所使用者，術語金屬係包括數個金屬之合金、堆疊、及其他組合。例如，金屬互連線可包括障壁層(例如，包括Ta、TaN、Ti或TiN之一或更多者的層)、不同金屬或合金之堆疊，等等。因此，互連線可為單一材料層、或可被形成自數個層，包括導電襯裡層及填充層。任何適當的沈積製程(諸如電鍍、化學氣相沈積或物理氣相沈積)可被用以形成互連線。於一實施例中，互連線係由導電材料所組成，諸如(但不限定於)Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au或其合金。互連線有時亦(於本技術中)被稱為軌線、佈線、線、金屬、或僅為互連。
於一實施例中，如亦遍及本說明書所使用者，硬遮罩材料、封蓋層、或插塞係由不同於層間電介質材料的電介質材料所組成。於一實施例中，不同的硬遮罩、封蓋或插塞材料可被使用於不同的區以提供彼此不同及不同於下方電介質及金屬層之生長或蝕刻選擇性。於某些實施例中，硬遮罩層、封蓋或插塞層包括矽之氮化物(例如氮化矽)的層或矽之氧化物的層、或兩者、或其組合。其他適當的材料可包括碳基的材料。本技術中所已知的其他硬遮罩、封蓋或插塞層可根據特定實施方式而被使用。硬遮罩、封蓋或插塞層可藉由CVD、PVD、或藉由其他沈積方法而被形成。
於一實施例中，如亦遍及本說明書所使用，微影操作係使用193nm浸入式微影(i193)、EUV及/或EBDW微影等等來履行。正色調或負色調抗蝕劑可被使用。於一實施例中，微影遮罩是一種由地形遮蔽部分、抗反射塗層(ARC)、及光抗蝕劑層所組成的三層遮罩。於一特定此類實施例中，地形遮蔽部分為碳硬遮罩(CHM)層而抗反射塗層為矽ARC層。
於另一態樣中，一或更多實施例係針對由自對準閘極端蓋(SAGE)結構所分離的相鄰半導體結構或裝置。特定實施例可相關於SAGE架構中且由SAGE壁所分離之多數寬度(multi-Wsi)奈米線及奈米帶的集成。於一實施例中，奈米線/奈米帶係與前端製程流之SAGE架構部分中的多Wsi集成。此一製程流可涉及不同Wsi之奈米線及奈米帶的集成以提供具有低功率及高性能之下一代電晶體的強韌功能。相關的外延源極或汲極區可被嵌入(例如，奈米線之部分被移除且接著源極或汲極(S/D)生長被履行)。
為了提供進一步背景，自對準閘極端蓋(SAGE)架構的優點可包括致能較高的佈局密度及(特別地)擴散至擴散間隔的擴縮。為了提供說明性比較，圖9繪示通過針對非端蓋架構(左手邊(a))相對於自對準閘極端蓋(SAGE)架構(右手邊(b))之奈米線及鰭片所取的橫斷面視圖，依據本揭露之實施例。
參考圖9之左手邊(a)，積體電路結構900包括基材902，其具有以量906自該基材突出的鰭片904，在側面地圍繞鰭片904之下部分的隔離結構908上方。鰭片之上部分可包括鬆弛緩衝層922及缺陷修改層920，如所描繪。相應奈米線905係位於鰭片904之上。閘極結構可被形成在積體電路結構900之上以製造裝置。然而，此一閘極結構中之斷裂可藉由增加介於鰭片904/奈米線905對之間的間隔來考量。
反之，參考圖9之右手邊(b)，積體電路結構950包括基材952，其具有以量956自該基材突出的鰭片954，在側面地圍繞鰭片954之下部分的隔離結構958上方。鰭片之上部分可包括鬆弛緩衝層972及缺陷修改層970，如所描繪。相應奈米線955係位於鰭片954之上。隔離SAGE壁960(其可包括硬遮罩於其上，如圖所描繪)被包括在隔離結構952內且介於相鄰鰭片954/奈米線955對之間。介於隔離SAGE壁960與最近鰭片954/奈米線955對之間的距離係界定閘極端蓋間隔962。閘極結構可被形成在積體電路結構900之上，介於隔離SAGE壁之間以製造裝置。此一閘極結構中之斷裂係由於隔離SAGE壁而產生。因為隔離SAGE壁960被自對準，所以來自習知方式之限制可被減至最小以致能更積極的擴散至擴散間隔。再者，因為閘極結構包括在所有位置上的斷裂，所以個別閘極結構部分可為由其形成在隔離SAGE壁960之上的局部互連所連接的層。於一實施例中，如所描繪，SAGE壁960各包括下電介質部分及在下電介質部分上之電介質蓋。依據本揭露之實施例，一種用於與圖9相關聯之結構的製造程序涉及使用一製程方案，其提供具有外延源極或汲極結構之閘極全環積體電路結構。
在一實施例中，圖9之部分(a)的結構可使用電介質閘極壁及電介質閘極插塞方式來形成，諸如與圖1A、1B、2、3A-3F、4、5、6A或6B相關聯所描述者。在一實施例中，圖9之部分(b)的結構可使用電介質閘極壁及電介質閘極插塞方式來形成，諸如與圖1A、1B、2、3A-3F、4、5、6A或6B相關聯所描述者。
自對準閘極端蓋(SAGE)處理方案涉及其自對準至鰭片之閘極/溝槽接點端蓋的形成而無須額外長度以負責遮罩偏移。因此，實施例可被實施以致能電晶體佈局面積之縮小。文中所述之實施例可涉及閘極端蓋隔離結構(其亦可被稱為閘極壁)、隔離閘極壁或自對準閘極端蓋(SAGE)壁之製造，
在用於具有分離相鄰裝置之SAGE壁的結構之範例處理方案中，圖10繪示其表示一種製造具有閘極全環裝置之自對準閘極端蓋(SAGE)結構的方法中之各種操作的橫斷面視圖，依據本揭露之實施例。
參考圖10之部分(a)，開始結構包括基材1002之上的奈米線圖案化堆疊1004。微影圖案化堆疊1006被形成在奈米線圖案化堆疊1004之上。奈米線圖案化堆疊1004包括交替的犧牲層1010及奈米線層1012，其可位於鬆弛緩衝層1082及缺陷修改層1080之上，如所描繪。保護性遮罩1014係介於奈米線圖案化堆疊1004與微影圖案化堆疊1006之間。於一實施例中，微影圖案化堆疊1006是一種由地形遮蔽部分1020、抗反射塗層(ARC)層1022、及光抗蝕劑層1024所組成的三層遮罩。於一特定此類實施例中，地形遮蔽部分1020為碳硬遮罩(CHM)層而抗反射塗層1022為矽ARC層。
參考圖10之部分(b)，部分(a)之堆疊被微影地圖案化並接著蝕刻以提供一包括經圖案化基材1002及溝槽1030之經蝕刻結構。
參考圖10之部分(c)，部分(b)之結構具有溝槽1030中所形成的隔離層1040及SAGE材料1042。該結構被接著平坦化以留下經圖案化的地形遮蔽層1020’為經暴露上層。
參考圖10之部分(d)，隔離層1040被凹陷低於經圖案化基材1002之上表面，例如，用以界定突出鰭片部分並用以提供溝槽隔離結構1041在SAGE壁1042下方。
參考圖10之部分(e)，犧牲層1010被移除至少在通道區中，以釋放奈米線1012A及1012B。接續於圖10之部分(e)的結構之形成後，閘極堆疊可被形成在奈米線1012B或1012A周圍，在基材1002的突出鰭片之上，且在SAGE壁1042之間。於一實施例中，在閘極堆疊之形成前，保護性遮罩1014之剩餘部分被移除。於另一實施例中，保護性遮罩1014之剩餘部分被留存為絕緣鰭片帽而成為處理方案之假影。
再次參考圖10之部分(e)，應理解：描繪了一通道視圖，其中源極或汲極區被設置入及出頁面。於一實施例中，包括奈米線1012B之通道區具有小於包括奈米線1012A之通道區的寬度。因此，於一實施例中，積體電路結構包括多數寬度(multi-Wsi)奈米線。雖然1012B及1012A之結構可被區分為奈米線及奈米帶(個別地)，但此兩種結構通常在文中被稱為奈米線。亦應理解：遍及全文之鰭片/奈米線對的參考或描繪可指稱一種包括一鰭片及一或更多上覆奈米線的結構(例如，兩個上覆奈米線係顯示於圖10中)。依據本揭露之實施例，一種用於與圖10相關聯之結構的製造程序涉及使用一製程方案，其提供具有外延源極或汲極結構之閘極全環積體電路結構。
在一實施例中，圖10之部分(e)的結構可使用電介質閘極壁及電介質閘極插塞方式來形成，諸如與圖1A、1B、2、3A-3F、4、5、6A或6B相關聯所描述者。
於一實施例中，如遍及說明書所述，自對準閘極端蓋(SAGE)隔離結構可由(多數)材料所組成，該材料適於最終地將永久閘極結構之部分彼此電隔離(或有助於隔離)。範例材料或材料組合包括單一材料結構，諸如二氧化矽、氧氮化矽、氮化矽、或碳摻雜的氮化矽。其他的範例材料或材料組合包括多層堆疊，其具有下部分二氧化矽、氧氮化矽、氮化矽、或碳摻雜的氮化矽以及上部分較高電介質常數材料(諸如氧化鉿)。
為了強調具有三個垂直配置奈米線之範例積體電路結構，圖11A繪示一奈米線為基的積體電路結構之三維橫斷面視圖，依據本揭露之實施例。圖11B繪示圖11A之奈米線為基的積體電路結構之橫斷面源極或汲極視圖，如沿著a-a’軸所取。圖11C繪示圖11A之奈米線為基的積體電路結構之橫斷面通道視圖，如沿著b-b’軸所取。
參考圖11A，積體電路結構1100包括一或更多垂直堆疊的奈米線(1104組)於基材1102之上。於一實施例中，如所繪示，鬆弛緩衝層1102C、缺陷修改層1102B、及下基材部分1102A被包括於基材1102中，如所描繪。為了強調奈米線部分以利說明性目的之緣故，在最底部奈米線下方且形成自基材1102之選擇性鰭片未被描繪。文中之實施例係針對單一佈線裝置及多重佈線裝置兩者。當作範例，具有奈米線1104A、1104B及1104C之奈米線為基的裝置被顯示以利說明性目的。為了描述之便利，奈米線1104A被使用為一範例，其中描述係集中在該等奈米線之一上。應理解：雖然一奈米線之屬性被描述，但根據複數奈米線之實施例可針對該等奈米線之各者具有相同或基本上相同的屬性。
奈米線1104之各者包括通道區1106在該奈米線中。通道區1106具有長度(L)。參考圖11C，通道區亦具有正交於長度(L)之周界(Pc)。參考圖11A及11C兩者，閘極電極堆疊1108係圍繞通道區1106之各者的整個周界(Pc)。閘極電極堆疊1108包括閘極電極、連同一介於通道區1106與閘極電極(未顯示)之間的閘極電介質層。於一實施例中，通道區的相異之處在於其係完全地由閘極電極堆疊1108所圍繞而無任何中介材料，諸如下覆基材材料或上覆通道製造材料。因此，在具有複數奈米線1104之實施例中，奈米線之通道區1106亦為彼此相異的。
參考圖11A及11B兩者，積體電路結構1100包括一對非離散源極或汲極區1110/1112。該對非離散源極或汲極區1110/1112係位於複數垂直堆疊奈米線1104之通道區1106的任一側上。再者，該對非離散源極或汲極區1110/1112鄰接於複數垂直堆疊奈米線1104之通道區1106。於一此類實施例中，未繪示，該對非離散源極或汲極區1110/1112係直接垂直鄰接於通道區1106，使得外延生長係在延伸超過通道區1106的奈米線部分上或之間，其中奈米線末端係顯示在源極或汲極結構內。於另一實施例中，如圖11A中所繪示，該對非離散源極或汲極區1110/1112係間接垂直鄰接於通道區1106，使得其係形成在奈米線之末端處而非介於奈米線之間。
於一實施例中，如所描繪，源極或汲極區1110/1112係非離散的，使得針對奈米線1104之各通道區1106沒有個別且離散的源極或汲極區。因此，在具有複數奈米線1104之實施例中，奈米線之源極或汲極區1110/1112是整體的或聯合的源極或汲極區，而不是針對各奈米線離散的。亦即，非離散源極或汲極區1110/1112是整體的，由於其單一聯合特徵被使用為源極或汲極區，針對複數(於此情況下為3)奈米線1104及更特別地針對多於一個離散通道區1106。於一實施例中，從正交於離散通道區1106之長度的橫斷面透視圖，該對非離散源極或汲極區1110/1112之各者係具有底部漸細部分及頂部頂點部分的約略矩形形狀，如圖11B中所繪示。然而，於其他實施例中，奈米線之源極或汲極區1110/1112係相對較大而離散的非垂直合併外延結構，諸如與圖7A-7J相關聯所述之小塊。
依據本揭露之實施例，且如圖11A及11B中所繪示，積體電路結構1100進一步包括一對接點1114，各接點1114在該對非離散源極或汲極區1110/1112之一上。於一此類實施例中，在垂直意義上，各接點1114完全地圍繞各別非離散源極或汲極區1110/1112。於另一態樣中，非離散源極或汲極區1110/1112之整個周界非可接近以供與接點1114接觸，而因此接點1114僅部分地圍繞非離散源極或汲極區1110/1112，如圖11B中所繪示。於一對比實施例中，未繪示，非離散源極或汲極區1110/1112之整個周界(如沿著a-a’軸所取)係由接點1114所圍繞。
再次參考圖11A，於一實施例中，積體電路結構1100進一步包括一對間隔物1116。如所繪示，該對間隔物1116之外部分可重疊非離散源極或汲極區1110/1112之部分，提供在該對間隔物1116底下之非離散源極或汲極區1110/1112的「已嵌入」部分。亦如所繪示，非離散源極或汲極區1110/1112之已嵌入部分可不延伸在該對間隔物1116之整體底下。
基材1102可由適於積體電路結構製造的材料所組成。於一實施例中，基材1102包括由一材料之單晶所組成的下大塊基材，該材料可包括(但不限定於)矽、鍺、矽-鍺、鍺-錫、矽-鍺-錫、或III-V族化合物半導體材料。上絕緣體層是在下大塊基材上，該上絕緣體層係由其可包括(但不限定於)二氧化矽、氮化矽或氧氮化矽之材料所組成。因此，結構1100可從一種開始絕緣體上半導體基材來製造。替代地，結構1100被直接地形成自大塊基材且局部氧化被用以形成電絕緣部分來取代上述的上絕緣體層。於另一替代實施例中，結構1100被直接地形成自大塊基材且摻雜被用以形成電隔離主動區(諸如奈米線)於其上。於一此類實施例中，第一奈米線(亦即，鄰近該基材)具有omega-FET類型結構之形式。
於一實施例中，奈米線1104可被形塑為線或帶(如以下所述)，且可具有去角或圓形角落。於一實施例中，奈米線1104係由諸如(但不限定於)矽、鍺、或其組合等材料所組成。於一此類實施例中，該等奈米線為單晶的。例如，針對矽奈米線1104，單晶奈米線可基於(100)總體定向，例如，具有在z方向上之＜100＞平面。如以下所述，其他定向亦可被考量。於一實施例中，奈米線1104之尺寸(從橫斷面的觀點)是奈米等級。例如，於特定實施例中，奈米線1104之最小尺寸係小於約20奈米。於一實施例中，奈米線1104係由一種經應變材料(特別在通道區1106中)所組成。
參考圖11C，於一實施例中，通道區1106之各者具有寬度(Wc)及高度(Hc)，寬度(Wc)約相同於高度(Hc)。亦即，於兩情況下，通道區1106之橫斷面輪廓是方形狀的；或(假如角落圓化的話)是圓形狀的。於另一態樣中，通道區之寬度及高度無須為相同的，諸如針對全文所述之奈米帶的情況。
於一實施例中，如遍及全文所述，積體電路結構包括非平面裝置，諸如(但不限定於)finFET或三閘極裝置，其具有相應的一或更多上覆奈米線結構。於此一實施例中，相應的半導體通道區係由三維體所組成或被形成在三維體中，以一或更多離散的奈米線通道部分上覆該三維體。於一此類實施例中，閘極結構係圍繞該三維體之至少一頂部表面及一對側壁，且進一步圍繞一或更多離散的奈米線通道部分之各者。
在一實施例中，圖11A-11C之結構可使用電介質閘極壁及電介質閘極插塞方式來形成，諸如與圖1A、1B、2、3A-3F、4、5、6A或6B相關聯所描述者。
於一實施例中，如遍及全文所述，下方基材可由一種可承受製造程序且其中電荷可能遷移之半導體材料所組成。於一實施例中，基材為大塊基材，其係由摻雜有電荷載子(諸如，但不限定於，磷、砷、硼、鎵或其組合)之結晶矽、矽/鍺或鍺層所組成，以形成主動區。於一實施例中，大塊基材中之矽原子的濃度大於97%。於另一實施例中，大塊基材係由生長在分離結晶基材頂部上的外延層所組成，例如，生長在硼摻雜的大塊矽單晶基材頂部上的矽外延層。大塊基材可替代地由III-V族材料所組成。於一實施例中，大塊基材係由III-V族材料所組成，諸如(但不限定於)氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵、或其組合。於一實施例中，大塊基材係由III-V族材料所組成，而電荷載子摻雜物雜質原子為諸如(但不限定於)碳、矽、鍺、氧、硫、硒或碲等各者。
文中所揭露之實施例可被用以製造多種不同類型的積體電路及/或微電子裝置。此等積體電路之範例包括(但不限定於)處理器、晶片組組件、圖形處理器、數位信號處理器、微控制器，等等。於其他實施例中，半導體記憶體可被製造。此外，積體電路或其他微電子裝置可被用於本技術中所已知的多種電子裝置。例如，於電腦系統(例如，桌上型、膝上型、伺服器)、行動電話、個人電子裝置，等等。積體電路可被耦合與系統中之匯流排或其他組件。例如，處理器可藉由一或更多匯流排而被耦合至記憶體、晶片組，等等。每一處理器、記憶體、晶片組可潛在地使用文中所揭露之方式來製造。
圖12繪示一計算裝置1200，依據本揭露之實施例的一實施方式。計算裝置1200含有電路板1202。電路板1202可包括數個組件，包括(但不限定於)處理器1204及至少一通訊晶片1206。處理器1204被實體地及電氣地耦合至電路板1202。於某些實施方式中，至少一通訊晶片1206亦被實體地及電氣地耦合至電路板1202。於進一步實施方式中，通訊晶片1206為處理器1204之部分。
根據其應用，計算裝置1200可包括其他組件，其可被或可不被實體地及電氣地耦合至電路板1202。這些其他組件包括(但不限定於)揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示、觸控螢幕顯示、觸控螢幕控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、迴轉儀、揚聲器、相機、及大量儲存裝置(諸如硬碟機、光碟(CD)、數位光碟(DVD)，等等)。
通訊晶片1206致能無線通訊，以供資料之轉移至及自計算裝置1200。術語「無線」及其衍生詞可被用以描述電路、裝置、系統、方法、技術、通訊頻道，等等，其可藉由使用透過非固體媒體之經調變的電磁輻射來傳遞資料。該術語並未暗示其相關裝置不含有任何佈線，雖然於某些實施例中其可能不含有。通訊晶片1206可實施數種無線標準或協定之任一者，包括(但不限定於)Wi-Fi (IEEE 802.11家族)、WiMAX (IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生物，以及其被指定為3G、4G、5G、及以上的任何其他無線協定。計算裝置1200可包括複數通訊晶片1206。例如，第一通訊晶片1206可專用於較短距離無線通訊，諸如Wi-Fi及藍牙；而第二通訊晶片1206可專用於較長距離無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
計算裝置1200之處理器1204包括封裝於處理器1204內之積體電路晶粒。處理器1204之積體電路晶粒可包括一或更多結構，諸如依據本揭露之實施例的實施方式所建造的具有電介質閘極壁及電介質閘極插塞之閘極全環積體電路結構。術語「處理器」可指稱任何裝置或裝置之部分，其處理來自暫存器及/或記憶體之電子資料以將該電子資料轉變為其可被儲存於暫存器及/或記憶體中之其他電子資料。
通訊晶片1206亦包括封裝於通訊晶片1206內之積體電路晶粒。通訊晶片1206之積體電路晶粒可包括一或更多結構，諸如依據本揭露之實施例的實施方式所建造的具有電介質閘極壁及電介質閘極插塞之閘極全環積體電路結構。
於進一步實施方式中，計算裝置1200內所包括之另一組件可含有積體電路晶粒，其包括一或更多結構，諸如依據本揭露之實施例的實施方式而建造的具有電介質閘極壁及電介質閘極插塞之閘極全環積體電路結構。
於各種實施方式中，計算裝置1200可為膝上型電腦、小筆電、筆記型電腦、輕薄型筆電、智慧型手機、輸入板、個人數位助理(PDA)、超輕行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。於進一步實施方式中，計算裝置1200可為處理資料之任何其他電子裝置。
圖13繪示其包括本揭露之一或更多實施例的中介層1300。中介層1300為中介基材，用以橋接第一基材1302至第二基材1304。第一基材1302可為(例如)積體電路晶粒。第二基材1304可為(例如)記憶體模組、電腦主機板、或其他積體電路晶粒。通常，中介層1300之目的係為了將連接延伸至較寬的節距或者將連接重新路由至不同連接。例如，中介層1300可將積體電路晶粒耦合至球柵陣列(BGA)1306，其可後續地被耦合至第二基材1304。於某些實施例中，第一和第二基材1302/1304被安裝至中介層1300之相反側。於其他實施例中，第一和第二基材1302/1304被安裝至中介層1300之相同側。以及於進一步實施例中，三或更多基材係經由中介層1300而被互連。
中介層1300可由以下所形成：環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料、或聚合物材料(諸如聚醯亞胺)。於進一步實施方式中，中介層1300可被形成以替代的堅硬或彈性材料，其可包括用於半導體基材之上述的相同材料，諸如矽、鍺、及其他III-V族或IV族材料。
中介層1300可包括金屬互連1308及通孔1310，包括(但不限定於)穿越矽通孔(TSV)1312。中介層1300可進一步包括嵌入式裝置1314，包括被動和主動裝置兩者。此等裝置包括(但不限定於)電容、解耦電容、電阻、電感、熔絲、二極體、變壓器、感應器、及靜電放電(ESD)裝置。諸如射頻(RF)裝置、功率放大器、功率管理裝置、天線、陣列、感應器、及MEMS裝置等更複雜的裝置亦可被形成於中介層1300上。依據本揭露之實施例，文中所揭露之設備或製程可被用於中介層1300之製造或用於中介層1300中所包括的組件之製造。
因此，本揭露之實施例包括具有電介質閘極壁和電介質閘極插塞之積體電路結構、以及製造具有電介質閘極壁和電介質閘極插塞之積體電路結構的方法。
本揭露之實施例的經闡明實施方式之上述描述(包括摘要中所述者)不是想要詳盡或者限制本揭露於所揭露的精確形式。雖然本揭露之特定實施方式(及範例)被描述於文中以供說明性目的，但於本揭露之範圍內的各個同等修改是可能的，如那些熟悉相關技藝人士所將理解者。
可根據上述詳細描述以對本揭露做出這些修改。以下申請專利範圍中所使用之術語不應被解讀為限制本揭露於說明書及申請專利範圍中所揭露的特定實施方式。反之，本揭露之範圍應完全由後附申請專利範圍所判定，該申請專利範圍應依據已建立的申請專利範圍解讀原理來解釋。
範例實施例1：一種積體電路結構包括一子鰭片，其具有突出在一淺溝槽隔離(STI)結構上方之一部分。複數水平堆疊奈米線係在該子鰭片之上。一閘極電介質材料層係在該子鰭片之該突出部分之上、在該STI結構之上、且圍繞該等水平堆疊奈米線。一導電閘極層係在該閘極電介質材料層之上。一導電閘極填充材料係在該導電閘極層之上。一電介質閘極壁被橫向地隔離自該子鰭片及該等複數水平堆疊奈米線，該電介質閘極壁在該STI結構上。一電介質閘極插塞係在該電介質閘極壁上。
範例實施例2：範例實施例1之積體電路結構，其中該電介質閘極插塞係與該電介質閘極壁垂直地對準。
範例實施例3：範例實施例1之積體電路結構，其中該電介質閘極插塞係垂直地偏移自該電介質閘極壁。
範例實施例4：範例實施例1、2或3之積體電路結構，其中該閘極電介質材料層及該導電閘極層係沿著該電介質閘極插塞之該等側的至少一部分。
範例實施例5：範例實施例1、2或3之積體電路結構，其中該閘極電介質材料層及該導電閘極層並非沿著該電介質閘極插塞之該等側，且其中該導電閘極填充材料係與該電介質閘極插塞之該等側接觸。
範例實施例6：一種積體電路結構包括一淺溝槽隔離(STI)結構。一電介質閘極壁係在該STI結構上。一電介質閘極插塞係在該電介質閘極壁上。一對電介質閘極間隔物係沿著該電介質閘極壁之側，其中該電介質閘極壁被侷限在該對電介質閘極間隔物之間。
範例實施例7：範例實施例6之積體電路結構，其中該對電介質閘極間隔物係進一步沿著該電介質閘極插塞之側，且該電介質閘極插塞被侷限在該對電介質閘極間隔物之間。
範例實施例8：範例實施例6或7之積體電路結構，其中該電介質閘極插塞係與該電介質閘極壁垂直地對準。
範例實施例9：範例實施例6或7之積體電路結構，其中該電介質閘極插塞係垂直地偏移自該電介質閘極壁。
範例實施例10：範例實施例6、7、8或9之積體電路結構，進一步包括在該導電閘極填充材料上之一電介質閘極蓋。
範例實施例11：一種計算裝置包括一電路板、及耦合至該電路板之一組件。該組件包括一積體電路結構，該積體電路結構包括一子鰭片，其具有突出在一淺溝槽隔離(STI)結構上方之一部分。複數水平堆疊奈米線係在該子鰭片之上。一閘極電介質材料層係在該子鰭片之該突出部分之上、在該STI結構之上、且圍繞該等水平堆疊奈米線。一導電閘極層係在該閘極電介質材料層之上。一導電閘極填充材料係在該導電閘極層之上。一電介質閘極壁被橫向地隔離自該子鰭片及該等複數水平堆疊奈米線，該電介質閘極壁在該STI結構上。一電介質閘極插塞係在該電介質閘極壁上。
範例實施例12：範例實施例11之計算裝置，進一步包括一耦合至該電路板之記憶體。
範例實施例13：範例實施例11或12之計算裝置，進一步包括一耦合至該電路板之通訊晶片。
範例實施例14：範例實施例11、12或13之計算裝置，其中該組件係一封裝積體電路晶粒。
範例實施例15：範例實施例11、12、13或14之計算裝置，其中該組件係選自由一處理器、一通訊晶片、及一數位信號處理器所組成的群組。
範例實施例16：一種計算裝置包括一電路板、及耦合至該電路板之一組件。該組件包括一積體電路結構，其包括一淺溝槽隔離(STI)結構。一電介質閘極壁係在該STI結構上。一電介質閘極插塞係在該電介質閘極壁上。一對電介質閘極間隔物係沿著該電介質閘極壁之側，其中該電介質閘極壁被侷限在該對電介質閘極間隔物之間。
範例實施例17：範例實施例16之計算裝置，進一步包括一耦合至該電路板之記憶體。
範例實施例18：範例實施例16或17之計算裝置，進一步包括一耦合至該電路板之通訊晶片。
範例實施例19：範例實施例16、17或18之計算裝置，其中該組件係一封裝積體電路晶粒。
範例實施例20：範例實施例16、17、18或19之計算裝置，其中該組件係選自由一處理器、一通訊晶片、及一數位信號處理器所組成的群組。
100A,100B:積體電路結構 102A,102B:子鰭片 103A,103B:電介質閘極壁 104A,104B:淺溝槽隔離(STI)結構 106A,106B:水平堆疊奈米線 107A,107B:經氧化部分 108A,108B:閘極堆疊 110A,110B:導電閘極填充材料 112A,112B:電介質閘極蓋 114A,114B:電介質閘極插塞 200:積體電路結構 203:電介質閘極壁 204:淺溝槽隔離(STI)結構 214:電介質閘極插塞 220:電介質閘極間隔物 222:導電溝槽接點 300:開始結構 302:子鰭片 303:電介質材料 303A:電介質閘極壁 304:淺溝槽隔離(STI)結構 306:水平堆疊奈米線 307:犧牲層 308A:電介質材料層 308B:導電閘極層 310:犧牲結構 320:閘極間隔物 400:積體電路結構 402:子鰭片 403:電介質閘極壁 404:淺溝槽隔離(STI)結構 405:水平堆疊奈米線 406:閘極電介質材料層 408:導電閘極層 410:導電閘極填充材料 412:電介質閘極蓋 414:電介質閘極插塞 450:積體電路結構 452:子鰭片 453:電介質閘極壁 454:淺溝槽隔離(STI)結構 455:水平堆疊奈米線 456:閘極電介質材料層 458:導電閘極層 460:導電閘極填充材料 462:電介質閘極蓋 464:電介質閘極插塞 480:平面 600:積體電路結構 614:電介質閘極插塞 617:電介質間隔物 618:導電源極或汲極接點 650:積體電路結構 664:電介質閘極插塞 667:電介質間隔物 668:導電源極或汲極接點 670:積體電路結構 684:單一電介質閘極插塞 688:導電源極或汲極接點 690,692:虛線盒 702:鰭片 704:犧牲層 704’:已凹陷犧牲層 706:奈米線 706’:已凹陷奈米線 708:保護蓋 710:閘極堆疊 712:空腔 714:上閘極間隔物 716:空腔間隔物 718:溝槽 720:犧牲材料 722:源極或汲極結構 724:層間電介質(ILD)材料 726:永久閘極電極 728:永久閘極電介質 730,732:溝槽 734:第一導電接點結構 736:第二導電接點結構 750:缺陷修改層 750’:經圖案化缺陷修改層 752:鬆弛緩衝層 752’:經圖案化鬆弛緩衝層 800:半導體結構或裝置 804:突出鰭片部分 804A,804B:奈米線 805:子鰭片區 806:溝槽隔離區 808:閘極線 814:閘極接點 816:上方閘極接點通孔 840:缺陷修改層 842:鬆弛緩衝層 850:閘極電極 852:閘極電介質層 854:電介質層蓋層 860:上方金屬互連 870:層間電介質堆疊或層 880:介面 900:積體電路結構 902:基材 904:鰭片 905:奈米線 906:量 908:隔離結構 920:缺陷修改層 922:鬆弛緩衝層 950:積體電路結構 952:基材 954:鰭片 955:奈米線 956:量 958:隔離結構 960:隔離SAGE壁 962:閘極端蓋間隔 970:缺陷修改層 972:鬆弛緩衝層 1002:基材 1004:奈米線圖案化堆疊 1006:微影圖案化堆疊 1010:犧牲層 1012:奈米線層 1012A,1012B:奈米線 1014:保護性遮罩 1020:地形遮蔽部分 1020’:地形遮蔽層 1022:抗反射塗層(ARC)層 1024:光抗蝕劑層 1030:溝槽 1040:隔離層 1041:溝槽隔離結構 1042:SAGE材料 1080:缺陷修改層 1082:鬆弛緩衝層 1100:積體電路結構 1102:基材 1102A:下基材部分 1102B:缺陷修改層 1102C:鬆弛緩衝層 1104,1104A,1104B,1104C:奈米線 1106:通道區 1108:閘極電極堆疊 1110/1112:非離散源極或汲極區 1114:接點 1116:間隔物 1200:計算裝置 1202:電路板 1204:處理器 1206:通訊晶片 1300:中介層 1302:第一基材 1304:第二基材 1306:球柵陣列(BGA) 1308:金屬互連 1310:通孔 1312:穿越矽通孔(TSV) 1314:嵌入式裝置
[圖1A]繪示一種具有奈米線、電介質閘極壁及電介質閘極插塞之積體電路結構的橫斷面視圖，依據本揭露之實施例。
[圖1B]繪示另一具有奈米線、電介質閘極壁及電介質閘極插塞之積體電路結構的橫斷面視圖，依據本揭露之另一實施例。
[圖2]繪示一種具有電介質閘極壁及電介質閘極插塞之積體電路結構的橫斷面視圖，依據本揭露之實施例。
[圖3A-3F]繪示表示在一種製造一具有奈米線、電介質閘極壁及電介質閘極插塞之積體電路結構的方法中之各個操作的橫斷面視圖，依據本揭露之實施例。
[圖4]繪示一種具有奈米線及預金屬閘極電介質插塞之積體電路結構的橫斷面視圖，依據本揭露之實施例。
[圖5]繪示一種具有奈米線及切割金屬閘極電介質插塞之積體電路結構的橫斷面視圖，依據本揭露之實施例。
[圖6A-6C]繪示比較積體電路結構之平面視圖，依據本揭露之實施例。
[圖7A-7J]繪示一種製造閘極全環積體電路結構之方法中的各個操作之橫斷面視圖，依據本揭露之實施例。
[圖8]繪示如沿著閘極線所取之一非平面積體電路結構的橫斷面視圖，依據本揭露之實施例。
[圖9]繪示通過針對非端蓋架構(左手邊(a))相對於自對準閘極端蓋(SAGE)架構(右手邊(b))之奈米線及鰭片所取的橫斷面視圖，依據本揭露之實施例。
[圖10]繪示其表示一種製造具有閘極全環裝置之自對準閘極端蓋(SAGE)結構的方法中之各個操作的橫斷面視圖，依據本揭露之實施例。
[圖11A]繪示一奈米線為基的積體電路結構之三維橫斷面視圖，依據本揭露之實施例。
[圖11B]繪示圖11A之奈米線為基的積體電路結構之橫斷面源極或汲極視圖，如沿著a-a’軸所取，依據本揭露之實施例。
[圖11C]繪示圖11A之奈米線為基的積體電路結構之橫斷面通道視圖，如沿著b-b’軸所取，依據本揭露之實施例。
[圖12]繪示依據本揭露之實施例的一實施方式之計算裝置。
[圖13]繪示其包括本揭露之一或更多實施例的中介層。
100A:積體電路結構
102A:子鰭片
103A:電介質閘極壁
104A:淺溝槽隔離(STI)結構
106A:水平堆疊奈米線
107A:經氧化部分
108A:閘極堆疊
110A:導電閘極填充材料
112A:電介質閘極蓋
114A:電介質閘極插塞

Claims (20)

  1. 一種積體電路結構，包含： 一子鰭片，其具有突出在一淺溝槽隔離(STI)結構上方之一部分； 在該子鰭片之上的複數水平堆疊奈米線； 一閘極電介質材料層，其係在該子鰭片之該突出部分之上、在該STI結構之上、且圍繞該等水平堆疊奈米線； 在該閘極電介質材料層之上的一導電閘極層； 在該導電閘極層之上的一導電閘極填充材料； 一電介質閘極壁，其係橫向地隔離自該子鰭片及該等複數水平堆疊奈米線，該電介質閘極壁在該STI結構上；以及 在該電介質閘極壁上之一電介質閘極插塞。
  2. 如請求項1之積體電路結構，其中該電介質閘極插塞係與該電介質閘極壁垂直地對準。
  3. 如請求項1之積體電路結構，其中該電介質閘極插塞係垂直地偏移自該電介質閘極壁。
  4. 如請求項1、2或3之積體電路結構，其中該閘極電介質材料層及該導電閘極層係沿著該電介質閘極插塞之該等側的至少一部分。
  5. 如請求項1、2或3之積體電路結構，其中該閘極電介質材料層及該導電閘極層並非沿著該電介質閘極插塞之側，且其中該導電閘極填充材料係與該電介質閘極插塞之該等側接觸。
  6. 一種積體電路結構，包含： 一淺溝槽隔離(STI)結構； 在該STI結構上之一電介質閘極壁； 在該電介質閘極壁上之一電介質閘極插塞；以及 沿著該電介質閘極壁之側的一對電介質閘極間隔物，其中該電介質閘極壁被侷限在該對電介質閘極間隔物之間。
  7. 如請求項6之積體電路結構，其中該對電介質閘極間隔物係進一步沿著該電介質閘極插塞之側，且該電介質閘極插塞被侷限在該對電介質閘極間隔物之間。
  8. 如請求項6或7之積體電路結構，其中該電介質閘極插塞係與該電介質閘極壁垂直地對準。
  9. 如請求項6或7之積體電路結構，其中該電介質閘極插塞係垂直地偏移自該電介質閘極壁。
  10. 如請求項6或7之積體電路結構，進一步包含在該導電閘極填充材料上之一電介質閘極蓋。
  11. 一種計算裝置，包含： 一電路板；及 一耦合至該電路板之組件，該組件包括一積體電路結構，其包含： 一淺溝槽隔離(STI)結構； 在該STI結構上之一電介質閘極壁； 在該電介質閘極壁上之一電介質閘極插塞；以及 沿著該電介質閘極壁之側的一對電介質閘極間隔物，其中該電介質閘極壁被侷限在該對電介質閘極間隔物之間。
  12. 如請求項11之計算裝置，進一步包含： 一耦合至該電路板之記憶體。
  13. 如請求項11或12之計算裝置，進一步包含： 一耦合至該電路板之通訊晶片。
  14. 如請求項11或12之計算裝置，其中該組件係一封裝積體電路晶粒。
  15. 如請求項11或12之計算裝置，其中該組件係選自由一處理器、一通訊晶片、及一數位信號處理器所組成的群組。
  16. 一種計算裝置，包含： 一電路板；及 一耦合至該電路板之組件，該組件包括一積體電路結構，其包含： 一子鰭片，其具有突出在一淺溝槽隔離(STI)結構上方之一部分； 在該子鰭片之上的複數水平堆疊奈米線； 一閘極電介質材料層，其係在該子鰭片之該突出部分之上、在該STI結構之上、且圍繞該等水平堆疊奈米線； 在該閘極電介質材料層之上的一導電閘極層； 在該導電閘極層之上的一導電閘極填充材料； 一電介質閘極壁，其係橫向地隔離自該子鰭片及該等複數水平堆疊奈米線，該電介質閘極壁在該STI結構上；以及 在該電介質閘極壁上之一電介質閘極插塞。
  17. 如請求項16之計算裝置，進一步包含： 一耦合至該電路板之記憶體。
  18. 如請求項16或17之計算裝置，進一步包含： 一耦合至該電路板之通訊晶片。
  19. 如請求項16或17之計算裝置，其中該組件係一封裝積體電路晶粒。
  20. 如請求項16或17之計算裝置，其中該組件係選自由一處理器、一通訊晶片、及一數位信號處理器所組成的群組。
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