CN112020762B - 增强型薄膜器件 - Google Patents

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Abstract

一种增强型薄膜器件(100，200，500)，包括：衬底(101)，该衬底具有用于支撑外延层的顶表面；掩模层(103)，该掩模层被图形化有多个纳米级空腔(102，102’)，这些纳米级空腔设置在所述衬底(101)上，以形成针垫；设置在所述掩模层(103)上的晶格失配半导体的薄膜(105)，其中，所述薄膜(105)包括所述晶格失配半导体的嵌入所述薄膜(105)中的多个平行间隔的半导体针(104，204)，其中，所述多个半导体针(104，204)沿轴向方向朝所述衬底(101)基本上竖直地设置在所述掩模层(103)的所述多个纳米级空腔(102，102’)中，并且其中，所述薄膜上设置有其支撑的晶格失配半导体外延层(106)。

Description

增强型薄膜器件
优先权声明
本专利申请要求2018年4月22日提交的瑞典专利申请号183014的优先权，该专利申请以其全部内容通过援引并入本文。
技术领域
本发明总体上涉及硅晶圆的表面处理以及用于将III-V材料异质集成到硅上的器件。
背景技术
根据摩尔定律，可以安装在芯片上的晶体管的数量预期将呈指数地增加，其中，晶体管的数量增加一倍的速率是每24个月。然而，当电子器件按比例缩小至纳米级时，这产生了问题。自20世纪70年代初以来，电子器件的尺寸不断缩小。通过晶体管的微型化，性能/成本比提高了，这使得半导体市场呈指数增长。这也引起了对半导体技术的持续投资，从而推动了电子器件的进一步微型化。为了继续提高性能，半导体行业现在面临着取代硅基CMOS的挑战。硅晶体管的减少将达到其极限。
硅基场效应晶体管(MOSFET)的独特特征在于其性能随着尺寸的减小而提高。由于通过开发工艺方法减小了场效应晶体管的大小，因此性能随晶体管密度呈指数提高。现代逻辑电路基于具有互补特性的晶体管。这些晶体管被称为n型和p型MOSFET(或简称为NMOS和PMOS晶体管)。微型化的原理是电极以及n沟道和p沟道的长度越来越短。PMOS和NMOS晶体管一起用于CMOS电路，这使得迄今为止制造非常密集的集成电路成为可能。
近来，由于散热约为100W/cm2，因此MOSFET缩放处于功率限制缩放阶段。在没有大的封装和冷却成本的情况下，功率密度就无法有明显更高的提高，这使得这些芯片对于大多数应用是不切实际的。主要是硅形成自然氧化物的能力使其在集成电路中特别有用，但是对于化合物半导体，对高介电常数氧化物加以评估。特别地，因此，CMOS晶体管的几何收缩使当今的计算机成为可能。为了继续电子器件的发展，需要新的解决方案在廉价的硅晶圆上实施新型半导体材料。
人们将注意力转移到适合提高CMOS晶体管的性能的材料族(所谓的III-V族半导体)上。这些半导体由元素周期表中的第III组和第V组元素组合而成，并且是具有吸引力的半导体材料，因为它们的电子特性比硅好很多倍。半导体材料锗和石墨烯作为生产电子部件的替代材料也具有吸引力。这些材料出色的电子传输特性绝对是纳米电子学发展的核心。比如GaAs、InAs、InP等III-V族半导体及其三元和四元合金组合了周期表第III和V列中的元素。对于具有竞争力的III-V CMOS技术，这种材料必须制造在与Si-CMOS非常相似的硅平台上，该技术需要在硅上将III-V族半导体与锗或单独的III-V族半导体共集成。然而，在硅衬底上生产高质量沟道材料非常具有挑战性，尤其是对于III-V族半导体而言。未来CMOS的主要候选者是今天的III-V CMOS技术，以继续制造集成电路。国际半导体技术路线图(ITRS)中描述了其对未来CMOS技术的未来作用。通常预期在10-14nm节点附近，将需要替代沟道材料来实现国际半导体技术路线图(ITRS)中阐述的性能目标。
然而，由于其特性是在气相化学工艺的电子器件的不同异质结构中以不同的带隙外延生长的，因此，将III-V材料组合为合金的可能性备受关注。III-V材料可以通过气相沉积由III元素和V元素热降解的前体分子外延地生产。然而，材料不能仅在任何表面上生长，而必须具有带有相同或相似晶格常数的材料的结晶表面，以实现高结晶质量。AlGaInAs合金的异质结构是例如是InGaAs/GaAs/InGaAs，而GaN/InGaN/GaN结构分别形成量子阱，从而使光子部件的电荷载流子(电子和空穴)重组。因此，光子应用(比如激光器和LED)对III-V族半导体非常关注，而且还因为III-V材料的直接带隙。这些半导体材料还由于其高频率电子器件的非常高的迁移率、一维纳米结构中的弹道电子传输、量子电子器件中0和1维纳米结构中的电荷载流子捕获而在制造半导体部件中引起关注。一些III-V族半导体对于负电荷载流子(例如铟锑)具有非常高的迁移率，而其他半导体(例如锗)对于正电荷载流子具有非常高的迁移率。III-V族半导体材料实现了可以集成在硅晶圆上的光子应用。石墨烯的电子迁移率是200,000cm2V-1s-1，对于硅而言，约为1400cm2V-1s-1，而对于锑化铟而言，约为77,000cm2V-1s-1。石墨烯的电子迁移率高，但空穴迁移率差，因此不适合CMOS电子器件。对于CMOS电子器件，高电子迁移率是不够的，但是对于电子迁移率而言，具有1900cm2V-1s-1的锗紧随其后是具有850cm2V-1s-1的InSb，锗对于p和n掺杂沟道材料的正电荷载流子具有最大的迁移率。因此，为了实现III-V CMOS需要克服的最重要问题之一是在硅平台上的异构集成。
为了使III-V化合物半导体作为集成电路的半导体成为替代技术，需要对应的驱动器，如Si CMOS。III-V MOSFET的工艺流程需要使用与硅基CMOS技术类似的工艺流程。此外，对于直径为8-12”的工业用晶圆，需要将不同的III-V族半导体共集成。以前，已经在硅上演示了单个III-V化合物半导体。即使使用厚缓冲层来演示部件，商业上共集成也需要小于400nm的薄缓冲层。
文件“J.A.del Alamo等人，III-V CMOS：the key to sub-10nm electronics？[低于10nm电子器件的关键是什么？]，麻省理工学院微系统技术实验室，2011年MRS春季会议和展览研讨会P：Interface Engineering for Post-CMOS Emerging Channel Materials[后CMOS新兴沟道材料的接口工程]”描述了CMOS的功率密度在～100W/cm2时饱和。时钟频率在4GHz时饱和。该文件进一步描述了在大的晶圆区域(比如具有薄缓冲层和低缺陷密度的硅晶圆)上共集成III-V异质结构的挑战。特别地，该文件描述了两个不同的薄膜结构岛并排地共集成的问题。对此的关键因素之一是材料具有完全不同的晶格常数。
文件“J.A.del Alamo等人，“The prospects for 10nm III-V CMOS[10nm III-VCMOS的前景]”，麻省理工学院微系统技术实验室，Rm.39-567，剑桥，MA02139，USA”描述了取决于p沟道的候选材料，其本身的挑战是需要将两种不同的材料非常紧密地并排集成在硅晶圆上。
文件“International Technology R oadmap for S emiconductors 2009Edition Emerging Research Materials[国际半导体技术路线图2009版新兴研究材料]”中描述的问题是将硅以外的其他半导体用作电子迁移率低但空穴迁移率低的III-V族半导体。锗具有高空穴迁移率，但电子迁移率不如III-V化合物半导体的高。另一个问题是为具有不同沟道材料的晶体管实现高迁移率n沟道和p沟道，这些沟道材料被共集成以利用各自的电荷载流子迁移率。另一个问题是在可控位置和方向在硅晶圆上的期望位置处选择性生长替代晶体管沟道材料。
文件“International Technology R oadmap for S emiconductors 2011Edition Emerging Research Materials[国际半导体技术路线图2011版新兴研究材料]”描述了为2018年至2026年预计的2011年挑战。特别关注的是发明一种可以替代常规CMOS技术的新CMOS技术。根据摩尔定律和ITRS，预期晶体管将收缩至2017年的10nm、2019年的7nm、2020年的5nm和2023年的3nm。特别地，该文件描述了将III-V族半导体与锗共集成用于CMOS的问题具有挑战性，但即使集成，挑战也将甚至更加复杂，因为还需要缺陷控制和掺杂控制。另外，III-V材料的掺杂活化可以在低温发生，而锗的掺杂原子的活化则需要高工艺温度才能进行n掺杂。这两个相互矛盾的要求可能要求在III-V材料生长之前生产锗部件，这进一步增加了III-V材料和锗的集成复杂性。
特别地，该文件描述了将III-V族半导体与锗共集成用于CMOS的问题具有挑战性，但即使集成，挑战也将甚至更加复杂，因为还需要缺陷控制和掺杂控制。另外，III-V材料的掺杂活化可以在低温发生，而锗的掺杂原子的活化则需要高工艺温度进行n掺杂。这两个相互矛盾的要求可能要求在III-V材料生长之前生产锗部件，这进一步增加了III-V材料和锗的集成复杂性。
博士论文“High-Performance III-V PMOSFET[高性能III-V PMOSFET]，A.Nainani，2011”描述了由于硅CMOS技术的微型化产生了边际收益，因此，长期以来一直在探索III-V材料用作低压下高性能晶体管部件的晶体管沟道。该文件描述了后硅CMOS的III-V场效应晶体管的最大挑战是III-V材料与硅平台的异质集成。另一个挑战是将锗作为p型MOSFET沟道的p型部件与基于n型III-V的MOSFET集成。
文件“J.A.Del Alamo等人，“Nanometre-scale electronics with III-Vcompound semiconductors[具有III-V化合物半导体的纳米级电子器件]”，自然479.7373(2011):317-323”描述了后SiCMOS的最大挑战是制备衬底，使得可以并排制造NMOS和PMOS晶体管。该文件特别描述了为了实现III-V CMOS必须解决的问题是将NMOS和PMOS晶体管集成在硅上。最重要的是，可能需要的最大进步是将III-V NMOS和PMOS晶体管并排集成在硅衬底上。技术预算决定了使用硅晶圆主要是为了实现摩尔定律的成本结构。出于经济原因，需要缓冲层是薄的，并且外延生长时间短，而且还由于散热的热原因。III-V半导体及其合金的外延层的生长速率为约1-2μm/h。硅上的III-V族半导体的缓冲层的厚度为约1.5μm。III-V CMOS的最大挑战是制造用于NMOS和PMOS晶体管的混合衬底，其中具有不同晶格常数的两种不同材料的岛并排放置，以提供平坦的表面。该文件指出，这是没有给予足够重视的关键问题。
为了生产更便宜的氮化镓衬底，到目前为止，已经在硅上制造了缓冲层，在缓冲层上，薄膜生长有合金，从氮化铝到氮化镓具有用半导体材料梯度。即，为了通过用由通常为1-5nm薄的InGaN薄层限定的2维电子气形成平面GaN/InGaN/GaN量子阱来在氮化镓材料中形成电气部件、特别是平面LED。III-V族半导体的晶格常数使得难以在硅上制造III-V材料的薄膜而在较大晶圆上制造期间不破裂。
硅CMOS技术的进一步发展是所谓的硅FinFET技术，该技术使用各向异性蚀刻的硅半导体，在源极和漏极之间具有多栅极接触。平面CMOS缩放的困难在于维持通过晶体管的电流的可接受的栅极控制。FinCMOSFET的优势在于，非常容易对水平长形结构涂上触点，对通过晶体管的电流进行有利的静电控制。然而，FinFET的一个问题是由于半导体狭窄引起的高电阻。另外，对于10nm以下的晶体管节点，FinFET技术受到自上而下的工艺方法的限制。
除了其非常好的电子特性外，比如III-V族半导体和石墨烯等材料还难以制造在大型硅晶圆上。对于III-V族半导体，这尤其是由于以下事实：这些半导体是晶格失配半导体，即，它们在原子的结晶晶格中的晶格常数与硅明显不同。这导致在硅晶圆中形成应力，该应力导致硅晶圆弯曲和微小变弯。在硅上涂上纯氮化镓(晶格失配半导体)容易导致硅晶圆破裂。上述对硅涂上氮化镓的方法是在对硅晶圆涂上大量氮化铝镓合金的复杂工艺中生长缓冲层，该工艺用各种掺杂和氮化铝镓合金均匀地消除了缓冲层中的应力。该工艺难以扩展到大批量各种不同的硅晶圆，特别是需要针对每个设备和硅晶圆进行优化。另外，氮化铝镓中的大量合金外延层导致过程时间长，这对于大规模生产而言成本非常高。
LED制造商在蓝宝石衬底上生长III族氮化物半导体，这非常昂贵，6英寸晶圆约400美元，而硅电子器件制造商面临着转换为III-V材料以增强集成电路性能的挑战，当今将需要厚度为200-300微米的固体III-V族半导体的半导体晶圆。根据国际半导体技术路线图(ITRS)，对于半导体工业中需要比2”III-V族半导体更大的盘，目前尚不存在轻易可用的产品。
减轻上述问题的一种方式是使用III-V材料的横向过生长。尤其在专利US20100072513 A1中描述了这种解决方案，其中，半导体材料涂在结晶衬底上，第一半导体材料和掩模设置在结晶衬底表面上。半导体材料包括具有填充开口并覆盖掩模以减少位错的第二半导体材料的结晶过生长。这种解决方案的缺点在于，III-V材料如此脆，以至于同一结晶衬底上的两种不同晶格失配半导体材料或III-V材料与锗或其他具有相同晶格常数的材料的组合会导致晶圆破裂，尤其是对于较大的晶圆直径(比如4-12英寸)。
文件US 7250359 B2描述了在将锗集成在硅上时如何在晶圆中引入张力。该文件进一步披露了一种通过在硅上蚀刻V形凹痕然后在硅上外延晶格失配生长III-V材料来在硅上生长III-V材料的方法。目的是由于材料中的应力而限制GaN衬底的大小。GaN膜的厚度还可以为从基于GaN的光学部件发射的光提供波长偏移。破裂通常发生在GaN外延层中，并在晶体结构中产生应力和应变。该方法的缺点是晶格失配导致在材料中仍有许多应力，结果导致限制了旨在用于晶格失配的半导体的外延衬底的大小。
文件US 9379204 B2描述了III-V材料的晶圆如何被蚀刻并且被重新填充III-V材料以提供无位错的III-V族半导体。此方法的缺点是晶格失配造成材料中仍有很多张力。另外，晶圆的机械性能不足以用于共集成非常多样化的III-V材料的目的，这些材料在大于2英寸的大区域上对晶圆提供不同的应力。
在文件US 20140264607 A1中描述了一种在硅衬底上形成具有相关联的III-V族材料的FinFET部件的方式。根据此解决方案，非硅基半导体在具有长度厚度比的沟槽中生长，以在失配的沟槽晶格中形成半导体材料。还描述了如何掺杂半导体鳍的不同部分以形成与半导体鳍的源极和漏极接触。此方法的缺点在于，当半导体鳍在硅衬底上生长得晶格失配时，晶圆的脆性仍然存在。一个主要问题是，III-V族半导体的晶格常数使得难以在硅上制造III-V材料的薄膜而在较大的晶圆衬底上制造期间不会破裂。特别地，位错可能传播到半导体鳍。
文件Wang等人、Small，13,2017,1700929描述了锗外延层如何可以催化地用于使石墨烯与CVD合成。将200nm厚的锗膜溅射到具有300nm SiOx氧化物层的高掺杂p-Si晶圆上。特别地，期望形成石墨烯以避免金属污染。在真空下，引入23sccm氢气和230sccm氩气的混合物直至大气压。在不改变气体流量的情况下，将锗外延层加热到接近其900-930摄氏度的熔点。将0.7sccm甲烷气体添加到反应器中60-360分钟。用于生产用于催化石墨烯生长的锗层的这种方法的缺点在于，锗层被溅射并且具有石墨烯的量子电子部件的结晶质量低。
总之，已知的在硅上制造III-V材料和其他材料的方法存在问题。一个问题是，采用已知的缓冲层技术，大于6”的硅晶圆上的III-V薄膜缺陷阻止在用于电子部件的硅上的III-V族半导体上生产50-100nm薄的薄膜缓冲层。
另一个问题是硅上的厚III-V薄膜可以在有限程度上改善晶体质量，但导致光子学中的其他问题：硅上的厚缓冲层导致的波长偏移以及III-V CMOS的功率密度导致的散热不佳，这些问题则可以用硅上具有III-V族半导体的更薄外延层进行补救。
发明内容
因此，本发明的实施例优选地试图通过提供根据所附专利权利要求所述的增强型薄膜来缓解、减轻或消除本领域中的比如以上单独或以任何组合确认的一个或多个缺陷、缺点或问题。
应强调的是，当在本说明书中使用时，术语“包括(comprises/comprising)”被用于指定所陈述的特征、整体、步骤或部件的存在，但不排除存在或添加一个或多个其他特征、整体、步骤、部件或其群组。
本发明的目的是提供增强型晶圆，这些晶圆具有比目前通过之前的方法可以制造的高迁移率半导体材料的尺寸大于4英寸或具有用于电子部件的缓冲层的晶圆更高的供外延生长的结晶质量。
本发明的另一个目的是提供一种硅晶圆，该硅晶圆不会由于引起当前硅晶圆弯曲的III-V族半导体材料生长而破裂。对于工业应用，还要求晶圆与机器人搬运相容，使得机械臂(通过真空吸力进入晶圆下方)可以将晶圆移入和移出如用于6-12英寸晶圆的设备中正在使用的工艺室。这将使仅基于比在硅中的迁移率更高的电荷载流子迁移率的高性能电子部件的制造更廉价，而硅晶圆可以在许多为比如2英寸、4英寸、6英寸、8英寸和12英寸晶圆的工业规模晶圆的特定尺寸而设计的工艺中用作平台。还将允许在用于后硅CMOS部件的集成电路以及硅晶圆上集成的纳米电子器件和光子器件的外延制造中具有很高的精度。
本发明的另一个目的是提供一种晶圆，作为在本文所述的硅晶圆上构造量子计算器件的方式。
上述目的是通过根据所附独立权利要求所述的薄膜器件来实现的，其中在从属权利要求中描述了特定实施例。因此，本发明目的在于提供一种高强度的薄膜，该薄膜可以代替大的III-V族半导体晶圆，由此能够在控制下在硅上生长III-V族半导体外延层(或石墨烯)以制造功能性电子部件。
本发明的另一个目的是将各种高迁移率半导体集成用于后硅CMOS部件的硅平台上。这种共集成在文献中被认为极具挑战性，并且被认为是III-V CMOS的主要挑战。本发明的另一个目的是提供一种用于将外延层作为不同半导体材料的岛并排定位在晶圆上并控制其用于VLSI III-V CMOS的大小的方式。为了使III-V CMOS达到国际半导体技术路线图(ITRS)中提出的目标，必须将两种具有不同晶格常数的不同半导体材料的岛共集成在硅晶圆上。另外，本发明的目的是提供一种用于10nm以下的晶体管节点的硅后CMOS纳米电子平台的装置，此后利用量子计算机的自上而下的工艺方法来制造变得具有挑战性。
本发明的第一方面是一种增强型薄膜器件，其包括：衬底，该衬底具有用于支撑外延层的顶表面；掩模层，该掩模层被图形化有多个纳米级空腔，这些纳米级空腔设置在所述衬底上，以形成针垫；设置在所述掩模层上的晶格失配半导体的薄膜，其中，所述薄膜包括所述晶格失配半导体的嵌入所述薄膜中的多个平行间隔的半导体针，其中，所述多个半导体针沿轴向方向朝所述衬底基本上竖直地设置在所述掩模层的所述多个纳米级空腔中，并且其中，所述薄膜上设置有其支撑的晶格失配半导体外延层；优选地，其中，所述衬底是直径大于2英寸的硅晶圆。从属权利要求中限定了本发明的另外的实施例，其中本发明的第二方面和后续方面的特征是关于第一方面加以必要的修改。
简而言之，由薄膜提供的增强件是具有嵌入在薄膜中的半导体针的竖直增强件。与体半导体材料相比，直径为5-10nm的III-V材料的半导体针具有非常好的强度特性。因此，增强件允许这种半导体针的弹性变形以防止位错扩散。此外，将针如何以密集堆积结构嵌入薄膜中的图形用于增强。
增强型薄膜器件的第一优点是，相比硅上常规厚缓冲层的1μm/h生长速度，硅上半导体针的大部分III-V族半导体生长以高达30μm/h的速度生长。纳米线的短培养时间大大缩短了III-V族半导体薄膜的总生长时间，并允许100nm以下的薄膜具有比微米厚的缓冲层更高的晶体质量。
另一优点是，增强型薄膜器件使直径为6-12英寸的III-V族半导体晶圆不会因晶格应变而扩散位错。位错扩散受到纳米级紧密堆积的增强件的限制，这可以防止破裂，即硅晶圆可能破碎成几片。而且，对于两个不同的高迁移率p型和n型沟道的同质外延晶体生长，通过由于在薄膜中嵌入了密集堆积的纳米线而可以传播的位错较少，晶体管沟道的晶体质量提高。
另一优点是，薄膜可以在硅衬底上生长，其高度大约为十亿分之一米，可以代替相同材料的250-1000μm厚的固态大晶圆。如今，丰富度有限的III和V前体使用的III-V族半导体晶圆替代可以从沙子中提取的非常丰富的硅，相比之下，III和V前体相对稀有。
另一个优点是薄膜不需要通过异质外延生长进行生长，或不需要在适当的晶体方向的衬底(比如(111)平面硅晶圆)上生长。
另一个优点是可能不需要铝对GaN生长的MOCVD腔室的污染。
另一个优点是，增强型薄膜器件能够在硅上锗衬底上生长石墨烯岛，即以石墨烯作为迄今为止半导体材料中电子迁移率最高的材料。
另一个优点是，可以通过薄膜器件的薄外延层有效地消散CMOS晶体管中产生的热量。
另一个优点是，由于控制了纳米线在硅晶圆上特定位置处的定位，因此可以在增强晶圆上并排生长不同III-V和锗层的岛，以用于平面NMOS和PMOS晶体管。
另一个优点是可以在III-V岛生长之前完成锗岛的掺杂物原子的活化。
另一个优点是，对于VLSI III-V/III-V鳍式CMOS TFET，可以控制外延岛的位置及其生长。
另一个优点是可以为增强晶圆上的PMOS和NMOS的p-i-n隧道效应晶体管限定薄的本征外延层。这意味着III-V finFET的缩放可以用于7nm以下的节点。
另一个优点是可以在硅晶圆上制造铟锑外延层，以产生外延生长的纳米结构，用于硅晶圆上的拓扑量子计算机。
附图简要说明
通过参考以下描述和附图，可以最好地理解本发明及其进一步的目的、优点、实施例和特征。参照所附的专利附图，其中：
图1描述了增强型薄膜器件100。
图2披露了增强型薄膜器件的实施例200，其中多个平行间隔的支撑半导体纳米针204成六边形密集堆积结构布置。
图3描述了增强型薄膜器件300的实施例，其中外延层由第一晶格失配半导体315a和第二晶格失配半导体315b的隔离岛构成。
图4描述了外延层406上的鳍式半导体器件结构420的示意图。
图5A示出了在外延层岛405上的带有包封栅电极424的鳍式半导体器件结构420的示意图。
图5B示出了InGaAs外延层岛415a和Ge外延层岛415b两者的示意图。
图6示出了具有InGaAs薄膜岛1515和锗薄膜415b的薄膜器件400的3D视图。
图7描述了涉及用于在硅晶圆生长GaN外延层的过程1000的本发明的实施例。
图8描述了具有高电荷载流子迁移率的III-V族半导体III-V族半导体III-V外延层共集成的示意图。
图9描绘了两个如图8的III-V外延层岛的共集成的相似示意图。
图10示出了锗605质薄膜605可以如何被布置在石墨烯外延层606上。
图11示出了根据图10的实施例的从上方看到的石墨烯单层。
图12A示意性地示出了结合图12B的混合III-V CMOSFET系统(700’)。
图12B示出了基于两个外延层岛715a和715b与突出的外延半导体鳍的共集成而电耦合为III-V/III-V CMOS反相器的两个III-V FinFET的示意性俯视图。
图13示出了外延层806的截面示意性侧视图，该外延层包括分别具有p-掺杂和n-掺杂的III-V族半导体的异质结构(841，842)，其在纳米线径向上形成pn结。
图14示出了外延层906的截面示意性侧视图，该外延层包括具有不同带隙的III-V族半导体的异质结构(941，942，943)，该异质结构具有1-10nm的薄中间层942。
图15示出了马约拉那T型栅极1100的实施例，其中分支生长在具有异质结构(1150，1152，1153，1154，1155)的纳米树上，该异质结构具有III-V材料(1152、1154)的势垒材料和超导触点1156、1159、1158。
图16示出了拓扑量子运算的实施例2000，其作为用于主要量子粒子(比如成对的费米子)的量子机械波函数的辫(braid)，并且T型栅极具有带3个相邻的能量势垒段的节点。
图17示出了具有用于根据图16的拓扑量子运算的能量图的实施例2000。
附图详细说明
在附图中，相似或对应的特征由相同的附图标记表示。在本文中详细描述本发明之前，应该理解，本发明不限于外延层的任何特定衬底或特定实施例。除非指明了这种空间限制，否则本发明不限于晶体管的沟道材料的任何3维实施例的任何实施例。本发明不限于任何特定的外延生长的半导体。出于本说明书的目的，“晶格失配”和“晶格不匹配”是指在晶格常数方面有意与被指定用于半导体材料生长的衬底显著失配的半导体。在下文中，“薄膜”应被解释为厚度小于100nm的外延生长的半导体层。同样出于本说明书的目的，“III-V纳米粒子”是指InAlGaN材料系统的纳米粒子或InGaAsP材料系统的纳米粒子，并且“掩模层”是指用于防止半导体在衬底上外延沉积的层。“纳米树”是指作为分支的纳米结构的树。同样，“半导体针”、“纳米针”和“纳米级针”可以互换使用，并且指的是半径小于100nm的长形半导体结构。例如，III-V族半导体砷化镓是用于在硅晶圆上生长砷化镓的晶格失配半导体，即，砷化镓无法仅在硅晶圆上生长而没有将应力引入晶体结构中。还应理解的是，本文所使用的术语仅用于描述特定实施例的目的，而没有任何限制意图。此外，出于这种描述的目的，如果没有从上下文中另外指出的话，单数形式“一个”和“该”的使用指还包括复数形式。
本描述说明了本披露的原理。因此应当了解的是，本领域技术人员将能够设想到各种布置，尽管本文中没有明确描述或示出，但是所述布置实施了本披露的原理并且包括在本披露的范围内。
图1描述了在实施例中的增强型薄膜器件100，该增强型薄膜器件包括具有顶表面以支撑外延层的硅晶圆101。掩模层103被图形化有设置在硅晶圆101上的多个纳米结构102’。在掩模层103上设置晶格失配半导体105的薄膜，在该掩模层上，薄膜105具有嵌入的纳米线。纳米线沿衬底的轴向方向竖直且平行地布置在掩模层的纳米级空腔102中。可以在掩模中配置空穴直径为1-80nm的多个纳米级空穴，以在纳米级空穴中设置相同厚度的半导体针104。纳米级空穴102可以是深空穴，以使纳米线沿纤锌矿晶体结构的C方向生长。纳米线还可以是p掺杂的以沿纤锌矿的C方向布置。掩模层形成具有与外延层相同的半导体材料的独立纳米线的针垫。硅晶圆101的直径优选地大于2英寸。
在下文中，将描述与图1有关的实施例和特定实施例。通过从掺入到掩模层103的纳米级空穴102中的半导体晶体的半导体生长，薄膜105被制成为通过纳米线104而被增强。掩模层103既防止在衬底上的晶体生长，而且还用作半导体粒子保持器。纳米线104邻接钝化层103，该钝化层用于相对于硅晶圆的平坦表面引导纳米线方向。纳米线104的横向过生长可以是薄膜105的100-200nm厚度。半导体晶体可以被设计为III-V族半导体，但是也可以使用GaN半导体晶体。
根据本发明，纳米线104沿晶体结构的C方向由半导体纳米粒子成核。因此获得的纳米线104可以具有纤锌矿的C平面的上侧，该纤锌矿沿其长度具有M平面。纤锌矿纳米线段的长度可以是例如10-50nm，并且纳米线之间的距离可以是例如100-300nm。根据本发明，纳米线104沿晶体结构的C方向由半导体纳米粒子成核。因此，获得的纳米线104可以是其顶部作为纤锌矿的C平面，纤锌矿沿着其长度具有M平面的侧面。纤锌矿纳米线段的长度可以是10-50nm，并且纳米线之间的距离可以是例如100-300nm。在纤锌矿纳米线段的顶部，生长闪锌矿纳米线，闪锌矿的晶体结构发生突然变化，从<0001>晶体平面原子的六方紧密堆积到闪锌矿的<111>平面的立方紧密堆积变化。纳米线的高p掺杂可以用于有助于从天然闪锌矿晶体结构到纤锌矿的过渡，并且纳米线的较小宽度也可以对这种过渡有贡献。在闪锌矿纳米线的顶部，生长半导体的2D层。纳米线的纤锌矿段可以在低压(100毫巴)下生长。GaN的合成可以被写为Ga+NH3＝GaN+3/2H2。优选使用某个过程在如下过程条件下由GaN纳米粒子生长III-N纳米线：(TMG)＝[10.20]sccm，(NH3)＝[10.20]sccm，P＝[100,150]mbar，T＝[1000.1100]C。在氮化镓的薄膜上，p掺杂GaN的外延层可以在如下过程条件(TMG)＝[400,500]sccm，Mg3N2)＝[100,250]sccm(NH3)＝[900,100]sccm，P＝[100,250]mbar，T＝[800,1000]C下生长，InGaN可以在过程条件(TEG)＝[80,110]sccm，(TMIn)＝[600,700]sccm，NH3)＝[900,1100]sccm，P＝[100,250]mbar，T＝[800,900]C下生长，并且n掺杂GaN可以在如下过程条件(TMG)＝[400,500]sccm，(NH3)＝[900,1100]sccm，P＝[100,250]mbar，T＝[800,1000]C下生长。纤锌矿纳米线104’的成核可以通过外延工艺气体流量的p掺杂物元素的摩尔分数来引起。优选在以下过程条件下生长增强型薄膜：(TMG)＝[400,500]sccm，(NH3)＝[900,1100]sccm，P＝[100,250]mbar，T＝[800,1000]C。
磷化铟的纳米线可以使用金粒子辅助生长在硅晶圆上生长。可以将金溅射在晶圆上并对其进行光刻图形化以用于金的湿法蚀刻。在纳米线生长之后，可以通过湿法蚀刻去除剩余的金。纳米线的生长是通过提供在晶体表面处进行反应的这些元素的蒸气而发生，其中该反应可以总结如下：In(CH3)3(g)+PH3(g)＝InP(s)+3CH4(g)。对于InP纳米线生长，可以使用前体三甲基铟(TMI)、磷化氢(PH3)、DMZn和TESn。总工艺气体流量可以是每分钟13.0升氢气作为载气。为了生长具有纤锌矿晶体结构的纳米线，可以配置DMZn的摩尔分数用于p掺杂。用于III-V纳米线生长的反应器温度可以为420℃，其中生长是通过将TMIn和对应于DMZn的掺杂样品(作为掺杂物)添加到反应器而启动的。InP纳米线的顶部上是另一种化合物半导体，该化合物半导体通过横向过生长而生长，以提供InP纳米线作为薄膜中的针垫。InAs生长的反应可以被写为In(CH3)3(g)+As3(g)＝InAs(s)+3CH4(g)。
优选的是，长形半导体晶体具有带纤锌矿晶体结构的纳米线104的段。在硅衬底上生长不同的半导体纳米线的挑战是主要挑战，这是由于晶格常数的差异，而且闪锌矿晶体结构的III-V纳米线沿<111>B方向的生长需要衬底的正确晶体取向。非氮化物半导体的纤锌矿晶体结构通过半导体的整体生长是不可能的，但是通过纳米线生长是可能的。由于纤锌矿晶体的极性，纳米线可以通过纤锌矿晶体结构的堆积误差沿闪锌矿的<111>方向生长。纳米线横向过生长有薄膜，该薄膜是用于例如砷化镓的闪锌矿或用于氮化镓的纤锌矿，其中纳米线形成嵌入在薄膜中的增强件，从而防止了破裂和位错的扩散。
纳米级空穴102也是纳米粒子的保持器，可以形成为5-20nm的范围，以用于纤锌矿晶体结构纳米针的生长。纳米线104的原位p掺杂也可以用于使III-V族半导体纳米线的纤锌矿晶体结构成核。纳米线104的生长通过气-液-固(VLS)模型和气-固-固(VSS)模型来描述。在掺杂过程中2D成核的能量势垒降低，从而可以使纳米线成核为纳米粒子半径比未p掺杂的纳米线104小得多。因此，p掺杂半导体芯的优点在于纳米线被成核成半导体粒子的半径小得多。随着纳米粒子的半径减小，成核的驱动力随着与化学反应的过渡态的能量势垒相似的低能量势垒而增大。纳米线的长度取决于随着时间的整体增长率。
根据本发明，不同半导体材料的半导体粒子可以设置在硅晶圆上的氮化硅103中的纳米级区域102上。当接通工艺气体以使相应半导体在半导体粒子上生长时，纳米线在纳米级空穴中生长，其中纳米线104的直径由纳米级空穴102的直径限定。此工艺的优势在于，由于生长是晶格适应的，因此不需要任何催化剂粒子即可在例如硅衬底上生长纳米线，这也防止了奥斯特瓦尔德熟化(Ostwald ripening)，奥斯特瓦尔德熟化通常会导致纳米线的长度不同。由于生长是晶格匹配的，因此位错仅限于初始生长，并且当纳米线从纳米级空穴生长时，随着纳米线的晶体质量以约50μm/h(0.8nm/min)的生长速率增长，半导体晶体的质量得以改善。
优选的是，纳米线通过当前商用纳米线生长方法中的有机金属气相外延(MOVPE)在纳米线上生长。通过提供在纳米级空穴中的半导体纳米粒子的晶体表面处反应的这些元素的蒸气而发生根据本发明的晶体生长。当生长纳米线时，V气体的基本物质流量可以在10-30sccm的范围内。
外延层可以由C平面氮化镓制成，以在硅晶圆上生长无位错的氮化镓；由(110)平面锗制成以在硅晶圆上生长石墨烯，或者由(110)平面锗和III-V族半导体的岛构成。由于纳米针的材料强度特性，在外延层中垂直布置有纳米线的薄膜的增强使得较大的半导体晶圆(直径4-12英寸)的结晶质量比固态半导体晶圆或硅上的缓冲层高得多。优选的是，通过由相同半导体材料的纳米粒子生长晶格匹配的半导体的工艺来制造纳米针。纳米针或纳米线因此可以从对半导体外延层的气相生长具有惰性的掩模层中的纳米级空穴生长。因此，薄膜的增强是多个纳米线作为针垫嵌入薄膜中的竖直增强。实际上，与体材料相比，III-V材料的纳米线104具有非常好的强度特性，例如，砷化镓的杨氏体模量从～90GPa增加到～180GPa。纳米线的机械特性的细节由Wang等人在Adv.Mater.2011,23,1356-1360中进行了描述，该文件通过援引并入本文。
可以通过金属有机气相沉积(MOCVD)来制造纳米线104。掩模中用于生长纳米线104的空穴的厚度可以被配置为使尺寸在5-25nm之间的纤锌矿晶体结构成核，以使纳米线发生弹性变形。
纳米线104可以在密配合喷淋头-MOCVD反应器中生长。因此，纳米线104在大晶圆表面上的限定位置处的生长实现了高再现性。III-V族半导体可以通过与氢化物气体反应的前体分子的分解来生长。示例是III前体是三甲基铟，而V前体物质是磷化氢(PH3)。
与本发明的优选的自组织方法相比，先前的纳米线104生长方法的缺点总结如下：
纳米线aerotaxy生长使用气相的纳米线的生长，这不能提供在<100>硅衬底上的生长的期望晶体取向<111>和纳米级部件的对齐。可以使用例如反应性离子蚀刻(RIE)通过金蚀刻来蚀刻金属粒子，但是该方法没有提供用于将比如InSb和锗的不同高迁移率半导体共集成的方式。用于纳米线生长的金的光刻定义并未提供用于各种高迁移率半导体的共集成的途径。外延层可以制成在硅上，但不会被共集成为晶格常数有较大差异。
通过在光刻定义的用于纳米生长的纳米级空穴中自组织半导体纳米晶体来进行纳米线生长是根据本发明生长纳米线的优选方式。这使得能够通过半导体纳米晶体的自组织来并排地将两种分离的半导体材料共集成。在溶剂蒸发过程中由胶体悬浮液自组织的单晶半导体纳米粒子和由这种半导体纳米粒子的同质外延生长提供了将两种不同的高迁移率半导体并排共集成为外延层状岛的方式。
通过不补偿沿垂直于衬底101的方向的外延层和纳米线的晶格常数的差异来实现薄的外延层。现有技术方面提及的这种缓冲层必须从具有接近于期望沟道材料的晶格常数的衬底开始，并且重复具有多个外延层的晶格常数梯度的III-V合金的外延生长，即应变层外延，直到晶格常数足够接近期望的沟道材料的晶格常数为止。根据本发明，与自组织半导体纳米晶体相同的材料的同质外延生长意味着集成在硅衬底上不需要缓冲晶格常数。
优选通过用飞秒激光照射惰性衬底(比如用于氮化镓晶体的蓝宝石)上先前生长的外延层来制造半导体纳米粒子，以将外延层热溶解成多个半导体纳米粒子。优选的是，纳米线由其生长的纳米粒子是氮化铝、氮化镓、砷化镓、磷化铟、铟锑或半导体合金。
图2示出了薄膜器件200，该薄膜器件具有成六边形密堆积结构布置的多个平行间隔的支撑半导体针204。各个纳米线204可以成紧密堆积的结构以30-100nm的距离设置在衬底上，其中半导体针由晶格失配半导体构成。
根据本发明的共集成方法找到了用于CMOS器件的特定效用，并且将在下面与同图3至图12有关的特定实施例一起进行描述。根据本发明，可以针对每种类型的外延岛的VLSIIII-V CMOS加工精确控制NMOS和PMOS晶体管的位置。通过这种方法使薄外延岛成为可能，使得可以消散在CMOS电路中使用PMOS和NMOS晶体管产生的热量。由于纳米线的较高生长速率和纳米线的横向过生长，硅上的薄2D外延层的晶体质量变得高得多，并且防止位错沿垂直于衬底的方向扩散到电子部件。另外，锗岛的p掺杂激活可以在不影响III-V岛的情况下发生，因为可以在III-V岛的生长之前对锗岛进行处理。根据本发明，优选将硅衬底上的外延层岛与用于p沟道的锗和用于n沟道的III-V族半导体或对于正电荷载流子具有特别高的迁移率的III-V族半导体的选择共集成。
图3示出了增强型薄膜器件300，其中外延层包括第一晶格失配半导体315a和第二晶格失配半导体315b的多个隔离的岛。
图4示出了外延层406上的鳍式半导体结构420的示意图。可以从掩模层生长半导体材料的鳍，在掩模层外延生长鳍式半导体结构，其宽度小于10nm，长度为50-200nm。
在图5A中，示出了在外延岛405上具有包围栅电极424的鳍式半导体结构420。
在图5B中，薄膜器件400具有InGaAs外延层岛415a和Ge外延层岛415b两者。在每个外延层岛上，具有InGaAs鳍式半导体结构420a和锗鳍式半导体结构420b。优选将PMOS晶体管配置用于1维弹道空穴传输，以补偿低空穴迁移率并匹配NMOS晶体管的高电子迁移率。因此，PMOS晶体管和NMOS晶体管可以被配置为在InGaAs外延层415a和Ge外延层岛415b两者的顶部上包括几个FinFET晶体管或多个竖直纳米线场效应晶体管。在图6中示出了薄膜器件400的3D视图，具有InGaAs外延层岛415a和锗外延层岛415b。
如图7所描绘的，本发明的实施例涉及用于在硅上增强GaN薄膜的过程(1000)，该过程包括通过以下步骤生长III-N纳米线：(1001)提供具有掩模层的衬底，该掩模层包括至少一个纳米级空穴，(1002)在所述衬底上的所述至少一个纳米级空穴中自组织至少一个GaN纳米粒子，以及(1003)由GaN纳米粒子优选地通过GaN纳米粒子在纳米级空穴中沿纤锌矿的C方向的外延横向过生长来生长具有的晶体结构纤锌矿的III-N纳米线。GaN纳米粒子通过GaN纳米粒子蒸发液体悬浮液的毛细作用力在纳米级空穴中被自组织。氨气的前体物质流量可以在10-30sccm的范围内。通过中和分别设置在GaN纳米粒子和衬底上的酸配体和碱性配体，GaN纳米粒子可以在至少一个纳米孔中被自组织。
根据本发明，优选将一个或多个III-V族半导体共集成。这种共集成在图8中被描绘为分别地，III-V族半导体的III-V外延层515a具有高正电荷载流子迁移率而III-V族半导体外延层515b具有负电荷载流子(电子)的高载流子迁移率。从上方示出了突出的外延生长的芯部分520，其是异位pnp掺杂的520”、520”、520”。掩模层517包括在凹部或主孔中的外延层岛515a和515b，其中外延层不与衬底晶格匹配。根据图9，两个III-V外延层岛也可以共集成在硅衬底上。
薄膜可以布置在具有石墨烯外延层606的硅上的锗外延层605上。图10示出了这样的实施例。
在一些实施例中，提供InAs、InP、GaAs、AlAs、ZnO、ZnS、AIP、GaP、AIP、GaN、AlN、InN、CdSe或AlInAs、InGaAs、AlGaAs、GaInP、AlGaN的合金制成的薄膜605。可以设置InAs、InP、GaAs、AlAs、ZnO、ZnS、AlP、GaP、GaN、AlN、InN、CdSe或AlInAs、InGaAs、AlGaAs、GaInP、AlGaN的合金制成的外延层606。外延层606可以与所述薄膜605晶格匹配。在某些实施例中，这些外延层也可以是岛。
在图10中，石墨烯单层606由嵌入在薄膜605中的多个紧密堆积的纳米线604支撑。纳米线604被布置成由半导体纳米粒子602竖直生长。如图11所示的石墨烯单层可以在(110)锗上生长。“Lee等人科学杂志(Science)2014年4月18日：第344卷，第6181期，第286-289页”描述了在锗表面上石墨烯生产的细节，该文件通过援引并入本文。使用石墨烯的优点主要是避免在用于电子部件(比如石墨烯量子电子学)的晶圆小表面上的石墨烯单层中出现皱褶。
图12A示意性地示出了结合图12B的混合III-V CMOSFET系统(700’)。衬底设有被配置为容纳单个半导体纳米粒子的纳米结构空腔。在纳米级空腔中，掺入了高迁移率半导体的半导体粒子。通过半导体材料的岛的外延生长，分别生长出具有高电子迁移率和高空穴迁移率的两个外延层岛(715a，715b)。在相应外延层上，设置了PMOS晶体管(720’，720”，720”’)和NMOS晶体管(720’，720”，720”’)。PMOS晶体管可以被配置用于空穴的一维弹道传输，以补偿低空穴迁移率并匹配NMOS晶体管的高电子迁移率。源极触点(724a’，724a”)、漏极触点(724c’，724c”)和栅极触点(724b’，724b”)布置在外延层岛的相应掺杂部分上。
图12B示出了基于两个外延层岛715a和715b与突出的外延半导体鳍的共集成而电耦合为III-V/III-V CMOS反相器的两个III-V FinFET的示意性俯视图。根据本发明，优选将FinFET技术的沟道材料制成薄的，以制造1维半导体。特别地，由于1维半导体的半径为约7-18nm，电子传输增加。
增强型薄膜器件100可以设置有薄的外延III-V外延层，以根据本发明并排形成外延岛。在每个外延岛上沉积一个掩模层，并且在掩模层中，通过比如EBL或纳米压印光刻法在每个外延岛上居中开有长形空腔。掩模层103优选是氮化硅。在每个长形空腔中，生长例如具有50-100nm的长度的外延长形鳍式半导体结构。因此，优选的是，长形空腔具有约5-50nm的纳米结构宽度，以形成水平长形外延突起。这些突出的外延鳍分别是原位p掺杂和n掺杂的，以便被配置为PMOS和NMOS晶体管。对于当前的ITRS晶体管节点，在突出的外延部分上生长1-10nm(优选10nm、7nm、5nm或1nm)的本征壳层。在本征外延壳层上，生长原位掺杂壳层。内壳层可以包括晶体管源极，而最外壳层可以构成漏极。水平突出的外延部分可以沿衬底上方的长形外延突起的径向方向分别是原位p-i-n掺杂和n-i-p掺杂的。为了提供对本征壳层的触点，沿外延径向方向，高k电介质氧化物沉积在突出的外延部分的中间部分上，从而将突出的外延部分一分为二。
为了以光刻方式在p-i-n结的相应端部提供对突出的外延部分的金属触点，在突出的外延部分的内芯部分处形成金属接触，并且形成对外壳的一个触点。电荷载流子、电子和空穴隧穿本征层，但是当栅极接触基本上包围本征层时，凸出的外延p-i-n半导体结构的径向方向上的电流随栅极电压关闭和接通，从而引起形成电荷载流子以便沿p-i-n方向从芯流到位于栅电极范围的外层。当以光刻方式限制栅电极的尺寸并且沿纵向方向的pnp或npn过渡的掺杂受到局部掺杂原子的限制时，更有利的是外延本征层的厚度可以被控制成具有通过MOVPE突然生长的在1-10nm范围内、尤其是1-5nm内的结晶壳。基于核壳的FinFET晶体管的一个优点在于，可以在与衬底相同的平面中设置触点。
优选生长宽带隙势垒层，该势垒层限定电子在本征层的突出核心部分之间隧穿的能力。通过在突出部分的中间部分上光刻限定纳米结构氧化物层，可以仅在其余部分上生长势垒壳。
优选将锗纳米晶体和InSb纳米晶体的组合用于在根据本发明的CMOS晶体管的硅晶圆上生长岛。前体物质iBuGe可以用于生长锗纳米线。
为了使正电荷载流子的传导性与III-V/Ge CMOS负电荷载流子的更高迁移率相匹配，优选将多个PMOS晶体管与单个NMOS晶体管结合使用，或者突出的外延部分针对一个半径通过分别调整突出的外延部分的高度和空腔的厚度而被配置为将电子包围在1维半导体中以便进行弹道传输，其中该半径比NMOS晶体管的短。半导体的价带受晶体结构中的应力的影响，这些应力拉开轻、重正电荷载流子的价带，使其变为各向异性。NMOS晶体管的外延突出部分可以具有与PMOS匹配并且具有在7-18nm范围内的半径的迁移率，因为电子迁移率在此范围内线性地增加。然而，对于III-V族半导体材料，这种改进非常小。
图13示出了外延层806的截面示意性侧视图，该外延层包括具有不同带隙的III-V族半导体的异质结构(841，842)，该异质结构具有1-10nm的薄中间部分。外延层806包括布置在外延层上的III族氮化物纳米线，其中从nGaN芯线和pGaN壳的内部向外部看，纳米线具有LED结构。
根据色散关系，可以将电子的能量写为体半导体中的能带结构的波向量的函数，并因此近似抛物线。因此，当电子被困于两个空间维度而在一个维度上是自由的时，电荷载流子密度与电子能量的平方根成反比。类似地，对于被困于空间维度上并随着在三个空间维度上自由的电子能量的根而略微增长的电子，电荷载流子密度变得恒定。这使得优选将电子困于一维半导体中，以使得电荷密度在用于光子部件的导带底部附近发散。
图14示出了外延层906的截面示意性侧视图，该外延层包括具有不同带隙的III-V族半导体的异质结构(941，942，943)，该异质结构具有1-10nm的薄中间层。异质结构可以原位掺杂在任何外壳中，用于量子阱的调制掺杂。在异质结构中，邻接的半导体外层具有比中间层942更大的带隙。可以为具有LED结构(从核壳纳米线的内部向外部看)GaN核/AlGaN壳/GaN势垒壳/InGaN活性层壳/GaN势垒壳/GaN壳的III族氮化物纳米线提供异质结构，其中C平面是氮化镓的最极性平面。
在下文中，描述了用于后III-V CMOS的器件需要比如本文中以上描述的薄膜器件、特别是作为马约拉纳量子计算机的实施例的特定器件等III-V族半导体中需要极其无位错的衬底。与电子器件相比，马约拉那费米子是它们自己的反粒子。对于马约拉那准粒子，产生算符和湮没算符可以被写成C＝γ1+iγ2和 其中粒子空穴对称性存在于E＝0(0K)，其给出了马约拉纳费米子的湮没算符与产生算符之间的以下身份关系/>
图15示出了T型栅极1100的示意图，其作为锑化铟外延层上的纳米树，用于支撑完全无位错的结晶铟锑纳米线(1152，1153，1157，1154)，这些纳米线1-10nm薄，在硅晶圆上是竖直独立的。在竖直纳米线的段1153上，生长纳米线分支1157(参见图17中的能带结构，在图15中，E(z)和z方向垂直于衬底，E(x)是沿分支的轴向方向的x方向)。竖直纳米线可以具有在分支1157电极旁边沿轴向方向布置的两种能量势垒半导体材料(1152，1154)。竖直布置的铟锑纳米线可以包括至少两个单重波超导(s波)环绕栅电极。纳米线分支1157可以包括s波超导电极1158。
在一维纳米线中，出现在相应量子阱(1153，1154)的最终状态下是成对马约拉那费米子的马约拉那量子粒子，这取决于磁场强度和所谓的能带结构“马约拉纳零间隙”的构型。优选将T型栅极布置成具有纳米树，因为可以沿着纳米线沿竖直方向朝衬底原位外延生长能量势垒材料段(1154，1153)和沿着带有种子粒子的分支1157原位生长能量势垒材料段。还优选提供能带结构作为用于电子传输的两个抛物线带以进行上自旋和下自旋，即通过具有高自旋轨道耦合的半导体(例如锑化铟的合金)进行“自旋轨道分裂”。
纳米树(1150，1152，1153，1154，1155，1157)具有分支1157，这些分支可以配备有金种子粒子并且通过MOVPE进行气相化学生长。分支1157可以通过在GaSb或GaAsSb、InAaSb(1152，1154)半导体势垒段之间的金种子粒子沿竖直纳米线1155的轴向方向的气溶胶沉积来生长。科学文章“Kimberly Dick等人的Nature materials[自然材料]，第3卷，2004年”中描述了可以如何生长纳米树的细节，该文件通过援引并入本文。优选的是使用至少一部分纳米线的静电损耗来执行拓扑量子运算。
在下文中，将根据图16和图17结合图15的实施例描述拓扑量子运算的实施例，而无意于进行限制。
拓扑量子运算(2000)由(2001)在第一量子阱1150和第二量子阱1155中具有两个相应的马约拉纳粒子的T型栅极提供；(2002)通过电极1159和1158上的电压对T栅极施加正偏压，通过该电压，马约拉纳粒子从水平设置的纳米线部分1150流到线分支1157。通过在电极1159和1158上施加电压，在L形异质结构InSb(1150)/GaInSb/InSb(1153)/GaInSb/InSb(1157)中降低了能量势垒。
此后，通过根据图17用电极1156和1159上的偏置电压(2003)施加偏置电压，该偏置电压降低了图16的水平纳米线的能量势垒，第二马约拉纳粒子从第一量子阱1155流到第二量子阱1150。此后，通过(2004)在电极1158和电极1156上施加正偏置电压，降低异质结构InSb(1157)/GaInSb/InSb(1153)/GaInSb/InSb(1155)中的能量势垒，此后马约拉纳粒子从纳米线分支1157流到节点量子阱1153，并流到第二量子阱1155上。(2005)因此，将两个马约拉纳准粒子的原始波函数被辫化一次，并返回到与提供的原始位置2001相同的位置。
T型栅极可以通过在竖直布置的异质结构纳米线中辫化、双辫化、三辫化等两个波函数来执行多个量子运算。优选将多个T型栅极互连以检测湮没的马约拉那费米子。
根据图17的能量图，优选为段(1154，1153，1152，1157)的相应半导体或其合金提供带隙。
可以通过同一条竖直纳米线上的多个量子位来配置16位量子位纳米树寄存器，以描述叠加波函数。优选通过原位生长的半导体材料形成各种异质结构，因为马约拉纳量子计算机的主要问题之一是由于晶体结构的无序性而产生了干扰准粒子。每个纳米树的每个N量子位寄存器可以通过相应的量子阱耦合到其他量子栅极。通过100个量子阱，可以完成1.26*1030倍于常规计算机可以完成的运算。此实施例1100的优点在于潜在的计算机容量变得巨大。另一个优点是可以在硅晶圆上生长成千上万的具有很小比例的位错的锑化铟合金纳米树，并且原位势垒段垂直于衬底并沿着分支1157生长。
肖特基势垒在锑化铟的金属接触中很小并且是有利的，因为可以使用小的磁场来产生马约拉那费米子。与纳米树的触点可以是NbTiN超导材料。自旋阻塞也可以用于检测量子点中费米子的自旋。这实现了具有与量子状态低退相干性的拓扑量子计算机，保护辫化的马约拉纳状态。在“Nature Nanotechnology[自然纳米技术]，13，192-197(2018)”中披露了与拓扑量子信息、用于存储或用于利用准粒子执行逻辑运算的量子运算有关的更多细节，该文件通过援引并入本文。
实施例的一个示例包括增强型薄膜器件和III-V FinFET晶体管，该晶体管进一步包括：沿垂直于所述芯部分的纵向方向的方向径向地分别包围所述突出芯部分的源极端和漏极端的两个纳米结构电极，其中，所述突出芯部分的中心部分被高k电介质氧化物壳包围，并且纳米结构化栅电极沿所述垂直方向径向包围所述氧化物壳，其中，所述突出芯部分是pnp掺杂或npn掺杂的，其中，所述中心部分是n或p掺杂的，并且沿所述垂直方向的厚度为小于10nm，并且其中，所述突出芯部分被配置为与负电荷载流子比正电荷载流子通过突出外延部分的更高的固有迁移率匹配，这些突出外延部分的高度和宽度分别将电子包围在1维半导体中以进行弹道运输；并且其中外延突起的半径在7-18nm范围内，优选地其中所述氧化物壳是非结晶二氧化铪。几个PMOS晶体管可以与单个NMOS晶体管结合使用，以用于混合III-V/III-V或III-V/Ge CMOS。
一个实施例的另一个示例是薄膜器件，其包括锗薄膜和嵌入在薄膜中的锗纳米线针垫。可以通过CVD在锗的薄膜上生长石墨烯，以在石墨烯中产生电触点或电子部件。在其他实施例中，石墨烯层可以是2D维度单层或石墨烯岛，并且可以用生物分子、有机分子、抗体、蛋白质或用于石墨烯晶体管的DNA被功能化，其中石墨烯层涂有Ti/Pd/Au电触点并与微流体沟道接触。在薄膜器件的一些实施例中，此器件是生物传感器，其包括具有锗外延层的薄膜器件，其中，石墨烯单层被布置在所述锗外延层上，并且其中，所述石墨烯单层用至少一个生物分子或有机分子被功能化，并且其中，所述石墨烯单层涂有Ti、Pd或Au触点。
实施例的示例是基于纳米线的显示器，其中特定的纳米线在不同的微型表面上生长，以形成红色、绿色和蓝色的像素，其中蓝色来自氮化物纳米线，而红色和绿色来自III-V纳米线量子阱。在这样的实施例中，纳米线在下降的温度下生长；GaN纳米粒子的III族氮化物纳米线，然后是金粒子作为催化剂粒子的III-V纳米线。该实施例的另一个优点是可以将III-N合金与III-V合金组合以配置RGB LED的带隙。分别地，In1-xGaxN的带隙被配置用于蓝色电致发光，而InAlGaAsP半导体合金被配置用于红色和绿色电致发光。来自量子阱每一侧的调制掺杂物原子迁移到二极管结构中的量子阱的底部。通过在原位掺杂纳米线的异质结构，使得对能量势垒半导体进行掺杂，可以将电荷载流子捐送给量子阱，从而在二维电荷载气中提供密度非常高的电荷载流子。
本发明的实施例的另一个示例涉及一种增强型薄膜器件，其包括栅极堆叠，该栅极堆叠包括具有III-V族半导体的半导体沟道的外延层；在所述半导体沟道的中心部分外延地布置在所述半导体沟道上以捕获杂质物态的非常薄的宽带隙半导体层，以及设置在所述高k介电常数半导体和所述宽带隙半导体上的高k氧化物层。可以设置栅极堆叠用于平面pnp或npn晶体管、纳米线晶体管或FinFET晶体管。
在本发明的一个示例中，AlGaN/GaN在硅晶圆上生长并且被图形化以产生自上而下的纳米线。纳米线横向过生长，以在通过AlGaN/GaN纳米线增强的硅上生长聚结的GaN薄膜。在另一个示例中，InP纳米线选择性地生长在(111)硅上并横向过生长，从而在硅上形成InP薄膜。
在本发明的一个示例中，GaN设置在硅晶圆上，并且对晶圆的背面进行干反应离子蚀刻，以释放GaN薄膜。
实施例806的另一个示例涉及III-N纳米线LED，其包括：掺杂芯线，具有比所述芯线低的带隙的壳层，其中，所述壳层被原位蚀刻，并且其中，所述芯线包括包围电触点。芯线是原位p掺杂的，并且其中至少一个壳层是n掺杂的壳层。芯线是原位n掺杂的，其中至少一个壳层是p掺杂的壳层。
薄膜器件的实施例的另一个示例包括III-V纳米线激光器，该纳米线激光器包括具有p型掺杂芯线的纳米线、在纳米线上的n掺杂的壳层，使得该壳层包围所述芯线，一起形成二极管能带结构，其中芯线在从极性C平面以最高可能生长速率的C平面生长过程中被原位p掺杂，并且其中壳层从非极性M平面或A平面以低生长速率被本征地掺杂和n掺杂，使得二极管能带结构获得最大掺杂以达到III-V材料在硅上的光子应用。这些纳米线激光器结构可以与硅CMOS电子器件集成在一起。
在薄膜器件的一个示例实施例中，外延层由III-V族半导体和锗构成，其相应的外延突出部分分别沿纵向方向具有npn和pnp掺杂的段，其中III-V/Ge CMOSFET或III-V/III-V CMOSFET的中间掺杂部分可以是10-14nm厚，其中所述突出部分分别生长在高迁移率p沟道材料和n沟道材料的混合外延层岛上。
本发明的实施例的另一个示例涉及用于优选在具有氮化镓外延层的薄膜器件上生长III-N纳米线的过程，该过程包括：提供具有掩模层的薄膜器件，该掩模层包括至少一个纳米级空穴；在所述衬底上的所述至少一个纳米级空穴中自组织至少一个GaN纳米粒子；以及优选地是通过以下方式由所述GaN纳米粒子生长至少一个具有纤锌矿晶体结构的III-N纳米线：所述GaN纳米粒子在所述至少一个纳米级空穴中沿纤锌矿的C方向的外延横向过生长。GaN纳米粒子通过GaN纳米粒子蒸发悬浮液的毛细作用力在纳米级空穴中被自组织。氨气的前体物质流量可以在10-30sccm的范围内。所述GaN纳米粒子可以通过在所述至少一个纳米级空穴中和分别在所述GaN纳米粒子和所述衬底上的酸配体和碱配体而在所述至少一个纳米孔中被自组织。所述GaN纳米粒子可以由GaN粉末通过热激光合成来产生。
一个实施例的另一个示例涉及III-N纳米线LED(100)，其包括：在衬底上的纤锌矿晶体结构的掺杂芯线840、第一壳层(842)，该第一壳层具有比所述芯线(103)更低的带隙，并且其中，芯线(841)包括在第一壳层上的第二掺杂壳层，其中芯线生长在与纤锌矿不同的晶体结构的衬底上。衬底可以被配置用于<111>A或<111>B闪锌矿的取向，以用于III-V纳米线的生长。芯线可以包括包围电触点，和/或所述第二壳层可以包括透明电触点。透明电触点可以是ITO。
一个实施例的另一个示例涉及III-N纳米线LED，其包括：掺杂芯线(841’)、具有比所述芯线(841’)更低的带隙的壳层(842’)，其中，所述壳层被原位蚀刻(840’)，并且其中，所述芯线(841’)包括包围电触点。芯线可以是原位p掺杂的，并且至少一个壳层(843’)可以是n掺杂的壳层。芯线可以是原位n掺杂的，其中至少一个壳层是p掺杂的壳层。
一个实施例的另一个示例是包括III族氮化物纳米线外延层和III-V纳米线的薄膜器件，其中III族氮化物纳米线由GaN纳米粒子生长。该实施例的优点在于，其使得可以覆盖整个光谱，以使发光二极管(整体)在廉价的硅衬底上提供白光。该实施例的另一优点在于，不必使用例如磷光层，例如蓝色LED，来获得白光。壳层可以原位蚀刻到与芯纳米线相同的高度，以便不会从C平面获得任何发光。该实施例的优点在于，当发光不同于不同的晶体平面时，波长被更加明确。另外，避免了硅上的薄膜的波长谱的偏移。
在增强型薄膜器件的一个实施例的另一个示例中，外延长形突起沿径向方向具有相应的p-i-n掺杂段，其中对于III-V p-i-n/III-V n-i-p.finCMOSTFET，中间本征段的厚度可以是7-10nm。
本发明的实施例的示例涉及用于制造III-V FinFET(420，424)的过程(1000)，该过程包括：提供包括外延层岛(415a，415b)的衬底，沉积与所述外延层岛接触的外延生长掩模层，被沉积用于外延生长的掩模层以光刻方式限定纳米结构宽度在所述外延层岛上居中的长形空腔；使芯部分(420a，420b)从长形空腔外延突出到在垂直于外延层岛(415a，415b)的平面上的纳米结构高度以沿所述纵向方向制造1维半导体以进行弹道电荷载流子传输，其中，外延层岛(415a)的半导体选自对正电荷载流子具有高迁移率的III-V族半导体组或选自具有高电子迁移率的III-V族半导体组。该过程可以包括使突出芯部分生长有掩膜层；沿长形的突出芯部分(420)的纵向方向生长宽带隙势垒壳，以产生填充有本征掺杂的很薄的壳的中央凹部；在势垒壳上生长原位掺杂的壳，其中突出芯部分和所述原位掺杂的壳被原位掺杂以在所述突出芯部分的中心部分处径向形成p-i-n结。中心部分可以小于10nm，并且所述本征层可以具有小于7nm的纳米结构厚度，以沿所述纵向方向上将电荷载流子包围在0维半导体中。纳米线的长度和外延层的厚度可以小于400nm，以转移III-V CMOS电路的热量。
在本发明的实施例的另一个示例中，PMOS晶体管可以包括具有p-i-n连接段的芯壳结构，其中，所述NMOS晶体管包括具有p-i-n连接段的芯壳结构，优选地，其中，所述纳米线包括具有5-7nm厚度的本征掺杂段。PMOS晶体管还可以包括在外延层岛上外延生长的纳米线，其中NMOS晶体管包括在所述外延层岛上生长的纳米线。
实施例806的另一个示例是由具有III-N纳米线二极管结构的增强型薄膜器件提供的外延层，该纳米线二极管结构包括：在衬底上的纤锌矿晶体结构的掺杂芯线、第一壳层，该第一壳层具有比芯线更低的带隙，并且其中芯线包括在所述第一壳层上的第二掺杂壳层，其中，所述芯线生长在与纤锌矿不同的另一晶体结构的衬底上。衬底可以被配置用于<111>A或<111>B闪锌矿的取向，以用于III-V纳米线的生长。芯线可以包括包围电触点。
一个实施例的另一个示例是马约拉纳量子计算机900，该马约拉纳量子计算机包括：结晶衬底(901)；III-V族半导体的第一异质结构纳米线(967)，其通过长形凹槽(961’)的横向过生长而平行于所述衬底(901)布置；垂直于所述第一异质结构纳米线(967)布置的第二异质结构纳米线(966)，其中，所述第二异质结构纳米线(967)通过中心抵接与所述第一纳米线基本上晶格匹配；并且其中，所述竖直纳米线(966)包括宽带隙半导体材料，并且其中，超导环绕栅电极(962)包围所述第二竖直纳米线(966)；并且其中，两个超导电极(961，963)设置在所述第一纳米线的端部。超导电极可以是s波超导体。第一异质结构纳米线和第二竖直异质结构纳米线可以分别被布置为锑化铟纳米线。而且，石墨烯的2D岛可以被布置为作为具有配置的能带结构的马约拉纳量子栅极的一部分。
一个实施例的另一个示例涉及包括串联异质结构的纳米树，该串联异质结构包括：III-V族半导体的异质结构纳米线，该异质结构纳米线包括沿其轴向方向的第一岛和第二岛；其中，所述第一岛被配置用于形成第一量子位的马约拉那量子态，其中，所述第二岛被配置用于形成第二量子位的第二马约拉那量子态。异质结构纳米线可以具有两个很短的能量势垒段，使得第一量子位和第二量子位可以形成叠加波函数。异质结构纳米线可以包括与所述纳米线基本上相同的半导体的分支，以形成T型栅极。能量势垒段可以很薄，具有2-3nm的厚度。
实施例1100”的另一示例涉及III-V族半导体栅极，其包括：III-V族半导体(1153，1157，1154)的3向交叉点，其包括三个纳米线段，以执行马约拉纳费米子的两个马约拉纳波函数的拓扑辫运算，其中，每个纳米线段包括至少一个具有很薄的能量势垒材料的异质结构。
优选实施例
一种增强型薄膜器件(100，200，500)，包括：衬底(101)，该衬底具有用于支撑外延层的顶表面；掩模层(103)，该掩模层被图形化有多个纳米级空腔(102，102’)，这些纳米级空腔设置在所述衬底(101)上，以形成针垫；设置在所述掩模层(103)上的晶格失配半导体的薄膜(105)，其中，所述薄膜(105)包括所述晶格失配半导体的嵌入所述薄膜(105)中的多个平行间隔的半导体针(104，204)，其中，所述多个半导体针(104，204)沿轴向方向朝所述衬底(101)基本上竖直地设置在所述掩模层(103)的所述多个纳米级空腔(102，102’)中，并且其中，所述薄膜上设置有其支撑的晶格失配半导体外延层(106)；优选地，其中，所述衬底(101)是直径大于2英寸的硅晶圆。晶格失配半导体的多个平行间隔的半导体针(204)可以成六边形紧密堆积的结构布置在晶格失配半导体的50-100nm的距离处。这多个纳米级空腔(102，102’)可以是具有5-25nm的空穴直径的纳米级空穴，以在所述纳米级空穴中设置相同厚度的所述半导体针(104，104)。外延层可以包括至少两个不同的晶格失配半导体(406)的多个隔离岛。薄膜(505)可以布置在锗(505)中，并且所述外延层是石墨烯(506)。纳米级空腔(102，102’)可以很深。外延层可以包括与所述外延层相同的半导体材料的半导体鳍。半导体岛可以非常紧密堆积在200-500nm的距离处。外延层可以包括具有不同带隙的III-V族半导体合金的至少一个异质结构(506，606)，该异质结构具有1-10nm的薄中间层。在所述异质结构中，中间层可以具有比邻接的半导体更小的带隙(506，606)。半导体针可以具有至少一部分是纤锌矿晶体结构。
尽管本领域技术人员可以提出修改和改变，但是发明人的意图是，在本文的披露内容的范围内，本发明涵盖所有合理地和适当地落入本文披露的披露内容的范围内的修改和改变的范围。以上参照参考特定实施例描述了本发明。然而，在本发明的范围内，除了上述实施例以外的其他实施例同样是可能的。在本发明的范围内可以提供与上述方法步骤不同的方法步骤。本发明的不同特征和步骤可以以与所描述的不同的其他组合来组合。例如，实施例的各种特征可以加以必要的修改以除了所述的组合以外的组合进行组合。本发明的范围仅由所附权利要求限制。

Claims (10)

1.一种增强型薄膜器件，包括：
衬底，该衬底具有用于支撑外延层的顶表面；
掩模层，该掩模层被图形化有多个纳米级空腔，这些纳米级空腔设置在所述衬底上，以形成针垫；
设置在所述掩模层上的晶格失配半导体的薄膜，其中，所述薄膜包括所述晶格失配半导体的嵌入所述薄膜中的多个平行间隔的半导体针，其中，所述多个半导体针沿轴向方向朝所述衬底竖直地设置在所述掩模层的所述多个纳米级空腔中，
其中，所述薄膜上设置有其支撑的相对于该衬底是有意失配的晶格失配半导体外延层，其中，该掩模层与该衬底直接接触，
并且其中，所述外延层包括至少两个不同晶格失配半导体的多个隔离岛，其中，这两个不同晶格失配半导体中的每一个包括相对于该衬底有意失配的半导体材料。
2.根据权利要求1所述的增强型薄膜器件，其中，晶格失配半导体的所述多个平行间隔的半导体针成六边形紧密堆积的结构以50-100nm间隔布置。
3.根据权利要求1所述的增强型薄膜器件，其中，所述多个纳米级空腔是纳米级空穴，这些纳米级空穴被配置成具有5-25nm的空穴直径，以在所述纳米级空穴中设置相同厚度的所述半导体针。
4.根据权利要求1所述的增强型薄膜器件，其中，所述薄膜布置在锗中，并且所述外延层是石墨烯。
5.根据权利要求1所述的增强型薄膜器件，其中，所述外延层包括与所述外延层相同的半导体材料的半导体鳍。
6.根据权利要求1所述的增强型薄膜器件，其中，所述多个岛堆积彼此间隔200-500nm。
7.根据权利要求1所述的增强型薄膜器件，其中，所述外延层包括具有不同带隙的III-V族半导体合金的至少一个异质结构，该异质结构具有1-10nm的薄中间层，并且其中，所述中间层的带隙小于所述异质结构中的邻接半导体。
8.根据权利要求1所述的增强型薄膜器件，其中，所述半导体针具有至少一部分是纤锌矿晶体结构。
9.根据权利要求1所述的增强型薄膜器件，其中，所述衬底是硅晶圆。
10.根据权利要求7所述的增强型薄膜器件，其中，该异质结构包括III族氮化物纳米线，这些纳米线具有GaN芯/AIGaN壳/GaN势垒壳/InGaN有源层壳/GaN势垒壳/GaN壳的发光二极管结构。
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