KR102508471B1 - 강화 박막 필름 장치 - Google Patents

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Abstract

본 발명은 강화 박막 장치(100, 200, 500)에 관한 것으로, 에피레이어(Epilayer)를 지지하기 위한 상부 표면을 가지는 기판(101); 상기 기판(101) 상에 배치되어 니들 패드(Needle Pad)를 형성하는 복수의 나노 사이즈의 캐비티(Cavity)로 패턴화되어 있는 마스크 레이어(103); 상기 마스크 레이어(103) 상에 배치된 격자 부정합 반도체(Lattice-mismatched Semiconductor)의 박막(105) - 상기 박막(105)은 이에 내장된 상기 격자 부정합 반도체의 복수의 병렬 이격된 반도체 니들을 포함하고, 상기 복수의 반도체 니들은 상기 마스크 레이어(103)의 상기 복수의 나노 사이즈의 캐비티 내에 상기 기판(101)을 향해 축 방향으로 실질적으로 수직으로 배치됨 -; 및 자신에 의해 지지되는 상기 박막 상에 제공되는 격자 부정합 반도체 에피레이어(106)를 포함한다.

Description

강화 박막 필름 장치
관련 출원에 대한 상호 참조
본 출원은 2018년 4월 22일자로 출원된 스웨덴 출원 제183014호에 대한 우선권을 주장하며, 그 전체 내용은 참조로서 본원에 포함된다.
본 발명은 일반적으로 실리콘 웨이퍼(Wafer)의 표면 처리 및 실리콘 상의 III-V 물질의 헤테로 집적화(Heterogeneous Integration)를 위한 장치에 관한 것이다.
무어(Moore)의 법칙에 따라, 칩에 장착할 수 있는 트랜지스터의 개수는, 24개월마다 트랜지스터의 개수가 2배로 늘어나는 속도로 기하급수적으로 증가할 것으로 예상된다. 하지만 이는 전자 장치의 크기가 나노 사이즈로 작아질 때 문제를 야기한다. 전자 장치의 다운스케일링(Downscaling)은 1970년대 초부터 지속되어 왔다. 트랜지스터가 소형화됨에도 불구하고, 비용 대비 성능은 증가했으며, 이는 반도체 시장의 기하급수적인 성장을 이끌었다. 이로 인해, 반도체 기술에 대한 지속적인 투자도 이어졌고, 또한 전자 장치의 소형화를 주도했다. 반도체 산업은, 이제 지속적으로 성능을 향상시키기 위해 실리콘 기반의 CMOS를 대체해야 하는 문제에 직면해 있다. 실리콘 트랜지스터의 감소는 그 한계에 이를 것이다.
전계 효과 트랜지스터(MOSFET)의 독특한 특징은 면적이 줄어들면 성능이 향상된다는 것이었다. 전계 효과 트랜지스터는 개발 프로세스 방법론을 개발해 사이즈가 줄어들었기 때문에, 성능은 트랜지스터의 밀도와 함께 기하급수적으로 상승했다. 현대 논리 회로는 상호 보완적인 특성을 갖는 트랜지스터를 기반으로 한다. 이를 n타입 및 p타입 MOSFET(또는 단순히 NMOS 및 PMOS 트랜지스터)라 한다. 소형화의 원리는 n채널 및 p채널 길이와 마찬가지로 전극이 점점 더 짧아진다는 것이다. NMOS 및 PMOS 트랜지스터는 함께 CMOS 회로에 사용되며, 이로써 오늘날까지 고밀도 집적 회로를 제조할 수 있게 되었다.
최근 MOSFET 스케일링은 열 손실이 약 100 W/cm2이므로 전력 제한 스케일링의 단계 내에 있다. 대부분의 응용 분야용 이 같은 칩을 비현실적으로 만드는 대규모의 패키징 및 냉각 비용 없이, 전력 밀도는 너무 많이 증가할 수 없다. 집적 회로에서 특히 유용하게 만들었던 것이 자연 산화물을 형성하는 실리콘의 주요 능력이지만, 화합물 반도체의 경우 고 유전율(High Permittivity) 산화물이 중요하게 평가된다. 그러므로 특히 CMOS 트랜지스터의 기하학적 축소(Shrinkage)가 오늘날 컴퓨터를 가능케 했다. 전자 장치를 계속 개발하기 위해, 저렴한 실리콘 웨이퍼 상의 반도체 물질의 새로운 타입을 실행시키는 새로운 솔루션이 필요하다.
CMOS 트랜지스터(소위, III-V족 반도체)의 성능을 상승시키는데 적합한 물질군에 관심이 쏠리고 있다. 이 같은 반도체는 성분의 주기율 표에서 III족 및 V족의 성분으로부터 결합되며, 실리콘보다 전자적 특성이 몇 배 더 뛰어난 매력적인 반도체 물질이다. 반도체 물질인 게르마늄(Germanium)과 그래핀(Graphene)은 또한 전자 부품의 생산을 위한 대안 물질로서 매력적이다. 이러한 물질의 뛰어난 전자 수송 특성은 나노일렉트로닉스(Nanoelectronics)의 개발에 틀림없이 중심이 될 수 있다. GaAs, InAs, InP 및 이들의 삼원 및 사원 합금과 같은 III-V 반도체는 주기율표의 III 및 V열 내의 성분을 결합한다. 이 같은 물질은 경쟁적인 III-V CMOS 기술에 대하여 Si-CMOS와 아주 비슷하게 실리콘 플랫폼 상에 생성되어야 하며, 이는 실리콘 상의 게르마늄 또는 개별 III-V 반도체를 갖는 III-V 반도체의 코-인티그레이션(Co-integration)을 필요로 하게 만든다. 하지만 실리콘 기판 상의 고품질 채널 물질을 생산하는 것은 매우 어려운 일이고, 특히 III-V 반도체가 그렇다. 미래 CMOS용 주요 후보는 집적 회로를 계속 생산하는 오늘날의 III-V CMOS 기술이다. CMOS 기술의 미래 역할은 ITRS(International Technology Roadmap for Semiconductors)에 설명된다. 일반적으로 약 10-14 nm 노드(Node)로, ITRS에 설명된 성능 타겟을 달성하려면 대안 채널 물질이 필요하다고 예상된다.
하지만 기상 화학적 프로세스(Gas Phase Chemical Process)로 전자 장치용 상이한 밴드갭(Bandgap)이 있는 다른 헤테로 구조 내에 에피택셜로(Epitaxially) 성장하는 특성 때문에, 합금으로서의 III-V 물질의 결합 가능성에 일차적으로 관심을 갖는다. III-V 물질은, III성분 및 V성분 열적 저하된 전구체(Precursor) 분자로부터 기상 증착(Gas Phase Deposition)에 의해 에피택셜로 생성될 수 있다. 하지만 물질은 어떤 표면에서도 성장할 수는 없지만, 격자 상수와 동일하거나 비슷한 물질의 결정형 표면을 가져 고품질 결정형을 이뤄야만 한다. AlGaInAs 합금 속 헤테로 구조(예: InGaAs / GaAs / InGaAs and GaN / InGaN / GaN 구조)는 각각 양자 우물(Quantum Well)을 형성하여, 광학 요소를 위한 전하 캐리어(Charge Carrier)(전자 및 홀(Hole))를 재결합시킨다. 그러므로 III-V 반도체는 레이저 및 LED와 같은 포토닉 애플리케이션(Photonic Application)에 많은 관심을 끌지만, 이는 III-V 물질의 직접(Direct) 밴드갭 때문이기도 하다. 이 같은 반도체 물질은 고주파 전자 장치의 매우 높은 이동도(Mobility), 1차원 나노 구조 내의 탄도 전자 수송(Ballistic Electron Transport), 양자 전자 장치 내의 0 및 1차원 나노 구조 내의 전하 캐리어의 포착으로 인하여 반도체 요소 제조에 관심을 갖고 있다. 일부 III-V 반도체는 음성 전하 캐리어(예: 인듐 안티몬: Idium Antimony) 에 대한 매우 높은 이동도를 가지고, 다른 반도체(예: 게르마늄)는 양성 전하 캐리어에 대한 매우 높은 이동도를 가진다. III-V 반도체 물질은 포토닉 애플리케이션이 실리콘 웨이퍼 상에 집적될 수 있게 만든다. 그래핀의 전자 이동도는 200,000 cm2V-1s-1, 실리콘은 약 1,400 cm2V-1s-1, 안티몬화 인듐은 약 77,000 cm2V-1s-1이다. 그래핀의 전자 이동도는 우수하지만, 홀 이동도는 안 좋기 때문에 CMOS 전자 장치에 사용하기 부적합하다. CMOS 전자 장치의 경우, 전자 이동도가 충분히 높지 않지만, 전자 이동도가 1,900cm2V-1s-1인 게르마늄 다음에 850cm2V-1s-1인 InSb(p- 및 n- 도핑된(Doped) 채널 물질을 위한 양성 전하 캐리어에 대하여 가장 큰 이동도를 가짐)가 이어진다. 그러므로 III-V CMOS를 실현하기 위해 극복해야 할 중요한 문제 중 하나는 실리콘 플랫폼 상의 헤테로 집적화이다.
III-V 화합물 반도체가 집적 회로용 반도체로서의 대안 기술이 되도록 하기 위해, Si CMOS와 같은 해당 드라이버(Driver)가 필요하다. III-V MOSFET를 위한 프로세스 흐름은 실리콘 기반의 CMOS 기술에 대한 것과 유사한 프로세스 흐름을 사용해야 한다. 덧붙여, 다른 III-V 반도체는 8-12"의 지름을 갖는 산업적으로 사용 가능한 웨이퍼에 대해 코-인티그레이션될 필요가 있다. 이전에, 단일 III-V 화합물 반도체가 실리콘 상에 구현되었었다. 두꺼운 버퍼 레이어가 데모 요소로 사용되었어도, 400nm 미만의 얇은 버퍼 레이어(Buffer Layer)는 상업적 코-인티그레이션을 위해 필요할 수 있다.
문서 "J. A. del Alamo et al., III-V CMOS: the key to sub-10 nm electronics?, Microsystems Technology Laboratories, MIT, 2011 MRS Spring Meeting and Exhibition Symposium P: Interface Engineering for Post-CMOS Emerging Channel Materials"는 CMOS용 전력 밀도가 ~ 100 W/cm2에서 포화되는 것을 설명한다. 클럭 주파수(Clock Frequency)는 4 GHz에서 포화된다. 또한, 이 문서는 낮은 결함 빈도와 얇은 버퍼 레이어가 있는 실리콘 웨이퍼와 같은 큰 웨이퍼 영역 상의 III-V 헤테로 구조를 코-인티그레이션하는 문제를 설명한다. 특히, 이 문서는 나란히 있는 2개의 서로 다른 박막 구조 아일랜드(Island)의 코-인티그레이션 문제를 설명한다. 이에 대한 중요한 요인 중 하나는 물질이 매우 다른 격자 상수를 갖는 것이다.
문서 "J. A. del Alamo et al., The prospects for 10 nm III-V CMOS, Microsystems Technology Laboratories, MIT, Rm. 39-567, Cambridge, MA 02139, USA"는, p-채널을 위한 후보 물질에 의존하여, 실리콘 웨이퍼 상에 2개의 서로 다른 물질이 매우 가깝게 나란히 집적되어야 하는 것 자체가 어려운 과제라고 설명한다.
문서 "International Technology Roadmap for Semiconductors 2009 Edition Emerging Research Materials"가 설명하는 문제는, 실리콘 외의 다른 반도체를 III-V 반도체로서 사용하며, 이는 전자 이동도가 낮지만 홀 이동도도 낮다는 것이다. 게르마늄은 높은 홀 이동도을 갖지만 전자 이동도는 III-V 화합물 반도체만큼 높지 않다. 다른 문제는, 각각의 높은 전하 캐리어 이동도를 이용하기 위해, 코-인티그레이션된 서로 다른 채널 물질을 갖는 트랜지스터용 높은 이동도 n- 및 p-채널을 구현하는 것이다. 또 다른 문제는, 실리콘 웨이퍼 상의 제어 가능한 위치와 방향을 갖는 바람직한 위치에서의 대안 트랜지스터 채널 물질의 선택적 성장이다.
문서 "International Technology Roadmap for Semiconductors 2011 Edition Emerging Research Materials"는 2018-2026년 동안 예상되는 2011년의 과제를 설명한다. 종래의 CMOS 기술을 대체할 수 있는 신규 CMOS 기술를 발명하는 데에 특별히 관심이 집중된다. 무어의 법칙 및 ITRS에 따르면, 트랜지스터는 10 nm(2017년), 7 nm(2019년), 5 nm(2020년) 및 3 nm(2023년)로 축소될 것으로 기대되어 왔다. 특히, 이 문서는 CMOS용 게르마늄을 갖는 III-V 반도체를 코-인티그레이션하는 문제점을 과제로 설명하지만, 집적되더라도, 이 과제는 결함 제어 및 도핑 제어를 필요로 해 더 복잡해질 수 있다. 게다가, 게르마늄용 도펀트(Dopant) 원자가 n-도핑을 위해 높은 처리 온도를 필요로 하지만, III-V 물질의 도핑 액티베이션(Doping Activation)은 낮은 온도에서 발생할 수 있다. 이 같은 2개의 경쟁적인 요구 사항으로 인해, 게르마늄 요소는 III-V 물질의 성장 이전에 생산되어야 하며, 이는 III-V 물질 및 게르마늄 등의 집적 복잡도를 상승시킨다.
특히, 이 문서는 CMOS용 게르마늄을 갖는 III-V 반도체를 코-인티그레이션하는 문제점을 과제로 설명하지만, 집적되더라도, 이 과제는 결함 제어 및 도핑 제어를 필요로 해 더 복잡해질 수 있다. 게다가, 게르마늄용 도펀트 원자가 n-도핑을 위한 높은 처리 온도를 필요로 하지만, III-V 물질의 도핑 액티베이션은 낮은 온도에서 발생할 수 있다. 이 같은 2개의 경쟁적인 요구 사항으로 인해, 게르마늄 요소는 III-V 물질의 성장 이전에 생산되어야 하며, 이는 III-V 물질 및 게르마늄 등의 집적 복잡도를 상승시킨다.
박사 학위 논문인 "High-Performance III-V PMOSFET, A. Nainani, 2011"은, 실리콘-CMOS 기술의 소형화가 한계 수익이 발생하기 때문에, III-V 물질은 낮은 전압에서 고성능 트랜지스터 요소를 위한 트랜지스터 채널로서 오랫동안 사용하기 위해 연구되어 왔다고 설명한다. 포스트(Post)-실리콘 CMOS을 위한 III-V 전계 효과 트랜지스터에 대한 가장 큰 과제는, 실리콘 플랫폼를 갖는 III-V 물질의 헤테로 집적화라고 이 문서는 설명한다. 다른 과제는, n-타입 III-V 기반의 MOSFET을 갖는 p-타입 MOSFET 채널로서 p-타입 요소를 게르마늄과 집적시키는 것이다.
문서 "J. A. Del Alamo et al., "Nanometre-scale electronics with III-V compound semiconductors." Nature 479.7373 (2011): 317-323."는, 포스트 SiCMOS에 대한 가장 큰 과제는 기판을 마련해, NMOS 및 PMOS 트랜지스터가 나란히 제조될 수 있게 만드는 것이라고 설명한다. 이 문서는 III-V CMOS가 실리콘 상의 NMOS 및 PMOS 트랜지스터를 집적시키는 것을 실현하기 위하여 꼭 풀어야 하는 문제를 설명한다. 먼저, 아마 가장 필요한 주요 진보는, 실리콘 기판 상의 III-V NMOS 및 PMOS 트랜지스터를 나란한 집적하는 것이다. 기술 예산은 실리콘 웨이퍼의 사용하도록 규정해, 주로 무어의 법칙의 비용 구조를 달성하도록 한다. 버퍼 레이어는 에피택셜 성장 시간과 경제적 이유뿐 아니라 방출되는 열에 대한 열적 이유로 인해 얇아야 한다. III-V 반도체 및 그 합금의 에피레이어(Epilayer)의 성장 속도는 약 1-2 μm/h이다. 실리콘 상의 III-V 반도체용 버퍼 레이어의 두께는 약 1.5 μm다. III-V CMOS에 대한 가장 큰 과제는 평평한 표면을 제공하는 나란히 배치된 서로 다른 격자 상수를 갖는 2개의 개별 물질의 아일랜드를 갖는 NMOS 및 PMOS 트랜지스터용 하이브리드 기판을 제조하는 것이다. 이 문서는 이것이 충분한 관심을 받지 못한 주요한 문제라고 언급한다.
더 저렴한 질화 갈륨(Gallium Nitride) 기판을 생산하기 위해, 버퍼 레이어가 지금까지 실리콘 상에 생성되어 왔으며, 여기서 박막은 질화 알루미늄으로부터 질화 갈륨으로 반도체 물질의 기울기(Gradient)가 있는 합금으로 성장되었다. 즉, 질화 갈륨 물질 내에 전자 부품을 만들기 위해, 특히 평면의 LED는 보통 1-5 nm 얇기인 InGaN의 박막에 의해 정의된 2차원 전자 기체가 있는 평면의 GaN / InGaN / GaN 양자 우물을 형성함으로써 만들어졌다. III-V 반도체용 격자 상수는 더 넓은 웨이퍼 상에서 제조하는 동안 크랙(Crack) 없이 실리콘 상의 III-V 물질의 박막을 생성하기 힘들게 만든다.
실리콘-CMOS 기술의 추가 개발은 소위 실리콘 FinFET 기술로 불리며, 소스(Source)와 드레인(Drain) 사이에 멀티 게이트 접촉이 있는 이방성(異方性)으로 에칭된 실리콘 반도체를 이용한다. 평면의 CMOS 스케일링의 어려움은 트랜지스터를 통해 전류의 허용 가능한 게이트 제어를 유지하는 것이다. FinCMOSFET는 트랜지스터를 통해 전류의 유리한 정전기 제어와 접촉해 수평으로 길쭉한 구조를 코팅하기 매우 쉽다는 장점이 있다. 하지만 FinFET의 하나의 문제점은 좁은 반도체로부터 발생하는 높은 저항성이다. 또한, FinFET 기술은 10 nm 미만의 트랜지스터 노드에 대해 하향식 프로세스 방법론으로 제한된다.
매우 좋은 전자적 특성 외에, III-V 반도체 및 그래핀과 같은 물질은 큰 실리콘 웨이퍼 상에 제조하기 어려웠다. III-V 반도체의 경우, 특히 이 같은 반도체가 격자 부정합 반도체(Lattice-mismatched Semiconductor)이기 때문이며, 이 말은 원자의 결정형 격자 내의 격자 상수가 실리콘과 매우 다르다는 것을 의미한다. 이로 인해, 실리콘 웨이퍼 내의 응력이 형성되며, 이는 실리콘 웨이퍼의 미세한 휨과 곡률을 일으킬 수 있다. 실리콘 상의 순수 질화 갈륨(격자 부정합 반도체)를 코팅하는 것은 실리콘 웨이퍼를 크랙이 쉽게 생기게 만든다. 앞서 설명된 질화 갈륨으로 실리콘을 코팅하는 방법은 실리콘 웨이퍼를 ALGAN(Aluminum Gallium Nitride)의 다수의 합금(다양한 도핑 및 ALGAN 합금이 있는 버퍼 레이어 내의 응력을 균등하게 나눔)으로 코팅하는 복잡한 프로세스에서 버퍼 레이어를 성장시킨다. 이 프로세스는 실리콘 웨이퍼를 크고 다양한 부피로 스케일링하기 어렵고, 특히 장비 및 실리콘 웨이퍼마다 최적화될 필요가 있다. 게다가, ALGAN 내의 다수의 합금 에피레이어로 인해 프로세스 시간이 길어지고, 대규모 생산에 비용이 많이 든다.
LED 제조업체는 6인치 웨이퍼당 약 400 달러로 매우 비싼 사파이어 기판 상의 III-질화 반도체를 성장시키고, 실리콘 전자 장치 제조업체는 집적 회로에 대한 성능 향상을 위해 III-V 물질로 전환하는 과제를 곧 마주하게 되며, 오늘날은 200-300 미크론(Micron) 두께의 단단한 III-V 반도체의 반도체 웨이퍼를 필요로 한다. ITRS에 따른 반도체 산업에서 앞으로 필요한 2" III-V 반도체보다 큰 디스크의 경우, 현재 손쉽게 사용 가능한 제품이 없다.
앞서 언급한 문제를 완화하기 위한 한 가지 방법은 III-V 물질의 측방향 과성장(Lateral Overgrowth)을 사용하는 것이다. 이 같은 솔루션은 그 중에서도 특허 US20100072513 A1에 설명되며, 반도체 물질이 결정형 기판 상에 제1 반도체 물질과 결정형 기판의 표면에 증착된 마스크로 코팅된다. 반도체 물질은 전위(轉位)를 줄이기 위해 마스크를 덮고 개구부를 채운 제2 반도체 물질의 결정형 과성장을 포함한다. 이 같은 솔루션의 약점은, III-V 물질이 너무 불안정해, 2개의 서로 다른 격자 부정합 반도체 물질 또는 III-V 물질 및 게르마늄 또는 동일한 결정형 기판 상의 다른 격자 상수를 가지는 물질의 다른 조합이 웨이퍼에 크랙을 만들고, 특히 4-12 인치와 같이 더 큰 웨이퍼 지름에 대해 크랙을 만들 것이라는 점이다.
문서 US7250359B2는 실리콘 상의 게르마늄을 집적시킬 때, 웨이퍼에 얼마나 장력이 유입되는지를 설명한다. 이 문서는 실리콘 내의 V형 압입(Indentation)을 에칭한 후, 실리콘 상의 III-V 물질의 에피택셜 격자 부정합 성장함으로써, 실리콘 상의 III-V 물질의 성장시키는 방법을 더 개시한다. GaN 기판의 크기가 물질 내의 응력으로 인해 제한되는 것이 목적이다. 또한, GaN 필름의 두께는 GaN 기반의 광학 요소로부터 방출되는 빛에 대한 파장 시프트(Shift)를 제공할 수 있다. 크랙은 보통 결정형 구조 중 응력 및 변형(Strain)이 있는 GaN 에피레이어에서 발생한다. 이 방법의 약점은 격자 부정합이 물질 내에 응력이 많이 남아 있게 만들어, 결국 격자 부정합 반도체를 위해 의도된 에피택셜 기판의 크기에 제한을 준다는 것이다.
문서 US9379204B2는 III-V 물질 내의 웨이퍼가 어떻게 에칭되고 III-V 물질이 얼마나 채워져, 무(無)전위 III-V 반도체를 제공하는지를 설명한다. 이 방법의 불리한 면은 격자 부정합이 물질 내에 장력을 더 많이 남게 만든다는 점이다. 게다가 웨이퍼의 기계적 성능은, 매우 다양한 III-V 물질(2인치 초과인 넓은 영역에 걸쳐 웨이퍼 상에 다른 응력을 제공함)을 코-인티그레이션하기 위한 목적에 충분치 않다.
III-V 물질과 관련된 FinFET 요소를 실리콘 기판 상에 형성하는 하나의 방법은 문서 US20140264607A1에 설명된다. 이 솔루션에 따르면, 비실리콘 기반의 반도체는 길이-두께 비율로 홈(Groove) 내에 성장하여 부정합한 홈 격자 내에 반도체를 형성한다. 또한, 어떻게 반도체 핀(Fin)의 다른 부분이 도핑되어 반도체 핀과의 소스 및 드레인 접점을 형성할 수 있는지를 설명한다. 이 방법의 약점은 반도체 핀이 실리콘 기판 상에 격자-부정합하게 성장하는 동안 웨이퍼의 매짐성(Brittleness)이 유지된다는 점이다. III-V 반도체를 위한 격자 상수가 더 큰 웨이퍼 기판 상에 제조하는 동안 크랙 없이 실리콘 상에 III-V 물질의 박막을 제조하기 어렵게 만드는 것이 하나의 주요한 문제다. 특히, 전위는 반도체 핀으로 전파될 수 있다.
문서 "Wang et al., Small, 13, 2017, 1700929"는 어떻게 게르마늄 에피레이어가 CVD로 그래핀을 합성하는데 촉매로 사용될 수 있는지를 설명한다. 200 nm 두께의 게르마늄 필름은 많이 도핑된 p-Si 웨이퍼 상에 300 nm SiOx 산화 레이어로 스퍼터링(Sputtering)되었다. 특히, 그래핀을 형성해 금속 오염을 피하는 것이 바람직하다. 진공 상태에서, 수소 23 sccm 및 아르곤 230 sccm의 혼합물은 대기압까지 유입되었다. 가스 흐름의 변화 없이, 게르마늄 에피레이어는 900-930℃의 녹는점 근처까지 가열되었다. 메탄 가스 0.7 sccm가 60-360분 동안 반응기에 추가되었다. 그래핀 성장을 결정화시키기 위한 게르마늄 레이어를 생산하는 이 방법의 약점은, 게르마늄 레이어가 스퍼터링되고 그래핀이 있는 양자 전자 부품에 대해 낮은 결정 품질을 갖는 것이다.
요약하면, 실리콘 상에 III-V 물질과 다른 물질을 제조하는 이미 알려진 방법에는 문제점이 있다. 하나의 문제는, 이미 알려진 버퍼 레이어 기술로 만든 6" 초과의 실리콘 웨이퍼 상에 III-V 박막의 결점이 박막 버퍼 레이어(전자 부품을 위한 실리콘 상의 III-V 반도체 상에 50-100 nm 두께임)의 생산을 막는다는 것이다.
다른 문제는, 실리콘 상의 III-V 박막은 제한된 규모까지 결정 품질을 향상시킬 수 있는데, 이는 실리콘 상의 두꺼운 버퍼 레이어로 인한 파장 시프트 및 III-V CMOS의 전력 밀도로 인해 열악한 열 방출의 광학적 다른 문제를 야기하고, 이후 실리콘 상의 III-V반도체가 있는 더 얇은 에피레이어로 개선될 수 있다.
본 발명의 실시예는 바람직하게는 첨부된 특허 청구항에 따라 강화된 박막을 제공함으로써, 상기 식별된 단일 또는 임의의 조합으로 종래의 하나 이상의 결함, 약점 또는 논란을 완화, 경감, 또는 제거하고자 한다.
본 발명은 이전의 방법론으로 또는 전자 부품에 대한 버퍼 레이어로 대규모 높은 이동도 반도체 물질에서 현재 약 4인치 크기로 제조할 수 있는 것보다 에피택셜(Epitaxial) 성장을 위해 더 좋은 결정 품질을 갖는 강화된 웨이퍼(Wafer)를 제공하는 것을 목적으로 한다.
본 발명은 현재 실리콘 웨이퍼를 휘어지게 하는 III-V 반도체 물질의 성장으로 인해 크랙(Crack)이 생기지 않는 실리콘 웨이퍼를 제공하는 것을 다른 목적으로 한다. 산업적 응용에 있어서, 웨이퍼는 로봇 핸들링(Robot Handling)과 호환되어, 로봇 팔(진공 흡인으로 웨이퍼 아래로 감)이 6-12" 웨이퍼를 위한 장비에서 사용하는 것과 같이 프로세스의 안팎으로 웨이퍼를 이동시킬 수 있다. 이로써, 실리콘에서보다 전하 캐리어의 더 높은 이동도만을 기반으로 고성능 전자 부품을 더 저렴하게 제조할 수 있는 반면, 2인치, 4인치, 6인치, 8인치 및 12인치 웨이퍼와 같이 산업적 스케일 웨이퍼에 대한 구체적인 치수에 대해 설계된 다수의 프로세스에서 실리콘 웨이퍼가 플랫폼으로 사용될 수 있다. 또한, 실리콘 웨이퍼 상의 집적 나노일렉트로닉스(Integrated Nanoelectronics) 및 포토닉스(Photonics)와 마찬가지로, 포스트(Post)-실리콘 CMOS 요소를 위한 집적 회로의 에피택셜을 매우 정밀하게 제조할 수 있다.
본 발명은 여기 설명된 실리콘 웨이퍼 상의 양자 컴퓨팅(Quantum Computing) 장치를 구성하는 방식으로 웨이퍼를 제공하는 것을 또 다른 목적으로 한다.
상기 설명된 목적은 첨부된 독립항에 따라 박막 장치를 수단으로 달성되며, 특정 실시예는 종속항에 설명된다. 그러므로 본 발명은 벌크(Bulk) III-V 반도체 웨이퍼를 대체할 수 있는 더 내구성이 좋은 박막을 제공하는 것을 목적으로 하며, 이로써 기능적 전자 부품을 만들기 위한 제어를 통해 실리콘 상의 III-V 반도체 에피레이어(Epilayer)(또는 그래핀)를 성장시킬 수 있다.
본 발명의 포스트-실리콘 CMOS 요소를 위한 실리콘 플랫폼 상에 다양한 높은 이동도 반도체를 집적시키는 것을 또 다른 목적으로 한다. 이 같은 코-인티그레이션(Co-integration)은 문헌상 매우 어려운 과제로 여겨지며, III-V CMOS에 대한 주요 과제로 여겨진다. 본 발명은 웨이퍼 상에 나란히 서로 다른 반도체 물질의 아일랜드(Island)로서 에피택셜 레이어를 포지셔닝(Positioning)하고 VLSI III-V CMOS에 대한 사이즈를 제어하는 수단을 제공하는 것을 또 다른 목적으로 한다. III-V CMOS가 ITRS(International Technology Roadmap for Semiconductors)에 나온 목적을 달성하기 위하여, 실리콘 웨이퍼 상의 다른 격자 상수를 가지는 2개의 다른 반도체 물질의 아일랜드의 코-인티그레이션이 필요하다. 덧붙여, 본 발명은, 10 nm 미만이며 이후 양자 컴퓨터용 하향식 방법론으로 제조하는데 어려움을 겪는, 트랜지스터 노드(Transistor Node)에 대한 포스트-실리콘 CMOS 나노 일렉트로닉스 플랫폼을 위한 수단을 제공하는 것을 또 다른 목적으로 한다.
본원에서 사용된 "포함"이란 용어는 언급된 특징, 정수(Integer), 단계 또는 요소의 존재를 명시하는 것을 강조하지만, 하나 이상의 다른 특징, 정수, 단계, 요소 또는 그의 그룹이 존재하거나 이를 추가하지 못하게 하는 것은 아니다.
본 발명의 제1 태양에 따르면, 강화 박막 장치에 있어서; 에피레이어(Epilayer)를 지지하기 위한 상부 표면을 가지는 기판; 상기 기판 상에 배치되어 니들 패드(Needle Pad)를 형성하는 복수의 나노 사이즈의 캐비티(Cavity)로 패턴화되어 있는 마스크 레이어; 상기 마스크 레이어 상에 배치된 격자 부정합 반도체(Lattice-mismatched Semiconductor)의 박막 - 상기 박막은 이에 내장된 상기 격자 부정합 반도체의 복수의 병렬 이격된 반도체 니들을 포함하고, 상기 복수의 반도체 니들은 상기 마스크 레이어의 상기 복수의 나노 사이즈의 캐비티 내에 상기 기판을 향해 축 방향으로 실질적으로 수직으로 배치됨 -; 및 자신에 의해 지지되는 상기 박막 상에 제공되는 격자 부정합 반도체 에피레이어를 포함하되, 바람직하게는, 상기 기판은 지름이 2인치 초과인 실리콘 웨이퍼(Wafer)이다. 본 발명의 추가 실시예는 종속항에서 정의되며, 본 발명의 제2 및 후속 태양에 대한 특징은 필요한 부분만 수정하여 제1 태양에 대한 특징과 동일하게 적용된다.
간단히 말하면, 박막에 의해 제공되는 강화재(Reinforcement)는 박막에 내장된 반도체 니들이 있는 수직 강화재다. 지름이 5-10 nm인 III-V 물질의 반도체 니들은 대규모 반도체 물질과 비교해 매우 강한 특성을 지닌다. 그러므로 강화재는 이 같은 반도체 니들의 탄성 변형을 허용해 전위(轉位)의 전파를 막는다. 또한, 니들이 밀집 구조로 박막 내에 어떻게 내장되어 있는지에 대한 패턴이 강화재에 사용된다.
본 발명의 강화 박막 장치는, 실리콘 상의 종래의 두께의 버퍼 레이어(Buffer Layer)를 위한 1 μm/h과 비교해, 실리콘 상의 반도체 니들(Needle)의 III-V 반도체 대부분이 30 μm/h까지 성장할 수 있는 효과가 있다. 나노와이어(Nanowire)에 대한 단기 배양 시간은 III-V 반도체의 박막에 대한 전반적인 성장 시간을 획기적으로 단축시키고, 마이크로미터(Micrometer) 두께의 버퍼 레이어보다 좋은 결정 품질을 가지는 100 nm 미만의 박막을 가능케 한다.
본 발명은 강화 박막 장치가 격자 변형(Strain)으로 인해 전위(轉位)가 전파되지 않고 지름이 6-12인치인 III-V 반도체의 웨이퍼(Wafer)를 실현 가능케 하는 다른 효과가 있다. 전위 전파는 나노 스케일로 빽빽이 밀집된 강화재에 의해 제한되고, 이는 크랙(Crack), 즉 실리콘 웨이퍼가 여러 조각으로 부서질 수 있는 것을 막는다. 2개의 서로 다른 높은 이동도 p-타입 및 n-타입 채널의 호모에피택셜 결정 성장(Homoepitaxial Crystal Growth)의 경우, 트랜지스터 채널의 결정 품질은, 박막 내에 내장된 빽빽하게 밀집된 나노와이어로 인해 전달될 수 있는 소수의 전위에 의해 증가한다.
본 발명은, 약 10억분의 1미터의 높이인 실리콘 기판 상에서 박막이 자랄 수 있어, 동일한 물질의 단단한 250-1000μm 두께의 대규모 웨이퍼를 대체할 수 있는 또 다른 효과가 있다. 오늘날 III-V 반도체 웨이퍼는, 상대적으로 드문 III 및 V 전구체와 비교해, 모래에서 추출될 수 있는 매우 풍부한 성분인 실리콘을 대체하기 위해 그 양이 제한되는, III 및 V 전구체에 의해 사용된다.
본 발명은 박막이 (111)면 실리콘 웨이퍼와 같은 적합한 결정 방향의 기판 상에, 또는 헤테로에피택셜 성장에 의해 성장할 필요가 없는, 또 다른 효과가 있다.
본 발명은 알루미늄으로의 GaN 성장에 대해 MOCVD 챔버(Chamber)의 오염이 없을 수 있는 또 다른 효과가 있다.
본 발명은 강화 박막 장치가 게르마늄-온-실리콘(Germanium-on-silicon) 기판, 즉, 반도체 물질의 전자 이동도가 가장 높은 물질로서 그래핀을 사용하여 그래핀 아일랜드(Island)를 성장시킬 수 있는 또 다른 효과가 있다.
본 발명은 CMOS 트랜지스터 내에 생성된 열이 박막 장치의 얇은 에피레이어를 통해 효과적으로 방출될 수 있는 또 다른 장점이 있다.
본 발명은 실리콘 웨이퍼 상의 특정 위치에서 나노와이어의 포지셔닝 제어로 인해, 서로 다른 III-V 및 게르마늄 레이어의 아일랜드가 강화 웨이퍼 상의 평면의 NMOS 및 PMOS 트랜지스터에 대해 나란히 성장할 수 있는 또 다른 효과가 있다.
본 발명은 III-V 아일랜드의 성장 전에 게르마늄에 대한 도펀트(Dopant) 원자가 활성화될 수 있는 또 다른 효과가 있다.
본 발명은 에피텍셜 아일랜드의 위치 및 그의 성장이 VLSI III-V / III-V 핀(Fin) CMOS TFET를 위해 제어될 수 있는 또 다른 효과가 있다.
본 발명은 얇은 진성 에피레이어(Intrinsic Epilayer)가 강화 웨이퍼 상의 PMOS 및 NMOS를 위한 p-i-n 터널 효과 트랜지스터에 대해 정의될 수 있는 또 다른 효과가 있다. 이는 7nm 미만의 노드(Node)에 III-V finFET의 스케일링(Scaling)이 사용될 수 있음을 의미한다.
본 발명은 인듐 안티몬(Indium Antimony) 에피레이어가 실리콘 웨이퍼 상에 생성되어 실리콘 웨이퍼 상의 위상 양자 컴퓨터를 위해 에피택셜로 성장한 나노 구조를 생성할 수 있는 또 다른 효과가 있다.
본 발명은 추가 목적, 효과, 실시예 및 특징을 포함해, 다음의 설명과 첨부된 도면에 의해 가장 잘 이해될 수 있다. 첨부된 특허 도면은 다음과 같다:
도 1은 강화 박막 장치(100)를 나타낸다.
도 2는 강화 박막 장치의 실시예(200)를 개시하며, 여기서 복수의 병렬 이격된 반도체 니들(Needle)이 육각형 모양으로 밀집된 구조로 배열된다.
도 3은 강화 박막 장치(300)의 실시예를 나타내며, 여기서 에피레이어(Epilayer)는 제1 격자 부정합 반도체(Lattice-mismatched Semiconductor, 315a) 및 제2 격자 부정합 반도체(315b)의 복수의 격리된 아일랜드(Isolated Island)로 구성된다.
도 4는 에피레이어(406) 상의 핀(Fin) 반도체 장치 구조(420)의 개략도를 나타낸다.
도 5a는 에워싸는 게이트 전극(Enclosing Gate Electrode, 424)가 있는 에피레이어 아일랜드(405) 상의 핀 반도체 장치 구조(420)의 개략도를 나타낸다.
도 5b는 2개의 에피레이어 아일랜드(InGaAs 내의 415a, Ge 내의 415b)의 개략도를 나타낸다.
도 6은 InGaAs 내의 박막(1515) 및 게르마늄 내의 박막(415b)가 있는 박막 장치(400)의 3D 이미지를 나타낸다.
도 7은 GaN 에피레이어가 있는 실리콘 웨이퍼를 성장시키기 위한 프로세스(1000)와 관련된 본 발명의 실시예를 나타낸다.
도 8은 높은 전하 캐리어 이동도(Charge Carrier Mobility)를 가지는 III-V 반도체 III-V 에피레이어 코-인티그레이션(Co-integration)의 개략도를 나타낸다.
도 9는 도 8과 유사한 2개의 에피레이어 아일랜드의 코-인티그레이션의 개략도를 도시한다.
도 10은 박막(605)이 어떻게 게르마늄(605) 내에 그래핀 에피레이어(606)로 배열될 수 있는지를 나타낸다.
도 11은 상기 도 10의 실시예에 따른 그래핀 단일 레이어를 나타낸다.
도 12a는 도 12b과 결합된 하이브리드 III-V CMOSFET 시스템(700')을 개략적으로 도시한다.
도 12b는 돌출된 에피택셜(Epitaxial) 반도체 핀이 있는 2개의 에피레이어 아일랜드(715a 및 715b)의 코-인티그레이션을 기반으로 III-V / III-V CMOS 인버터(Inverter)로서 전기적으로 커플링된 2개의 III-V FinFET의 상면도를 개략적으로 도시한다.
도 13은 나노와이어 레이디얼(Nanowire Radial) 방향으로 각각 pn 접합부를 형성하는 p- 및 n-도핑이 있는 III-V 반도체의 헤테로 구조(841, 842)를 포함하는 에피레이어(806)의 횡단면 측면도를 개략적으로 도시한다.
도 14는 1-10 nm 얇기의 중간 레이어(942)가 있는 서로 다른 밴드갭(Bandgap)을 갖는 III-V 반도체의(941, 942, 943)를 포함하는 에피레이어(906)의 횡단면 측면도를 개략적으로 나타낸다.
도 15는 마요라나 T 게이트(Majorana T gate, 1100)의 실시예를 나타내고, 여기서 브랜치(Branch)는 III-V 물질(1152, 1154) 내의 III-V 배리어 물질(Barrier Material)이 있는 헤테로 구조(1152, 1153, 1154, 1157)를 갖는 나노트리(Nanotree) 상에 성장하고 초전도 접점(1156, 1159, 1158) 상에 성장한다.
도 16은, 3개의 인접한 에너지 배리어 세그먼트(Barrier Segment)가 있는 노드를 가지는 T 게이트와 페어링(Pairing)되는 페르미온(Fermion)과 같이, 주요 양자 입자를 위한 양자 역학적 파동 함수(Quantum Mechanical Wave Function)의 브레이드(Braid)로서 위상 양자 연산의 실시예(2000)를 나타낸다.
도 17은 도 16에 따른 위상 양자 연산에 대한 에너지 도표가 있는 실시예(2000)를 나타낸다.
도면에서 비슷하거나 일치하는 특징은 동일한 참조 번호로 지칭된다. 본 발명을 자세히 설명하기에 앞서, 본 발명이 에피레이어(Epilayer)의 특정 실시예 또는 특정 기판 중 어느 것에 제한되지 않는 점을 이해해야 한다. 본 발명은 공간적 한계가 명시되지 않는 한, 트랜지스터용 채널 물질의 어떤 3차원 실시예의 어떤 실시예로 제한되지 않는다. 본 발명은 어떤 특정 에피택셜(Epitaxially)로 성장한 반도체에 제한되지 않는다. 본 명세서의 목적으로, "격자 부정합(Lattice-mismatched)" 또는 "비격자 정합"이란 표현은 반도체 물질 성장을 위해 설계된 기판에 대해 격자 상수가 의도적으로 실질적으로 부정합한 반도체를 의미한다. 아래에서, "박막(Thin-film)"은 100 nm 미만 두께의 에피택셜로 성장한 반도체로 해석되어야 한다.
본 명세서의 목적으로, "III-V 나노 입자"는 InAlGaN 물질 시스템의 나노 입자 또는 InGaAsP 물질 시스템의 나노 입자를 지칭하며, "마스크 레이어(Mask Layer)"는 기판 상에 에피택셜로 반도체의 증착(Deposition)을 막기 위해 사용되는 레이어를 의미한다. "나노트리(Nanotree)"는 나노 구조로 브랜치된(Branched) 트리를 의미한다. "반도체 니들(Needle)", "나노니들(Nanoneedle)" 및 "나노사이즈 니들"은 서로 교체되어 사용될 수 있으며, 반지름이 100 nm 미만인 길쭉한 반도체 구조를 지칭한다. 예를 들어, III-V 반도체 비화 갈륨(Gallium Arsenide)는 실리콘 웨이퍼(Silicon Wafer) 상에 비화 갈륨을 성장시키기 위한 격자 부정합 반도체이며, 이는 비화 갈륨이 결정 구조로 응력을 유도하지 않고는 실리콘 웨이퍼 상에 쉽게 성장할 수 없음을 의미한다. 제한하려는 의도 없이 여기 설명된 전문 용어들은 특정 실시예만을 설명하기 위한 목적으로만 사용되었음을 이해해야 한다. 또한, 본 설명의 목적으로, 사용된 단수 표현은 문맥상 다르게 명시되지 않는 한 복수 표현도 포함해 지칭한다.
본 명세서는 본 발명의 원리를 도시한다. 그러므로 통상의 기술자는 여기 명확히 설명되거나 나타나지 않았음에도 본 발명의 원리와 그 범위에 포함되는 다양한 장치를 고안할 수 있는 점을 이해해야 한다.
도 1은 에피레이어를 지지하는 상단 표면이 있는 실리콘 웨이퍼(101)을 포함하는 실시예 내의 강화 박막 장치(100)를 나타낸다. 마스크 레이어(103)는 실리콘 웨이퍼(101) 상에 배치된 복수의 나노 구조(102)로 패턴화되어 있다. 마스크 레이어(103)는 실리콘 웨이퍼(101) 상에 배치된 복수의 나노 구조(102)로 패턴화되어 있다. 격자 부정합 반도체의 박막(105)은, 박막(105)이 나노와이어를 내장하는 마스크 레이어(103) 상에 위치한다. 나노와이어는 마스크 레이어의 나노 사이즈의 캐비티(Cavity) 내의 기판에 축방향으로 평행하게 수직으로 배열된다. 복수의 나노 사이즈의 홀(Hole)은 지름이 1-80 nm인 홀이 있는 마스크 내에 구성되어 나노 사이즈의 홀 속에 동일한 두께의 반도체 니들을 제공할 수 있다. 나노 사이즈의 홀은 깊은 홀로, 우르짜이트(Wurtzite) 결정 구조를 위한 C방향으로 나노와이어를 성장시킬 수 있다. 나노와이어는 p-도핑되어(P-doped) 우르짜이트에 대해 C방향으로 배열될 수도 있다. 마스크 레이어는 에피레이어와 동일한 반도체 물질의 받침대 없는 나노와이어로 니들 패드를 형성한다. 실리콘 웨이퍼(101)는 지름이 2인치를 넘는 것이 바람직하다.
다음에서, 실시예와 도 1과 관련된 특정 실시예가 설명된다. 박막(105)은, 마스크 레이어(103) 내의 나노 사이즈의 홀에 집적되는 반도체 결정으로부터의 반도체의 성장에 의해 나노와이어(104)로 강화된다. 마스크 레이어(103)는 기판 상의 결정 성장을 막을 뿐 아니라 반도체 입자 홀더(Holder)로서 작용한다. 나노와이어(104)는, 실리콘 웨이퍼의 평평한 표면에 관하여 나노와이어 방향을 지시하기 위하여 사용되는 부동태화된 레이어(Passivated Layer, 103)에 인접해 있다. 나노와이어(104)의 측면 과성장은 박막(105)의 100-200 nm 두께일 수 있다. 반도체 결정은 III-V 반도체로 설계될 수 있지만, GaN 반도체 결정이 사용될 수도 있다.
본 발명에 따라, 나노와이어(104)는 결정 구조의 C방향으로 반도체 나노 입자로부터 핵이 형성된다. 그러므로 길이를 따라 M-면 측면들이 있는 우르짜이트에 대한 C-면(C-plane)의 상부면으로 나노와이어(104)가 획득될 수 있다. 우르짜이트 나노와이어 세그먼트(Segment)의 길이는 가령 10-50 nm이고, 나노와이어 사이의 거리는 가령 100-300 nm이다. 본 발명에 따라, 나노와이어(104)는 결정 구조의 C방향으로 반도체 나노 입자로부터 핵이 형성된다. 그러므로 길이를 따라 M-면 측면들이 있는 우르짜이트에 대한 C-면의 상부로서 나노와이어(104)가 획득될 수 있다. 우르짜이트 나노와이어 세그먼트의 길이는 가령 10-50 nm이고, 나노와이어 사이의 거리는 가령 100-300 nm이다. 우르짜이트 나노와이어 세그먼트의 상단에서, <0001> 결정판의 원자의 육방형 밀집 구조로부터 섬아연광(Zinc Blende)의 <111> 판의 입방 밀집 구조로 변화하여, 섬아연광의 결정 구조 내에 갑작스런 변화로 섬아연광은 성장한다. 자연산 섬아연광 결정 구조로부터 우르짜이트로의 전이(Transition)를 가능케하기 위해, 나노와이어의 높은 p-도핑이 사용될 수 있으며, 나노와이어의 더 좁은 폭이 이 같은 전이에 기여할 수 있다. 섬아연광 나노와이어의 상단에서, 반도체의 2D 레이어가 성장한다. 나노와이어의 우르짜이트 세그먼트는 낮은 압력(100 mbar)에서 성장할 수 있다. GaN의 합성은 Ga + NH 3 = GaN + 3/2 H2로 작성될 수 있다. 다음의 조건을 가진 GaN 나노 입자로부터의 III-N 나노와이어를 (TMG) = [10.20] sccm, (NH3) = [10.20] sccm, P = [100, 150] mbar, T = [1000.1100] C인 프로세스를 사용하여 성장시키는 것이 바람직하다. 질화 갈륨 내의 박막 상에서, p-도핑된 GaN는, (TMG) = [400,500] sccm, Mg3N2) = [100,250] sccm (NH3) = [900,100] sccm, P = [100,250] mbar, T = [800,1000] C인 조건의 프로세스로 성장할 수 있고, InGaN는 (TEG) = [80,110] sccm, (TMIn) = [600,700] sccm, NH3) = [900,1100] sccm, P = [100,250] mbar, T = [800,900] C인 조건의 프로세스로 성장할 수 있고, n-도핑된 GaN는 (TMG) = [400,500] sccm, (NH3) = [900, 1100] sccm, P = [100,250] mbar, T = [800, 1000] C인 조건의 프로세스로 성장할 수 있다. 우르짜이트 나노와이어(104)의 핵 형성은, 에피택셜 프로세스 가스 흐름으로의 p-도펀트(Dopant) 요소의 몰 분율(Mole Fraction)에 의해 유도될 수 있다. 강화 박막을 (TMG) = [400, 500] sccm, (NH3) = [900, 1100] sccm, P = [100, 250] mbar, T = [800, 1000] C인 조건의 프로세스로 성장시키는 것이 바람직하다.
인화 인듐(Indium Phosphide)의 나노와이어는 금 입자 보조 성장을 이용해 실리콘 웨이퍼 상에서 성장할 수 있다. 금은 웨이퍼 상에 스퍼터링(Sputtering)되고 금의 습식 식각(Wet Etch)에 대해 리소그래픽하게(Lithographically) 패턴화될 수 있다. 나노와이어 성장 후, 남은 금은 습식 식각에 의해 제거될 수 있다. 나노와이어 성장은 결정 표면에서 반응하는 이 같은 요소의 증기를 제공함으로써 발생하며, 상기 반응은 In(CH3)3 (g) + PH3 (g) = InP (s) + 3CH4 (g)로 요약될 수 있다. InP 나노와이어 성장의 경우, 전구체 트리메틸인듐(TMI: Trimethylindium), 수소화인(PH3: Phosphine), DMZn, 및 TESn가 사용될 수 있다. 전체 프로세스 가스 흐름은 캐리어 가스(Carrier Gas)로서 13.0리터/분의 수소 가스일 수 있다. DMZn의 몰 분율은 우르짜이트 결정 구조로 나노와이어를 성장시키기 위해 p-도핑에 대해 구성될 수 있다. III-V 나노와이어 성장을 위한 반응기 온도는 420℃일 수 있고, 상기 성장은 TMIn의 추가에 의해, 그리고 반응기로의 도펀트로서 DMZn에 대응하는 도핑된 샘플에 대해 시작된다. InP의 상단에서, 나노와이어는, 박막 내의 니들 패드로서 InP 나노와이어를 제공하기 위한 측면 과성장에 의해 성장한 다른 화합물 반도체이다. InAs의 성장에 대한 반응은 In(CH3)3 (g) + As3 (g) = InAs (s) + 3CH4 (g)로 작성될 수 있다.
길쭉한 반도체 결정이 우르짜이크 결정 구조를 갖는 나노와이어(104)의 세그먼트를 갖는 것이 바람직하다. 실리콘 기판 상에 서로 다른 반도체 나노와이어의 성장에 대한 과제는, 격자 상수 내의 차이로 인한 과제가 주요하지만, <111> B 방향으로 섬아연광 결정 구조의 III-V 나노와이어 성장에 대한 기판용 적절한 결정 배향(Crystal Orientation)이 필요하다. 비질화물(Non-nitride)용 우르짜이트 결정 구조는 반도체의 대량 성장이 가능하지 않았었지만, 나노와이어 성장을 통해 가능하다. 우르짜이트 결정의 극성(Polar Nature) 때문에, 나노와이어는 결정 구조 우르짜이트로부터 에러를 스태킹(Stacking)함으로써 섬아연광의 <111> 방향으로 성장할 수 있다. 나노와이어는, 가령, 비화 갈륨용 대량의 섬아연광 또는 질화 갈륨용 대량의 우르짜이트인 박막으로 측면으로 성장하고, 나노와이어는 박막에 내장된 강화재를 형성하여 크랙(Crack) 및 전위의 전파를 막는다.
나노 사이즈의 홀은 나노 입자의 홀더이며, 우르짜이트 결정 구조 나노 니들의 성장에 대해 5-20 nm 범위로 형성될 수 있다. 나노와이어(104)의 인-시츄(In-situ) p-도핑은 III-V 반도체 와이어에 대해 우르짜이트 결정 구조의 핵을 이루는데 사용될 수도 있다. 나노와이어(104)의 성장은 VLS(Vapor-liquid-solid) 모델 및 VSS(Vapor-solid-solid) 모델에 의해 설명될 수 있다. 2D 핵생성을 위한 에너지 장벽은 도핑 동안 줄어들어, 비(非)-p-도핑된 나노와이어(104)용보다 훨씬 더 작은 나노 입자 반지름에서 나노와이어의 핵을 형성하게 만들 수 있다. 그러므로 p-도핑 반도체 코어(Core)의 장점은, 나노와이어의 핵이 반도체 입자의 반지름보다 훨씬 작게 생성된다는 점이다. 나노 입자의 반지름이 줄어들면, 핵생성을 위한 추진력이 화학적 반응용 전이 상태를 위한 에너지 장벽과 유사한 낮은 에너지 장벽으로 증가한다. 나노와이어 길이는 시간이 흐름에 따른 통합적 성장률에 좌우된다.
본 발명에 따라, 다른 반도체 물질의 반도체 입자는 실리콘 웨이퍼 상의 질화 규소(103) 내의 나노 영역 상에 배치될 수 있다. 반도체 입자 상의 각각의 반도체의 성장을 위해 프로세스 가스가 켜지면, 나노와이어는 나노 사이즈의 홀 내에서 성장하며, 나노와이어(104)의 지름은 나노 사이즈의 홀의 지름에 의해 정의된다. 이 프로세스의 장점은, 성장이 격자 적응형이기 때문에, 가령, 실리콘 기판(오스트발트 성숙(Ostwald Ripening)을 막음) 상에서 나노와이어를 성장시키기 위해 임의의 결정 구조를 필요로 하지 않으며, 이는 나노와이어의 길이를 보통 서로 다르게 한다는 점이다. 성장이 격자 정합형이기 때문에, 전위는 초기 성장에 제한되고, 나노 사이즈의 홀로부터 성장할 때, 나노와이어의 결정 품질이 약 50 μm/h (0.8 nm/분)의 성장률로 성장하며, 반도체 결정의 품질이 정제된다.
나노와이어는 현재 나노와이어를 성장시키는 상업적 방법인 유기금속 증기상 에피택시(Organometallic Gas Phase Epitaxy, 즉, MOVPE)로 나노 사이즈로 성장하는 것이 바람직하다. 본 발명에 따른 결정 성장은, 나노 사이즈의 홀 내의 반도체 나노 입자의 결정 표면에서 반응하는 이 같은 성분의 증기를 제공함으로써 일어난다. V-가스의 기본 물질 흐름은, 나노와이어를 성장시킬 때 10-30 sccm 범위일 수 있다.
에피레이어는, 실리콘 웨이퍼 상의 무(無)전위 질화 갈륨의 성장을 위한 C-면 질화 갈륨, 및 실리콘 웨이퍼 상의 그래핀 성장을 위한 (110)-면 게르마늄으로 만들어지거나, III-V 반도체 및 (110)-면 게르마늄의 아일랜드(Island)로 구성될 수 있다. 에피레이어 내에 수직으로 배열된 나노와이어가 있는 박막의 강화는, 나노 니들의 강한 물질적 특성으로 인하여 실리콘 상의 버퍼 레이어(Buffer Layer) 또는 단단한 반도체 웨이퍼보다, 큰 반도체 웨이퍼(4-12인치 지름)에 대해 훨씬 더 큰 결정 품질을 가질 수 있게 한다. 나노 니들이 동일한 반도체 물질의 나노 입자로부터 격자 정합 반도체를 성장시키는 프로세스에 의해 생성되는 것이 바람직하다. 그러므로 나노 니들 또는 나노와이어는 마스크 레이어 내의 나노 사이즈의 홀로부터 성장할 수 있고, 이는 반도체 에피레이어의 기체상 성장에 불활성이다. 그리하여 박막의 강화는 복수의 나노와이어를 박막 내에 내장된 니들 패드로서 갖는 수직 강화이다. 사실, III-V 물질의 나노 와이어(104)는, 가령, 비화 갈륨을 위해 ~ 90 GPa 내지 ~ 180 GPa인 영(Young)의 부피 탄성 계수의 증가가 있는 대량 물질과 비교해, 매우 좋은 강도를 갖는다. 나노와이어의 기계적 특성에 대한 자세한 설명은 여기 참조용으로 포함된 Wang 외(Adv. Mater. 2011, 23, 1356-1360)에 의해 설명된다.
나노와이어(104)는 MOCVD(Metal Organic Vapor Deposition)로 만들어질 수 있다. 나노와이어(104)를 성장시키기 위한 마스크 내의 홀의 두께는, 나노와이어의 탄성적 변형을 위해 5-25 nm 사이의 크기인 우르짜이트 결정 구조의 핵을 생성하도록 구성될 수 있다.
나노와이어(104)는 Close Coupled Showerhead(MOCVD 반응기) 내에서 성장할 수 있다. 그러므로 넓은 웨이퍼 표면 상에 정해진 장소에서 나노와이어(104)의 성장을 위한 높은 재생력이 이루어진다. III-V 반도체는 수소화물 가스와 반응하는 전구체 분자의 분해에 의해 성장할 수 있다. III 전구체가 트리메틸인듐이고 V-전구체 물질이 수소화인(PH3)일 때가 그 예시다.
나노와이어(104)를 성장시키는 이전의 방법은 본 발명의 바람직한 자기 조직(Self-organization) 방법에 비해 다음과 같이 요약된 단점을 갖는다:
에어로택시(Aerotaxy)가 있는 나노와이어의 성장은 기체상 내의 나노와이어의 성장을 이용하며, 이는 <100> 실리콘 기판 상에 원하는 결정 배향 <111> 및 나노 성분의 정렬을 제공하지 않는다. 메탈 입자의 에칭(Etching)은 가령 RIE(Reactive Ion Etching)를 이용하는 금 에칭으로 수행될 수 있지만, 상기 방법은 InSb 및 게르마늄과 같은 서로 다른 높은 이동도(Mobility) 반도체의 코-인티그레이션(Co-integration)을 위한 수단을 제공하지 않는다. 나노와이어 성장을 위한 금의 리소그래픽 윤곽은, 다양한 높은 이동도 반도체의 코-인티그레이션을 위한 경로를 제공하지 않는다. 에피택셜 레이어는 실리콘 상에서 생성될 수 있었지만, 격자 상수 내에서 큰 차이가 있는 코-인티그레이션은 되지 않을 수 있다.
나노 와이어의 성장을 위해 리소그래픽하게 윤곽이 드러난 나노 사이즈의 홀 내의 반도체 나노 결정의 자기 조직에 의한 나노와이어 성장은, 본 발명에 따라 나노와이어를 성장시키는 바람직한 방안이다. 이로써, 반도체 나노 결정의 자기 조직에 의해 2개의 개별 반도체 물질의 나란한 코-인티그레이션이 가능해진다.
용매 증발 동안 콜로이드 서스펜션(Colloidal Suspension)으로부터 자기 조직된 단결정(Monocrystalline) 반도체 나노 입자, 및 그러한 반도체 나노 입자로부터의 호모에피택셜(Homoepitaxial) 성장은, 2개의 서로 다른 높은 이동도 반도체를 나란한 에피레이어 모양의 아일랜드로서 코-인티그레이션하는 방법을 제공한다.
얇은 에피택셜 레이어는, 기판(101)에 수직 방향으로 나노 와이어 및 에피레이어의 격자 상수 내의 차이를 보상하지 않음으로써 달성된다. 종래의 기술을 참조하는 이 같은 버퍼 레이어는, 격자 상수가 원하는 채널 물질의 격자 상수에 충분히 가까워질 때까지, 복수의 에피레이어(즉, 스트레인드(Strained) 레이어 에피택시)가 있는 격자 상수 내의 기울기(Gradient)가 있는 III-V 합금의 반복되는 에피택셜 성장 및 원하는 채널 물질에 가까운 격자 상수가 있는 물질로 시작한다. 본 발명에 따라, 자기 조직된 반도체 나노 결정으로서 동일한 물질의 호모에피택셜 성장은, 격자 상수의 버퍼링(Buffering)이 실리콘 기판 상의 인티그레이션을 위해 필요하지 않다는 의미다.
펨토초(Femtosecond) 레이저로 질화 갈륨 결정을 위한 사파이어와 같은 불활성 기판 상에 이전에 성장한 에피레이어를 밝게 비춤으로써 반도체의 나노 입자를 제조하여, 열적으로 에피레이어를 복수의 반도체 나노 입자로 용해시키는 것이 바람직하다. 나노와이어가 성장하는 나노 입자는 질화 알루미늄, 질화 갈륨, 비화 갈륨 인화 인듐, 안티몬 인듐 또는 반도체 합금이 바람직하다.
도 2는 육각형 모양으로 밀집된 구조에 배열된 복수의 병렬 이격된 반도체 니들이 있는 강화 박막 장치(200)를 나타낸다. 개별 나노와이어는 밀집된 구조로 30-100 nm의 거리에서 기판 상에 배치될 수 있고, 반도체 니들은 격자 부정합 반도체를 포함했다.
본 발명에 따른 코-인티그레이션 방법은, CMOS 장치를 위한 특정 유틸리티를 찾고, 다음의 도 3-12와 관련된 특정 실시예로 설명될 것이다. 본 발명에 따라, NMOS 및 PMOS 트랜지스터를 위한 위치는, 에피택셜 아일랜드의 각각의 종류에 대한 VLSI III-V CMOS 프로세싱에 대해 정밀하게 제어될 수 있다. 에피택셜 아일랜드는 이 방법에 의해 생성될 수 있으므로, CMOS 회로 내의 NMOS 및 PMOS 트랜지스터를 사용하여 생성되는 열을 발산할 수 있다. 나노와이어의 더 높은 성장률 및 나노와이어의 측면 과성장으로 인해, 실리콘 상의 2D 에피레이어의 결정 품질은 훨씬 높아지며, 기판에 수직인 방향으로 전자 부품에 전위가 퍼지는 것을 막는다. 게다가, 게르마늄 아일랜드가 III-V 아일랜드의 성장 전에 처리될 수 있기 때문에, 게르마늄 아일랜드의 p-도펀트 활성화는 III-V 아일랜드의 영향을 받지 않고 일어날 수 있다. 본 발명에 따라, p-채널용 게르마늄 및 n-채널용 III-V 반도체 또는 양성 전하 캐리어(Positive Charge Carrier)를 위한 특정 높은 이동도를 갖는 III-V 반도체로 엄선된 실리콘 기판 상의 에피레이어 아일랜드를 코-인티그레이션하는 것이 바람직하다.
도 3은 강화 박막 장치(300)를 나타내며, 여기서 에피레이어는 제1 격자 부정합 반도체(315a) 및 제2 격자 부정합 반도체(315b)의 복수의 격리된 아일랜드를 포함한다.
도 4는 에피레이어(406) 상의 핀(Fin) 반도체 장치 구조(420)의 개략도를 나타낸다. 반도체 물질의 핀은 마스크 레이어로부터 성장할 수 있고, 여기서 핀 반도체 구조는 폭이 10 nm 미만, 길이가 50-200 nm인 에피택셜로 성장한다.
도 5a는 에워싸는 게이트 전극(Gate Electrode, 424)가 있는 에피레이어 아일랜드(405) 상의 핀 반도체 장치 구조(420)의 개략도를 나타낸다.
도 5b에서, 박막 장치(400)는 2개의 에피레이어 아일랜드(InGaAs 내의 415a, Ge 내의 415b)를 가진다. 각각의 에피레이어 아일랜드 상에, InGaAs 내의 핀 반도체 구조(420a) 및 게르마늄 내의 핀 반도체 구조(420b)가 있다. 1차원 탄도 정공 수송(1-dimensional Ballistic Hole Transport)에 대한 PMOS를 구성해, 낮은 홀 이동도에 대해 보상하고, NMOS 트랜지스터의 높은 전자 이동도를 매칭시키는 것이 바람직하다. 그러므로, NMOS 트랜지스터 및 PMOS 트랜지스터는, 2개의 InGaAs의 에피레이어 아일랜드(415a) 및 Ge의 에피레이어 아일랜드(415b)의 상단에, 복수의 수직 나노와이어 전계 효과 트랜지스터 또는 여러 FinFET 트랜지스터를 포함하도록 구성될 수 있다. 박막 장치(400)의 3D 이미지는 도 6에 나타나며, InGaAs 내에 에피레이어 아일랜드(415a) 및 게르마늄 내에 에피레이어 아일랜드(415b)가 있다.
도 7에 도시된 것과 같이, 본 발명에 실시예는 실리콘 상의 GaN의 박막을 강화하기 위한 프로세스와 관련되며, 이는 다음과 같이 III-N 나노와이어를 성장시키는 단계를 포함한다: 적어도 하나의 나노 사이즈의 홀을 포함하는 마스크 레이어를 갖는 기판을 제공하는 (1001) 단계, 상기 기판 상의 상기 적어도 하나의 나노 사이즈의 홀 내에 적어도 하나의 GaN 나노 입자를 자기 조직하는 (1002) 단계, 및 바람직하게는, 나노 사이즈의 홀 내의 우르짜이트의 C-방향으로 GaN 나노 입자의 에피택셜로 측면 과성장에 의해, GaN 나노 입자로부터 결정 구조 우르짜이트로 적어도 하나의 III-N 나노와이어를 성장시키는 (1003) 단계. GaN 나노 입자는, GaN 나노 입자의 증발 액체 서스펜션으로부터 모세관힘(Capillary Force)에 의해 나노 사이즈의 홀 내에 자기 조직된다. 암모니아 기체의 전구체 물질 흐름은 10-30 sccm 범위일 수 있다. GaN 나노 입자는, GaN 나노 입자 및 기판 상에 제공되는 산성 리간드(Ligand) 및 알칼리성 리간드의 중화에 의해 적어도 하나의 나노 홀에서 자기 조직될 수 있다.
본 발명에 따라, 하나 이상의 III-V 반도체를 코-인티그레이션하는 것이 바람직하다. 이 같은 코-인티그레이션은, 높은 양성 전하 캐리어 이동도가 있는 III-V 반도체의 III-V 에피레이어(515a) 및 음성 전하 캐리어(전자)를 위한 높은 양성 전하 캐리어 이동도가 있는 III-V 에피레이어(515b)로 각각 도 8에 도시된다. 돌출된 에피택셜의 성장된 코어 부분(520)은 상기에 나타나며, 이는 엑스-시츄(Ex-situ) pnp-도핑된 부분(520', 520'', 520''')이다. 마스크 레이어(517)는 리세스(Recess) 또는 주요 구멍(Aperture) 내의 에피레이어 아일랜드(515a, 515b)를 포함하며, 여기서 에피레이어는 기판에 격자 정합이지 않는다. 2개의 III-V 에피레이어 아일랜드는 도 9에 따라 실리콘 기판 상에 코-인티그레이션 될 수도 있다.
박막은 그래핀의 에피레이어(606)가 있는 실리콘 상의 게르마늄 에피레이어(605) 상에 배열될 수 있다. 이 같은 실시예는 도 10과 같이 나타난다.
일 실시예에서, 박막(605)은 InAs, InP, GaAs, AlAs, ZnO, ZnS, AIP, GaP, AIP, GaN, AlN, InN, CdSe 또는 AlInAs, InGaAs, AlGaAs, GaInP, AlGaN의 합금 내에 위치한다. 에피레이어(606)는 InAs, InP, GaAs, AlAs, ZnO, ZnS, AlP, GaP, GaN, AlN, InN, CdSe 또는 AlInAs, InGaAs, AlGaAs, GaInP, AlGaN의 합금 내에 배치될 수 있다. 에피레이어(606)은 상기 박막(605)에 격자 정합될 수 있다. 이 같은 에피레이어는 특정 실시예에서 아일랜드일 수도 있다.
도 10에서, 그래핀 단일 레이어(606)는 박막(605) 내에 내장된 복수의 빽빽이 밀집된 나노와이어(604)에 의해 지지된다. 나노와이어(604)는 반도체 나노 입자(602)로부터 성장되어 수직으로 배열된다. 도 11에 나타나는 바와 같이, 그래핀 단일 레이어는 (110) 게르마늄 상에 성장할 수 있다. 게르마늄 표면 상의 그래핀 생성에 관한 상세 설명은 여기 참조용으로 포함된 "Lee 외, Science Apr 18, 2014: Vol. 344, Issue 6181, pp. 286-289"에 따라 설명된다. 그래핀 사용의 주된 장점은 그래핀 양자 전자 장치와 같은 전자 부품을 위한 웨이퍼의 작은 표면 상의 그래핀 단일 레이어 내의 주름을 피하는 것이다. 도 12a는 도 12b과 결합된 하이브리드 III-V CMOSFET 시스템(700')을 개략적으로 도시한다. 기판에는 단일 반도체 나노 입자를 포함하도록 구성된 나노 구조의 캐비티가 위치한다. 나노 사이즈의 캐비티 내에, 높은 이동도 반도체의 반도체 입자가 포함된다. 반도체 물질의 아일랜드의 에피택셜 성장에 의해, 2개의 에피레이어 아일랜드(715a, 715b)는 높은 전자 이동도 및 높은 홀 이동도를 각각 가지며 성장한다. 각각의 에피레이어 상에 PMOS 트랜지스터(720', 720'', 720''') 및 NMOS 트랜지스터(720', 720'', 720''')가 위치한다. PMOS 트랜지스터는 홀의 1차원 탄도 수송이 낮은 홀 이동도를 보상하고 NMOS 트랜지스터의 높은 전자 이동도에 매칭하도록 구성된다. 소스(Source) 접촉부(724a', 724a''), 드레인(Drain) 접촉부(724c', 724c'') 및 게이트 접촉부(724b', 724b'')은 에피레이어 아일랜드의 각각 도핑된 부분에 배열된다.
도 12b는 돌출된 에피택셜 반도체 핀이 있는 2개의 에피레이어 아일랜드(715a 및 715b)의 코-인티그레이션을 기반으로 III-V / III-V CMOS 인버터(Inverter)로서 전기적으로 커플링된 2개의 III-V FinFET의 상면도를 개략적으로 도시한다. 본 발명에 따라, FinFET 기술의 채널 물질을 얇게 만들어 1차원 반도체를 만드는 것이 바람직하다. 특히, 1차원 반도체의 반지름이 약 7-18 nm일수록 전자 수송은 증가한다.
본 발명에 따라, 강화 박막 장치(100)는 얇은 에피택셜 III-V 에피레이어로 제공되어, 에피택셜 아일랜드를 나란히 형성할 수 있다. 마스크 레이어는 에피택셜 아일랜드 상에 배치되고, 마스크 레이어 내의 길쭉한 캐비티는 EBL 또는 나노임프린트 리소그래피(Nanoimprint Lithography)와 같은 리소그래피에 의해 각각의 에피택셜 아일랜드에 걸쳐 중앙으로 개봉된다. 마스크 레이어(103)은 질화 규소인 것이 바람직하다. 각각의 길쭉한 캐비티 내에, 에피택셜로 길쭉한 핀 반도체 구조는 가령, 50-100 nm 길이로 성장한다. 그러므로 길쭉한 캐비티가 약 5-50 nm인 나노 구조의 너비를 가지며, 수평으로 길쭉한 에피택셜 돌출부를 만드는 것이 바람직하다. 이 같이 돌출된 에피택셜 핀은 인-시츄 p- 및 n-도핑되어, 각각 PMOS 및 NMOS 트랜지스터로 구성된다. 돌출된 에피택셜 부분 상에, 진성 쉘 레이어(Intrinsic Shell Layer)는 현재 ITRS 트랜지스터 노드에 대해 1-10 nm (바람직하게는 10, 7, 5 또는 1 nm)로 성장한다. 진성 에피택셜 쉘 레이어 상에, 인-시츄 도핑된 쉘 레이어가 성장한다. 내부 쉘 레이어는 트랜지스터 소스를 포함할 수 있고, 가장 바깥의 쉘 레이어는 드레인으 구성할 수 있다. 수평으로 돌출된 에피택셜 부분은 각각 기판 위의 길쭉한 에피택셜 돌출부의 레이디얼(Radial) 방향으로 인-시츄 p-i-n 도핑되고 n-i-p 도핑될 수 있다. 진성 쉘 레이어로 접촉하기 위하여, 에피택셜 레이디얼 방향으로, High-k 산화 유전체는 돌출된 에피택셜 부분의 가운데 부분에 걸쳐 배치되며, 돌출된 에피택셜 부분을 둘로 나눈다.
p-i-n 접합(p-i-n Junction)의 각각의 말단에서 리소그래피로 돌출된 에피택셜 부분에 메탈 접촉부를 제공하기 위해, 돌출된 에피택셜 부분의 내부 코어 부분에서 메탈 접촉이 이루어지고, 외부 쉘로 하나의 접촉이 이루어진다. 전하 캐리어, 전자 및 홀, 터널은 진성 레이어를 통과하지만, 돌출된 에피택셜 p-i-n 반도체 구조의 레이디얼 방향의 전류는, 게이트 접촉이 실질적으로 진성 레이어를 둘러쌀 때, 게이트 전압으로 켜지고 꺼지며, 전하 캐리어 채널이 코어로부터 게이터 전자의 범위까지 위치하는 외부 레이어까지 p-i-n 방향을 따라 통로용으로 생성된다. 게이트 전자 사이즈가 리소그래피로 제한되고, 길이(Longitudinal) 방향으로의 pnp 또는 npn 전이를 위한 도핑이 국부적 도펀트 원자에 의해 제한되는 경우, 에피택셜 진성 레이어의 두께는 1-10 nm 범위, 특히 MOVPE를 가지며 1-5 nm 범위인 갑자기 성장한 결정형 쉘로 제어될 수 있는 장점이 있다. 코어-쉘 기반의 FinFET 트랜지스터의 장점은 접촉부가 기판으로서 동일한 면에 위치할 수 있다는 점이다.
진성 레이어의 돌출된 코어 부분 사이를 터널링(Tunneling)하는 전자의 능력을 결정하는 넓은 밴드갭(Bandgap) 장벽을 성장시키는 것이 바람직하다. 돌출된 부분의 중간 부분에 걸쳐 나노 구조의 산화 레이어를 리소그래피로 정의함으로써, 장벽 쉘은 남은 부분에서만 성장할 수 있다.
본 발명에 따라 CMOS 트랜지스터를 위한 실리콘 웨이퍼 상의 아일랜드의 성장에 대해 게르마늄 나노 결정 및 InSb 나노 결정의 결합을 이용하는 것이 바람직하다. 전구체 물질(iBuGe)은 게르마늄 나노와이어를 성장시키는데 사용된다.
양성 전하 캐리어의 전도성을 III-V/Ge CMOS용 음성 전하 캐리어의 높은 이동도에 매칭시키기 위해, 복수의 PMOS 트랜지스터가 단일 NMOS 트랜지스터와 결합하는데 사용되거나, 돌출된 에피택셜 부분이 1차원 반도체 내의 전자를 에워싸는 하나의 반지름에 대해 구성되는 것이 바람직하며, 여기서 반지름은 탄도 수송을 위해 캐비티의 두께 및 돌출된 에피택셜 부분의 높이를 각각 조절함으로써 NMOS 트랜지스터에 대한 것보다 짧다. 반도체의 원자가 전자대(Valence Band)는 결정 구조인 응력의 영향을 받으며, 이로써 가볍고 무거운 양성 전하 캐리어에 대해 원자가 전자대로부터 밀어내, 이방성(異方性)이 된다. NMOS 트랜지스터의 에피택셜 돌출된 부분은 7-18 nm 범위 내에 선형으로 전자 이동도가 증가함에 따라 PMOS와 매칭되는 이동도를 갖고 이 범위의 반지름을 갖는다. 하지만 III-V 반도체 물질로 이러한 개선은 매우 낮다.
도 13은 1-10 nm의 얇은 중간 부분을 갖는 상이한 밴드갭이 있는 III-V 반도체의 헤테로 구조(841, 842)를 포함하는 에피레이어(806)의 횡단면 측면도를 개략적으로 도시한다. 에피레이어(806)는 에피레이어 상에 배열된 III 질화 나노와이어를 포함하고, 상기 나노와이어는 nGaN 코어 와이어 및 pGaN 쉘의 내부에서 외부로 볼 수 있는 LED 구조를 갖는다.
분산 관계에 따라, 전자의 에너지는 벌크 반도체 내의 밴드 구조의 파동 벡터(Wave Vector)의 함수로 작성되고, 결과적으로 포물선에 가까워질 수 있다. 그러므로 전하 캐리어 밀도는, 전자가 2 공간 차원에서 잡히고 1차원에서 자유로울 때 전자의 에너지의 제곱근에 반비례한다. 마찬가지로, 전하 캐리어 밀도는 공간 차원에서 잡힌 전자에 대해 일정해지고, 3 공간 차원에서 자유로운 전자의 에너지의 제곱근만큼 조금씩 성장한다. 이로써, 전자를 1차원 반도체로 잡아, 광학 요소 내에 사용하기 위한 전도대(Conduction Band)의 바닥 근처에서 전하 밀도가 분산되도록 하는 것이 바람직하다.
도 14는 1-10 nm 얇기의 중간 레이어(942)가 있는 서로 다른 밴드갭을 갖는 III-V 반도체의 헤테로 구조(941, 942, 943)를 포함하는 에피레이어(906)의 횡단면 측면도를 개략적으로 나타낸다. 헤테로 구조는 양자 우물(Quantum Well)의 변조 도핑(Modulation Doping)에 대한 임의의 외부 쉘 내에 인-시츄 도핑될 수 있다. 인접한 외부 반도체 레이어는 헤테로 구조 내의 중간 레이어(942)보다 더 넓은 밴드갭을 갖는다. 헤테로 구조는, (코어 쉘 나노와이어의 내부에서 외부로 보이는) LED 구조 GaN 코어/ AlGaN 쉘 / GaN 장벽 쉘 / InGaN 액티브 레이어 쉘 / GaN 장벽 쉘 / GaN 쉘을 갖는 III-질화 나노와이어에 대해 제공될 수 있으며, C 면은 질화 갈륨에 대해 가장 극성을 띄는 면이다.
다음에서, 포스트-III-V CMOS(Post-III-V CMOS)용 장치는 여기서 상기에 서술한 박막 장치, 특히, 마요라나 양자 컴퓨터의 실시예에서와 같은 III-V 반도체 내의 극도의 무(無)전위 기판을 필요로 한다고 설명될 것이다. 전자와 비교해 마요라나 페르미온(Majorana Fermion)은 자체의 반입자(Anti-particle)이다. 마요라나 준입자의 경우, 입자 홀 대칭이 E = 0 (0K)에서 존재하면 창생 연산자 및 소멸 연산자는 c = γ1 + iγ2 및 c † = γ1 - iγ2로 작성될 수 있으며, 이는 마요라나 페르미온을 위한 소멸 연산자와 창생 연산자 사이의 다음의 동일성 관계, γ = γ†를 부여한다.
도 15는 실리콘 웨이퍼 상의 수직으로 받침대 없는 1-10 nm 얇기의 완벽한 무전위 결정형 안티몬 인듐 나노와이어(1152, 1153, 1154, 1157)를 지지하는 안티몬화 인듐의 에피레이어 상의 나노트리(Nanotree)로서 마요라나 T 게이트(1100)의 개략도를 나타낸다. 수직 나노와이어의 세그먼트(1153) 상에, 나노와이어 브랜치(1157)이 성장한다(도 17에 도시된 밴드 구조 참조, E (z) 및 z 방향은 기판에 수직이고, E (x)는 도 15에서 브랜치의 축 방향을 따라 x 방향임). 수직 나노와이어는 브랜치(1157) 전자 옆에 축 방향으로 배열된 2개의 에너지 장벽 반도체 물질(1152, 1154)를 가질 수 있다. 수직 배열된 안티몬 인듐 나노와이어는 적어도 2개의 싱글렛-웨이브(Singlet-wave, s-wave) 초전도 랩-어라운드-게이트(Wrap-around-gate) 전극을 포함할 수 있다. 나노와이어 브랜치(1157)은 s-wave 초전도 전극(1158)을 포함할 수 있다.
1차원 나노와이어에서, 각각의 양자 우물(1153, 1154)의 최종 상태에서 쌍을 이루는 마요라나 페르미온인 마요라나 양자 입자가 발생하며, 이는 자기장의 세기, 소위 밴드 구조라 불리는 "마요라나 제로 갭"의 구성에 좌우된다. 씨드(Seed) 입자가 있는 브랜치(1157)을 따라 에너지 배리어 물질 세그먼트 인-시츄 및 나노와이어를 따라 기판을 향해 수직 방향으로 에너지-배리어 물질 세그먼트(1154, 1153) 인-시츄를 에피택셜로 성장시킬 수 있기 때문에, T-게이트를 나노트리로 배열하는 것이 바람직하다. 안티몬화 인듐의 합성으로서 스핀-궤도 결합(Spin-orbit Coupling)이 높은 반도체를 통해 스핀업(Spin-up) 및 스핀다운(Spin-down), 즉, "스핀-궤도 분리(Spin-orbit Splitting)"를 위한 전자 수송을 위한 2개의 포물선 밴드로서 밴드 구조를 제공하는 것이 바람직하다.
나노트리(1152, 1153, 1154, 1157)는, MOVPE로 기체상 화학 성장 금 씨드 입자가 위치할 수 있는 브랜치(1157)을 갖는다. 브랜치(1157)는, 수직 나노와이어(1155)의 축 방향을 따라 GaSb 또는GaAsSb, InAaSb(1152, 1154) 반도체 배리어 세그먼트 사이의 금 씨드 입자의 에어로졸 증착에 의해 성장할 수 있다. 나노트리가 어떻게 성장할 수 있는지에 대한 상세 설명은, 여기 참조용으로 포함된 과학 논문 "Kimberly Dick 외, Nature materials, Vol. 3, 2004"에 설명된다. 위상 양자 연산을 수행하기 위해 나노와이어의 적어도 일부의 정전기 고갈(Electrostatic Depletion)을 사용하는 것이 바람직하다.
다음에서, 위상 양자 연산의 실시예는 도 15의 실시예와 결합하여 도 16 및 도 17에 따라 설명되지만, 이에 제한되지는 않는다.
위상 양자 연산(2000)은 제1 양자 우물(1150) 및 제2 양자 우물(1155) 내에 2개의 개별 마요라나 입자를 갖는 (2001) T-게이트에 의해 제공된다; (2002) T-게이트는 전극(1159 및 1158)의 전압에 양의 방향으로 바이어스(Bias)되며, 이에 의해 마요라나 페르미온은 수평으로 배치된 나노와이어 부분(1150)으로부터의 와이어 브랜치(1157)로 흐른다. 전극(1159 및 1158)의 전압을 인가함으로써, 에너지 장벽이 L형 헤테로 구조, InSb(1150) / GaInSb / InSb(1153) / GaInSb / InSb(1157)에서 더 낮아진다.
그 후, 전극(1156 및 1159)의 바이어스 전압으로 도 17에 따라 도 16 내의 수평 나노와이어를 위한 에너지 장벽을 낮추는 바이어스 전압을 인가함(2003)으로써, 제2 마요라나 페르미온이 제1 양자 우물(1155)로부터 제2 양자 우물(1150)로 흐른다.
그 후, 헤테로 구조 InSb(1157) / GaInSb / InSb(1153) / GaInSb / InSb(1155) 내의 에너지 장벽을 낮추는 전극(1159 및 1158)의 양의 바이어스 전압을 인가함(2004)으로써, 이후 마요라나 페르미온은 나노와이어 브랜치(1157)로부터 노드 양자 우물(1153) 및 제2 양자 우물(1155)로 흐른다. (2005) 그러므로, 2개의 마요라나 준입자의 원래 파동 함수는 한 번 브레이드(Braid)되고, 제공된 원래 위치(2001)과 같이 다시 동일한 위치로 돌아간다. T-게이트는 브레이딩(Braiding), 더블 브레이딩, 트리플 브레이딩 등의 수직으로 배열된 헤테로 구조 나노와이어 내의 2개의 파동 함수에 의해 다수의 양자 연산을 수행할 수 있다. 복수의 T-게이트를 서로 연결해 소멸된 마요라나 페르미온을 찾는 것이 바람직하다.
도 17의 에너지 도표에 따라 각각의 반도체용 밴드갭 및 세그먼트(1154, 1153, 1152, 1157)용 그의 합금을 제공하는 것이 바람직하다.
16-비트 양자 비트 나노트리 레지스터(Register)는 중첩(Superimposed) 파동 함수를 설명하는 동일한 수직 나노와이어 상의 복수의 양자 비트를 통해 구성될 수 있다. 마요라나 양자 컴퓨터에 관한 주요 문제 중 하나는 결정 구조 내의 무질서로 인해 준입자의 간섭이 일어나기 때문에, 인-시츄 성장된 반도체 물질에 의해 다양한 헤테로 구조를 형성하는 것이 바람직하다. 나노트리별 각각의 M-양자 비트 레지스터는 각각의 양자 우물을 통해 다른 양자 게이트에 결합될 수 있다. 100개의 양자 우물로 종래의 컴퓨터에 비해 1.26 * 1030배 연산을 더 수행할 수 있다. 이 같은 실시예(1100)의 장점은 잠재적인 컴퓨터 용량이 거대해진다는 것이다. 다른 장점은, 기판 및 브랜치(1157)을 따라 수직인 인-시츄 배리어 세그먼트 성장이 있는 실리콘 웨이퍼 상의 전위의 매우 작은 부분으로 안티몬화 인듐 합금의 수천 개의 나노트리를 성장시키는 것이 가능하다는 것이다.
작은 자기장이 마요라나 페르미온을 생성하는데 사용될 수 있기 때문에, 쇼트키(Schottky) 장벽은 안티몬화 인듐과의 메탈 접속이 작고 유용하다. 나노트리와의 접촉부는 초전도 NbTiN 물질일 수 있다. 또한, 양자점(Quantum Dot) 내의 페르미온의 스핀을 검출하는데 스핀 봉쇄(Spin Blockage)가 사용될 수 있다. 이로써, 브레이드된 마요라나 상태를 보호하는 양자 상태와의 디코히어런스(Decoherence)가 낮은 위상 양자 컴퓨터를 사용할 수 있다. 위상 양자 정보, 준입자로 논리 연산을 저장하거나 수행하기 위한 양자 연산과 관련된 보다 자세한 설명은, 여기 참조용으로 포함된 "Nature Nanotechnology, 13, 192-197 (2018)"에 개시된다.
일 실시예의 예시는 강화 박막 장치, 및 상기 코어 부분의 길이 방향에 수직 방향으로 상기 돌출된 코어 부분의 각각 소스 말단 및 드레인 말단을 레이디얼 방향으로 에워싸는 2개의 나노 구조 전극을 더 포함하는 III-V FinFET 트랜지스터를 포함한다. 상기 돌출된 코어 부분의 중앙 부분은 상기 수직 방향으로 상기 산화 쉘을 레이디얼 방향으로 에워싸는 나노 구조의 게이트 전극이 있는 High-k 산화 유전체 쉘에 의해 둘러 싸인다. 상기 돌출된 코어 부분은 pnp-도핑되거나 npn-도핑된다. 상기 중앙 부분은 n- 또는 p-도핑되고 상기 수직 방향으로 10 nm 미만인 두께를 갖는다. 상기 돌출된 코어 부분은, 탄도 수송을 위한 1차원 반도체 내의 전자를 에워싸는 높이와 너비를 각각 갖는 돌출된 에픽택셜 부분을 통해, 양성 전하 캐리어용보다 음성 전하 캐리어의 더 높은 진성 이동도를 매칭하도록 구성된다. 에피택셜 돌출부는 7-18 nm 범위의 반지름을 가지며, 바람직하게는 상기 산화 쉘이 무정형 산화 하프늄(Hafnium Oxide)이다. 여러 PMOS 트랜지스터는 하이브리드 III-V / III-V 또는 하이브리드 III-V / Ge CMOS용 단일 NMOS 트랜지스터와 결합하는데 사용될 수 있다.
일 실시예의 다른 예시는 게르마늄 박막 및 박막 내에 내장된 게르마늄 나노와이어 니들 패드를 포함하는 박막 장치다. 그래핀은 CVD가 있는 게르마늄의 박막 상에 성장하여, 그래핀 내에 전기 접촉부 또는 전자 부품을 생성할 수 있다. 다른 실시예에서, 그래핀 레이어는 2D 차원 단일 레이어 또는 그래핀 아일랜드일 수 있고, 그래핀 트랜지스터를 위한 생체 분자, 유기 분자, 항체, 단백질 또는 DNA로 기능화될 수 있으며, 상기 그래핀 레이어는 Ti / Pd / Au의 전기 접촉부로 코팅되고 미세 유체 채널(Microfluidic Channel)과 접촉한다. 박막 장치의 일부 실시예에서, 이 장치는 게르마늄 에피레이어가 있는 박막 장치를 포함하는 바이오센서이고, 그래핀의 단일 레이어는 상기 게르마늄 에피레이어 상에 배열되고, 상기 그래핀의 단일 레이어는 적어도 하나의 생체 분자 또는 유기 분자로 기능화되고, 상기 그래핀의 단일 레이어는 Ti, Pd 또는 Au의 접촉부로 코팅된다.
일 실시예의 예시는 나노와이어-기반의 디스플레이(Display)로, 여기서 다른 마이크로 사이즈의 표면 상에 특정 나노와이어가 성장해 빨간색, 초록색, 파랑색의 픽셀을 형성하고, 파란색은 질화 나노와이어로부터 나오고, 빨간색과 초록색은 III-V 나노와이어 양자 우물로부터 나온다. 이 같은 실시예에서, 나노와이어는 떨어지는 온도에서 성장한다; III-질화 나노와이어가 GaN 나노 입자로부터 나온 후, 금 입자가 있는 III-V 나노와이어가 촉매 입자로 작용한다. 실시예의 다른 장점은 III-N 합금이 III-V 합금과 결합해 RGB LED용 밴드갭을 구성할 수 있다는 것이다. In1-xGaxN용 밴드갭은 파란색 전기 루미네선스(Electroluminescence)를 위해 구성되고, InAlGaAsP 반도체 합금은 빨간색과 초록색 전기 루미네선스 각각을 위해 구성된다. 양자 우물의 각각의 측면으로부터의 변조 도펀트 원자는 다이오드(Diode) 구조 내의 양자 우물의 바닥으로 이동한다. 나노와이어 인-시츄의 헤트로 구조를 도핑해 에너지 장벽 반도체가 도핑됨으로써, 전하 캐리어는 양자 우물에 제공되어, 2차원 전하 캐리어 가스 내에 전하 캐리어의 밀도를 매우 높인다.
본 발명의 일 실시예의 다른 예시는 III-V 반도체의 반도체 채널을 갖는 에피레이어를 포함하는 게이트 스택(Gate Stack)을 포함하는 강화 박막 장치와 관련이 있다; 상기 반도체 채널의 중앙 부분에 있는 실질적으로 얇고 넓은 밴드갭 반도체는 상기 반도체 채널 상에 에피택셜로 배치되어 불순물 상태를 캡쳐하고, High-k 산화 레이어는 High-k 유전 상수 반도체 및 상기 넓은 밴드갭 반도체 상에 배치된다. 게이트 스택은 평면의 pnp 또는 npn트랜지스터, 나노와이어 트랜지스터 또는 FinFET 트랜지스터용으로 제공될 수 있다.
본 발명의 하나의 예시에서, AlGaN/GaN는 실리콘 웨이퍼 상에서 성장하고 패턴이 있어 하향식 나노와이어를 생성한다. 나노와이어는 측면으로 과성장해 AlGaN/GaN 나노와이어에 의해 강화된 실리콘 상에 연속적(Coalesced) GaN 박막을 성장시킨다. 다른 예시에서, InP의 나노와이어 (111)-실리콘 상에 선택적으로 성장하고, 측면으로 과성장해 실리콘 상의 InP의 박막을 형성한다.
본 발명의 하나의 예시에서, GaN는 실리콘 웨이퍼 상에 배치되고, 웨이퍼의 뒷면은 GaN 박막을 방출하도록 에칭된 건식 반응성 이온이다.
실시예(806)의 다른 예시는 III-N 나노와이어 LED와 관련되며, 이는 도핑된 코어 와이어, 상기 코어 와이어보다 밴드갭이 더 낮은 쉘 레이어를 포함한다. 상기 쉘 레이어는 인-시츄 에칭되고, 상기 코어 와이어는 에워싸는 전기 접촉부를 포함한다. 코어 와이어는 인-시츄 p-도핑되고, 적어도 하나의 쉘 레이어는 n-도핑된 쉘 레이어다. 코어 와이어는 인-시츄 n-도핑되고, 적어도 하나의 쉘 레이어는 p-도핑된 쉘 레이어다.
박막 장치의 실시예의 다른 예시는 나노 와이어 상의 p-도핑된 코어 와이어, n-도핑된 쉘 레이어가 있는 나노와이어를 포함하는 III-V 나노와이어 레이저를 포함해, 다이오드 밴드 구조를 함께 형성하는 상기 코어 와이어를 둘러싼다. 여기서 코어 와이어는 극성의 C면으로부터 가장 높은 가능한 성장률이 있는 C면 성장 동안 인-시츄 p-도핑된다. 쉘 레이어는 무극성 M면 또는 A면으로부터 낮은 성장률에서 진성으로 도핑되고 n-도핑되어, 다이오드 밴드 구조는 실리콘 상의 III-V 물질의 포토닉 애플리케이션(Photonic Application)을 위한 최대 도핑을 획득한다. 이 같은 나노와이어 레이저 구조는 실리콘 CMOS 전자 장치로 통합될 수 있다.
박막 장치의 일 실시예 예시에서, 에피레이어는 각각 길이 방향으로 n-p-n 및 p-n-p 도핑된 세그먼트가 있는 각각의 에피택셜 돌출된 부분을 가지는 게르마늄 및 III-V 반도체로 구성된다. 여기서 중간 도핑된 부분은 III-V/Ge CMOSFETs 또는 III-V/III-V CMOSFET용으로 10-14 nm 두께일 수 있고, 상기 돌출된 부분은 각각 높은 이동도 p-채널 물질 및 n-채널 물질의 하이브리드 에피레이어 아일랜드 상에 성장한다.
본 발명의 일 실시예의 다른 예시는 III-N 나노와이어를 바람직하게는, 다음을 포함하는 질화 갈륨 에피레이어가 있는 박막 장치에 상에 성장시키는 프로세스에 관한 것이다; 적어도 하나의 나노 사이즈의 홀을 포함하는 마스크 레이어가 있는 박막 장치를 제공하는 프로세스, 상기 기판 상의 상기 적어도 하나의 나노 사이즈의 홀 내에 적어도 하나의 GaN 나노 입자를 자기 조직하는 프로세스, 및 바람직하게는, 상기 적어도 하나의 나노 사이즈의 홀 내의 우르짜이트의 C 방향으로 상기 GaN 나노 입자의 에피택셜 측면 과성장에 의해, 상기 GaN- 나노 입자로부터 결정 구조 우르짜이트가 있는 적어도 하나의 III-N 나노와이어를 성장시키는 프로세스. GaN 나노 입자는, GaN 나노 입자의 서스펜션의 증발 액체로부터 모세관힘(Capillary Force)에 의해 나노 사이즈의 홀 내에 자기 조직된다. 암모니아 기체의 전구체 물질 흐름은 10-30 sccm 범위일 수 있다. GaN 나노 입자는, GaN 나노 입자 및 기판 상에 제공되는 산성 리간드 및 알칼리성 리간드의 중화에 의해 적어도 하나의 나노 홀에서 자기 조직될 수 있다. 상기 GaN 나노 입자는 GaN 파우더로부터 열 레이저 합성에 의해 생성될 수 있다.
일 실시예의 다른 예시는 III-N 나노와이어 LED(100)에 관한 것으로, 이는 기판 상의 결정 구조 우르짜이트의 도핑된 코어 와이어(840), 상기 코어 와이어(840)보다 밴드갭이 더 낮은 제1 쉘 레이어(842)를 포함하고, 코어 와이어(841)는 제1 쉘 레이어 상의 제2 도핑된 쉘 레이어를 포함하고, 코어 와이어는 우르짜이트보다 다른 결정 구조의 기판 상에서 성장한다. 기판은 III-V 나노와이어의 성장을 위한 <111>A 또는 <111>B 섬아연광의 방향에 대해 구성될 수 있다. 코어 와이어는 에워싸는 전기 접촉부를 포함할 수 있고/거나 상기 제2 쉘 레이어는 투명 전기 접촉부를 포함할 수 있다. 투명 전기 접촉부는 ITO일 수 있다.
일 실시예의 다른 예시는 III-N 나노와이어 LED에 관한 것으로, 이는 도핑된 코어 와이어(841'), 상기 코어 와이어(841')보다 밴드갭이 더 낮은 쉘 레이어(842')를 포함하고, 상기 쉘 레이어는 인-시츄 에칭되고(840'), 상기 코어 와이어(841')는 에워싸는 전기 접촉부를 포함한다. 코어 와이어는 인-시츄 p-도핑될 수 있고, 적어도 하나의 쉘 레이어(843')는 n-도핑된 쉘 레이어일 수 있다. 코어 와이어는 인-시츄 n-도핑될 수 있고, 적어도 하나의 쉘 레이어는 p-도핑된 쉘 레이어일 수 있다.
일 실시예의 다른 예시는 III 질화 나노와이어 에피레이어 및 III-V 나노와이어를 포함하는 박막 장치이며, 여기서 III 질화 나노와이어는 GaN 나노 입자로부터 성장한다. 실시예의 장점은 이것이 전체 광 스펙트럼을 커버할 수 있게 만들고, 발광 다이오드 (전체)가 백색광을 저렴한 실리콘 기판 상에 제공할 수 있게 만든다는 점이다. 실시예의 다른 장점은 예를 들면, 백색광을 얻기 위해 파란색 LED와 같은 인광 레이어(Phosphorescent Layer)를 이용하지 않아도 된다는 점이다. 쉘 레이어는 C면으로부터 어떤 발광도 얻지 않기 위해 코어 나노와이어와 동일한 높이로 인-시츄 에칭될 수 있다. 실시예의 장점은 발광이 다른 결정면과 다를 때 파장이 더 잘 정의된다는 점이다. 게다가, 실리콘 상의 박막으로 파장 스펙트럼 내의 시프트(Shift)는 피한다.
강화 박막 장치의 일 실시예의 다른 예시에서, 에피택셜 길쭉한 돌출부는 레이디얼 방향으로 각각 p-i-n-도핑된 세그먼트를 가지며, 이의 중간 진정 세그먼트는 III-V p-i-n / III-V n-i-p. finCMOSTFET용으로 7-10 nm 두께일 수 있다.
본 발명의 일 실시예의 하나의 예시는 III-V FinFET (420, 424)을 생성하기 위한 프로세스와 관련되며, 이는 에피레이어 아일랜드(415a, 415b)를 포함하는 기판을 제공하는 프로세스, 상기 에피레이어 아일랜드와 접촉하는 에피택셜 성장 마스크 레이어를 증착하는 프로세스(여기서 마스크 레이어는 에피택셜 성장을 위해 증착됨), 상기 에피레이어 아일랜드에 걸쳐 중앙에 위치한 나노 구조의 너비를 가지는 길쭉한 캐비티를 리소그래피적으로 정의하는 프로세스; 에피레이어 아일랜드(415a, 415b)에 수직인 면 내의 길쭉한 캐비티로부터 나노 구조의 높이로 코어 부분(420a, 420b)를 에피택셜로 돌출시켜, 탄도성 전하 캐리어 전달을 위해 상기 길이 방향으로 1차원 반도체를 생성한다. 상기 에피레이어 아일랜드(415a)용 반도체는 양성 전하 캐리어용 높은 이동도를 가지는 III-V 반도체 그룹 또는 높은 전자 이동도를 가지는 III-V 반도체 그룹으로부터 선택된다. 상기 프로세스는 마스크 레이어가 있는 돌출된 코어 부분을 성장시키는 프로세스; 길쭉한 돌출된 코어 부분(420)의 길이 방향을 따라 넓은 밴드갭 장벽 쉘을 성장시켜 진성으로 도핑된 실질적으로 얇은 쉘로 채워진 중앙 리세스를 생성하는 프로세스; 및 장벽 쉘 상의 인-시츄 도핑된 쉘을 성장시키는 프로세스를 포함할 수도 있다. 돌출된 코어 부분 및 상기 인-시츄 도핑된 쉘은 인-시츄 도핑되어 상기 돌출된 코어 부분의 중앙 부분에서 레이디얼 방향으로 p-i-n 접합을 형성한다. 중앙 부분은 10 nm 미만일 수 있으며, 상기 진성 레이어는 나노 구조의 7 nm 미만인 두께를 가지며 상기 길이 방향으로 0차원 반도체 내의 전하 캐리어를 둘러싼다. 나노와이어의 길이 및 에피레이어의 두께는 400 nm 미만으로 III-V CMOS 회로로부터 열을 전환시킨다.
본 발명의 일 실시예의 다른 예시에서, PMOS 트랜지스터는 p-i-n 연결 세그먼트가 있는 코어-쉘 구조를 포함할 수 있다. 상기 NMOS 트랜지스터는 p-i-n 연결 세그먼트가 있는 코어-쉘 구조를 포함한다. 바람직하게는, 상기 나노와이어는 5-7 nm 두께인 진성으로 도핑된 세그먼트를 포함한다. 또한, PMOS 트랜지스터는 에피레이어 아일랜드 상에 에피택셜로 성장한 나노와이어를 포함하고, NMOS 트랜지스터는 상기 에피레이어 아일랜드 상에 성장한 나노와이어를 포함한다.
일 실시예(806)의 다른 예시는, III-N 다이오드 구조를 갖는 강화 박막 장치에 의해 제공되는 에피레이어로, 이는 기판 상의 결정 구조 우르짜이트의 도핑된 코어 와이어, 및 코어 와이어보다 밴드갭이 더 낮은 제1 쉘 레이어를 포함한다. 상기 코어 와이어는 상기 제1 쉘 레이어 상의 제2 도핑된 쉘 레이어를 포함하고, 상기 코어 와이어는 우르짜이트와 다른 결정 구조의 기판 상에 성장한다. 기판은 III-V 나노와이어의 성장을 위한 <111>A 또는 <111>B 섬아연광의 방향에 대해 구성될 수 있다. 코어 와이어는 에워싸는 전기 접촉부를 포함할 수 있다.
일 실시예의 다른 예시는 마요라나 양자 컴퓨터(900)로, 이는 결정형 기판(901); 길쭉한 홈(Elongated Groove, 961')의 측면 과성장에 의한 상기 기판(901)에 평행하게 배열된 III-V 반도체의 제1 헤테로 구조의 나노와이어(967); 및 상기 제1 헤테로 구조의 나노와이어(967)에 수직으로 배열된 제2 헤테로 구조의 나노와이어(966)을 포함한다. 상기 제2 헤테로 구조의 나노와이어(966)은 중앙 접합부와 상기 제1 나노와이어에 실질적으로 격자 정합이다. 상기 수직 나노와이어(966)는 넓은 밴드갭 반도체 물질을 포함하고, 초전도 랩-어라운드-게이트 전극(962)는 상기 제2 수직 나노와이어(966)을 둘러싼다. 2개의 초전도 전극(961, 963)은 상기 제1 나노와이어의 말단에 배치된다. 초전도 전극은 s-wave 초전도체일 수 있다. 제1 헤테로 구조의 나노와이어 및 제2 수직 헤테로 구조의 나노와이어는 각각 안티몬화 인듐 나노와이어로서 배열될 수 있다. 또한, 그래핀의 2D 아일랜드는 밴드 구조로 구성된 마요라나 양자 게이트의 일부로 배열될 수 있다.
일 실시예의 다른 예시는, 축 방향을 따라 제1 및 제2 아일랜드를 포함하는 III-V 반도체의 헤테로 구조의 나노와이어를 포함하는 텐덤(Tandem) 헤테로 구조를 포함하는 나노트리와 관련된다. 상기 제1 아일랜드는 제1 양자 비트를 형성하는 마요라나 양자 상태에 대해 구성되고, 상기 제2 아일랜드는 제2 양자 비트를 형성하는 제2 마요라나 양자 상태에 대해 구성된다. 헤테로 구조의 나노와이어는 2개의 실질적으로 짧은 에너지 장벽 세그먼트를 가질 수 있으며, 이로써 제1 양자 비트 및 제2 양자는 중첩 파동 함수를 형성할 수 있다. 헤테로 구조의 나노와이어는 상기 나노와이어와 실질적으로 동일한 반도체의 브랜치를 포함해 T-게이트를 형성할 수 있다. 에너지 장벽 세그먼트는 2-3 nm 두께로 실질적으로 얇을 수 있다.
일 실시예(1100'')의 다른 예시는 III-V 반도체 게이트에 관한 것으로, 이는, 마요라나 페르미온용 2개의 마요라나 파동 함수의 위상 브레이드 연산을 수행하는 3개의 나노와이어 세그먼트를 포함하는, III-V 반도체(1153, 1157, 1154)의 3-방향 교차점을 포함한다. 각각의 나노와이어 세그먼트는 실질적으로 얇은 에너지 장벽 물질이 있는 적어도 하나의 헤테로 구조를 포함한다.
바람직한 구현
강화 박막 장치(100, 200, 500)는, 에피레이어를 지지하기 위한 상부 표면을 가지는 기판(101); 상기 기판(101) 상에 배치되어 니들 패드를 형성하는 복수의 나노 사이즈의 캐비티로 패턴화되어 있는 마스크 레이어(103); 상기 마스크 레이어(103) 상에 배치된 격자 부정합 반도체의 박막(105) - 상기 박막(105)은 이에 내장된 상기 격자 부정합 반도체의 복수의 병렬 이격된 반도체 니들을 포함하고, 상기 복수의 반도체 니들은 상기 마스크 레이어(103)의 상기 복수의 나노 사이즈의 캐비티 내에 상기 기판(101)을 향해 축 방향으로 실질적으로 수직으로 배치됨 -; 및 자신에 의해 지지되는 상기 박막 상에 제공되는 격자 부정합 반도체 에피레이어(106)를 포함하되, 바람직하게는, 상기 기판(101)은 지름이 2인치 초과인 실리콘 웨이퍼이다. 상기 격자 부정합 반도체의 상기 복수의 병렬 이격된 반도체 니들이, 격자 부정합 반도체의 50-100nm 간격으로 육각형 모양의 밀집된 구조로 배열될 수 있다. 상기 복수의 나노 사이즈의 캐비티는 5-25nm인 홀 지름으로 구성된 나노 사이즈의 홀로, 상기 나노 사이즈의 홀 속에 동일한 두께의 상기 반도체 니들을 제공할 수 있다. 상기 에피레이어는 적어도 2개의 격자 부정합 반도체(406)의 복수의 격리된 아일랜드를 포함할 수 있다. 상기 박막(505)는 게르마늄(505)에 배열되고, 상기 에피레이어는 그래핀(506)일 수 있다. 상기 나노 사이즈의 캐비티는 실질적으로 깊을 수 있다. 상기 에피레이어는, 상기 에피레이어와 동일한 반도체 물질의 반도체 핀(Fin)을 포함할 수 있다. 상기 반도체 아일랜드는 200-500 nm 간격으로 실질적으로 밀집되어 있을 수 있다. 상기 에피레이어는, 1-10 nm의 얇은 중간 레이어를 갖는 다른 밴드갭이 있는 III-V 반도체 합금의 적어도 하나의 헤테로 구조(506, 606)를 포함할 수 있다. 상기 중간 레이어는 상기 헤테로 구조(506, 606) 내의 인접한 반도체보다 더 작은 밴드갭을 가질 수 있다. 상기 반도체 니들이 우르짜이트 결정 구조를 적어도 일부 가질 수 있다.
통상의 기술자에 의해 수정이나 변경이 제안될 수 있지만, 본 발명의 범위 내에서 여기 공개된 범위에 적절하게 포함되는 모든 수정과 변경은 본 발명의 범위에 포함하고자 하는 것을 의도한다. 본 발명은 특정 실시예를 참조해 위에서 설명된다. 하지만 상기 설명된 것과 다른 실시예도 본 발명의 범위 내에서 동일하게 실현 가능하다. 상기 설명된 것과 다른 방법 단계가 본 발명의 범위 내에서 제공될 수 있다. 본 발명의 다른 특징 및 단계는 설명된 것과 다른 조합으로 결합될 수 있다. 예를 들어, 실시예의 다양한 특징은 필요한 부분만 약간 수정해 설명된 것과 다른 조합으로 결합될 수 있다. 본 발명의 범위는 첨부된 청구항에만 제한된다.

Claims (12)

  1. 강화 박막 장치에 있어서;
    에피레이어(Epilayer)를 지지하기 위한 상부 표면을 가지는 기판;
    상기 기판 상에 배치되어 니들 패드(Needle Pad)를 형성하는 복수의 나노 사이즈의 캐비티(Cavity)로 패턴화되어 있는 마스크 레이어;
    상기 마스크 레이어 상에 배치된, 상기 기판에 대한 격자 부정합 반도체(Lattice-mismatched Semiconductor)의 박막 - 상기 박막은 이에 내장된 상기 격자 부정합 반도체의 복수의 병렬 이격된 반도체 니들을 포함하고, 상기 복수의 반도체 니들은 상기 마스크 레이어의 상기 복수의 나노 사이즈의 캐비티 내에 상기 기판을 향해 축 방향으로 수직으로 배치됨 -; 및
    상기 박막 상에 제공되며 상기 박막에 의해 지지되는, 상기 기판에 대한 격자 부정합 반도체 에피레이어를 포함하되,
    상기 마스크 레이어는 상기 기판과 직접 접촉하고,
    상기 에피레이어는 적어도 2개의 서로 다른 격자 부정합 반도체 - 상기 2개의 서로 다른 격자 부정합 반도체 각각은 상기 기판에 관해 의도적으로 부정합인 반도체 물질을 포함함 - 의 복수의 격리된 아일랜드(Isolated Island)를 포함하는,
    강화 박막 필름 장치.
  2. 제1항에 있어서,
    상기 격자 부정합 반도체의 상기 복수의 병렬 이격된 반도체 니들이, 격자 부정합 반도체의 50-100nm 간격으로 육각형 모양의 밀집된 구조로 배열되는, 강화 박막 필름 장치.
  3. 제1항에 있어서,
    상기 복수의 나노 사이즈의 캐비티는 5-25 nm인 홀(Hole) 지름으로 구성된 나노 사이즈의 홀로, 상기 나노 사이즈의 홀 속에 동일한 두께의 상기 반도체 니들을 제공하는, 강화 박막 필름 장치.
  4. 제1항에 있어서,
    상기 박막는 게르마늄으로 배열되고, 상기 에피레이어는 그래핀인, 강화 박막 필름 장치.
  5. 제1항에 있어서,
    상기 에피레이어는, 상기 에피레이어와 동일한 반도체 물질의 반도체 핀(Fin)을 포함하는, 강화 박막 필름 장치.
  6. 제1항에 있어서,
    상기 복수의 아일랜드는 200-500 nm 간격으로 밀집되어 있는, 강화 박막 필름 장치.
  7. 제1항에 있어서,
    상기 에피레이어는, 1-10 nm의 얇은 중간 레이어를 갖는 다른 밴드갭(Bandgap)이 있는 III-V 반도체 합금의 적어도 하나의 헤테로 구조를 포함하고, 상기 중간 레이어는 상기 헤테로 구조 내의 인접한 반도체보다 더 작은 밴드갭을 갖는, 강화 박막 필름 장치.
  8. 제1항에 있어서,
    상기 반도체 니들이 우르짜이트(Wurtzite) 결정 구조를 갖는 영역을 적어도 포함하는, 강화 박막 필름 장치.
  9. 삭제
  10. 삭제
  11. 제1항에 있어서,
    상기 기판은 실리콘 웨이퍼(Wafer)인, 강화 박막 필름 장치.
  12. 제7항에 있어서,
    상기 헤테로 구조는, GaN 코어(Core) / AIGaN 쉘(Shell) / GaN 장벽 쉘(Barrier Shell) / InGaN 액티브 레이어 쉘(Active Layer Shell) / GaN 장벽 쉘 / GaN 쉘의 LED(Light Emitting Diode) 구조를 갖는 III-질화 나노와이어를 포함하는, 강화 박막 필름 장치.
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