KR20230138501A - 반도체 기판 및 그 제조 방법 및 제조 장치, 템플릿 기판 - Google Patents

반도체 기판 및 그 제조 방법 및 제조 장치, 템플릿 기판 Download PDF

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KR20230138501A
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카츠아키 마사키
타케시 카미카와
토시히로 코바야시
유이치로 하야시
유타 아오키
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교세라 가부시키가이샤
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Abstract

지지 기판(1)과, 지지 기판보다 상층에 위치하고, 마스크부(5)를 갖는 마스크 패턴(6)과, 지지 기판보다 상층에 평면으로부터 봤을 때에 있어서 국소적으로 위치하도록 배치된 시드부(4)와, 마스크 패턴(6)보다 상층에 시드부(4) 및 마스크부(5)와 접하도록 배치된 GaN계 반도체를 포함하는 반도체부(8)를 구비한다.

Description

반도체 기판 및 그 제조 방법 및 제조 장치, 템플릿 기판
본 발명은 반도체 기판 등에 관한 것이다.
예를 들면, 특허문헌 1에는 GaN층(시드층)을 포함하는 베이스 기판에 마스크 패턴을 형성하고, 마스크 패턴 상에 ELO(Epitaxial Lateral Overgrowth)법을 사용해서 반도체부를 형성하는 방법이 개시되어 있다.
일본 특허공개 2011-66390호 공보
본 개시에 의한 반도체 기판은 지지 기판과, 상기 지지 기판보다 상층에 위치하고, 마스크부를 갖는 마스크 패턴과, 상기 지지 기판보다 상층에 평면으로부터 봤을 때에 있어서 국소적으로 위치하도록 배치된 시드부와, 상기 마스크 패턴보다 상층에 상기 시드부 및 상기 마스크부와 접하도록 배치된 GaN계 반도체를 포함하는 반도체부를 구비한다.
도 1은 본 실시형태에 의한 반도체 기판의 구성을 나타내는 평면도 및 단면도이다.
도 2는 본 실시형태에 의한 반도체 기판의 다른 구성을 나타내는 평면도이다.
도 3은 본 실시형태에 의한 반도체 기판의 다른 구성을 나타내는 평면도이다.
도 4는 본 실시형태에 의한 반도체 기판의 다른 구성을 나타내는 단면도이다.
도 5는 본 실시형태에 의한 반도체 기판의 다른 구성을 나타내는 단면도이다.
도 6은 본 실시형태에 의한 반도체 기판의 다른 구성을 나타내는 단면도이다.
도 7은 본 실시형태에 의한 반도체 기판의 제조 방법의 일례를 나타내는 플로우 차트이다.
도 8은 본 실시형태에 의한 반도체 기판의 제조 장치의 일례를 나타내는 블록도이다.
도 9는 본 실시형태에 의한 반도체 디바이스의 제조 방법의 일례를 나타내는 플로우 차트이다.
도 10은 소자부의 분리의 일례를 나타내는 평면도이다.
도 11은 소자부의 분리 및 이격의 일례를 나타내는 단면도이다.
도 12는 본 실시형태에 의한 전자 기기의 구성을 나타내는 모식도이다.
도 13은 본 실시형태에 의한 전자 기기의 다른 구성을 나타내는 모식도이다.
도 14는 실시예 1에 의한 반도체 기판의 구성을 나타내는 단면도이다.
도 15a는 실시예 1에 의한 템플릿 기판의 구성을 나타내는 단면도이다.
도 15b는 실시예 1에 의한 템플릿 기판의 구성을 나타내는 확대도이다.
도 16은 템플릿 기판의 적용예를 나타내는 단면도이다.
도 17a는 실시예 1의 반도체 기판의 제조 방법을 나타내는 플로우 차트이다.
도 17b는 실시예 1의 반도체 기판의 제조 방법을 나타내는 단면도이다.
도 18a는 실시예 1의 반도체 기판의 제조 방법을 나타내는 플로우 차트이다.
도 18b는 실시예 1의 반도체 기판의 제조 방법을 나타내는 단면도이다.
도 19는 반도체부의 가로 성장의 일례를 나타내는 단면도이다.
도 20은 실시예 1에 있어서의 소자부의 이격의 공정을 나타내는 단면도이다.
도 21은 실시예 1의 반도체 기판의 다른 구성을 나타내는 단면도이다.
도 22는 실시예 1의 반도체 기판의 다른 구성을 나타내는 단면도이다.
도 23은 실시예 1의 반도체 기판의 다른 구성을 나타내는 단면도이다.
도 24는 실시예 1에 있어서의 소자부의 이격의 공정을 나타내는 단면도이다.
도 25는 실시예 1의 반도체 기판의 다른 구성을 나타내는 단면도이다.
도 26은 실시예 1의 반도체 기판의 다른 구성을 나타내는 단면도이다.
도 27은 실시예 1의 반도체 기판의 다른 구성을 나타내는 단면도이다.
도 28은 실시예 2의 반도체 기판의 구성을 나타내는 단면도이다.
도 29는 실시예 2의 반도체 기판의 다른 구성을 나타내는 단면도이다.
도 30은 실시예 3의 반도체 기판의 구성을 나타내는 단면도이다.
도 31은 실시예 4의 반도체 기판의 구성을 나타내는 단면도이다.
도 32는 실시예 4의 반도체 기판의 다른 구성을 나타내는 단면도이다.
도 33은 실시예 6의 구성을 나타내는 모식적 단면도이다.
도 34는 실시예 6의 전자 기기로의 적용예를 나타내는 단면도이다.
도 35는 실시예 7의 구성을 나타내는 모식적 단면도이다.
[반도체 기판]
도 1은 본 실시형태에 의한 반도체 기판의 구성을 나타내는 평면도 및 단면도이다. 본 실시형태에 의한 반도체 기판(10)(반도체 웨이퍼)은 도 1에 나타내는 바와 같이, 지지 기판(1)(메인 기판(1))과, 지지 기판(1)보다 상층에 위치하고, 마스크부(5)를 갖는 마스크 패턴(6)과, 지지 기판(1)보다 상층에 평면으로부터 봤을 때에 있어서 국소적으로 위치하도록 배치된 시드부(3)와, 마스크 패턴(6)보다 상층에 시드부(3) 및 마스크부(5)와 접하도록 배치된 GaN계 반도체를 포함하는 반도체부(8)를 구비한다. 「국소적으로 위치한다」란 「지지 기판(1)의 상방에 전면적으로 배치된 상태가 아니다라는 것이며, 「부분적으로 위치한다」 또는 「비전면적으로 위치한다」라고 바꿔 말할 수도 있다. 도 1에서는 지지 기판(1)과 시드부(3) 사이에, 평면으로부터 봤을 때에 있어서 국소적으로 위치하는 버퍼부(2p)가 형성되어 있으며, 이하에서는 시드부(3) 및 버퍼부(2p)를 합쳐서 적층부(4)라고 칭하는 경우가 있다. 마스크 패턴(6)은 층상의 마스크층(6)이어도 좋다. 시드부(3)가 시드 패턴(SP)에 포함되어 있어도 좋고, 반도체부(8)가 반도체 패턴(8P)에 포함되어 있어도 좋다.
마스크 패턴(6)은 개구부(K)를 갖고, 시드부(3) 및 버퍼부(2p)는 평면으로부터 봤을 때에 개구부(K)와 겹치도록 국소적으로 배치되어 있다. 개구부(K)가 마스크 패턴(6)의 개구 패턴(KP)에 포함되어 있어도 좋다. 개구부(K)는 제 1 방향(X 방향)을 폭 방향, 제 2 방향(Y 방향)을 길이 방향으로 하는 길이형상이며, 시드부(3) 및 버퍼부(2p)는 길이형상이다. 반도체부(8)는 평면으로부터 봤을 때에 마스크부 중앙(5c)과 시드부(3) 사이에 위치하는 에지(8E)를 갖는다. 개구부(K)는 테이퍼형상(하방을 향해 폭이 좁아지는 형상)이어도 좋다.
도 2 및 도 3은 본 실시형태에 의한 반도체 기판의 다른 구성을 나타내는 평면도이다. 도 2에 나타내는 바와 같이, 개구부(K)는 길이 방향(Y 방향)으로 주기적으로 분단되어 있어도 좋다. 또한, 개구부(K)는 도 3에 나타내는 바와 같이 정방형 등의 다각형이어도 좋다. 개구부(K)를 길이 방향으로 분단함으로써 개구부(K) 상에 성장하는 반도체부(8)도 분단되고, 길이 방향(Y 방향)의 반도체부(8)와 지지 기판(1)의 열팽창 계수차에 기인하는 휨도 저감할 수 있다.
반도체 기판(10)에서는 지지 기판(1) 상에 복수의 층이 적층되어 있지만, 그 적층 방향을 「상 방향」이라고 할 수 있다. 또한, 반도체 기판(10)의 법선 방향으로 평행한 시선으로 대상물을 보는 것을 「평면으로부터 봤을 때」라고 칭할 수 있다. 반도체 기판이란 반도체부를 포함하는 기판이라는 의미이며, 지지 기판(1)은 반도체이어도 좋고, 비반도체이어도 좋다.
지지 기판(1), 버퍼부(2p), 시드부(3), 및 마스크 패턴(6)을 포함해서 템플릿 기판(7)이라고 칭하는 경우가 있다.
반도체부(8)는, 예를 들면 질화물 반도체(예를 들면, GaN계 반도체)를 포함한다. 질화물 반도체는, 예를 들면 AlxGayInzN(0≤x≤1;0≤y≤1;0≤z≤1;x+y+z=1)으로 나타낼 수 있고, 구체예로서 GaN계 반도체, AlN(질화알루미늄), InAlN(질화인듐알루미늄), InN(질화인듐)을 들 수 있다. GaN계 반도체란 갈륨 원자(Ga) 및 질소 원자(N)를 포함하는 반도체이며, 예를 들면 GaN, AlGaN, AlGaInN, InGaN을 들 수 있다. 반도체부(8)는 도프형(예를 들면, 도너를 포함하는 n형)이어도, 논 도프형이어도 좋다.
GaN계 반도체를 포함하는 반도체부(8)는 ELO(Epitaxial Lateral Overgrowth)법에 의해 형성할 수 있다. ELO법에서는, 예를 들면 지지 기판(1)으로서 GaN계 반도체와 격자 정수가 상이한 이종 기판을 사용하고, GaN계 반도체를 포함하는 시드부(3)를 사용하고, 마스크 패턴(6)에 무기 화합물막을 사용해서 마스크부(5) 상에 GaN계의 반도체부(8)를 횡 방향 성장시킬 수 있다. 이 경우, 반도체부(8)의 두께 방향(Z 방향)을 GaN계 결정의 <0001> 방향(c축 방향), 길이형상인 개구부(K)의 폭 방향(X 방향)을 GaN계 결정의 <11-20> 방향(a축 방향), 개구부(K)의 길이 방향(Y 방향)을 GaN계 결정의 <1-100> 방향(m축 방향)으로 할 수 있다. ELO법으로 형성된 층(반도체부(8)를 포함한다)을 ELO 반도체부라고 칭하는 경우가 있다.
ELO 반도체부(8)는 평면으로부터 봤을 때에 마스크부(5)와 겹치고, 상대적으로 관통 전위가 적은 저결함부(전위 비계승부)(EK)와, 평면으로부터 봤을 때에 개구부(K)와 겹치고, 상대적으로 관통 전위가 많은 전위 계승부(NS)를 포함한다. 반도체부(8)보다 상층에 활성층(예를 들면, 전자와 정공이 결합하는 층)을 포함하는 경우에는, 활성층을 평면으로부터 봤을 때에 저결함부(EK)와 겹치도록 형성할 수 있다.
저결함부(EK)는 <0001> 방향으로 평행한 단면에 있어서의 비관통 전위 밀도가 상면에 있어서의 관통 전위 밀도보다 큰 구성으로 할 수 있다. 관통 전위는 반도체부(8)의 두께 방향(Z 방향)을 따라 반도체부(8)의 하면 또는 내부로부터 그 표면 또는 표층으로 연장되는 전위(결함)이다. 관통 전위는 반도체부(8)의 표면(c면에 평행)에 대해서 CL(Cathode luminescence) 측정을 행함으로써 관찰 가능하다. 비관통 전위는 두께 방향으로 평행한 면에 의한 단면에 있어서 CL 측정되는 전위이며, 주로 기저면(c면) 전위이다.
도 4는 본 실시형태에 의한 반도체 기판의 다른 구성을 나타내는 단면도이다. 도 4에 나타내는 바와 같이, 반도체 기판(10)은 지지 기판(1), 적층부(4)(버퍼부 및 시드부), 마스크 패턴(6), 및 반도체부(8)와, 반도체부(8)보다 상층의 기능층(9)을 갖는다. 기능층(9)은, 예를 들면 질화물 반도체를 포함하는 화합물 반도체부이어도 좋고, 단층체이어도 복층이어도 좋다.
기능층(9)이 반도체 디바이스의 구성 요소로서의 기능, 외력으로부터의 보호 기능, 정전기로부터의 보호 기능, 물, 산소 등의 이물 침입을 억지하는 보호 기능, 에천트 등으로부터의 보호 기능, 광학 기능, 및 센싱 기능 중 적어도 1개를 갖고 있어도 좋다.
도 5는 본 실시형태에 의한 반도체 기판의 다른 구성을 나타내는 단면도이다. 도 1에서는 반도체부(8)가 마스크부(5) 상에 위치하는 에지(8E)를 갖지만 이것에 한정되지 않는다. 도 5에 나타내는 바와 같이, 이웃하는 개구부(K)로부터 역방향으로 가로 성장한 반도체막끼리가 회합함으로써 반도체부(8)가 마스크부(5) 상에 에지를 갖지 않는 구성(회합형)이어도 좋다. 도 6은 본 실시형태에 의한 반도체 기판의 다른 구성을 나타내는 단면도이다. 도 6에 나타내는 바와 같이, 회합형의 반도체부(8)의 상층에 기능층(9)을 형성할 수도 있다.
[반도체 기판의 제조]
도 7은 본 실시형태에 의한 반도체 기판의 제조 방법의 일례를 나타내는 플로우 차트이다. 도 7의 반도체 기판의 제조 방법에서는, 템플릿 기판(7)을 준비하는 공정 후에 템플릿 기판(7) 상에 ELO법을 사용해서 반도체부(8)를 형성하는 공정을 행한다. 반도체부(8)를 형성하는 공정 후에 필요에 따라 기능층(9)을 형성하는 공정을 행할 수 있다.
도 8은 본 실시형태에 의한 반도체 기판의 제조 장치의 일례를 나타내는 블록도이다. 도 8의 반도체 기판의 제조 장치(70)는 템플릿 기판(7) 상에 반도체부(8)를 형성하는 반도체 형성부(72)와, 반도체 형성부(72)를 제어하는 제어부(74)를 구비한다. 반도체 형성부(72)는 ELO법에 의해 GaN계 반도체를 포함하는 반도체부(8)(도 1 참조)를 국소적인 시드부(3)와 마스크부(5)에 접하도록 형성한다. 반도체 기판의 제조 장치(70)가 기능층(9)을 형성하는 구성이어도 좋다.
반도체부 형성부(72)는 MOCVD 장치를 포함하고 있어도 좋고, 제어부(74)가 프로세서 및 메모리를 포함하고 있어도 좋다. 제어부(74)는, 예를 들면 내장 메모리, 통신 가능한 통신 장치, 또는 액세스 가능한 네트워크 상에 저장된 프로그램을 실행함으로써 반도체부 형성부(72)를 제어하는 구성이어도 좋고, 이 프로그램 및 이 프로그램이 저장된 기록 매체 등도 본 실시형태에 포함된다.
[반도체 디바이스의 제조]
도 9는 본 실시형태에 의한 반도체 디바이스의 제조 방법의 일례를 나타내는 플로우 차트이다. 도 10은 소자부의 분리의 일례를 나타내는 평면도이다. 도 11은 소자부의 분리 및 이격의 일례를 나타내는 단면도이다. 도 9의 반도체 디바이스의 제조 방법에서는, 반도체 기판(10)을 준비하는 공정 후에 필요에 따라 반도체부(8) 상에 기능층(9)을 형성하는 공정을 행한다. 그 후, 도 10 및 도 11에 나타내는 바와 같이, 반도체 기판(10)에 복수의 트렌치(TR)(분리홈)를 형성해서 소자부(DS)(반도체부(8)의 저결함부(EK) 및 기능층(9)을 포함한다)를 분리하는 공정을 행한다. 트렌치(TR)는 기능층(9) 및 반도체부(8)를 관통한다. 트렌치(TR) 내에 마스크부(5) 및 지지 기판(1)이 노출되어도 좋다. 트렌치(TR)의 개구폭은 개구부(K)의 폭 이상으로 할 수 있다. 이 단계에서는, 소자부(DS)는 마스크부(5)와 반데르발스 결합해 있으며, 반도체 기판(10)의 일부이다. 그 후, 도 11에 나타내는 바와 같이, 소자부(DS)를 템플릿 기판(7)으로부터 이격하고, 반도체 디바이스(20)로 하는 공정을 행한다. 도 9의 반도체 기판(10)을 준비하는 공정에, 도 7에 나타내어지는 반도체 기판의 제조 방법의 각 공정이 포함되어 있어도 좋다.
[반도체 디바이스]
도 11에 나타내는 바와 같이, 소자부(DS)를 템플릿 기판(7)으로부터 이격함으로써 반도체 디바이스(20)(반도체부(8)를 포함한다)를 형성할 수 있다. 반도체 디바이스(20)의 구체예로서 발광 다이오드(LED), 반도체 레이저, 쇼트키 다이오드, 포토다이오드, 트랜지스터(파워 트랜지스터, 고전자 이동도 트랜지스터를 포함한다) 등을 들 수 있다.
[전자 기기]
도 12는 본 실시형태에 의한 전자 기기의 구성을 나타내는 모식도이다. 도 12의 전자 기기(30)는 반도체 기판(10)(템플릿 기판(7)을 포함한 상태에서 반도체 디바이스로서 기능하는 구성, 예를 들면 템플릿 기판(7)이 투광성일 경우)과, 반도체 기판(10)이 실장되는 구동 기판(23)과, 구동 기판(23)을 제어하는 제어 회로(25)를 포함한다.
도 13은 본 실시형태에 의한 전자 기기의 다른 구성을 나타내는 모식도이다. 도 13의 전자 기기(30)는 적어도 저결함부(EK)를 포함하는 반도체 디바이스(20)와, 반도체 디바이스(20)가 실장되는 구동 기판(23)과, 구동 기판(23)을 제어하는 제어 회로(25)를 포함한다.
전자 기기(30)로서는 표시 장치, 레이저 출사 장치(패브리 페로 타입, 면 발광 타입을 포함한다), 조명 장치, 통신 장치, 정보 처리 장치, 센싱 장치, 전력 제어 장치 등을 들 수 있다.
[실시예 1]
(전체 구성)
도 14는 실시예 1에 의한 반도체 기판의 구성을 나타내는 단면도이다. 도 15a는 실시예 1에 의한 템플릿 기판의 구성을 나타내는 단면도이다. 도 15b는 실시예 1에 의한 템플릿 기판의 구성을 나타내는 확대도이다. 실시예 1에 의한 반도체 기판(10)은 도 14에 나타내는 바와 같이 템플릿 기판(7)과, 템플릿 기판(7)의 시드부(3), 및 마스크부(5)와 접하도록 배치된 GaN계 반도체를 포함하는 반도체부(8)를 구비한다. 적층부(4)는 평면으로부터 봤을 때에 개구부(K)와 정합하도록 국소적으로 배치되어 있다. 적층부(4)는 지지 기판(1)과 접하는 버퍼부(2p)와, 반도체부(8)에 접하는 시드부(3)를 포함한다. 적층부(4)는 지지 기판(1) 상에 국소적으로 형성되어 있기 때문에, 지지 기판(1)은 마스크부(5)와 접촉한다.
도 16은 템플릿 기판의 적용예를 나타내는 단면도이다. 템플릿 기판(7)의 이점 중 1개로서, 도 16에 나타내는 바와 같은 LED층(9E)을 포함하는 이면광 인출 구조의 LED(발광 다이오드) 디바이스에 있어서, GaN계 반도체층 전체의 두께가 얇아짐으로써 측면으로부터의 광 로스가 줄고, 광 인출 효율이 높아지는 것을 들 수 있다. 또한, 지지 기판(1)의 이면으로부터 반도체부(8)에 도달하는 홀(LH)을 개방하는 가공도 용이해진다. 후술하는 바와 같이, 마스크부(5)로서 지지 기판(1)의 표면 가공막(예를 들면, Si 기판의 질화막, Si 기판의 산화막 등)을 사용함으로써 마스크부(5)를 (예를 들면, 스퍼터법, 플라스마 CVD법)으로 성막하는 경우에 비해 마스크부 표면의 평탄성을 보다 높일 수 있고, LED로서 사용할 때의 광 산란을 억제하거나, (ELO)반도체부(8)와 마스크부(5)의 고착 정도를 경감하거나 할 수 있다. 고착 정도의 경감에 의해 반도체부(8)의 박리가 용이해진다.
마스크 패턴(6)의 개구부(K) 및 적층부(4)는 X 방향을 폭 방향, Y 방향을 길이 방향으로 하는 길이형상이다. 지지 기판(1)은 상방에 개구한 오목부(1B)를 갖고, 개구부(K)는 평면으로부터 봤을 때에 오목부(1B)와 겹치고, 적층부(4)(버퍼부(2p) 및 시드부(3))는 평면으로부터 봤을 때에 오목부(1B) 및 개구부(K)와 겹친다. 이것에 의해, 버퍼부(2p)(예를 들면, AlN막)의 멜트백 에칭 보호막으로서의 기능이 높아진다. AlN막에 단차가 형성될수록 응력 집중에 의해 AlN막에 미소한 크랙이 생기기 쉬워지고, AlN막 상의 GaN계 반도체와 지지 기판(예를 들면, Si 기판)이 접촉해서 멜트백 에칭(상호 용융)할 가능성이 높아지기 때문이다.
오목부(1B)는 Y 방향을 길이 방향으로 한다(도 1 참조). 개구부(K) 및 오목부(1B)는 서로 정합하여 연통 구멍(RK)을 형성한다. 연통 구멍(RK)의 내부에 적층부(4)가 형성되기 때문에 적층부(4)(버퍼부(2p) 및 시드부(3))가 오목형상이어도 좋다.
ELO법에서 사용되는 GaN계 반도체를 포함하는 시드부(3)는, 실온에 있어서 실리콘 기판에 대해서 잡아당김 응력이기 때문에 시드부(3)를 국소적으로 형성함으로써 이 응력을 완화하고, 반도체 기판(10)의 휨을 저감할 수 있다. 또한, 전체면에 AlN막 등의 버퍼를 형성하는 경우보다 크랙이 생기기 어려워지기 때문에 버퍼부(2p)를 보다 두껍게 할 수 있고, 멜트백 에칭 내성을 높일 수 있다.
지지 기판(1) 및 마스크 패턴(6)을 포함하는 템플릿 기판(7)은, 지지 기판(1)보다 상층에 평면으로부터 봤을 때에 있어서 국소적으로 위치하도록 배치된 시드부(3)를 갖고, 지지 기판(1)의 하면과 시드부(3)의 상면의 거리(Ds)는 지지 기판(1)의 하면과 마스크부(5)의 상면의 거리(Dm) 이하이다.
(지지 기판)
지지 기판(1)(메인 기판)에는 GaN계 반도체와 상이한 격자 정수를 갖는 이종 기판을 사용할 수 있다. 이종 기판으로서는 단결정의 실리콘(Si) 기판, 사파이어(Al2O3) 기판, 실리콘 카바이드(SiC) 기판 등을 들 수 있다. 지지 기판(1)의 면 방위는, 예를 들면 실리콘 기판의 (111)면, 사파이어 기판의 (0001)면, SiC 기판의 6H-SiC(0001)면이다. 이들은 예시이며, 반도체부(8)를 ELO법으로 성장시킬 수 있는 지지 기판 및 면 방위이면 어느 것이어도 좋다.
(적층부)
적층부(4)로서, 지지 기판(1)측으로부터 순서대로 버퍼부(2p) 및 시드부(3)를 형성할 수 있다. 시드부(3)는 반도체부(8)의 성장 기점이며, 반도체부(8)와 접합한다. 시드부(3)에는 GaN계 반도체, 질화알루미늄(AlN), 탄화실리콘(SiC), 그래핀 등을 사용할 수 있다. 시드부(3)에 사용하는 탄화실리콘은 육방 정계의 6H-SiC, 4H-SiC가 바람직하다. 실시예 1에서는 스퍼터법, PSD(Pulse sputter deposition)법, 또는 레이저 어블레이션법으로 시드부(3)를 형성할 수 있다.
버퍼부(2p)는 지지 기판(1)과 시드부(3)가 접촉해서 서로 용융하는 것을 저감하는 기능을 갖는다. 예를 들면, 지지 기판(1)에 실리콘 기판을 사용하고, 시드부(3)에 GaN계 반도체를 사용한 경우에는, 실리콘 기판과 GaN계 반도체가 서로 용융하기 때문에 양자 사이에 버퍼부(2p)를 형성함으로써 용융이 저감된다. 버퍼부(2p)가 시드부(3)의 결정성을 높이는 효과 및 시드부(3)의 내부 응력을 완화하는 효과 중 적어도 일방을 갖고 있어도 좋다.
버퍼부(2p)에는, 예를 들면 Al을 포함하는 GaN계 반도체, 질화알루미늄(AlN), 및 탄화실리콘(SiC)을 사용할 수 있다. 버퍼부(2p)에 사용하는 탄화실리콘은 육방 정계(6H-SiC, 4H-SiC)이어도, 입방 정계(3C-SiC)이어도 좋다. 버퍼부(2p)가 변형 완화층을 포함하고 있어도 좋다. 변형 완화층은, 예를 들면 AlGaN의 초격자 구조, AlGaN의 Al 조성을 단계적으로 변화시키는 그레이디드 구조가 있다. 변형 완화층에 의해 반도체부(8)의 길이 방향의 응력이 완화될 수 있다.
적층부(4)의 예시로서, 지지 기판(1)으로서 실리콘 기판을 사용하고, 버퍼부(2p)로서 AlN을 사용하고(예를 들면, MOCVD 장치를 사용해서 두께 10㎚ 정도~5㎛ 정도로 형성), 시드부(3)로서 GaN계 반도체를 사용하는 형태, 지지 기판(1)으로서 실리콘 기판을 사용하고, 버퍼부(2p)로서 탄화실리콘을 사용하고, 시드부(3)에 질화알루미늄을 사용하는 형태, 지지 기판(1)으로서 실리콘 기판을 사용하고, 버퍼부(2p)로서 탄화실리콘 및 질화알루미늄의 적층막을 사용하고, 시드부(3)에 GaN계 반도체를 사용하는 형태 등을 들 수 있다.
또한, 시드부(3)의 GaN계 반도체와 서로 용융하지 않는 지지 기판(1)을 사용한 경우에는 버퍼부를 형성하지 않는 구성도 가능하다. 즉, 시드부(3)와 지지 기판(1)이 서로 용융하는 일이 없으면 버퍼부는 반드시 필요하지는 않고, 지지 기판(1) 상에 시드부(3)가 국소적으로 형성되는 구성이 가능해진다(후술). 이 경우, 지지 기판(1)으로서 실리콘 기판을 사용하고, 국소적인 시드부(3)에 질화알루미늄을 사용하는 형태, 지지 기판(1)으로서 실리콘 기판을 사용하고, 국소적인 시드부(3)에 육방 정계의 탄화실리콘을 사용하는 형태, 지지 기판(1)으로서 탄화실리콘 기판을 사용하고, 국소적인 시드부(3)에 GaN계 반도체를 사용하는 형태, 지지 기판(1)으로서 탄화실리콘 기판을 사용하고, 국소적인 시드부(3)에 육방 정계의 탄화실리콘을 사용하는 형태 등을 들 수 있다.
(마스크 패턴)
마스크 패턴(6)은 마스크부(5) 및 개구부(K)를 포함한다. 개구부(K)는 시드부(3)를 노출시키고, 반도체부(8)의 성장을 개시시키는 성장 개시용 홀의 기능을 갖고, 마스크부(5)는 반도체부(8)를 횡 방향 성장시키기 위한 선택 성장용 마스크 패턴의 기능을 갖고 있어도 좋다. 마스크 패턴의 개구부(K)는 마스크부(5)가 없는 부분(비형성부)이며, 마스크부(5)에 둘러싸여 있어도 좋고, 둘러싸여 있지 않아도 좋다. 개구부(K)는 마스크 패턴의 개구 패턴에 포함된다. 마스크 패턴(6)으로서, 예를 들면 실리콘 산화막(SiOx), 질화티타늄막(TiN 등), 실리콘 질화막(SiNx), 실리콘 산질화막(SiON), 및 고융점(예를 들면, 1000℃ 이상)을 갖는 금속막 중 어느 1개를 포함하는 단층막, 또는 이들 중 적어도 2개를 포함하는 적층막을 사용할 수 있다. 실시예 1에서는 실리콘 기판인 지지 기판(1)의 열산화 처리, 또는 실리콘 기판인 지지 기판(1)의 질화 처리에 의해 마스크 패턴(6)을 형성할 수 있다.
마스크 패턴(6)으로서 실리콘 산화막 및 실리콘 질화막을 이 순서대로 형성한 적층막을 사용할 수 있다. 성막 조건에 따라서는 반도체부(8)와 마스크 패턴(6)이 반응하여 고착하는 경우가 있기 때문에, 반도체부(8)에 직접 접하는 상층의 막은 실리콘 질화막인 것이 바람직하다. 또한, 국소적으로 시드부(3)를 형성하는 프로세스에서는 지지 기판(1) 상의 막(하층의 막)을 제거하는 경우가 있으며, 지지 기판(1) 상의 막을 완전히 제거하는 것이 용이한 실리콘 산화막을 하층의 막에 사용하는 것도 프로세스의 수율을 향상시키는 효과가 있다.
도 17a는 실시예 1의 반도체 기판의 제조 방법을 나타내는 플로우 차트이다. 도 17b는 실시예 1의 반도체 기판의 제조 방법을 나타내는 단면도이다. 실시예 1의 반도체 기판의 제조 방법은 지지 기판(1)을 준비하는 공정과, 지지 기판(1)보다 상방에 또는 지지 기판(1) 내에 개구 패턴(KP)을 포함하는 마스크 패턴(6)을 형성하는 공정과, 마스크 패턴(6)의 형성 전 또는 형성 후에 마스크 패턴(6)의 마스크 면적보다 작은 시드 면적을 갖는 시드 패턴(SP)을 형성하는 공정과, 질화물 반도체를 포함하는 반도체 패턴(8P)(예를 들면, 복수의 반도체부(8)를 갖는다)을 개구 패턴(KP)과 겹치는 시드 패턴(SP) 상으로부터 마스크 패턴(6)의 마스크부(5) 상으로 횡 방향 성장시키는 공정을 포함한다. 개구 패턴(KP), 시드 패턴(SP), 및 반도체 패턴(8P)이 스트라이프형상이어도 좋다. 시드 패턴(SP)의 시드 면적이 개구 패턴(KP)의 개구 면적 이상이어도 좋다. 시드 패턴(SP)을 반도체 패턴(8P)보다 저온하에서 형성해도 좋다.
도 18a는 실시예 1의 반도체 기판의 제조 방법을 나타내는 플로우 차트이다. 도 18b는 실시예 1의 반도체 기판의 제조 방법을 나타내는 단면도이다. 실시예 1의 반도체 기판의 제조 방법은 단결정 실리콘 기판인 지지 기판(1)을 준비하는 공정, 지지 기판(1)에 열산화 처리 또는 질화 처리를 실시해서 마스크 패턴(6)의 마스크부(5)로서 이용하는 기판 가공막(열산화막 또는 질화 처리막)을 형성하는 공정, 포토리소그래피에 의해 레지스트(RZ)를 패터닝하는 공정, 마스크 패턴(6)에 개구부(K)를 형성하는 공정, 불산 등의 에천트에 의해 개구부(K)로부터 기판 가공막을 에칭하는 공정, 레지스트(RZ)를 남긴 채 상부에 시드층을 포함하는 적층체(4x)(질화알루미늄층 및 질화갈륨층)를 스퍼터법 등을 사용해서 저온(500° 이하)에서 성막하는 공정, 레지스트(RZ)를 제거하는(리프트 오프함으로써 개구부(K)에만 시드부(3)를 남기고, 시드 패턴(SP)을 형성하는) 공정, 개구부(K)와 겹치는 시드부(3) 상으로부터 마스크부(5) 상에 반도체 패턴(8P)을 성막(ELO)하는 공정을 행한다.
레지스트(RZ)를 남긴 채 적층체(4x)를 형성할 경우, 200℃를 초과하는 고온 성막에서는 레지스트가 타버리기 때문에 저온에서 행할 필요가 있다(MOCVD를 사용한 경우 1000℃를 초과한다).
시드부(3)가 되는 질화갈륨층(GaN층)을 형성하는 경우에는, 예를 들면 질화갈륨을 주성분으로 하는(갈륨을 25atm% 이상 함유하고 있는) 산소 함유량이 5atm% 이하인 스퍼터링 타겟을 사용해서 성막 시의 스퍼터 가스압을 0.3㎩ 미만으로 스퍼터를 행한다.
스퍼터의 방식으로서는 DC 스퍼터링, RF 스퍼터링, AC 스퍼터링, DC 마그네트론 스퍼터링, ECR(Electron cyclotron Resonance) 스퍼터링, RF 마그네트론 스퍼터링법, PSD(Pulse sputter deposition)법, Laser ablation법 등을 적당히 선택할 수 있다.
사용하는 스퍼터링 타겟은 막 전체의 결정성을 높이기 위해 산소 함유량이 5atm% 이하이며, 3atm% 이하인 것이 바람직하고, 1atm% 이하인 것이 더 바람직하다. 순도에 대해서도 될 수 있는 한 높은 쪽이 바람직하고, 금속 불순물의 함유량은 0.1% 미만이 바람직하고, 0.01% 미만이 더 바람직하다. 스퍼터법에 의해 GaN층을 성막하는 경우에는 산소 함유량이 적은 질화갈륨 타겟을 사용함으로써 표면 평탄성, GaN층의 결정성 개선, 표면 힐록(볼록부)의 발생 억제 등의 메리트가 있다.
성막 전의 성막 장치 내의 진공도는 3×10-5㎩ 이하로 하는 것이 바람직하고, 1×10-5㎩ 이하로 하는 것이 보다 바람직하다. 또한, 성막 전에 기판을 전처리하는 것이 바람직하다. 전처리를 실시함으로써 기판 표면의 유기물층이나 요철을 제거하여 에피택셜 성장을 가능하게 한다. 전처리 방법은 역 스퍼터 처리, 산 처리, UV 처리 등 있지만, 처리 후에 불순물 등의 재부착을 방지하는 관점에 있어서 역 스퍼터 처리를 하는 것이 바람직하다. 역 스퍼터란 스퍼터링 타겟측이 아니라 기판측에 플라스마화된 원자가 충돌함으로써 표면을 클리닝하는 방법이다. 성막 시의 기판 온도는 실온이어도 좋지만, 기판을 가열한 상태(예를 들면, 400℃~1000℃)에서 행해도 좋고, 이렇게 하면 막질을 더 향상시킬 수 있다.
방전 시의 전력으로서는 전력 밀도가 5W/㎠ 이하인 것이 바람직하고, 1.5W/㎠ 이하인 것이 더 바람직하다. 하한으로서는 0.1W/㎠가 바람직하고, 0.3W/㎠인 것이 보다 바람직하다. 전력 밀도의 계산은 방전 시에 가하는 전력을 스퍼터링 타겟의 면적으로 나눈 것이다. 너무 전력 밀도가 높으면 타겟으로부터 원료가 클러스터화된 상태에서 스퍼터되는 경우가 있으며, 적당히 설정할 수 있다.
일례로서, GaN층의 성막 조건으로서 RF 스퍼터링 방식을 사용하고, 질화갈륨 타겟을 사용한다. 그때, 질화갈륨 타겟의 산소 함유량은 0.4atom%이었다. 또한, 성막 압력은 0.1㎩, 그때 20~40sccm의 질소 가스를 도입했다. 이때, 아르곤 가스를 흘리지 않았지만, 아르곤 가스를 도입해서 성막해도 상관없다. 방전 밀도는 125W/㎠이며, 성막 온도는 실온이었다.
또한, 상기에서 나타낸 스퍼터법, 레이저 어블레이션법(Laser ablation법) 등을 사용해서 성막한 경우에는 MOCVD 장치로 성막한 시드부에 비해 내부 응력을 갖는 경우가 많아, 두께막이나 성막 조건에 따라서는 크랙 발생 등의 문제가 일어나기 쉽다. 그 때문에, 시드부(3)를 포함하는 적층부(4)는 지지 기판(웨이퍼) 상에 국소적으로 형성되는 것이 바람직하다.
또한, 스퍼터로 성막된 질화갈륨막은 MOCVD로 성막된 것에 비해 많은 산소를 함유하는 것이 알려져 있다. 예를 들면, 시드부인 질화갈륨막에 함유되는 산소의 농도가 1x1019/㎤ 이상이 되는 경우도 있으며, 이와 같은 경우에는 내부 응력이 높아질(깨짐의 원인이 될) 가능성이 있다. 이 때문에, 스퍼터법으로 성막된(산소를 많이 포함한) 시드부를 사용하는 경우에는 내부 응력을 완화하기 위해 지지 기판의 전체면이 아니라, 그 일부와 평면으로부터 봤을 때에 겹치도록(즉, 국소적으로) 배치되는 것이 바람직하다. 또한, 시드부뿐만 아니라 AlN, GaN계 반도체, SiC 등의 버퍼(버퍼부, 버퍼층)를 스퍼터법, PSD(Pulse sputter deposition)법, 또는 레이저 어블레이션법으로 형성해도 좋다.
복수의 개구부(K)는 반도체부(8)의 a축 방향(X 방향)으로 주기적으로 배열된다. 개구부(K)의 폭은 0.1㎛~20㎛ 정도로 한다. 각 개구부의 폭이 작을수록 각 개구부로부터 반도체부(8)로 전반하는 관통 전위의 수는 감소한다. 또한, 후공정에 있어서 반도체부(8)의 템플릿 기판(7)으로부터의 박리(이격)도 용이해진다. 또한, 표면 결함이 적은 저결함부(EK)의 면적을 크게 할 수 있다.
지지 기판의 열산화에 의한 실리콘 산화막 또는 지지 기판의 질화 처리에 의한 실리콘 질화막은 막질이 높고, 게다가 고온에서 분해, 증발되기 어렵기 때문에 반도체부(8)의 결함을 저감시킬 수 있는 메리트가 있다. 또한, 열산화막 등의 기판 가공막은 지지 기판(1)에 대해서 압축 응력이기 때문에 반도체부(8)의 잡아당김 응력을 완화하는 효과도 있다. 열산화막, 질화 처리막은 지지 기판(1)에 포함되는 1종 이상의 원자(예를 들면, Si)와, 산소 원자, 또는 질소 원자로 구성된다. 또한, 실시예 1에 있어서는 일반적인 플라스마 화학 기상 성장(CVD)법으로 마스크 패턴(6)을 형성할 수도 있다.
(반도체부의 성막)
실시예 1에서는 반도체부(8)를 GaN층으로 하고, 도 8의 반도체 형성부(72)에 포함되는 MOCVD 장치를 사용해서 상술한 템플릿 기판(7) 상에 ELO 성막을 행했다. ELO 성막 조건의 일례로서 기판 온도: 1120℃, 성장 압력: 50㎪, TMG(트리메틸갈륨): 22sccm, NH3: 15slm, Ⅴ/Ⅲ=6000(Ⅲ족 원료의 공급량에 대한 Ⅴ족 원료의 공급량의 비)을 채용할 수 있다.
이 경우, 적층부(4)의 시드부(3)(GaN층) 상에 반도체부(8)가 선택 성장하고, 계속해서 마스크부(5) 상에 횡 방향 성장한다. 그리고, 마스크부(5) 상에 있어서 그 양측으로부터 횡 방향 성장하는 반도체부끼리가 회합하기 전에 이들의 가로 성장을 정지시켰다.
마스크부(5)의 폭(Wm)은 50㎛, 개구부(K)의 폭은 5㎛, 반도체부(8)의 가로폭은 53㎛, 저결함부(EK)의 폭(X 방향의 사이즈)은 24㎛, 반도체부(8)의 층 두께는 5㎛이었다. 반도체부(8)의 애스펙트비는 53㎛/5㎛=10.6이 되어 매우 높은 애스펙트비가 실현되었다.
반도체부(8)의 성막에서는 반도체부(8)와 마스크부(5)의 상호 반응을 저감하고, 반도체부(8)와 마스크부(5)가 반데르발스력으로 접촉하는 상태로 하는 것이 바람직하다.
횡 방향 성막 레이트를 높이는 방법은 이하와 같다. 우선, 적층부(4) 상에 Z 방향(c축 방향)으로 성장하는 세로 성장층을 형성하고, 그 후 X 방향(a축 방향)으로 성장하는 가로 성장층을 형성한다. 이때 세로 성장층의 두께를 10㎛ 이하, 5㎛ 이하, 3㎛ 이하, 또는 1㎛ 이하로 함으로써 가로 성장층의 두께를 낮게 억제하고, 횡 방향 성막 레이트를 높일 수 있다.
도 19는 반도체부의 가로 성장의 일례를 나타내는 단면도이다. 도 19에 나타내는 바와 같이, 적층부(4) 상에 이니셜 성장층(세로 성장층)(SL)을 형성하고, 그 후 이니셜 성장층(SL)으로부터 반도체부(8)를 횡 방향 성장시키는 것이 바람직하다. 이니셜 성장층(SL)은 반도체부(8)의 횡 방향 성장의 기점이 된다. ELO 성막 조건을 적당히 제어함으로써 반도체부(8)를 Z 방향(c축 방향)으로 성장시키거나, X 방향(a축 방향)으로 성장시키거나 하는 제어가 가능하다.
여기에서는, 이니셜 성장층(SL)의 에지가 마스크부(5)의 상면에 올라타기 직전(마스크부(5)의 측면 상단에 접하고 있는 단계), 또는 마스크부(5)의 상면에 올라탄 직후의 타이밍에 이니셜 성장층(SL)의 성막을 막는(즉, 이 타이밍에 ELO 성막 조건을 c축 방향 성막 조건으로부터 a축 방향 성막 조건으로 스위칭하는) 방법을 사용할 수 있다. 이렇게 하면 이니셜 성장층(SL)이 마스크부(5)로부터 약간 돌출되어 있는 상태로부터 횡 방향 성막이 진행되기 때문에 두께 방향의 성장에 소비되는 재료가 저감되고, 제 1 반도체부 8F(복수의 볼록부 8U)를 고속으로 횡 방향 성장시킬 수 있다. 이니셜 성장층(SL)은, 예를 들면 50㎚~5.0㎛(예를 들면, 80㎚~2㎛)의 두께로 형성할 수 있다. 마스크부(5)의 두께 및 이니셜 성장층(SL)의 두께를 500㎚ 이하로 해도 좋다.
반도체부(8)에 대해서는 도 19와 같이, 이니셜 성장층(SL)(전위 계승부(NS)의 일부)을 성막한 후에 횡 방향 성장시킴으로써 저결함부(EK) 내부의 비관통 전위를 많게 할(저결함부(EK) 표면에 있어서의 관통 전위 밀도를 저감할) 수 있다. 또한, 저결함부(EK) 내부에 있어서의 불순물 농도(예를 들면, 실리콘, 산소)의 분포를 제어할 수 있다. 도 19의 방법을 사용하면 반도체부(8)의 애스펙트비(두께에 대한 X 방향의 사이즈의 비=WL/d1)가 3.5 이상, 5.0 이상, 6.0 이상, 8.0 이상, 10 이상, 15 이상, 20 이상, 30 이상, 또는 50 이상으로 비약적으로 높아진다. 또한, 도 19의 방법을 사용하면 개구폭에 대한 반도체부(8)의 폭(WL)의 비를 3.5 이상, 5.0 이상, 6.0 이상, 8.0 이상, 10 이상, 15 이상, 20 이상, 30 이상, 또는 50 이상으로 할 수 있고, 저결함부(EK)의 비율이 높아진다. 도 19에 나타내는 반도체부(8)는 질화물 반도체 결정(예를 들면, GaN 결정, AlGaN 결정, InGaN 결정, 또는 InAlGaN 결정)으로 할 수 있다.
반도체부(8)의 성막 온도에 대해서는 1200℃를 초과하는 고온보다 1150℃ 이하의 온도가 바람직하다. 1000℃를 밑도는 저온에 있어서도 반도체부(8)의 형성은 가능하며, 상호 반응 저감의 관점에서는 보다 바람직하다고 할 수 있다. 이와 같은 저온 성막에 있어서는, 갈륨 원료로서 트리메틸갈륨(TMG)을 사용하면 원료가 충분히 분해되지 않고, 갈륨 원자와 탄소 원자가 동시에 반도체부(8)에 통상보다 많이 도입되는 것을 알 수 있다. ELO법은 a축 방향의 성막은 빠르고, c축 방향의 성막이 느리기 때문에 c면 성막 시에 많이 도입되기 때문이라고 생각된다.
반도체부(8)에 도입된 탄소(카본)는 마스크부(5)와의 반응을 저감하고, 마스크부(5)와 반도체부(8)의 유착 등을 저감하는 것이 판명되었다. 그 때문에, 반도체부(8)의 저온 성막에서는 암모니아의 공급량을 줄이고, 저Ⅴ/Ⅲ(<1000) 정도에서 성막함으로써 원료 또는 체임버 분위기 내의 탄소 원소를 반도체부(8)에 도입하여 마스크부(5)와의 반응을 저감할 수 있다. 이 경우, 반도체부(8)가 탄소(카본)를 포함하는 구성이 된다.
1000℃를 밑도는 저온 성막에서는, 갈륨 원료 가스로서 트리에틸갈륨(TEG)을 사용하는 것이 바람직하다. TEG는 TMG에 비해 저온에서 유기 원료가 효율 좋게 분해되기 때문에 횡 방향 성막 레이트를 높일 수 있다.
(소자부의 분리 및 이격)
도 20은 실시예 1에 있어서의 소자부의 이격의 공정을 나타내는 단면도이다. 실시예 1에서는 도 20에 나타내는 바와 같이, 반도체 기판(10)을 에천트(ET)에 부착해서 마스크 패턴(6)을 용해하고, 그 후 반도체부(8)의 표면에 점착 테이프(TP)(예를 들면, 반도체 웨이퍼를 다이싱할 때에 사용하는 점착질의 다이싱 테이프)를 부착하고, 그대로 펠티에 소자(도시하지 않음)를 사용해서 점착 테이프가 부착된 상태의 반도체 기판(10)을 저온으로 내려도 좋다. 이때에, 일반적으로 반도체보다 열팽창 계수가 큰 점착 테이프가 크게 수축하여 반도체부(8)에 응력이 가해진다. 반도체부(8)는 템플릿 기판(7)의 적층부(4)와만 결합되어 있으며, 또한 마스크부(5)가 제거되어 있기 때문에 점착 테이프로부터의 응력이 (템플릿 기판(7)의)적층부(4)와의 결합부에 효과적으로 가해져 기계적으로 결합부를 벽개 또는 파괴할 수 있다. 즉, 결합부를 에칭 제거하지 않아도 된다.
도 21~도 24는 실시예 1의 반도체 기판의 다른 구성을 나타내는 단면도이다. 실시예 1에서는 도 21에 나타내는 바와 같이, 마스크부(5)를 적층 구조로 할 수 있다. 예를 들면, 마스크부(5)를 지지 기판측(하층측)에 위치하는 실리콘 산화막(5a)과, 상층측에 위치하고, 반도체부(8)에 접하는 실리콘 질화막(5b)을 포함하는 구성으로 할 수 있다.
실시예 1에서는 도 22에 나타내는 바와 같이, 평면으로부터 봤을 때에 지지 기판(1)의 오목부(1B)와 겹치고, 또한 지지 기판(1)과 접하도록 시드부(3)를 형성하는 구성으로 할 수 있다. 이 경우, 예를 들면 지지 기판(1)으로서 실리콘 기판을 사용하고, 국소적인 시드부(3)에 질화알루미늄을 사용하거나, 지지 기판(1)으로서 실리콘 기판을 사용하고, 국소적인 시드부(3)에 육방 정계의 탄화실리콘을 사용하거나 할 수 있다.
실시예 1에서는 도 23에 나타내는 바와 같이, 버퍼층(2f)을 지지 기판(1)의 상면 전체(오목부(1B)를 포함한다)에 형성하고, 버퍼층(2f) 상에 시드부(3)를 평면으로부터 봤을 때에 오목부(1B)와 겹치도록 국소적으로 배치하는 구성이어도 좋다. 이 경우, 버퍼층(2f)으로서 AlN 또는 SiC를 사용하고, 시드부(3)에 GaN을 사용할 수 있다.
실시예 1에서는 도 24에 나타내는 바와 같이, 버퍼층(2f)을 지지 기판(1)의 상면 전체(오목부(1B)를 포함한다)에 형성하고, 버퍼층(2f) 상에 버퍼부(2p) 및 시드부(3)를 포함하는 적층부(4)를 평면으로부터 봤을 때에 오목부(1B)와 겹치도록 국소적으로 배치하는 구성이어도 좋다. 이 경우, 예를 들면 버퍼층(2f)으로서 SiC를 사용하고, 버퍼부(2p)에 변형 완화층을 형성하고, 시드부(3)에 GaN을 사용할 수 있다.
도 25~도 27은 실시예 1의 반도체 기판의 또 다른 구성을 나타내는 단면도이다. 도 14에서는 지지 기판(1)의 표면에 오목부(1B)가 형성되고, 오목부(1B) 내에 적층부(4)가 형성되어 있지만 이것에 한정되지 않는다. 도 25에 나타내는 바와 같이, 지지 기판(1)의 표면에 오목부(1B)를 형성하지 않고(지지 기판(1) 표면을 평탄면으로 하고), 개구부(K) 내에 적층부(4)((버퍼부(2p) 및 시드부(3))를 형성해도 좋다.
또한, 도 26에 나타내는 바와 같이 지지 기판(1)의 표면에 오목부(1B)를 형성하지 않고, 적층부(4)를 그 일부가 개구부(K)로부터 상방으로 돌출되도록 형성해도 좋다. 또한, 도 27에 나타내는 바와 같이, 버퍼층(2f)을 지지 기판(1)의 상면 전체(웨이퍼 전체면)에 형성하고, 버퍼층(2f) 상에 시드부(3)를 국소적으로 배치하는 구성이어도 좋다. 버퍼층(2f)을 지지 기판(1)의 상면 전체면에 형성하고, 시드부(3)를 국소적으로 배치함으로써 응력을 완화할 수 있다. 또한, 버퍼층(2f)이 전체면에 형성되어 있기 때문에, MOCVD의 성막 온도에 의해 마스크부(5)와 지지 기판(1)이 성막 중에 반응하여, 마스크부(5)가 열화되는 것을 억제할 수 있다.
도 27의 구체예로서, 지지 기판(1)으로서 실리콘 기판을 사용하고, 버퍼층(2f)으로서 AlN을 사용하고, 시드부(3)로서 GaN계 반도체를 사용하는 형태, 지지 기판(1)으로서 실리콘 기판을 사용하고, 버퍼층(2f)으로서 탄화실리콘을 사용하고, 시드부(3)에 질화알루미늄을 사용하는 형태, 지지 기판(1)으로서 실리콘 기판을 사용하고, 버퍼층(2f)으로서 탄화실리콘 및 질화알루미늄의 적층막을 사용하고, 시드부(3)에 GaN계 반도체를 사용하는 형태 등을 들 수 있다.
[실시예 2]
도 28~도 29는 실시예 2의 반도체 기판의 구성을 나타내는 단면도이다. 실시예 1에서는 적층부(4)를 개구부(K)와 겹치도록 국소적으로 형성하고 있지만, 이것에 한정되지 않는다. 도 28~도 29에 나타내는 바와 같이, 마스크부(5)를 지지 기판의 열산화막 또는 질화 처리막으로 하고, 마스크부(5) 상에 시드부(3) 또는 적층부(4)를 형성할 수도 있다. 즉, 마스크 패턴(6)은 평면으로부터 봤을 때에 반도체부(8)와 겹치는 개구부를 갖지 않는다. 이렇게 하면, 마스크 패턴(6)을 패터닝하는 공정을 생략할 수 있다. 이 경우, 도 28과 같이 마스크 패턴(6) 상에 시드부(3)(예를 들면, GaN계 반도체)를 형성해도 좋고, 도 29와 같이 마스크 패턴(6) 상에 버퍼부(2p)(AlN 등)를 통해 시드부(3)(GaN계 반도체 등)를 형성해도 좋다. 시드부(3) 또는 적층부(4)의 형성 방법으로서, 예를 들면 진공 중에서 접합면을 Ar 플라스마 등으로 활성화시켜서 압착시키는 직접 접합법을 적용할 수 있다.
[실시예 3]
도 30은 실시예 3의 구성을 나타내는 단면도이다. 도 30에서는 지지 기판(1)으로서 실리콘 기판을 사용하고, 국소적인 버퍼부(2p)에 SiC를 사용하고, 시드부(3)에 AlN을 사용한다. SiC는 3C, 4H, 6H의 결정 구조를 취하는 것이 가능하다. 버퍼부(2p)에 AlN보다 고온에서 보다 안정된 SiC를 사용하면, AlN과 비교해서 보다 멜트백 에칭(지지 기판(1)과 반도체부(8)의 용융)을 억제할 수 있으므로 바람직하다. 또한, 실리콘 기판과의 열팽창 계수차가 AlN보다 작기 때문에 반도체부(8)(GaN층) 성장 중의 휨이 더 억제되고, 반도체부(8)(GaN층) 성장 시의 면내 균일성이 높아진다.
[실시예 4]
도 31~도 32는 실시예 4의 구성을 나타내는 단면도이다. 도 31에서는 지지 기판(1)으로서 실리콘 기판을 사용하고, 버퍼층(2f)에 SiC를 사용하고, 국소적인 시드부(3)에 AlN을 사용한다. SiC는 3C, 4H, 6H의 결정 구조를 취하는 것이 가능하다. 버퍼층(2f)은 실질적으로 지지 기판(1)의 상면 전체면에 형성된다. 버퍼층(2f)이 전체면에 형성되어 있기 때문에, 마스크부(5)와 지지 기판(1)의 반응을 억제할 수 있다. 마스크부(5)를 얇게 설정한 경우에 있어서도, 버퍼층(2f)이 전체면에 있으면 마스크부(5), 또는 마스크부(5)와 시드부(3)의 계면을 통해 지지 기판(1)과 반도체부(8)가 반응하는 것을 억제할 수 있기 때문에 바람직하다. 예를 들면, 마스크부(5)가 20㎚ 이하의 두께가 되면, 지지 기판(1)과 반도체부(8)가 반응하여 마스크부(5) 상의 반도체부(8)에 다수의 결함을 발생시키는 경우가 있지만, 이와 같은 현상을 회피할 수 있다. 실시예 4에서는 도 32와 같이, 지지 기판(1)의 상면 전체면에 형성되는 버퍼층(2f)(탄화실리콘) 상에 국소적인 버퍼부(2p)(예를 들면, AlN)를 통해 시드부(3)(예를 들면, GaN)를 형성하는 구성이어도 좋다.
[실시예 5]
실시예 1~4에서는 반도체부(8)를 GaN층으로 하고 있지만 이것에 한정되지 않는다. 실시예 1~4의 반도체부(8)로서 GaN계 반도체부인 InGaN층을 형성할 수도 있다. InGaN층의 횡 방향 성막은, 예를 들면 1000℃를 밑도는 저온에서 행한다. 고온에서는 인듐의 증기압이 높아져, 막 중에 유효하게 도입되지 않기 때문이다. 성막 온도가 저온이 됨으로써 마스크부(5)와 InGaN층의 상호 반응이 저감되는 효과가 있다. 또한, InGaN층은 GaN층보다 마스크부(5)와의 반응성이 낮다는 효과도 있다. InGaN층에 인듐이 In 조성 레벨 1% 이상으로 도입되면 마스크부(5)와의 반응성이 더 저하되기 때문에 바람직하다. 갈륨 원료 가스로서는 트리에틸갈륨(TEG)을 사용하는 것이 바람직하다.
[실시예 6]
도 33은 실시예 6의 구성을 나타내는 모식적 단면도이다. 실시예 6에서는, 반도체부(8) 상에 LED를 구성하는 기능층(9)을 성막한다. 반도체부(8)는, 예를 들면 실리콘 등이 도프된 n형이다. 기능층(9)은, 하층측으로부터 순서대로 활성층(34), 전자 블록킹층(35), 및 GaN계 p형 반도체부(36)를 포함한다. 활성층(34)은 MQW(Multi-Quantum Well)이며, InGaN층 및 GaN층을 포함한다. 전자 블록킹층(35)은, 예를 들면 AlGaN층이다. GaN계 p형 반도체부(36)는, 예를 들면 GaN층이다. 애노드(38)는 GaN계 p형 반도체부(36)와 접촉하도록 배치되고, 캐소드(39)는 반도체부(8)와 접촉하도록 배치된다. 도체부(8) 및 기능층(9)을 템플릿 기판(7)으로부터 이격함으로써 반도체 디바이스(20)(GaN계 결정체를 포함한다)를 얻을 수 있다.
도 34는 실시예 4의 전자 기기로의 적용예를 나타내는 단면도이다. 실시예 6에 의해 적색 마이크로 LED(20R), 녹색 마이크로 LED(20G), 청색 마이크로 LED(20B)를 얻을 수 있고, 이들을 구동 기판(TFT 기판)(23)에 실장함으로써 마이크로 LED 디스플레이(30D)(전자 기기)를 구성할 수 있다. 일례로서, 구동 기판(23)의 복수의 화소 회로(27)에 적색 마이크로 LED(20R), 녹색 마이크로 LED(20G), 청색 마이크로 LED(20B)를 도전 수지(24)(예를 들면, 이방성 도전 수지) 등을 통해 마운트하고, 그 후 구동 기판(23)에 제어 회로(25) 및 드라이버 회로(29) 등을 실장한다. 드라이버 회로(29)의 일부가 구동 기판(23)에 포함되어 있어도 좋다.
[실시예 7]
도 35는 실시예 7의 구성을 나타내는 모식적 단면도이다. 실시예 7에서는 반도체부(8) 상에 반도체 레이저를 구성하는 기능층(9)을 성막한다. 기능층(9)은 하층측으로부터 순서대로 n형 광 클래드층(41), n형 광 가이드층(42), 활성층(43), 전자 블록킹층(44), p형 광 가이드층(45), p형 광 클래드층(46), 및 GaN계 p형 반도체부(47)를 포함한다. 각 가이드층(42·45)에는 InGaN층을 사용할 수 있다. 각 클래드층(41·46)에는 GaN층 또는 AlGaN층을 사용할 수 있다. 애노드(48)는 GaN계 p형 반도체부(47)와 접촉하도록 배치되고, 캐소드(49)는 반도체부(8)와 접촉하도록 배치된다. 반도체부(8) 및 기능층(9)을 템플릿 기판(7)으로부터 이격함으로써 반도체 디바이스(20)를 얻을 수 있다.
(부기 사항)
이상, 본 개시에 의한 발명에 대해서 여러 도면 및 실시예에 의거하여 설명해 왔다. 그러나, 본 개시에 의한 발명은 상술한 각 실시형태에 한정되는 것은 아니다. 즉, 본 개시에 의한 발명은 본 개시에서 나타낸 범위에서 여러 가지의 변경이 가능하며, 상이한 실시형태에 각각 개시된 기술적 수단을 적당히 조합해서 얻어지는 실시형태에 대해서도 본 개시에 의한 발명의 기술적 범위에 포함된다. 즉, 당업자이면 본 개시에 의거하여 여러 가지의 변형 또는 수정을 행하는 것이 용이하다는 것에 주의하기 바란다. 또한, 이들 변형 또는 수정은 본 개시의 범위에 포함되는 것에 유의하기 바란다.
1: 지지 기판 1B: 오목부
2p: 버퍼부 2f: 버퍼층
3: 시드부 4: 적층부
5: 마스크부 6: 마스크 패턴
7: 템플릿 기판 8: (ELO)반도체부
9: 기능층 10: 반도체 기판
20: 반도체 디바이스 30: 전자 기기
K: 개구부

Claims (26)

  1. 지지 기판과,
    상기 지지 기판보다 상층에 위치하고, 마스크부를 갖는 마스크 패턴과,
    상기 지지 기판보다 상층에 평면으로부터 봤을 때에 있어서 국소적으로 위치하도록 배치된 시드부와,
    상기 마스크 패턴보다 상층에 상기 시드부와 접하도록 배치된 GaN계 반도체를 포함하는 반도체부를 구비하는 반도체 기판.
  2. 제 1 항에 있어서,
    상기 마스크 패턴은 개구부를 갖고,
    상기 시드부는 평면으로부터 봤을 때에 상기 개구부와 겹치도록 국소적으로 배치되어 있는 반도체 기판.
  3. 제 2 항에 있어서,
    상기 개구부는 제 1 방향을 폭 방향, 제 2 방향을 길이 방향으로 하는 길이형상이며,
    상기 시드부는 길이형상인 반도체 기판.
  4. 제 3 항에 있어서,
    상기 지지 기판은 상방에 개구한 오목부를 갖고,
    상기 개구부는 평면으로부터 봤을 때에 상기 오목부와 겹치고,
    상기 시드부는 평면으로부터 봤을 때에 상기 오목부 및 상기 개구부와 겹치는 반도체 기판.
  5. 제 4 항에 있어서,
    상기 시드부는 단면으로부터 봤을 때에 오목형상인 반도체 기판.
  6. 제 2 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 지지 기판 하면과 상기 시드부 상면의 거리는 상기 지지 기판 하면과 상기 마스크부 상면의 거리 이하인 반도체 기판.
  7. 제 2 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 지지 기판 하면과 상기 시드부 상면의 거리는 상기 지지 기판 하면과 상기 마스크부 상면의 거리보다 큰 반도체 기판.
  8. 제 4 항에 있어서,
    상기 오목부는 상기 제 2 방향을 길이 방향으로 하는 형상인 반도체 기판.
  9. 제 1 항에 있어서,
    상기 마스크 패턴은 평면으로부터 봤을 때에 상기 반도체부와 겹치는 개구부를 가지지 않는 반도체 기판.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 지지 기판과 상기 시드부 사이에 평면으로부터 봤을 때에 있어서 국소적으로 위치하는 버퍼부가 형성되어 있는 반도체 기판.
  11. 제 1 항에 있어서,
    상기 시드부보다 하층에 위치하는 버퍼층을 갖고,
    상기 버퍼층이 상기 지지 기판 상면과 접하고 있는 반도체 기판.
  12. 제 11 항에 있어서,
    상기 버퍼층에 SiC 및 AlN 중 적어도 일방이 포함되는 반도체 기판.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 마스크부가 상기 지지 기판에 포함되는 1종 이상의 원자와 산소 원자, 또는 질소 원자로 구성된 열산화막 또는 질화막을 포함하는 반도체 기판.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 마스크부는 실리콘 질화막 및 실리콘 산화막 중 적어도 일방을 포함하는 적층 구조를 갖는 반도체 기판.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 반도체부는 평면으로부터 봤을 때에 상기 마스크부 중앙과 상기 시드부 사이에 위치하는 에지를 갖는 반도체 기판.
  16. 제 1 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 시드부가 GaN계 반도체를 포함하고,
    상기 시드부의 산소 함유율이 상기 반도체부의 산소 함유율보다 큰 반도체 기판.
  17. 제 2 항에 있어서,
    상기 시드부 및 상기 개구부가 평면으로부터 봤을 때에 정합하고 있는 반도체 기판.
  18. 제 1 항 내지 제 17 항 중 어느 한 항에 기재된 반도체부를 포함하는 반도체 디바이스.
  19. 제 18 항에 기재된 반도체 디바이스를 포함하는 전자 기기.
  20. 지지 기판과, 상기 지지 기판보다 상층에 위치하고, 마스크부 및 개구부를 갖는 마스크 패턴을 구비하는 템플릿 기판으로서,
    상기 지지 기판보다 상층에 평면으로부터 봤을 때에 있어서 국소적으로 위치하도록 배치된 시드부를 갖고,
    상기 지지 기판 하면과 상기 시드부 상면의 거리는 상기 지지 기판 하면과 상기 마스크부 상면의 거리 이하인 템플릿 기판.
  21. 지지 기판을 준비하는 공정과,
    상기 지지 기판보다 상방에 또는 상기 지지 기판 내에 개구 패턴을 포함하는 마스크 패턴을 형성하는 공정과,
    상기 마스크 패턴의 형성 전 또는 형성 후에 상기 마스크 패턴의 마스크 면적보다 작은 시드 면적을 갖는 시드 패턴을 형성하는 공정과,
    질화물 반도체를 포함하는 반도체 패턴을 상기 개구 패턴과 겹치는 시드 패턴 상으로부터 상기 마스크 패턴의 마스크부 상으로 횡 방향 성장시키는 공정을 포함하는 반도체 기판의 제조 방법.
  22. 제 21 항에 있어서,
    상기 시드 패턴을 스퍼터법, PSD(Pulse sputter deposition)법, 또는 레이저 어블레이션법을 사용해서 형성하는 반도체 기판의 제조 방법.
  23. 제 21 항에 있어서,
    상기 개구 패턴, 상기 시드 패턴, 및 상기 반도체 패턴이 스트라이프형상인 반도체 기판의 제조 방법.
  24. 제 21 항에 있어서,
    상기 지지 기판의 상면에 열산화 처리 또는 질화 처리를 실시함으로써 얻어지는 열산화막 또는 질화막을 사용해서 상기 마스크 패턴을 형성하는 반도체 기판의 제조 방법.
  25. 제 21 항에 있어서,
    상기 시드 면적은 상기 개구 패턴의 개구 면적 이상인 반도체 기판의 제조 방법.
  26. 제 21 항에 기재된 각 공정을 행하는 반도체 기판의 제조 장치.
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