CN116941016A - 半导体基板和其制造方法以及制造装置、模板基板 - Google Patents

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Abstract

具备：支承基板(1)；掩模图案(6)，其位于比支承基板更上层，具有掩模部(5)；籽晶部(4)，其在比支承基板更上层配置成俯视观察下局部设置；和半导体部(8)，其在比掩模图案(6)更上层配置成与籽晶部(4)以及掩模部(5)相接，包含GaN系半导体。

Description

半导体基板和其制造方法以及制造装置、模板基板
技术领域
本发明涉及半导体基板等。
背景技术
例如，在专利文献1中公开了如下手法：在包含GaN层(籽晶层)的基底基板形成掩模图案，在掩模图案上使用ELO(Epitaxial Lateral Overgrowth，外延侧向生长)法形成半导体部。
在先技术文献
专利文献
专利文献1：JP特开2011-66390号公报
发明内容
本公开所涉及的半导体基板具备：支承基板；掩模图案，其位于比所述支承基板更上层，具有掩模部；籽晶部，其在比所述支承基板更上层配置成在俯视观察下局部设置；和半导体部，其在比所述掩模图案更上层配置成与所述籽晶部相接，包含GaN系半导体。
附图说明
图1是表示本实施方式所涉及的半导体基板的结构的俯视图以及截面图。
图2是表示本实施方式所涉及的半导体基板的其他结构的俯视图。
图3是表示本实施方式所涉及的半导体基板的其他结构的俯视图。
图4是表示本实施方式所涉及的半导体基板的其他结构的截面图。
图5是表示本实施方式所涉及的半导体基板的其他结构的截面图。
图6是表示本实施方式所涉及的半导体基板的其他结构的截面图。
图7是表示本实施方式所涉及的半导体基板的制造方法的一例的流程图。
图8是表示本实施方式所涉及的半导体基板的制造装置的一例的框图。
图9是表示本实施方式所涉及的半导体器件的制造方法的一例的流程图。
图10是表示元件部的分离的一例的俯视图。
图11是表示元件部的分离以及隔离的一例的截面图。
图12是表示本实施方式所涉及的电子设备的结构的示意图。
图13是表示本实施方式所涉及的电子设备的其他结构的示意图。
图14是表示实施例1所涉及的半导体基板的结构的截面图。
图15A是表示实施例1所涉及的模板基板的结构的截面图。
图15B是表示实施例1所涉及的模板基板的结构的放大图。
图16是表示模板基板的运用例的截面图。
图17A是表示实施例1的半导体基板的制造方法的流程图。
图17B是表示实施例1的半导体基板的制造方法的截面图。
图18A是表示实施例1的半导体基板的制造方法的流程图。
图18B是表示实施例1的半导体基板的制造方法的截面图。
图19是表示半导体部的横向生长的一例的截面图。
图20是表示实施例1中的元件部的隔离的工序的截面图。
图21是表示实施例1的半导体基板的其他结构的截面图。
图22是表示实施例1的半导体基板的其他结构的截面图。
图23是表示实施例1的半导体基板的其他结构的截面图。
图24是表示实施例1中的元件部的隔离的工序的截面图。
图25是表示实施例1的半导体基板的其他结构的截面图。
图26是表示实施例1的半导体基板的其他结构的截面图。
图27是表示实施例1的半导体基板的其他结构的截面图。
图28是表示实施例2的半导体基板的结构的截面图。
图29是表示实施例2的半导体基板的其他结构的截面图。
图30是表示实施例3的半导体基板的结构的截面图。
图31是表示实施例4的半导体基板的结构的截面图。
图32是表示实施例4的半导体基板的其他结构的截面图。
图33是表示实施例6的结构的示意性截面图。
图34是表示实施例6对电子设备的运用例的截面图。
图35是表示实施例7的结构的示意性截面图。
具体实施方式
〔半导体基板〕
图1是表示本实施方式所涉及的半导体基板的结构的俯视图以及截面图。如图1所示那样，本实施方式所涉及的半导体基板10(半导体晶片)具备：支承基板1(主基板1)；位于比支承基板1更上层且具有掩模部5的掩模图案6；在比支承基板1更上层配置成俯视观察下局部设置的籽晶部3；和在比掩模图案6更上层配置成与籽晶部3以及掩模部5相接的包含GaN系半导体的半导体部8。所谓“局部设置”，是指“并非整面地配置于支承基板1的上方的状态”，还能改换说法为“部分地设置”或“非整面地设置”。在图1中，在支承基板1与籽晶部3之间设有俯视观察下局部设置的缓冲部2p，以下，有时将籽晶部3以及缓冲部2p汇总称作层叠部4。掩模图案6可以是层状的掩模层6。籽晶部3可以含在籽晶图案SP中，半导体部8也可以含在半导体图案8P中。
掩模图案6具有开口部K，籽晶部3以及缓冲部2p局部配置成俯视观察下与开口部K重叠。开口部K可以含在掩模图案6的开口图案KP中。开口部K是以第1方向(X方向)为宽度方向、以第2方向(Y方向)为长边方向的长条形状，籽晶部3以及缓冲部2p是长条形状。半导体部8具有俯视观察下位于掩模部中央5c与籽晶部3之间的边缘8E。开口部K可以是锥形形状(向下方而宽度变窄的形状)。
图2以及图3是表示本实施方式所涉及的半导体基板的其他结构的俯视图。如图2所示那样，开口部K可以在长边方向(Y方向)上周期性地被分断。此外，如图3所示那样，开口部K可以是正方形等多边形。通过将开口部K在长边方向上分断，在开口部K上生长的半导体部8也被分断，还能减少起因于长边方向(Y方向)的半导体部8与支承基板1的热膨胀系数差的翘曲。
在半导体基板10中，在支承基板1上层叠多个层，能将该层叠方向设为“上方向”。此外，能将以与半导体基板10的法线方向平行的视线观察对象物称作“俯视观察”。所谓半导体基板，是指包含半导体部的基板的意义，支承基板1可以是半导体，也可以是非半导体。
有时将支承基板1、缓冲部2p、籽晶部3以及掩模图案6包括在内称作模板基板7。
半导体部8例如包含氮化物半导体(例如GaN系半导体)。氮化物半导体例如能以AlxGayInzN(0≤x≤1；0≤y≤1；0≤z≤1；x+y+z＝1)表征，作为具体例，能举出GaN系半导体、AlN(氮化铝)、InAlN(氮化铟铝)、InN(氮化铟)。所谓GaN系半导体，是包含镓原子(Ga)以及氮原子(N)的半导体，例如能举出GaN、AlGaN、AlGaInN、InGaN。半导体部8可以是掺杂型(例如包含施主的n型)，也可以是无掺杂型。
包含GaN系半导体的半导体部8能通过ELO(Epitaxial Lateral Overgrowth，外延侧向生长)法形成。在ELO法中，例如，作为支承基板1而使用与GaN系半导体晶格常数不同的异种基板，使用包含GaN系半导体的籽晶部3，在掩模图案6使用无机化合物膜，在掩模部5上使GaN系的半导体部8横向生长。在该情况下，能将半导体部8的厚度方向(Z方向)设为GaN系结晶的<0001>方向(c轴方向)，将长条形状的开口部K的宽度方向(X方向)设为GaN系结晶的<11-20>方向(a轴方向)，将开口部K的长边方向(Y方向)设为GaN系结晶的<1-100>方向(m轴方向)。有时将用ELO法形成的层(包含半导体部8)称作ELO半导体部。
ELO半导体部8在俯视观察下与掩模部5重叠，包含：相对穿透位错少的低缺陷部(位错非集成部)EK；和在俯视观察下与开口部K重叠且相对穿透位错多的位错集成部NS。在比半导体部8更上层包含活性层(例如电子和空穴耦合的层)的情况下，还能将活性层设置成俯视观察下与低缺陷部EK重叠。
低缺陷部EK能设为与<0001>方向平行的截面中的非穿透位错密度比上表面中的穿透位错密度大的结构。穿透位错是沿着半导体部8的厚度方向(Z方向)从半导体部8的下表面或内部延伸到其表面或表层的位错(缺陷)。穿透位错能通过对半导体部8的表面(与c面平行)进行CL(Cathode luminescence，阴极发光)测定来观察。非穿透位错是在与厚度方向平行的面的截面中CL测定的位错，主要是基底面(c面)位错。
图4是表示本实施方式所涉及的半导体基板的其他结构的截面图。如图4所示那样，半导体基板10具有支承基板1、层叠部4(缓冲部以及籽晶部)、掩模图案6、以及半导体部8、和比半导体部8更上层的功能层9。功能层9例如可以是包含氮化物半导体的化合物半导体部，可以是单层体，也可以是多层。
功能层9可以具有作为半导体器件的构成要素的功能、从外力的保护功能、从静电的保护功能、抑制水、氧等异物侵入的保护功能、从蚀刻剂等的保护功能、光学功能、以及感测功能的至少1者。
图5是表示本实施方式所涉及的半导体基板的其他结构的截面图。在图1中，半导体部8具有位于掩模部5上的边缘8E，但并不限定于此。如图5所示那样，也可以通过从相邻的开口部K向相反方向横向生长的半导体膜彼此缔合，半导体部8是在掩模部5上没有边缘的结构(缔合型)。图6是表示本实施方式所涉及的半导体基板的其他结构的截面图。如图6所示那样，还能在缔合型的半导体部8的上层设置功能层9。
〔半导体基板的制造〕
图7是表示本实施方式所涉及的半导体基板的制造方法的一例的流程图。在图7的半导体基板的制造方法中，在准备模板基板7的工序后，进行在模板基板7上使用ELO法来形成半导体部8的工序。在形成半导体部8的工序后，根据需要，能进行形成功能层9的工序。
图8是表示本实施方式所涉及的半导体基板的制造装置的一例的框图。图8的半导体基板的制造装置70具备：在模板基板7上形成半导体部8的半导体形成部72；和控制半导体形成部72的控制部74。半导体形成部72通过ELO法将包含GaN系半导体的半导体部8(参考图1)形成得与局部的籽晶部3和掩模部5相接。半导体基板的制造装置70也可以是形成功能层9的结构。
半导体部形成部72可以包含MOCVD装置，控制部74可以包含处理器以及存储器。控制部74可以是通过执行存放于内置存储器、能通信的通信装置或能访问的网络上的程序来控制半导体部形成部72的结构，该程序以及存放该程序的记录介质等也含在本实施方式中。
〔半导体器件的制造〕
图9是表示本实施方式所涉及的半导体器件的制造方法的一例的流程图。图10是表示元件部的分离的一例的俯视图。图11是表示元件部的分离以及隔离的一例的截面图。在图9的半导体器件的制造方法中，在准备半导体基板10的工序之后，根据需要，进行在半导体部8上形成功能层9的工序。之后，如图10以及图11所示那样，进行在半导体基板10形成多个沟槽TR(分离槽)来将元件部DS(包含半导体部8的低缺陷部EK以及功能层9)分离的工序。沟槽TR贯通功能层9以及半导体部8。掩模部5以及支承基板1可以在沟槽TR内露出。沟槽TR的开口宽度能设为开口部K的宽度以上。在该阶段中，元件部DS与掩模部5进行范德华耦合，是半导体基板10的一部分。之后，如图11所示那样，进行将元件部DS从模板基板7隔离来做出半导体器件20的工序。可以在准备图9的半导体基板10的工序中包含图7所示的半导体基板的制造方法的各工序。
〔半导体器件〕
如图11所示那样，通过将元件部DS从模板基板7隔离，能形成半导体器件20(包含半导体部8)。作为半导体器件20的具体例，能举出发光二极管(LED)、半导体激光器、肖特基二极管、光电二极管、晶体管(包含功率晶体管、高电子迁移率晶体管)等。
〔电子设备〕
图12是表示本实施方式所涉及的电子设备的结构的示意图。图12的电子设备30包含：半导体基板10(包含模板基板7的状态下作为半导体器件发挥功能的结构、例如模板基板7为透光性的情况)；安装半导体基板10的驱动基板23；和控制驱动基板23的控制电路25。
图13是表示本实施方式所涉及的电子设备的其他结构的示意图。图13的电子设备30包含：至少包含低缺陷部EK的半导体器件20；安装半导体器件20的驱动基板23；和控制驱动基板23的控制电路25。
作为电子设备30，能举出显示装置、激光出射装置(包含法布里-珀罗型、面发光型)、照明装置、通信装置、信息处理装置、感测装置、功率控制装置等。
〔实施例1〕
(整体结构)
图14是表示实施例1所涉及的半导体基板的结构的截面图。图15A是表示实施例1所涉及的模板基板的结构的截面图。图15B是表示实施例1所涉及的模板基板的结构的放大图。如图14所示那样，实施例1所涉及的半导体基板10具备：模板基板7；和配置成与模板基板7的籽晶部3以及掩模部5相接的包含GaN系半导体的半导体部8。层叠部4局部配置成俯视观察下与开口部K相匹配。层叠部4包含：与支承基板1相接的缓冲部2p；和与半导体部8相接的籽晶部3。层叠部4由于局部设置在支承基板1上，因此，支承基板1与掩模部5接触。
图16是表示模板基板的运用例的截面图。作为模板基板7的优点之一，在图16所示那样的包含LED层9E的背面光取出构造的LED(发光二极管)器件中，通过GaN系半导体层整体的厚度变薄，来自侧面的光损失减少，光取出效率提高。此外，开从支承基板1的背面至半导体部8的孔LH的加工也变得容易。如后述那样，通过使用支承基板1的表面加工膜(例如Si基板的氮化膜、Si基板的氧化膜等)作为掩模部5，与用(例如溅射法、等离子CVD法)将掩模部5成膜的情况相比，能更加提高掩模部表面的平坦性，能抑制用作LED时的光散射，或者减轻(ELO)半导体部8与掩模部5的固着程度。通过固着程度的减轻，半导体部8的剥离变得容易。
掩模图案6的开口部K以及层叠部4是以X方向为宽度方向、以Y向为长边方向的长条形状。支承基板1具有在上方开口的凹部1B，开口部K在俯视观察下与凹部1B重叠，层叠部4(缓冲部2p以及籽晶部3)在俯视观察下与凹部1B以及开口部K重叠。由此，缓冲部2p(例如AlN膜)的作为回熔蚀刻保护膜的功能得以提高。这是因为，越在AlN膜形成高低差，越会因应力集中而在AlN膜进入微小的裂纹，AlN膜上的GaN系半导体和支承基板(例如Si基板)越进行接触，从而进行回熔蚀刻(相互熔融)的可能性提高。
凹部1B将Y方向设为长边方向(参考图1)。开口部K以及凹部1B相互匹配，形成连通孔RK。由于在连通孔RK的内部形成层叠部4，因此，层叠部4(缓冲部2p以及籽晶部3)也可以是凹形状。
ELO法中所用的包含GaN系半导体的籽晶部3由于在室温下相对于硅基板是拉伸应力，因此，能通过局部地形成籽晶部3来缓和该应力，减少半导体基板10的翘曲。此外，由于与在整面形成AlN膜等缓冲的情况相比更难进入裂纹，因此，能使缓冲部2p更厚，能提高回熔蚀刻耐性。
包含支承基板1以及掩模图案6的模板基板7在比支承基板1更上层具有配置成俯视观察下局部设置的籽晶部3，支承基板1的下表面与籽晶部3的上表面的距离Ds为支承基板1的下表面与掩模部5的上表面的距离Dm以下。
(支承基板)
支承基板1(主基板)能使用具有与GaN系半导体不同的晶格常数的异种基板。作为异种基板，能举出单晶的硅(Si)基板、蓝宝石(Al2O3)基板、碳化硅(SiC)基板等。支承基板1的面方位例如是硅基板的(111)面、蓝宝石基板的(0001)面、SiC基板的6H-SiC(0001)面。这些是例示，只要是能使半导体部8用ELO法生长的支承基板以及面方位，则可以是任何支承基板以及面方位。
(层叠部)
作为层叠部4，能从支承基板1侧起依次设置缓冲部2p以及籽晶部3。籽晶部3是半导体部8的生长起点，与半导体部8接合。籽晶部3能使用GaN系半导体、氮化铝(A1N)、碳化硅(SiC)、石墨烯等。籽晶部3中所用的碳化硅期望是六方晶系的6H-SiC、4H-SiC。在实施例1中，能用溅射法、PSD(Pulse sputter deposition，脉冲溅射沉积)法或激光烧蚀法来形成籽晶部3。
缓冲部2p具有减少支承基板1和籽晶部3接触而相互熔融的情况的功能。例如，在支承基板1使用硅基板、籽晶部3使用GaN系半导体的情况下，由于硅基板和GaN系半导体相互熔融，因此，通过在两者之间设置缓冲部2p，熔融减少。也可以提高缓冲部2p可以籽晶部3的结晶性的效果、以及缓和籽晶部3的内部应力的效果的至少一方。
缓冲部2p例如能使用包含Al的GaN系半导体、氮化铝(AlN)以及碳化硅(SiC)。缓冲部2p中所用的碳化硅可以是六方晶系(6H-SiC、4H-SiC)，也可以是立方晶系(3C-SiC)。缓冲部2p也可以包含应变缓和层。应变缓和层例如有AlGaN的超晶格构造、使AlGaN的Al组成阶段性变化的缓变构造。能通过应变缓和层来缓和半导体部8的长边方向的应力。
作为层叠部4的例示，能例如能举出如下等形态：作为支承基板1而使用硅基板，作为缓冲部2p而使用AlN(例如使用MOCVD装置形成为厚度10nm程度～5μm程度)，作为籽晶部3而使用GaN系半导体；作为支承基板1而使用硅基板；作为缓冲部2p而使用碳化硅；籽晶部3中使用氮化铝；作为支承基板1而使用硅基板，作为缓冲部2p而使用碳化硅以及氮化铝的层叠膜，籽晶部3中GaN系半导体。
另外，在使用不与籽晶部3的GaN系半导体相互熔融的支承基板1的情况下，还能是不设缓冲部的结构。即，若籽晶部3和支承基板1不相互熔融，则不一定非要设置缓冲部，能做出在支承基板1上局部设置籽晶部3的结构(后述)。在该情况下，能举出如下等形态：作为支承基板1而使用硅基板，局部的籽晶部3中使用氮化铝；作为支承基板1而使用硅基板，局部的籽晶部3中使用六方晶系的碳化硅；作为支承基板1而使用碳化硅基板，局部的籽晶部3中使用GaN系半导体；作为支承基板1而使用碳化硅基板，局部的籽晶部3中使用六方晶系的碳化硅。
(掩模图案)
掩模图案6包含掩模部5以及开口部K。开口部K可以具有使籽晶部3露出、使半导体部8的生长开始的生长开始用孔的功能，掩模部5可以具有用于使半导体部8横向生长的选择生长用掩模图案的功能。掩模图案的开口部K是没有掩模部5的部分(非形成部)，可以被掩模部5包围，也可以不被掩模部5包围。开口部K含在掩模图案的开口图案中。作为掩模图案6，能使用包含硅氧化膜(SiOx)、氮化钛膜(TiN等)、硅氮化膜(SiNx)、硅酸氮化膜(SiON)、以及具有高熔点(例如1000度以上)的金属膜的任一者的单层膜、或包含它们的至少2者的层叠膜。在实施例1中，能通过作为硅基板的支承基板1的热氧化处理、或作为硅基板的支承基板1的氮化处理来形成掩模图案6。
作为掩模图案6，能使用将硅氧化膜以及硅氮化膜按该顺序形成的层叠膜。根据成膜条件，半导体部8和掩模图案6有时进行反应并固着，因此，与半导体部8直接相接的上层的膜期望是硅氮化膜。此外，在局部形成籽晶部3的工艺中，有除去支承基板1上的膜(下层的膜)的情况，将容易将支承基板1上的膜完全除去的硅氧化膜用在下层的膜中也有提升工艺的成品率的效果。
图17A是表示实施例1的半导体基板的制造方法的流程图。图17B是表示实施例1的半导体基板的制造方法的截面图。实施例1的半导体基板的制造方法包含如下工序：准备支承基板1；在比支承基板1更上方或支承基板1内形成包含开口图案KP的掩模图案6；在掩模图案6的形成前或形成后形成具有比掩模图案6的掩模面积小的籽晶面积的籽晶图案SP；和使包含氮化物半导体的半导体图案8P(例如具有多个半导体部8)从与开口图案KP重叠的籽晶图案SP之上起向掩模图案6的掩模部5之上横向生长。开口图案KP、籽晶图案SP以及半导体图案8P可以是条带形状。籽晶图案SP的籽晶面积可以是开口图案KP的开口面积以上。也可以在比半导体图案8P更低温下形成籽晶图案SP。
图18A是表示实施例1的半导体基板的制造方法的流程图。图18B是表示实施例1的半导体基板的制造方法的截面图。实施例1的半导体基板的制造方法进行如下工序：准备作为单晶硅基板的支承基板1；对支承基板1实施热氧化处理或氮化处理来形成作为掩模图案6的掩模部5利用的基板加工膜(热氧化膜或氮化处理膜)；利用光刻来对抗蚀剂RZ进行图案形成；在掩模图案6形成开口部K；利用氢氟酸等蚀刻剂从开口部K蚀刻基板加工膜；残留抗蚀剂RZ不变，在上部使用溅射法等在低温(500°以下)下成膜包含籽晶层的层叠体4x(氮化铝层以及氮化镓层)；除去抗蚀剂RZ(通过进行剥离，仅在开口部K残留籽晶部3地形成籽晶图案SP)；从与开口部K重叠的籽晶部3之上起在掩模部5上成膜(ELO)半导体图案8P。
在残留抗蚀剂RZ不变地形成层叠体4x的情况下，由于在超过200度的高温成膜中，抗蚀剂会烧焦，因此，需要在低温下进行(在使用MOCVD的情况下超过1000度)。
在形成成为籽晶部3的氮化镓层(GaN层)的情况下，例如使用以氮化镓为主成分的(含有25atm％以上的镓)、氧含有量5atm％以下的溅射靶材，使成膜时的溅射气体压力不足0.3Pa来进行溅射。
作为溅射的方式，能适宜选择DC溅射、RF溅射、AC溅射、DC磁控溅射、ECR(Electroncyclotron Resonance，电子回旋共振)溅射、RF磁控溅射法、PSD(Pulse sputterdeposition，脉冲溅射沉积)法、激光烧蚀(Laser ablation)法等。
所使用的溅射靶材为了提高膜整体的结晶性而氧含有量为5atm％以下，优选为3atm％以下，更优选为1atm％以下。关于纯度也是期望尽可能高，金属杂质的含有量优选不足0.1％，进一步优选不足0.01％。在利用溅射法来成膜GaN层的情况下，通过使用氧含有量少的氮化镓靶材，有改善表面平坦性、GaN层的结晶性、抑制表面隆起(凸部)的产生等优点。
成膜前的成膜装置内的真空度优选设为3×10-5Pa以下，更优选设为1×10-5Pa以下。进而，优选在成膜前对基板进行前处理。通过实施前处理，能除去基板表面的有机物层、凹凸地进行外延生长。前处理方法有逆溅射处理、酸处理、UV处理等，但处于在处理后防止杂质等的再附着的观点，优选进行逆溅射处理。所谓逆溅射，有通过等离子化的原子与基板侧碰撞而不是与有溅射靶材侧碰撞，来对表面进行清洁的方法。成膜时的基板温度可以是室温，但也可以在加热基板的状态(例如400℃～1000℃)下进行，这样的话，能进一步提升膜质。
作为放电时的功率，优选功率密度为5W/cm2以下，更优选为1.5W/cm2以下。作为下限而优选为0.1W/cm2，更优选为0.3W/cm2。功率密度的计算是通过用放电时施加的功率除以溅射靶材的面积来进行的。若功率密度过高，则会有在原料靶材聚集化的状态下溅射的情况下，能适宜进行设定。
作为一例，作为GaN层的成膜条件，使用RF溅射方式，使用氮化镓靶材。这时，氮化镓靶材的氧含有量为0.4atom％。此外，成膜压力为0.1Pa，这时导入20～40sccm氮气体。这时，并未流过氩气体，但导入氩气体进行成膜也没关系。放电密度为125W/cm2，成膜温度为室温。
此外，在使用上述所示的溅射法、激光烧蚀法(Laser ablation法)等进行成膜的情况下，与用MOCVD装置成膜的籽晶部相比，多具有内部应力，根据厚膜、成膜条件，易于引起裂纹产生等问题。为此，包含籽晶部3的层叠部4期望局部形成于支承基板(晶片)上。
此外，以溅射成膜的氮化镓膜已知与以MOCVD成膜的氮化镓膜相比含有更多的氧。例如，籽晶部即氮化镓膜中含有的氧的浓度有时会成为1x1019/cm3以上，在这样的情况下，有内部应力变高的(成为破裂的原因的)可能性。为此，在使用以溅射法成膜的(较多包含氧的)籽晶部的情况下，为了缓和内部应力，优选不是配置在支承基板的整面，而是配置成与其一部分俯视观察下重叠(即局部地)。另外，不仅籽晶部，也可以使AlN、GaN系半导体、SiC等缓冲(缓冲部、缓冲层)也使用溅射法、PSD(Pulse sputter deposition，脉冲溅射沉积)法或激光烧蚀法来形成。
多个开口部K在半导体部8的a轴方向(X方向)上周期性排列。开口部K的宽度设为0.1μm～20μm程度。各开口部的宽度越小，从各开口部传播到半导体部8的穿透位错的数量越减少。此外，后工序中从半导体部8的模板基板7的剥离(隔离)也变得容易。进而，能增大表面缺陷少的低缺陷部EK的面积。
通过支承基板的热氧化得到的硅氧化膜、或通过支承基板的氮化处理得到的硅氮化膜由于膜质高，高温下难以分解、蒸发，因此，有能使半导体部8的缺陷减少的优点。此外，热氧化膜等基板加工膜由于相对于支承基板1是压缩应力，因此，还有缓和半导体部8的拉伸应力的效果。热氧化膜、氮化处理膜包含支承基板1中所含的1种以上的原子(例如Si)、和氧原子或氮原子。另外，在实施例1中，还能用一般的等离子化学气相生长(CVD)法来形成掩模图案6。
(半导体部的成膜)
在实施例1中，将半导体部8设为GaN层，使用图8的半导体形成部72中所含的MOCVD装置来在前述的模板基板7上进行ELO成膜。作为ELO成膜条件的一例，能采用基板温度：1120℃、生长压力：50kPa、TMG(三甲基镓)：22sccm、NH3：15slm、V/III＝6000(V族原料的供给量相对于III族原料的供给量的比)。
在该情况下，在层叠部4的籽晶部3(GaN层)上选择生长半导体部8，接着在掩模部5上进行横向生长。然后，在掩模部5上在从其两侧进行横向生长的半导体部彼此缔合前，使这些横向生长停止。
掩模部5的宽度Wm为50μm，开口部K的宽度为5μm，半导体部8的横宽为53μm，低缺陷部EK的宽度(X方向的尺寸)为24μm，半导体部8的层厚为5μm。半导体部8的纵横比成为53μm/5μm＝10.6，实现了非常高的纵横比。
在半导体部8的成膜中，减少了半导体部8与掩模部5的相互反应，优选设为半导体部8和掩模部5以范德华力接触的状态。
提高横向成膜速率的手法如以下那样。首先，在层叠部4上形成在Z方向(c轴方向)上生长的纵向生长层，之后，形成在X方向(a轴方向)上生长的横向生长层。这时，通过将纵向生长层的厚度设为10μm以下、5μm以下、3μm以下或1μm以下，能将横向生长层的厚度抑制得低，能提高横向成膜速率。
图19是表示半导体部的横向生长的一例的截面图。如图19所示那样，期望在层叠部4上形成初始生长层(纵向生长层)SL，之后，从初始生长层SL起使半导体部8横向生长。初始生长层SL成为半导体部8的横向生长的起点。通过适宜控制ELO成膜条件，能进行使半导体部8在Z方向(c轴方向)上生长或在X方向(a轴方向)上生长的控制。
在此，能使用在初始生长层SL的边缘即将骑上掩模部5的上表面前(与掩模部5的侧面上端相接的阶段)或刚骑上掩模部5的上表面后的定时停止初始生长层SL的成膜(即，在该定时将ELO成膜条件从c轴方向成膜条件切换成a轴方向成膜条件)的手法。这样一来，由于从初始生长层SL从掩模部5稍微突出的状态起进展横向成膜，因此，厚度方向的生长所消耗的材料减少，能使第1半导体部8F(多个垄部8U)高速横向生长。初始生长层SL例如能形成为50nm～5.0μm(例如80nm～2μm)的厚度。也可以将掩模部5的厚度以及初始生长层SL的厚度设为500nm以下。
关于半导体部8，通过如图19那样在将初始生长层SL(位错集成部NS的一部分)成膜后使得进行横向生长，能增多低缺陷部EK内部的非穿透位错(减少低缺陷部EK表面中的穿透位错密度)。此外，能控制低缺陷部EK内部中的杂质浓度(例如硅、氧)的分布。若使用图19的手法，半导体部8的纵横比(X方向的尺寸相对于厚度的比＝WL/d1)飞跃地提高为3.5以上、5.0以上、6.0以上、8.0以上、10以上、15以上、20以上、30以上或50以上。此外，若使用图19的手法，则能将半导体部8的宽度(WL)相对于开口宽度的比设为3.5以上、5.0以上、6.0以上、8.0以上、10以上、15以上、20以上、30以上或50以上，低缺陷部EK的比率提高。图19所示的半导体部8能设为氮化物半导体结晶(例如GaN结晶、AlGaN结晶、InGaN结晶或InAlGaN结晶)。
关于半导体部8的成膜温度，相比于超过1200℃的高温，更优选1150℃以下的温度。在低于1000℃这样的低温下也能进行半导体部8的形成，出于相互反应减少的观点能说是更加优选。可知在这样的低温成膜中，若作为镓原料而使用三甲基镓(TMG)，则原料并不充分分解，镓原子和碳原子同时比通常多地被取入到半导体部8中。ELO法认为由于a轴方向的成膜快，c轴方向的成膜慢，因此，在c面成膜时较多取入。
判明了，被取入到半导体部8中的碳(carbon)减少与掩模部5的反应，减少掩模部5与半导体部8的粘连等。为此，在半导体部8的低温成膜中，通过减少氨的供给量，以低V/III(<1000)程度进行成膜，能将原料或腔室气氛内的碳元素取入到半导体部8中，减少与掩模部5的反应。在该情况下，成为半导体部8包含碳(carbon)的结构。
在低于1000℃这样的低温成膜中，作为镓原料气体而优选使用三乙基镓(TEG)。TEG与TMG相比，由于在低温有机原料效率良好地进行分解，因此，能提高横向成膜速率。
(元件部的分离以及隔离)
图20是表示实施例1中的元件部的隔离的工序的截面图。在实施例1中，如图20所示那样，将半导体基板10浸在蚀刻剂ET中来将掩模图案6溶解，之后，在半导体部8的表面粘贴粘接胶带TP(例如对半导体晶片进行划片时所用的粘接质的划片胶带)，直接使用帕耳帖元件(未图示)将带有粘接胶带的状态的半导体基板10降低到低温。这时，一般，比半导体热膨胀系数大的粘接胶带大幅收缩，给半导体部8施加应力。半导体部8由于仅与模板基板7的层叠部4结合，此外掩模部5被除去，因此，来自粘接胶带的应力有效果地施加在与(模板基板7的)层叠部4的结合部，能机械地将结合部劈开或破坏。即，不用将结合部蚀刻除去。
图21～图24是表示实施例1的半导体基板的其他结构的截面图。在实施例1中，如图21所示那样，能将掩模部5设为层叠构造。例如，能将掩模部5设为包含于位于支承基板侧(下层侧)的硅氧化膜5a和位于上层侧且与半导体部8相接的硅氮化膜5b的结构。
在实施例1中，如图22所示那样，能设为设置籽晶部3以使得俯视观察下与支承基板1的凹部1B重叠且与支承基板1相接的结构。在该情况下，例如，能作为支承基板1而使用硅基板，局部的籽晶部3中使用氮化铝，或者，作为支承基板1而使用硅基板，局部的籽晶部3中使用六方晶系的碳化硅。
在实施例1中，也可以如图23所示那样，是如下结构：在支承基板1的上表面整体(包含凹部1B)形成缓冲层2f，在缓冲层2f上局部配置籽晶部3，以使其在俯视观察下与凹部1B重叠。在该情况下，能作为缓冲层2f而使用AlN或SiC。籽晶部3中使用GaN。
在实施例1中，如图24所示那样，在支承基板1的上表面整体(包含凹部1B)形成缓冲层2f，在缓冲层2f上局部配置包含缓冲部2p以及籽晶部3的层叠部4，以使其在俯视观察下与凹部1B重叠。在该情况下，例如能作为缓冲层2f而使用SiC，在缓冲部2p设置应变缓和层，籽晶部3中使用GaN。
图25～图27是表示实施例1的半导体基板的再其他结构的截面图。在图14中，在支承基板1的表面形成凹部1B，在凹部1B内形成层叠部4，但并不限定于此。也可以如图25所示那样，不在支承基板1的表面形成凹部1B(将支承基板1表面设为平坦面)，在开口部K内设置层叠部4((缓冲部2p以及籽晶部3)。
此外，也可以如图26所示那样，不在支承基板1的表面形成凹部1B，将层叠部4设置成其一部分从开口部K向上方突出。此外，也可以如图27所示那样设为如下结构：在支承基板1的上表面整体(晶片整面)形成缓冲层2f，在缓冲层2f上局部配置籽晶部3。通过在支承基板1的上表面整面形成缓冲层2f，局部配置籽晶部3，能缓和应力。此外，由于在整面形成缓冲层2f，因此，根据MOCVD的成膜温度，掩模部5和支承基板1会在成膜中反应，抑制了掩模部5劣化。
作为图27的具体例，能举出如下等形态：作为支承基板1而使用硅基板，作为缓冲层2f而使用AlN，作为籽晶部3而使用GaN系半导体；作为支承基板1而使用硅基板，作为缓冲层2f而使用碳化硅，籽晶部3中使用氮化铝；作为支承基板1而使用硅基板，作为缓冲层2f而使用碳化硅以及氮化铝的层叠膜，籽晶部3中使用GaN系半导体。
〔实施例2〕
图28～图29是表示实施例2的半导体基板的结构的截面图。在实施例1中，局部形成层叠部4以使其与开口部K重叠，但并不限定于此。还能如图28～图29所示那样，将掩模部5设为支承基板的热氧化膜或氮化处理膜，在掩模部5上设置籽晶部3或层叠部4。即，掩模图案6没有俯视观察下与半导体部8重叠的开口部。这样一来，能节省将掩模图案6图案形成的工序。在该情况下，可以如图28那样，在掩模图案6上设置籽晶部3(例如GaN系半导体)，也可以如图29那样，在掩模图案6上隔着缓冲部2p(AlN等)设置籽晶部3(GaN系半导体等)。作为籽晶部3或层叠部4的形成方法，例如能运用在真空中使接合面凭借Ar等离子等活性化并压接的直接接合法。
〔实施例3〕
图30是表示实施例3的结构的截面图。在图30中，作为支承基板1而使用硅基板，局部的缓冲部2p中使用SiC，籽晶部3中使用AlN。SiC能取3C、4H、6H的结晶构造。若缓冲部2p中使用比A1N在高温下更稳定的SiC，则与AlN比较，更能抑制回熔蚀刻(支承基板1与半导体部8的熔融)，因此优选。此外，由于与硅基板的热膨胀系数差比A1N小，因此，进一步抑制了半导体部8(GaN层)生长中的翘曲，能提高半导体部8(GaN层)生长时的面内均匀性。
〔实施例4〕
图31～图32是表示实施例4的结构的截面图。在图31中，作为承基板1而使用硅基板，缓冲层2f中使用SiC，局部的籽晶部3中使用AlN。SiC能取3C、4H、6H的结晶构造。缓冲层2f实质形成于支承基板1的上表面整面。由于在整面形成缓冲层2f，因此，能抑制掩模部5与支承基板1的反应。在将掩模部5设定得薄的情况下，也是若缓冲层2f位于整面，则能抑制支承基板1和半导体部8经由掩模部5、或掩模部5与籽晶部3的界面进行反应，因此优选。例如，若掩模部5成为20nm以下的厚度，则支承基板1和半导体部8进行反应，有时会在掩模部5上的半导体部8产生大量缺陷，但能避免这样的现象。在实施例4中，也可以如图32那样是如下结构：在形成于支承基板1的上表面整面的缓冲层2f(碳化硅)上隔着局部的缓冲部2p(例如AlN)设置籽晶部3(例如GaN)。
〔实施例5〕
在实施例1～4中，将半导体部8设为GaN层，但并不限定于此。作为实施例1～4的半导体部8，还能形成GaN系半导体部的InGaN层。InGaN层的横向成膜例如在低于1000℃这样的低温下进行。这是因为，在高温中，铟的蒸汽压变高，并未有效地被取入膜中。通过成膜温度成为低温，有减少掩模部5与InGaN层的相互反应的效果。此外，InGaN层还有相比于GaN层而与掩模部5的反应性更低这样的效果。由于若铟以In组成水平1％以上被取入InGaN层中，与掩模部5的反应性进一步降低，因此期望。作为镓原料气体，优选使用三乙基镓(TEG)。
〔实施例6〕
图33是表示实施例6的结构的示意性截面图。在实施例6中，在半导体部8上成膜构成LED的功能层9。半导体部8例如是掺杂了硅等的n型。功能层9从下层侧起依次包含活性层34、电子阻挡层35以及GaN系p型半导体部36。活性层34是MQW(Multi-Quantum Well，多量子阱)，包含InGaN层以及GaN层。电子阻挡层35例如是AlGaN层。GaN系p型半导体部36例如是GaN层。阳极38配置成与GaN系p型半导体部36接触，阴极39配置成与半导体部8接触。通过使导体部8以及功能层9从模板基板7隔离，能得到半导体器件20(包含GaN系结晶体)。
图34是表示实施例4向电子设备的运用例的截面图。通过实施例6，能得到红色微型LED20R、绿色微型LED20G、蓝色微型LED20B，通过将它们安装在驱动基板(TFT基板)23，能构成微型LED显示器30D(电子设备)。作为一例，在驱动基板23的多个像素电路27隔着导电树脂24(例如各向异性导电树脂)等安装红色微型LED20R、绿色微型LED20G、蓝色微型LED20B，之后，在驱动基板23安装控制电路25以及驱动器电路29等。驱动器电路29的一部分可以含在驱动基板23中。
〔实施例7〕
图35是表示实施例7的结构的示意性截面图。在实施例7中，在半导体部8上成膜构成半导体激光器的功能层9。功能层9从下层侧起依次包含n型光包覆层41、n型光引导层42、活性层43、电子阻挡层44、p型光引导层45、p型光包覆层46以及GaN系p型半导体部47。各引导层42、45能使用InGaN层。各包覆层41、46能使用GaN层或AlGaN层。阳极48配置成与GaN系p型半导体部47接触，阴极49配置成与半导体部8接触。通过使半导体部8以及功能层9从模板基板7隔离，能得到半导体器件20。
(附记事项)
以上基于诸附图以及实施例说明了本公开所涉及的发明。但本公开所涉及的发明并不限定于上述的各实施方式。即，本公开所涉及的发明能在本公开所示的范围内进行各种变更，关于在不同的实施方式中适宜组合分别公开的技术手段而得到的实施方式，也含在本公开所涉及的发明的技术范围中。即，希望注意的是，只要是本领域技术人员，则能本公开容易地进行各种变形或修正。此外，希望留意的是，这些变形或修正含在本公开的范围中。
-符号说明-
1 支承基板
1B 凹部
2p 缓冲部
2f 缓冲层
3 籽晶部
4 层叠部
5 掩模部
6 掩模图案
7 模板基板
8 (ELO)半导体部
9 功能层
10 半导体基板
20 半导体器件
30 电子设备
K 开口部。

Claims (26)

1.一种半导体基板，具备：
支承基板；
掩模图案，其位于比所述支承基板更上层，具有掩模部；
籽晶部，其在比所述支承基板更上层配置成在俯视观察下局部设置；和
半导体部，其在比所述掩模图案更上层配置成与所述籽晶部相接，包含GaN系半导体。
2.根据权利要求1所述的半导体基板，其中，
所述掩模图案具有开口部，
所述籽晶部局部配置成在俯视观察下与所述开口部重叠。
3.根据权利要求2所述的半导体基板，其中，
所述开口部是以第1方向为宽度方向、以第2方向为长边方向的长条形状，
所述籽晶部为长条形状。
4.根据权利要求3所述的半导体基板，其中，
所述支承基板具有向上方开口的凹部，
所述开口部在俯视观察下与所述凹部重叠，
所述籽晶部在俯视观察下与所述凹部以及所述开口部重叠。
5.根据权利要求4所述的半导体基板，其中，
所述籽晶部在截面观察下为凹形状。
6.根据权利要求2～5中任一项所述的半导体基板，其中，
所述支承基板下表面与所述籽晶部上表面的距离为所述支承基板下表面与所述掩模部上表面的距离以下。
7.根据权利要求2～5中任一项所述的半导体基板，其中，
所述支承基板下表面与所述籽晶部上表面的距离比所述支承基板下表面与所述掩模部上表面的距离大。
8.根据权利要求4所述的半导体基板，其中，
所述凹部是以所述第2方向为长边方向的形状。
9.根据权利要求1所述的半导体基板，其中，
所述掩模图案在俯视观察下不具有与所述半导体部重叠的开口部。
10.根据权利要求1～9中任一项所述的半导体基板，其中，
在所述支承基板与所述籽晶部之间设有俯视观察下局部设置的缓冲部。
11.根据权利要求1所述的半导体基板，其中，
所述半导体基板具有位于比所述籽晶部更下层的缓冲层，
所述缓冲层与所述支承基板上表面相接。
12.根据权利要求11所述的半导体基板，其中，
在所述缓冲层中包含SiC以及AlN的至少一方。
13.根据权利要求1～12中任一项所述的半导体基板，其中，
所述掩模部包含含有所述支承基板中所含的1种以上的原子和氧原子或氮原子的热氧化膜或氮化膜。
14.根据权利要求1～13中任一项所述的半导体基板，其中，
所述掩模部具有包含硅氮化膜以及硅氧化膜的至少一方的层叠构造。
15.根据权利要求1～14中任一项所述的半导体基板，其中，
所述半导体部具有俯视观察下位于所述掩模部中央与所述籽晶部之间的边缘。
16.根据权利要求1～15中任一项所述的半导体基板，其中，
所述籽晶部包含GaN系半导体，
所述籽晶部的含氧率比所述半导体部的含氧率大。
17.根据权利要求2所述的半导体基板，其中，
所述籽晶部以及所述开口部在俯视观察下相匹配。
18.一种半导体器件，包含权利要求1～17中任一项所述的半导体部。
19.一种电子设备，包含权利要求18所述的半导体器件。
20.一种模板基板，具备：
支承基板；和
掩模图案，其位于比所述支承基板更上层，具有掩模部以及开口部，
在比所述支承基板更上层具有被配置成俯视观察下局部设置的籽晶部，
所述支承基板下表面与所述籽晶部上表面的距离为所述支承基板下表面与所述掩模部上表面的距离以下。
21.一种半导体基板的制造方法，包含如下工序：
准备支承基板；
在比所述支承基板更上方或所述支承基板内形成包含开口图案的掩模图案；
在所述掩模图案的形成前或形成后形成具有比所述掩模图案的掩模面积更小的籽晶面积的籽晶图案；和
使包含氮化物半导体的半导体图案从与所述开口图案重叠的籽晶图案上在所述掩模图案的掩模部上横向生长。
22.根据权利要求21所述的半导体基板的制造方法，其中，
使用溅射法、脉冲溅射沉积PSD法或激光烧蚀法来形成所述籽晶图案。
23.根据权利要求21所述的半导体基板的制造方法，其中，
所述开口图案、所述籽晶图案以及所述半导体图案是条带形状。
24.根据权利要求21所述的半导体基板的制造方法，其中，
使用通过在所述支承基板的上表面实施热氧化处理或氮化处理而得到的热氧化膜或氮化膜来形成所述掩模图案。
25.根据权利要求21所述的半导体基板的制造方法，其中，
所述籽晶面积为所述开口图案的开口面积以上。
26.一种半导体基板的制造装置，进行权利要求21所述的各工序。
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