JP7158745B2 - 基板を除去する方法 - Google Patents

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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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    • H01L2224/29144—Gold [Au] as principal constituent
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    • H01L2224/8038—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/80399—Material
    • H01L2224/804—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/80438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8038—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/80399—Material
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H01L2224/8301—Cleaning the layer connector, e.g. oxide removal step, desmearing
    • H01L2224/83013—Plasma cleaning
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H01L2224/83022—Cleaning the bonding area, e.g. oxide removal step, desmearing
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/832—Applying energy for connecting
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Description

（関連出願の引用）
本願は、以下の係属中の共有に係る出願の米国特許法１１９（ｅ）に基づく利益を主張する：米国仮特許出願第６２／５０２，２０５号（２０１７年５月５日出願、Ｔａｋｅｓｈｉ Ｋａｍｉｋａｗａ，Ｓｒｉｎｉｖａｓ Ｇａｎｄｒｏｔｈｕｌａ，Ｈｏｎｇｊｉａｎ Ｌｉ ａｎｄ Ｄａｎｉｅｌ Ａ． Ｃｏｈｅｎによる、名称「ＭＥＴＨＯＤ ＯＦ ＲＥＭＯＶＩＮＧ Ａ ＳＵＢＳＴＲＡＴＥ」、代理人事件番号３０７９４．６５３－ＵＳ－Ｐ１ （ＵＣ ２０１７－６２１－１））。上記出願は、参照により本明細書に引用される。
（発明の分野）
本発明は、ＧａＮ系半導体層からＧａＮ系基板を除去することを含む基板を除去する方法に関する。
異なる材料で作製される低価格の基板上で得られる高価値半導体の産業的価値は、極めて高い。したがって、長い時間にわたって、研究および開発が、この目標を実現することを求めている。
これは、シリコン（Ｓｉ）基板上のヒ化ガリウム（ＧａＡｓ）系半導体薄膜成長、およびサファイア（Ａｌ２Ｏ３）基板上の窒化ガリウム（ＧａＮ）系半導体薄膜成長において、特に当てはまる。両方の事例では、比較的に良好な品質の半導体薄膜が、エピタキシャル側方過成長（ＥＬＯ）技法を使用して得られることができる。
しかしながら、異なる材料で作製される基板を使用することは、いくつかの問題を伴う。例えば、異なる熱膨張定数に起因して、基板は、高温下のエピタキシャル成長中、撓み得るか、または湾曲し得る。
そのうえ、基板は、不均一な温度を受け、それは、ドーピング濃度、層厚、インジウム（Ｉｎ）の含有量の不均一性をもたらし得る。この状況は、収率の減少をもたらし得る。
ＧａＮ系半導体に関して、多くの研究者らが、ＧａＮ基板を使用して、これらの課題を回避するよう試みている。しかしながら、典型的には、ＨＶＰＥ（ハイドライド気相エピタキシ）を使用して生産されるＧａＮ基板は、非常に高価である。
例えば、２インチのｃ面極性ＧａＮ基板は、約＄１，０００／ウエハの費用がかかる一方、２インチの半極性ＧａＮ基板は、約＄１０，０００／ウエハの費用がかかる。したがって、ＧａＮ基板を再生利用するための要求が、存在する。
サファイア基板等の異なる材料の基板からＧａＮ素子を除去することは、容易である。例えば、多くの欠陥が、ＧａＮ／サファイア界面に存在し、それは、界面における接合強度が弱いことを意味する。例えば、米国特許公開第２０１２／０２８０３６３ Ａ１号（特許文献１）を参照されたい。
しかしながら、超音波式除去等の機械的除去は、半導体層を損傷させ得る。これは、特に、平滑なファセットを必要とする端面発光レーザーダイオード（ＥＥＬＤ）に対して問題である。機械的除去方法を用いる場合、亀裂が、生じ得る。例えば、素子を切断するとき、損傷が、意図せぬ方向に亀裂をもたらし得る。任意のそのような損傷を低減することが、必要である。
さらに、ＧａＮ／サファイア界面は、界面における多くの欠陥に起因して、レーザー光を吸収する。その結果、半導体層から基板を除去するために、レーザーアブレーション方法が、使用され得る。
他方では、高品質のＧａＮ系半導体層を得るための、かつエピタキシャル成長の間の基板の撓みまたは湾曲を回避するためのＧａＮ基板の使用は、ＧａＮ／サファイアの場合等のヘテロ界面が存在しないので、基板を除去することを難しくする。
１つの従来の技法は、ＧａＮ基板から素子構造を除去するための犠牲層の光電気化学（ＰＥＣ）エッチングの使用であるが、これは、長い時間を要し、いくつかの複雑なプロセスを伴う。そのうえ、これらのプロセスからの収率は、業界の期待に到達していない。
したがって、当分野において、特に、ＧａＮ薄膜がＧａＮ基板上に成長させられる場合、基板を除去する改良された方法の必要性がある。本発明は、この必要性を充足する。
米国特許出願公開第２０１２／０２８０３６３号明細書
上述の従来技術における制限を克服し、本明細書の熟読および理解に応じて明白となるであろう他の制限を克服するために、本発明は、基板を除去する方法、具体的には、ＧａＮ系基板が再生利用され得るように、容易な様式でＧａＮ系半導体層からＧａＮ系基板を除去する方法を開示する。
本発明は、例えば、以下を提供する。
（項目１）
基板を除去する方法であって、前記方法は、
ＩＩＩ族窒化物系基板の上または上方に成長制限マスクを形成することと、
前記成長制限マスクを使用して、前記ＩＩＩ族窒化物系基板の上または上方に１つ以上のＩＩＩ族窒化物系半導体層を成長させることにより、１つ以上の島状半導体層を作成することと、
前記島状半導体層を支持基板に接合することと、
前記支持基板を使用して、前記島状半導体層から前記ＩＩＩ族窒化物系基板を除去することと
を含む、方法。
（項目２）
前記島状半導体層から前記ＩＩＩ族窒化物系基板を除去することは、エッチングすることによって前記成長制限マスクの少なくとも一部を溶解し、前記島状半導体層から前記ＩＩＩ族窒化物系基板を除去することを含む、項目１に記載の方法。
（項目３）
前記島状半導体層から前記ＩＩＩ族窒化物系基板を除去することは、前記支持基板を使用して、前記ＩＩＩ族窒化物系基板から前記島状半導体層をはがすことを含む、項目１に記載の方法。
（項目４）
前記ＩＩＩ族窒化物系基板は、支持基板に接合される、項目１に記載の方法。
（項目５）
前記ＩＩＩ族窒化物系基板は、前記ＩＩＩ族窒化物系基板が前記島状半導体層から除去された後、再生利用される、項目１に記載の方法。
（項目６）
前記成長制限マスクは、パターン化されている、項目１に記載の方法。
（項目７）
前記成長制限マスクは、複数のストライプと、開放エリアとから成る、項目６に記載の方法。
（項目８）
前記ＩＩＩ族窒化物系半導体層のうちの１つ以上のものの成長は、前記成長制限マスクの開放エリアに平行な方向に広がる、項目７に記載の方法。
（項目９）
前記ＩＩＩ族窒化物系半導体層のうちの１つ以上のものは、エピタキシャル側方過成長（ＥＬＯ）によって成長させられる、項目１に記載の方法。
（項目１０）
前記エピタキシャル側方過成長は、前記ＩＩＩ族窒化物系半導体層のうちの１つ以上のものが合体する前に、停止させられる、項目９に記載の方法。
（項目１１）
前記ＩＩＩ族窒化物系半導体層の少なくとも一部は、前記成長制限マスクの少なくとも一部を露出するために、エッチングすることによって除去される、項目１に記載の方法。
（項目１２）
前記成長制限マスクの少なくとも一部は、前記ＩＩＩ族窒化物系基板の少なくとも一部を露出するために、エッチングすることによって除去される、項目１に記載の方法。
（項目１３）
前記成長制限マスクの少なくとも一部は、前記成長制限マスクの開放エリアの上方の前記ＩＩＩ族窒化物系半導体層の少なくとも一部をエッチングすることによって除去される、項目１に記載の方法。
（項目１４）
前記ＩＩＩ族窒化物系半導体層から層が屈曲している領域を除去することをさらに含む、項目１に記載の方法。
（項目１５）
項目１に記載の方法によって製作される素子。
ここで、図面を参照する（同一参照番号は、全体を通して対応する部分を表す）。
図１および２は、本発明に従って製作される素子構造の概略図である。 図１および２は、本発明に従って製作される素子構造の概略図である。
図３（ａ）および３（ｂ）は、成長制限マスクおよび成長制限マスクの開放エリアを図示する。
図４（ａ）および４（ｂ）は、成長制限マスク、成長制限マスクの開放エリア、平坦な表面領域、および層が屈曲している領域を図示する。
図５（ａ）および５（ｂ）は、層が屈曲している領域をエッチングすることを図示する。
図６（ａ）、６（ｂ）、および６（ｃ）は、層が屈曲している領域およびオーバーラップ領域においてエッチングすることを図示する。 図６（ａ）、６（ｂ）、および６（ｃ）は、層が屈曲している領域およびオーバーラップ領域においてエッチングすることを図示する。
図７は、屈曲した活性領域を含む素子構造の概略図である。
図８は、島状半導体層によって形成された素子構造の概略図である。
図９は、ＧａＮ系基板の表面の下方に乾式エッチングが存在している素子構造の概略図である。
図１０は、支持基板を接合する概略図である。
図１１は、湿式エッチングによって成長制限マスクを融解する概略図である。
図１２は、ｎ電極堆積の概略図である。
図１３（ａ）および１３（ｂ）は、レーザーダイオード素子のためのファセットを作製する方法およびチップスクライビング技法を図示する。
図１４（ａ）および１４（ｂ）も、レーザーダイオード素子のためのファセットを作製する方法およびチップスクライビング技法を図示する。
図１５は、一実施形態による、本発明のステップおよび機能を図示するフローチャートである。
以下の好ましい実施形態の説明では、本発明が実践され得る具体的な実施形態が、参照される。他の実施形態も、利用され得、構造的変化が、本発明の範囲から逸脱することなく成され得ることを理解されたい。
（概要）
概して、本発明は、ＧａＮ系半導体素子を製造する方法を説明し、ＧａＮ系基板は、ＧａＮ系半導体素子から除去可能であり、ＧａＮ系基板は、再生利用可能である。これは、少なくとも以下のステップを使用して遂行される。
（１．エピタキシャル側方過成長（ＥＬＯ）、素子層の成長、ｐ電極堆積、および隆起ストライプ処理）
このステップは、図１において説明され、図１は、ＳｉＯ２系成長制限マスク１０２がその上に形成されたＧａＮ系基板１０１を図示する。代替として、図２に示されるように、ＧａＮ系中間層１０３が、最初に、ＧａＮ系基板１０１上に堆積させられ、ＳｉＯ２系成長制限マスク１０２は、ＧａＮ系中間層１０３上に形成され得る。
成長制限マスク１０２は、ストライプ１０４にパターン化され、ＧａＮ系層１０６のエピタキシャル側方過成長のために、ストライプ１０４間の開放エリア１０５を含む。成長制限マスク１０２のストライプ１０４の各々は、約５０μｍの幅を有し、開放エリア１０５の各々は、ストライプ１０４の隣接するものを分離する約５μｍの幅を有する。
ＥＬＯ ＧａＮ系層１０６の成長は、最初に、図１に示されるようなＧａＮ系基板１０１または図２に示されるようなＧａＮ系中間層１０３のいずれかの上の開放エリア１０５内に生じ、次いで、成長制限マスク１０２のストライプ１０４を覆って開放エリア１０５から側方に生じる。ＥＬＯ ＧａＮ系層１０６の成長は、隣接する開放エリア１０５におけるＥＬＯ ＧａＮ系層１０６が成長制限マスク１０２の上で合体し得る前に、停止または中断される。好ましくは、ＥＬＯ ＧａＮ系層１０６は、成長制限マスク１０２のストライプ１０４の翼領域内に約２０μｍの横幅を有する。この中断された成長は、隣接するＥＬＯ ＧａＮ系層１０６間に非成長領域１０７をもたらす。
その後、半導体素子層１０８が、ＥＬＯ ＧａＮ系層１０６の上または上方に成長させられる。一実施形態では、半導体素子層１０８は、ＡｌＧａＮクラッディング層１０９と、ｎ－ＧａＮ誘導層１１０と、ＩｎＧａＮ／ＧａＮ多重量子井戸（ＭＱＷ）活性領域１１１と、ｐ－ＧａＮ誘導層１１２とを含み得る。透明導電性酸化物（ＴＣＯ）クラッディング層１１３が、ｐ－ＧａＮ誘導層１１２上に堆積させられ、後に、電流制限層１１４の堆積が、続く。最後に、ｐパッド１１５が、ＴＣＯクラッディング層１１３上に堆積させられる。
ＥＬＯ ＧａＮ系層１０６と半導体素子層１０８との組み合わせられた厚さは、例えば、１～２０μｍの範囲に及び得るが、これらの値に限定されない。ＥＬＯ ＧａＮ系層１０６と半導体素子層１０８との組み合わせられた厚さは、成長制限マスク１０２の表面から半導体素子層１０８の上側表面まで測定される。
半導体素子層１０８は、エッチング領域１１７によって分離された１つ以上の平坦な表面領域１１６を含み、１つ以上の平坦な表面領域１１６は、非成長領域１０７に隣接するそれらの縁で層が屈曲している領域１１８によって両側で境を限られている。平坦な表面領域１１６の幅は、好ましくは、少なくとも５μｍであり、より好ましくは、１０μｍ以上である。平坦な表面領域１１６内の半導体素子層１０８の各々の厚さに対して、高い均一性が、存在する。
エッチング領域１１７および／または非成長領域１０７によって分離された半導体素子層１０８は、島状半導体層１１９と称される。島状半導体層１１９の各々は、別個の素子に処理され得る。例えば、隆起ストライプ処理が、島状半導体層１１９の各々の上で実行され、別個のレーザー素子を形成し得る。
これらの要素は、下記の図３（ａ）－３（ｂ）、４（ａ）－４（ｂ）、５（ａ）－５（ｂ）、６（ａ）－６（ｃ）、７、および８と併せてより詳細にさらに示され、説明される。
（２．ＧａＮ系基板の表面より下の乾式エッチング）
このステップは、図９に説明される。乾式エッチングが、素子層１０８およびＥＬＯ ＧａＮ系層１０６を通してエッチング領域１１７に対して実施され、成長制限マスク１０２を露出する。このエッチングは、平坦な領域１１６と、層が屈曲している領域１１８とを含む島状半導体層１１９の作成をもたらし、ＧａＮ系基板１０１から島状半導体層１１９を分離するためのステップを開始する。
成長制限マスク１０２が露出されている限り、ＧａＮ系基板１０１の表面をエッチングすることは、常時必要であるとは限らない。より好ましくは、エッチングは、ＧａＮ系基板１０１が容易に除去され得るように、ＧａＮ系基板１０１の表面まで実施される。
（３．支持基板の接合）
このステップは、図１０に示される。島状半導体層１１９は、金属間接合またははんだ付け技法を使用して、支持基板１００１の上に堆積させられる金属もしくははんだ接合パッド１００２を用いて、支持基板１００１にフリップチップ接合される。
（４．湿式エッチングによる成長制限マスクの溶解）
このステップは、図１１に示される。成長制限マスク１０２（図１０に示される）のＳｉＯ２が、フッ化水素（ＨＦ）または緩衝フッ化水素（ＢＨＦ）酸等の化学溶液を使用して除去され、それは、島状半導体層１１９からＧａＮ系基板１０１をリフトオフする。
（５．Ｎ電極堆積）
このステップは、図１２に示される。Ｎ電極１２０１が、ＧａＮ系基板１０１のリフトオフに続いて、島状半導体層１１９の背面側上に堆積させられる。
（６．チップスクライビング）
このステップは、図１３（ａ）－１３（ｂ）および１４（ａ）－１４（ｂ）に示される。チップスクライビングが、実線または破線を使用して実施される。
本発明のこれらおよび他の側面が、下でより詳細に説明される。
（用語の定義）
（ＧａＮ系基板）
バルクＧａＮ結晶から｛０００１｝、｛１－１００｝、｛１１－２０｝｛２０－２１｝、｛２０－２－１｝、｛１１－２２｝面または他の面上でスライスされた任意のＧａＮ系基板１０１が、使用されることができる。ＧａＮ系基板１０１は、Ａｌ、Ｉｎ、Ｂ等を含み得る。
（ＧａＮ系半導体層）
ＧａＮ系半導体層は、ＥＬＯ ＧａＮ系層１０６と、ＡｌＧａＮクラッディング層１０９、ｎ－ＧａＮ誘導層１１０、ＩｎＧａＮ／ＧａＮ多重量子井戸（ＭＱＷ）活性領域１１１、ｐ－ＧａＮ誘導層１１２等の素子層１０８と、中間層１０３とを含む。
これらのＧａＮ系半導体層は、Ｉｎ、Ａｌおよび／またはＢ、ならびにＭｇ、Ｓｉ、Ｚｎ、Ｏ、Ｃ、Ｈ等の他のドーパントおよび不純物を含むことができる。ＧａＮ系半導体層は、具体的には、ＧａＮ層、ＡｌＧａＮ層、ＡｌＧａＩｎＮ層、ＩｎＧａＮ層等を含み得る。
上で記載されるように、ＡｌＧａＮクラッディング層１０９、ｎ－ＧａＮ誘導層１１０、ＩｎＧａＮ／ＧａＮ多重量子井戸（ＭＱＷ）活性領域１１１、およびｐ－ＧａＮ誘導層１１２等の素子層１０８は、典型的には、ｎ型層、非ドープ層、およびｐ型層の中の少なくとも１つの層を含む。
ＧａＮ系半導体層を使用して、結果として生じる素子は、例えば、発光ダイオード（ＬＥＤ）、レーザーダイオード（ＬＤ）、ショットキー障壁ダイオード（ＳＢＤ）、光ダイオード、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）等を含み得るが、これらの素子に限定されない。本発明は、マイクロＬＥＤ、および、端面発光レーザーおよび垂直共振器面発光レーザー（ＶＣＳＥＬ）等のレーザーダイオードのために特に有用である。
（成長制限マスク）
成長制限マスク１０２は、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＮ、ＡｌＯＮ等の誘電層またはＷ、Ｍｏ、Ｔａ、Ｎｂ等の耐熱金属を含む。成長制限マスク１０２は、上記の材料から選択される積層物または積層構造であり得る。
一実施形態では、成長制限マスク１０２の厚さは、約０．０５～３μｍである。成長制限マスク１０２のストライプ１０４の各々の幅は、好ましくは、２０μｍより大きく、より好ましくは、４０μｍより大きく、最も好ましくは、約５０μｍである。
上で記載されるように、成長制限マスク１０２は、ストライプ１０４にパターン化され、ストライプ１０４間の開放エリア１０５を含む。図３（ａ）に示される一実施形態では、開放エリア１０５は、長さａおよび幅ｂを有するストライプを付けられる。開放エリア１０５の各々の長さａは、（０００１）ｃ面配向ＧａＮ系基板１０１の１－１００方向に平行な第１の方向におけるものであり、開放エリア１０５の各々の幅ｂは、（０００１）ｃ面配向ＧａＮ系基板１０１の１１－２０方向に平行な第２の方向におけるものであり、周期的に第１の間隔ｐ１で、第２の方向に延びている。開放エリア１０５の各々の幅ｂは、典型的には、一定であるが、必要に応じて変更され得る。成長制限マスク１０２のストライプ１０４の各々の幅Ｌは、Ｌ＝ｐ１－ｂである。
図３（ｂ）に示される別の実施形態では、開放エリア１０５の各々の長さおよび幅は、図３（ａ）に類似の方向に配列されるが、長さは、異なり得、隣接する開放エリア１０５は、第２の間隔ｐ２だけ第１の方向にオフセットされ、隣接する開放エリア１０５は、隣接する開放エリア１０５の端部が第１の方向に所定の距離ｑに対して長手方向に重複するような様式で、第１の間隔ｐ１の半分だけ第２の方向にシフトされる。この配列は、開放エリア１０５の両端部の、ＧａＮ系基板１０１の１－１００方向への盛り上がりを防止する。
これらの実施形態の両方では、間隔ｐ１は、約５～１２０μｍであり得、間隔ｐ２は、約５００～１，０５０μｍであり得、長さａは、約２００～２，０００μｍであり得、幅ｂは、約２～２０μｍであり得、距離ｑは、約３５～４０μｍであり得る。図３（ａ）では、例えば、間隔ｐ１は、約５５μｍであり得、間隔ｐ２は、約８１０μｍであり得、長さａは、約１，２００μｍであり得、幅ｂは、約５μｍであり得、幅Ｌは、５０μｍである。
（ＥＬＯ ＧａＮ系層）
図４（ａ）および４（ｂ）は、それぞれ、図３（ａ）および３（ｂ）の成長制限マスク１０２を使用して成長させられたＥＬＯ ＧａＮ系層１０６を図示する。
成長制限マスク１０２を使用して、ＥＬＯ ＧａＮ系層１０６は、気相堆積方法、例えば、金属有機化学蒸着（ＭＯＣＶＤ）方法によって、（０００１）面配向の島状形状に成長させられる。
ＧａＮ系基板１０１またはＧａＮ系中間層１０３の表面が、成長制限マスク１０２の開放エリア１０５内に露出され、ＥＬＯ ＧａＮ系層１０６が、成長制限マスク１０２に対して垂直および横方向の両方に連続的に成長制限マスク１０２の上に選択的に成長させられる。成長は、ＥＬＯ ＧａＮ系層１０６が、成長制限マスク１０２上の隣接するＥＬＯ ＧａＮ系層１０６と合体する前に停止させられる。
ＧａＮ系半導体の（０００１）面成長に対して、面に対して平行な側方成長の率は、１１－２０方向に最も大きく、１－１００方向に最も小さい。図３（ａ）および３（ｂ）に示される成長制限マスク１０２では、開放エリア１０５の長手方向が、１－１００方向であるので、ＧａＮ系半導体の成長率は、開放エリア１０５の両端部において小さく、１－１００方向に互いに対向するＥＬＯ ＧａＮ系層１０６は、互いに合体せず、互いから分離されたままである。ＥＬＯ ＧａＮ系層１０６の１－１００方向の長さは、開放エリア１０５の長さとほぼ等しくなる。
ＥＬＯ ＧａＮ系層１０６の厚さは、それが平坦な表面領域１１６の幅を決定するので、重要である。好ましくは、平坦な表面領域１１６の幅は、２０μｍ以上である。ＥＬＯ ＧａＮ系層１０６の厚さは、好ましくは、処理時間を低減させ、開放エリア１０５のエッチングを促進するために、可能な限り薄い。
ＥＬＯ ＧａＮ系層１０６の成長比率は、ＧａＮ系基板１０１の０００１軸に平行な垂直方向の成長率に対するＧａＮ系基板１０１の１１－２０軸に平行な横方向の成長率の比率である。好ましくは、ＥＬＯ ＧａＮ系層１０６の成長比率は、高く、成長条件を最適化することによって、ＥＬＯ ＧａＮ系層１０６の成長比率は、１～４に制御されることができる。
ＥＬＯ ＧａＮ系層１０６の比率が４である場合、ＥＬＯ ＧａＮ系層１０６は、厚さが約５μｍのみであるが、２０μｍの平坦な表面領域１１６の幅を得る。この場合、開放エリア１０５をエッチングすることは、非常に容易である。
ＥＬＯ ＧａＮ系層１０６の高比率を得るために、ＥＬＯ ＧａＮ系層１０６の成長温度は、好ましくは、約９５０℃より高く、ＭＯＣＶＤチャンバ内の圧力は、好ましくは、約１００トルより低い。さらに、Ｇａ原子の移動を促進するために、Ｖ／ＩＩＩ比率は、好ましくは、高い。
最低成長率を有する対向平面上のＥＬＯ ＧａＮ系層１０６間の距離が大きい場合、以下の欠点が、生じる。その成長率が最低である１－１００方向のＥＬＯ ＧａＮ系層１０６間の領域における成長制限マスク１０２のマスク部分において、生ガスが、消費されず、したがって、ガス濃度が、増加し、１－１００方向の濃度勾配が、生成され、濃度勾配による拡散によって、多量のガスが、縁部分にＥＬＯ ＧａＮ系層１０６の１－１００方向に、供給される。結果として、ＥＬＯ ＧａＮ系層１０６の１－１００方向の縁部分の厚さは、他の部分と比較して増加し、隆起形状をもたらす。隆起形状は、素子に構造的な不都合をもたらすだけではなく、フォトリソグラフィ等の以下の製造プロセスに問題を生じさせる。
隆起形状を防止するために、ＥＬＯ ＧａＮ系層１０６は、可能な限り近接し、したがって、成長の開始から、生ガスの面内均一性を生じさせないことが、必要である。図３（ｂ）に示される成長制限マスク１０２では、１１－２０方向に互いに隣接する開放エリア１０５が、開放エリア１０５が長さｑに対して対向端部で重複するような様式で形成される。
その結果、ガス濃度の面内均一性が、ＥＬＯ ＧａＮ系層１０６を成長させることによってもたらされる生ガスの消費によって得られる。最後に、これは、島状半導体層１１９の厚さに均一性をもたらす。
（開放エリアのエッチング）
図５および６は、開放エリア１０５のエッチングプロセスの詳細を図示する。
図５（ａ）は、図３（ａ）の成長制限マスク１０２に基づく、非成長領域１０７、ＥＬＯ ＧａＮ系層１０６、平坦な表面領域１１６、層が屈曲している領域１１８、およびエッチング領域１１７を示し、図５（ｂ）は、ＥＬＯ ＧａＮ系層１０６とエッチング領域１１７とを示し、層が屈曲している領域１１８（図示せず）を除去するために、エッチング５０１が実施されている。
図６（ａ）は、図３（ｂ）の成長制限マスク１０２に基づく、開放エリア１０５、非成長領域１０７、ＥＬＯ ＧａＮ系層１０６、平坦な表面領域１１６、および層が屈曲している領域１１８を示し、図６（ｂ）は、開放エリア１０５とＥＬＯ ＧａＮ系層１０６とを示し、層が屈曲している領域１１８（図示せず）を除去するために、エッチング５０１が実施されている。
図６（ａ）の６０１および６０２によって示されるように、エッチング５０１は、開放エリア１０５より大きくあり得る。この例では、島状半導体層１１９は、ＧａＮ系基板１０１および他の島状半導体層１１９との界面を有していない。より幅広いエッチング面積を用いて、島状半導体層１１９は、ＧａＮ系基板１０１から迅速かつ容易に除去されることができる。
島状半導体層１１９とＧａＮ系基板１０１との間の界面が、少なくとも部分的に残る場合、それは、いくつかの利点を提供する。例えば、図６（ｃ）は、島状半導体層１１９とＧａＮ系基板１０１との間の界面が、開放エリア１０５の両方の縁に残る場合を示す。この場合、乾式エッチングの後に島状半導体層１１９を保持することが、容易である。しかしながら、残りの面積が、可能な限り小さい場合が、最良である。乾式エッチングの後、成長制限マスク１０２上に存在する島状半導体層１１９は、スライド可能であり、容易に除去されることができる。
（エッチング領域）
図５および６は、エッチング領域１１７の詳細も図示する。
エッチング領域１１７は、成長制限マスク１０２を露出するために、乾式エッチングおよび／または湿式エッチングによってエッチングされる場所である。図５（ａ）および５（ｂ）に示されるように、エッチング領域１１７は、主に、開放エリア１０５上に存在する。しかしながら、図６（ａ）および６（ｃ）では、成長制限マスク１０２（図示せず）に対して、第１の方向をオーバーラップするエッチング領域６０１および／または第２の方向をオーバーラップするエッチング領域６０２が、存在する。これは、成長制限マスク１０２を露出するためのものである。
オーバーラップ幅は、プロセス収率が高く保たれるので、典型的には、第１の方向に、約０～１０μｍの範囲に及び、より好ましくは、約１～６μｍの範囲に及ぶ。第２の方向は、ほぼ同一の値である。しかしながら、オーバーラップ幅は、いかなる問題も引き起こすことなく異なり得る。
エッチング領域１１７は、島状半導体層１１９とＧａＮ系基板１０１との間の界面に他には何も存在しないように、開放エリア１０５より幅広くあり得る。これは、ＧａＮ系基板１０１を島状半導体層１１９から除去うることを容易にする。
（層が屈曲している領域）
図７は、成長制限マスク１０２、開放エリア１０５、平坦な表面領域１１６、およびエッチング領域１１７と併せて、層が屈曲している領域１１８の詳細を図示する。
一実施形態では、層が屈曲している層１１８は、エッチングによって除去されることも、除去されないこともある。例えば、処理時間およびコストを低減させるために、エッチング領域１１７と層が屈曲している領域１１８との両方の同時のエッチングが、実施され得る。
図７に示されるように、層が屈曲している領域１１８は、屈曲した活性領域７０１を含み得る。層が屈曲している層１１８が、エッチングによって除去されず、屈曲した活性領域７０１が素子内に残る場合、活性領域１１１から放射された光の一部が、再吸収される。その結果、層が屈曲している領域１１８を除去することが、より好ましくあり得る。
そのうえ、素子が、レーザーダイオードであり、かつ層が屈曲している層１１８がエッチングによって除去されず、屈曲した活性領域７０１が素子内に残る場合、レーザーモードは、屈曲した活性領域７０１における低屈折率（例えば、ＩｎＧａＮ層）に起因して、層が屈曲している領域１１８および屈曲した活性領域７０１によって影響を及ぼされ得る。その結果、層が屈曲している領域１１８および屈曲した活性領域７０１を除去することが、好ましくあり得る。
（島状半導体層）
図８は、この例では、レーザーダイオードを備えている島状半導体層１１９の断面図である。
具体的には、ＩＩＩ族窒化物半導体レーザーダイオードは、述べられる順序で１つの層が別のもの上に置かれる以下の層から成る：１．３μｍのｎ－Ａｌ０．０６ＧａＮクラッディング層１０９、０．４μｍのｎ－ＧａＮ誘導層１１０、ＩｎＧａＮ／ＧａＮ ＭＱＷ活性領域１１１、ｐ－ＧａＮ誘導層１１２、ＴＣＯクラッディング層１１３、電流制限層１１４、ｐ電極１１５。この例では、ＩｎＧａＮ／ＧａＮ ＭＱＷ活性領域１１１とｐ－ＧａＮ誘導層１１２との間に位置付けられた随意のＡｌＧａＮ電子遮断層（ＥＢＬ）８０１が存在することに留意されたい。
図８の断面図は、光学共振器に対して垂直方向に沿ったレーザーバーを示し、光学共振器は、隆起ストライプ構造から成る。隆起ストライプ構造は、ＴＣＯクラッディング層１１３と、電流制限層１１４と、ｐ電極１１５とから成り、水平方向における光閉し込めを提供する。隆起ストライプ構造の幅は、約１．０～２０μｍであり、典型的には、５μｍである。
一実施形態では、ｐ電極１１５は、以下の材料のうちの１つ以上のものから成り得る：Ｐｄ、Ｎｉ、Ｔｉ、Ｐｔ、Ｍｏ、Ｗ、Ａｇ、Ａｕ等。例えば、ｐ電極は、Ｐｄ－Ａｇ－Ｎｉ－Ａｕ（３－５０－３０－３００ｎｍの厚さを伴う）を含み得る。これらの材料は、電子ビーム蒸着、スパッタ、熱蒸着等によって堆積させられ得る。加えて、ｐ電極は、典型的には、ＴＣＯクラッディング層１１３上に堆積させられる。
（エッチング領域）
図９は、成長制限マスク１０２の表面の少なくとも下方にあり、この例では、ＧａＮ系基板１０１の中に延びているエッチング領域１１７の深度を示す。この場合、湿式エッチング方法を使用して成長制限マスク１０２を除去することは、容易である。
（支持基板）
図１０は、パターン化された接合パッド１００２を使用して島状半導体層１１９に個々に接合される支持基板１００１を図示する。従来の接合技法も、使用されることができる。
支持基板１００１は、元素半導体、化合物半導体、金属、合金、窒化物系セラミック、酸化物系セラミック、ダイヤモンド、炭素、プラスチック等から成り得、これらの材料から作製される単一の層構造または多層構造を備え得る。はんだ等の金属または有機接着剤が、パターン化された接合パッド１００２のために使用され得、要求に応じて選択される。
一般的に、フリップチップ接合の最も一般的なタイプは、熱圧縮接合およびウエハ融着／接合である。ウエハ融着は、ＩｎＰ系素子において広く採用されている。しかしながら、熱圧縮接合は、それが金属間接合を使用し、熱伝導性も大いに改善するという利点を有するので、概して、ウエハ融着よりはるかに単純である。
Ａｕ間圧縮接合は、群を抜いて単純な接合であり、非常に強い接合をもたらす。Ａｕ／Ｓｎ共晶接合は、非常に大きい接合強度を提供する。
一実施形態では、Ｃｕ基板１００１が、支持基板として使用される。パターン化されたＴｉ／Ａｕ接合パッド１００２が、電子ビーム蒸着またはスパッタによって、Ｃｕ基板１００１上に製作される。接合パッド１００２は、一例では、Ｔｉ（１０ｎｍ）と、Ａｕ（５００ｎｍ）とから成る。
島状半導体層１１９の露出された表面の活性化が、圧縮接合の前に実施され得る。活性化は、Ａｒおよび／またはＯ２のプラズマプロセスを使用して達成される。
その後、島状半導体層１１９は、ある圧力下で、約１５０～３００℃で支持基板１００１の接合パッド１００２に接合される。
（基板の除去）
島状半導体層１１９からＧａＮ系基板１０１を除去するために使用され得る２つの技法が、存在する。
１つの技法は、支持基板１００１のみを使用することである。成長制限マスク１０２とＥＬＯ ＧａＮ系層１０６との間の界面は、弱い接合強度を有する。したがって、支持基板１００１を使用してＧａＮ系基板１０１から島状半導体層１１９をはがすことは、容易である。
別の技法は、ＧａＮ系基板１０１を除去する前、フッ化水素酸（ＨＦ）、緩衝ＨＦ（ＢＨＦ）、または他のエッチング液を使用して成長制限マスク１０２をエッチングし、少なくとも部分的に成長制限マスク１０２を溶解することである。この技法は、開放エリア１０５および／またはエッチング領域１１７が、成長制限マスク１０２が露出されるまでエッチングされることを要求する。成長制限マスク１０２が露出されると、湿式エッチングが、部分的または全体的に成長制限マスク１０２を溶解することができ、次いで、ＧａＮ系基板１０１が、島状半導体層１１９から除去されることができる。これは、図１１に図示される。
具体的には、支持基板１００１が、島状半導体層１１９に接合された後、構造全体が、湿式エッチングのために溶媒の中に浸漬され、成長制限マスク１０２を溶解する。一実施形態では、図１０に示される成長制限マスク１０２は、ＨＦまたはＢＨＦ溶媒によって溶解されるＳｉＯ２である。この技法の利点は、ＳｉＯ２の幅広いエリアが、非常に容易かつ迅速にＨＦによって溶解され、ＧａＮ系基板１０１が島状半導体層１１９から（非常に優しく）除去されるとき、機械的な損傷が生じないことである。
図１１に示される除去されたＧａＮ系基板１０１は、次いで、再生利用されることができる。例えば、ＧａＮ系基板１０１の表面は、研磨機によって再研磨され得る。ＧａＮ系半導体素子を製作するコストを低減させる再生利用プロセスが、繰り返して行われることができる。
（第１および第２の支持基板）
別の例では、第１および第２の支持基板が、島状半導体層１１９からのＧａＮ系基板１０１の除去において使用され得る。方法は、第１の支持基板１００１を島状半導体層１１９の露出された表面に接合することと、島状半導体層１１９からＧａＮ系基板１０１を除去することの前または後に、第２の支持基板（図示せず）をＧａＮ系基板１０１の露出された表面に接合することとを含む。典型的には、後にＧａＮ系基板１０１に接合される第２の支持基板は、適切なエッチング液を使用して、接合される第２の支持基板とＧａＮ系基板１０１との間の低温融解された金属および／またははんだ接合層を融解することによって除去されることができる。
（Ｎ電極）
図１２は、ＧａＮ系基板１０１の除去に続いて露出される島状半導体層１１９の背面側上のｎ電極１２０１の堆積を図示する。
典型的には、ｎ電極１２０１は、以下の材料から成り得る：Ｔｉ、Ｈｆ、Ｃｒ、Ａｌ、Ｍｏ、Ｗ、Ａｕ等。例えば、ｎ電極１２０１は、Ｔｉ－Ａｌ－Ｐｔ－Ａｕ（３０－１００－３０－５００ｎｍの厚さを伴う）から成り得るが、それらの材料に限定されない。これらの材料の堆積は、電子ビーム蒸着、スパッタ、熱蒸着等によって実施され得る。
（ファセット）
図１３（ａ）－１３（ｂ）および１４（ａ）－１４（ｂ）は、レーザーダイオード素子のためのファセットを作製する方法を図示する。
ＦＩＧ．１３（ａ）は、図３（ａ）の成長制限マスク１０２に基づく非成長領域１０７、ＥＬＯ ＧａＮ系層１０６、およびエッチング領域１１７を示す。図１３（ｂ）は、図１３（ａ）の丸が付けられた部分の拡大図であり、図１３（ａ）のＥＬＯ ＧａＮ系層１０６上の、隆起ストライプ構造１３０１、エッチングされたミラー領域１３０２、およびチップスクライブ線１３０３を示す。エッチングされたミラー領域１３０２は、チップスクライブ線１３０３と同様に、光共振長に基づいて位置する。
図１４（ａ）は、支持基板１００１に接合される島状半導体層１１９を示す。図１４（ｂ）は、図１４（ａ）の丸が付けられた部分の拡大図であり、図１４（ｂ）の島状半導体層１１９上の隆起ストライプ構造１３０１、エッチングされたミラー領域１３０２、およびチップスクライブ線１３０３を示す。エッチングされたミラー領域１３０２は、チップスクライブ線１３０３と同様に、光共振長に基づいて位置する。
ＧａＮエッチングのためのエッチングプロセスは、ＡｒイオンビームおよびＣｌ２周囲ガスを使用する。エッチング深度は、約１μｍ～約４μｍである。エッチングされたミラーファセットは、以下の群から選択された誘電フィルムによってコーティングされ得る：ＳｉＯ２、Ａｌ２Ｏ３、ＡｌＮ、ＡｌＯＮ、ＳｉＮ、ＳｉＯＮ、ＴｉＯ２、Ｔａ２Ｏ５、Ｎｂ２Ｏ５、Ｚｒ２Ｏ等。
（チップ分割）
図１３（ａ）－１３（ｂ）および１４（ａ）－１４（ｂ）は、チップ分割方法も図示する。
チップ分割方法は、２つのステップを有する。第１のステップは、島状半導体層１１９をスクライビングすることである。第２のステップは、レーザースクライブング等を使用して支持基板１００１を分割することである。
図１３（ｂ）および１４（ｂ）の両方に示されるように、チップスクライブ線１３０３が、ダイヤモンドスクライビング機械またはレーザースクライブ機械によって製作される。チップスクライブ線１３０３は、島状半導体層１１９の背面側上に製作される。チップスクライブ線１３０３は、実線または破線であり得る。
次いで、支持基板１００１も同様に、レーザースクライビングによって分割され、レーザーダイオード素子を得る。チップスクライブ線１３０３が製作されるとき、隆起ストライプ構造１３０１を回避することが、より良好である。
（プロセスステップ）
図１５は、ＧａＮ系半導体層から素子を形成した後、本発明の一実施形態に従ってＧａＮ系基板が再生利用され得るように、ＧａＮ系半導体層からＧａＮ系基板を除去する方法を図示するフローチャートである。
ブロック１５０１は、ベース基板１０１を提供するステップを表す。一実施形態では、ベース基板１０１は、ＧａＮ系基板１０１等のＩＩＩ族窒化物系基板１０１である。
ブロック１５０２は、基板１０１上に中間層１０３を堆積させる随意のステップを表す。一実施形態では、中間層１０３は、ＧａＮ系層１０３等のＩＩＩ族窒化物系層１０３である。
ブロック１５０３は、基板１０１の上または上方、すなわち、基板１０１自体の上もしくは中間層１０３の上に成長制限マスク１０２を形成するステップを表す。成長制限マスク１０２は、複数のストライプ１０４および開放エリア１０５を含むようにパターン化される。
ブロック１５０４は、エピタキシャル側方過成長（ＥＬＯ）を使用して成長制限マスク１０２の上または上方に１つ以上の半導体層１０６を成長させるステップを表し、半導体層１０６のエピタキシャルな側方成長は、成長制限マスク１０２の開放エリア１０５に平行な方向に広がり、エピタキシャル側方過成長は、半導体層１０６がストライプ１０４上で合体する前に停止させられる。一実施形態では、ＥＬＯ層１０６は、ＥＬＯ ＧａＮ系層１０６等のＥＬＯ ＩＩＩ族窒化物系層１０６である。
ブロック１５０５は、ＥＬＯ層１０６上に１つ以上の半導体素子層１０８を成長させるステップを表す。ＥＬＯ層１０６とともに、これらの素子層１０８は、島状半導体層１１９のうちの１つ以上のものを生じさせる。
ブロック１５０６は、エッチング領域１１７内の半導体素子層１０８の少なくとも一部をエッチングし、半導体素子層１０８のエッチングされた部分を除去し、成長制限マスク１０２の少なくとも一部を露出するステップを表す。エッチングは、成長制限マスク１０２の開放エリア１０５の上方の素子層１０８の少なくとも一部をエッチングすることを含み得、基板１０１の表面の下方に継続し得る。エッチングは、半導体層１０８から層が屈曲している領域１１８を除去することも含み得る。
ブロック１５０７は、島状半導体層１１９を支持基板１００１に接合することを表す。島状半導体層１１９は、金属間接合またははんだ付け技法を使用して、その上に堆積させられる金属もしくははんだ１００２を用いて支持基板１００１にフリップチップ接合される。
ブロック１５０８は、エッチングによって成長制限マスク１０２を少なくとも部分的に溶解し、島状半導体層１１９から基板１０１を除去するステップを表す。成長制限マスク１０２は、島状半導体層１１９から基板１０１をリフトオフするエッチングによって、少なくとも部分的に除去される。さらに、島状半導体層１１９は、基板１０１からはがされ得る。
ブロック１５０９は、基板１０１のリフトオフによって露出される島状半導体層１１９の背面側上にｎ電極を堆積させるステップを表す。
ブロック１５１０は、チップスクライブし、素子を分離するステップを表す。このステップは、レーザーダイオード素子のためのファセットのエッチングも含み得る。
ブロック１５１１は、方法の結果として生じる生成物、すなわち、方法に従って製作される１つ以上のＩＩＩ族窒化物系半導体素子と、素子から除去されており、再生利用および再利用のために利用可能である基板１０１とを表す。
（利点および恩恵）
本発明は、いくつかの利点および恩恵を提供する。
・高価なＩＩＩ族窒化物系基板１０１は、基板１０１が素子層１０８から除去された後、再利用されることができる。
・非常に低い欠陥密度を伴う同一または類似材料の基板１０１を使用して、高品質の素子層１０８が、得られ得る。
・基板１０１および素子層１０８の両方のために同一または類似材料を使用することは、素子層１０８における歪みを低減させることができる。
・基板１０１および素子層１０８の両方のために同一または類似する熱膨張を伴う材料を使用することは、エピタキシャル成長中の基板１０１の屈曲を低減させることができる。
・ミスカット配向を伴うバルク結晶から基板１０１をスライスすることは、素子層１０８間の厚さの均一性を維持し、より高い収率を生産する。
・ＥＬＯによって成長させられた層１０６は、高品質である。
・ＥＬＯ層１０６は、互いに合体せず、内部歪みが、解放され、それは、いかなる亀裂の発生も回避することに役立つ。ＡｌＧａＮ層である素子層１０８のために、それは、特にＡｌ高含有層の場合、非常に有用である。
・島状半導体層１１９は、分離して形成され、従って、引張応力または圧縮応力が、他の島状半導体層１１９に及ばない。
・さらに、成長制限マスク１０２およびＥＬＯ層１０６は、化学的に接合されず、従って、ＥＬＯ層１０６および素子層１０８内の応力は、成長制限マスク１０２とＥＬＯ層１０６との間の界面にもたらされるスライドによって緩和されることができる。
・島状半導体層１１９の各々の間の非成長領域１０７の存在は、可撓性を提供し、基板１０１は、外部力が加えられると、容易に変形させられ、屈曲されることができる。したがって、基板１０１内にわずかな反り、湾曲、または変形が生じる場合であっても、これは、小さい外部力によって容易に補正され、亀裂の発生を回避することができる。その結果、真空チャックによる基板１０１の取り扱いが、可能になり、それは、半導体素子の製造プロセスをより容易に実行されるようにする。
・非成長領域１０７は、成長制限マスク１０２の大きいエリアを溶解することを容易にする。
・高品質半導体結晶の素子層１０８が、基板１０１の湾曲を抑制することによって成長させられることができ、さらに、素子層１０８が非常に厚いときであっても、亀裂等の発生が、抑制されることができ、それによって、大面積の半導体素子が、容易に実現されることができる。
・素子の熱管理が、支持基板上のフリップチップ接合に起因して、有意に改善される。
・チップサイズが、商業的に利用可能な素子と比較されると、約１０倍低減させられる。
・製作方法はた、大サイズウエハ（＞２インチ）にも容易に採用されることができる。
（修正および代替）
いくつかの修正および代替が、本発明の範囲から逸脱することなく成されることができる。
具体的には、ＩＩＩ族窒化物系基板は、ベースのｃ面｛０００１｝；非極性のａ面｛１１－２０｝およびｍ面｛１０－１０｝群；および、｛２０－２－１｝面等の、少なくとも２つの非ゼロのｈ、ｉ、またはｋミラー係数と、非ゼロのｌミラー係数とを有する半極性面群であり得る。（２０－２－１）の半極性基板は、サファイア基板とともに得ることが非常に困難である、平坦なＥＬＯ成長の広域により、特に、有用である。
（結論）
ここで、本発明の好ましい実施形態の説明を結論付ける。本発明の１つ以上の実施形態の前述の説明は、例証および説明の目的のために提示されている。本発明を包括的である、または開示される精密な形態に制限するようには意図されない。多くの修正例および変形例が、上記の教示に照らして可能である。本発明の範囲は、本発明を実施するための形態によってではなく、本明細書に添付の請求項によって制限されることが意図される。

Claims (16)

  1. ＩＩＩ族窒化物系半導体素子を製造する方法であって、
    基板と、前記基板上又は上方に位置し複数の開放エリアを有するマスクと、前記複数の開放エリアのうちの１つから前記マスク上にわたって形成され、隣り合うＩＩＩ族窒化物系半導体層と間隔を空けて形成された複数のＩＩＩ族窒化物系半導体層と、を備えたＩＩＩ族窒化物系半導体層形成基板を準備する工程と、
    前記複数のＩＩＩ族窒化物系半導体層のうち前記開放エリア上又は上方の部分を除去する工程と、
    前記基板を前記複数のＩＩＩ族窒化物系半導体層から除去する工程と、
    を含む、ＩＩＩ族窒化物系半導体素子を製造する方法。
  2. 前記基板を前記複数のＩＩＩ族窒化物系半導体層から除去する工程を経た後の前記複数の開放エリアのうちの１つから形成された前記ＩＩＩ族窒化物系半導体層は、分割されていることを特徴とする請求項１に記載のＩＩＩ族窒化物系半導体素子を製造する方法。
  3. 前記基板を前記複数のＩＩＩ族窒化物系半導体層から除去する工程を経た後の前記複数の開放エリアのうちの１つから形成された前記ＩＩＩ族窒化物系半導体層は、層が屈曲している領域を有することを特徴とする請求項１に記載のＩＩＩ族窒化物系半導体素子を製造する方法。
  4. 前記複数のＩＩＩ族窒化物系半導体層の各々から素子が形成される、請求項１に記載のＩＩＩ族窒化物系半導体素子を製造する方法。
  5. 前記マスクは複数のストライプを含み、前記複数の開放エリアの各々は前記複数のストライプのうちの各２つの間に配置される、請求項１に記載のＩＩＩ族窒化物系半導体素子を製造する方法。
  6. 前記複数のＩＩＩ族窒化物系半導体層は、エピタキシャル側方過成長（ＥＬＯ）によって成長する、請求項１に記載のＩＩＩ族窒化物系半導体素子を製造する方法。
  7. 前記エピタキシャル側方過成長は、前記複数のＩＩＩ族窒化物系半導体層が合体する前に停止させられる、請求項６に記載のＩＩＩ族窒化物系半導体素子を製造する方法。
  8. 前記基板を除去する工程は、前記基板から前記複数のＩＩＩ族窒化物系半導体層を完全に分離することを含む、請求項１に記載のＩＩＩ族窒化物系半導体素子を製造する方法。
  9. 前記基板は、ＩＩＩ族窒化物系基板である、請求項１に記載のＩＩＩ族窒化物系半導体素子を製造する方法。
  10. 前記複数のＩＩＩ族窒化物系半導体層から、層が屈曲している領域を除去することをさらに含む、請求項１に記載のＩＩＩ族窒化物系半導体素子を製造する方法。
  11. 前記基板を除去する工程において、支持基板が前記基板の除去に使用される、請求項４に記載のＩＩＩ族窒化物系半導体素子を製造する方法。
  12. 前記支持基板は、前記素子の形成のために分割される、請求項１１に記載のＩＩＩ族窒化物系半導体素子を製造する方法。
  13. 前記基板を除去する工程の後、前記基板は再利用される、請求項１に記載のＩＩＩ族窒化物系半導体素子を製造する方法。
  14. 前記複数のＩＩＩ族窒化物系半導体層のうち前記開放エリア上又は上方の部分を除去する工程は、前記マスクのうち前記部分に近い部分をエッチングすることを含む、請求項１に記載のＩＩＩ族窒化物系半導体素子を製造する方法。
  15. 前記複数のＩＩＩ族窒化物系半導体層と前記マスクとの界面は平面である、請求項１に記載のＩＩＩ族窒化物系半導体素子を製造する方法。
  16. ＩＩＩ族窒化物系半導体層を有する半導体素子であって、
    前記ＩＩＩ族窒化物系半導体層は、一端に層が屈曲している領域を有し、他端にエッチングにより除去された領域を有する、半導体素子。
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