JP6963195B2 - 半導体素子の製造方法 - Google Patents

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Description

本発明は、半導体素子の製造方法に関する。
発光ダイオード（Light Emitting Diode：ＬＥＤ）等の半導体素子を製造する方法の１つとして、例えば、特許文献１には、サファイア基板等の成長基板であるウェーハ上に半導体層を成長させ、その後、支持基板と貼り合わせる方法が開示されている。このような半導体素子の製造方法において、半導体層にクラックが発生し、生産性を低下させる場合がある。
国際公開第２０１１／１６１９７５号
本発明の一実施形態は、上述の問題点に鑑みてなされたものであって、生産性を向上できる半導体素子の製造方法を提供することを目的とする。
本発明の一実施形態に係る半導体素子の製造方法は、第１ウェーハ上に窒化物半導体からなる半導体層を形成する工程と、前記第１ウェーハに、前記半導体層を介して、第２ウェーハを貼り合わせる工程と、を備える。前記第１ウェーハの上面は、第１領域と、前記第１領域の周囲に設けられ、前記第１領域よりも低い位置にある第２領域と、を含む。前記第１ウェーハの上面視において、前記第１ウェーハの中心を通り、かつ前記半導体層のｍ軸に平行な第１方向における前記第１ウェーハの端縁と前記第１領域との第１距離は、前記第１ウェーハの中心を通り、かつ前記半導体層のａ軸に平行な第２方向における前記第１ウェーハの端縁と前記第１領域との第２距離よりも短い。前記第２ウェーハの下面は、平坦部と、前記平坦部の周囲に設けられ、前記平坦部から上面に向かって傾斜した傾斜部と、を含む。前記第２ウェーハを貼り合わせる工程において、前記第１方向に位置する前記第１ウェーハの端部を、前記第２ウェーハの前記傾斜部に対向させて貼り合わせる。
本発明の一実施形態によれば、生産性を向上できる半導体素子の製造方法を実現できる。
本発明の一実施形態に係る半導体素子の製造方法を示すフローチャートである。 本発明の一実施形態における第１ウェーハを示す平面図である。 図２Ａに示す第１方向に沿った部分端面図である。 図２Ａに示す第２方向に沿った部分端面図である。 実施形態における第１ウェーハ及び半導体層を示す平面図である。 図３Ａに示す第１方向に沿った部分端面図である。 図３Ａに示す第２方向に沿った部分端面図である。 半導体層の結晶方位を示す平面図である。 半導体層の結晶方位を示す斜視図である。 本発明の一実施形態における第２ウェーハを示す下面図である。 本発明の一実施形態における第１ウェーハ、半導体層及び第２ウェーハを示す平面図である。 図６Ａに示す第１方向に沿った部分端面図である。 図６Ａに示す第２方向に沿った部分端面図である。 比較例に係る半導体素子の製造方法を示す平面図である。 比較例に係る半導体素子の製造方法を示す部分端面図である。 参考例に係る半導体素子の製造方法を示す平面図である。 参考例に係る半導体素子の製造方法を示す部分端面図である。 試験例における第１ウェーハ及び半導体層を示す平面図である。 横軸に半径方向の位置をとり、縦軸に半導体層の上面の高さをとって、図９Ａに示す線分Ａ−Ａ’に沿った半導体層の形状を示すグラフである。 横軸に角度θをとり、縦軸に凸量Ｈをとって、図９Ａに示す円Ｂに沿った半導体層の形状を示すグラフである。
以下、本発明の実施形態について、図面を参照して説明する。なお、各図は模式的又は概念的なものであり、図を見やすくするために、適宜強調及び省略されている。各図に示す各部分の形状及び寸法比等は、必ずしも現実のものと同一とは限らない。図間において、各部の寸法比及び形状等は厳密に整合していない場合もある。以下の説明において、既出の構成要素には同じ符号を付し、詳細な説明を省略する。
先ず、本発明の実施形態に係る半導体素子の製造方法について、概略的に説明する。
本実施形態に係る半導体素子の製造方法は、第１ウェーハ１０上に窒化物半導体からなる半導体層２０を形成する工程（ステップＳ２）と、第１ウェーハ１０に、半導体層２０を介して、第２ウェーハ３０を貼り合わせる工程（ステップＳ３）と、を備える。
第１ウェーハ１０の上面１５は、第１領域１１と、第１領域１１の周囲に設けられ、第１領域１１よりも低い位置にある第２領域１２と、を含む。第１ウェーハ１０の上面視において、第１ウェーハ１０の中心を通り、かつ半導体層２０のｍ軸に平行な第１方向Ｖ１における第１ウェーハ１０の端縁１７と第１領域１１との第１距離Ｄ１は、第１ウェーハ１０の中心を通り、かつ半導体層２０のａ軸に平行な第２方向Ｖ２における第１ウェーハ１０の端縁１７と第１領域１１との第２距離Ｄ２よりも短い。第２ウェーハ３０の下面３１は、平坦部３２と、平坦部３２の周囲に設けられ、平坦部から第２ウェーハ３０の上面３５に向かって傾斜した傾斜部３３と、を含む。第２ウェーハ３０を貼り合わせる工程において、第１方向Ｖ１に位置する第１ウェーハ１０の端部を、第２ウェーハ３０の傾斜部３３に対向させて貼り合わせる。
以下、本実施形態に係る半導体素子の製造方法を詳細に説明する。
図１は、本実施形態に係る半導体素子の製造方法を示すフローチャートである。
（第１ウェーハ１０を準備する工程）
先ず、図１のステップＳ１に示すように、第１ウェーハ１０を準備する。
図２Ａは、本実施形態の第１ウェーハ１０を示す平面図である。
図２Ｂは、図２Ａに示す第１方向Ｖ１に沿った部分端面図である。
図２Ｃは、図２Ａに示す第２方向Ｖ２に沿った部分端面図である。
第１ウェーハ１０は、例えば、サファイア基板であり、例えば、単結晶のサファイアからなる。図２Ａに示すように、第１ウェーハ１０の形状は略円板状であり、直径は例えば約１００ｍｍである。第１ウェーハ１０には、上面視で弦状のオリエンテーションフラット１９が設けられていてもよい。第１ウェーハ１０の外周部には、ベベル部１８が設けられている。図２Ｂ及び図２Ｃに示すように、ベベル部１８においては、第１ウェーハ１０の端縁１７に近いほど、厚さが薄くなる。
第１ウェーハ１０の上面１５は、ベベル部１８を除いた部分とする。上面１５は、例えば、第１ウェーハ１０を構成するサファイアのｃ面に沿っている。例えば、上面１５とサファイアのｃ面とのなす角度は、５°以下である。なお、上面１５はサファイアのｃ面に対して傾斜していてもよい。
第１ウェーハ１０の上面１５において、第１方向Ｖ１と第２方向Ｖ２を設定する。第１方向Ｖ１及び第２方向Ｖ２は、いずれも上面１５に平行な方向であり、本実施形態においては、それぞれ６方向ずつ設定される。後述するように、第１ウェーハ１０の上面１５上に半導体層２０を形成したときに、第１方向Ｖ１は、第１ウェーハ１０の中心Ｃを通り、かつ、半導体層２０のｍ軸に平行な方向である。また、第１ウェーハ１０の上面１５上に半導体層２０を形成したときに、第２方向Ｖ２は、中心Ｃを通り、かつ、半導体層２０のａ軸に平行な方向である。第１ウェーハ１０の中心Ｃは、上面視で、第１ウェーハ１０の外接円の中心である。例えば、第１方向Ｖ１同士がなす角度は６０°である。例えば、第２方向Ｖ２同士がなす角度は６０°である。例えば、隣り合う第１方向Ｖ１と第２方向Ｖ２がなす角度は３０°である。
第１ウェーハ１０の上面１５は、第１領域１１と、第２領域１２とを含む。第２領域１２は、第１領域１１の周囲に設けられており、第１領域１１よりも低い位置にある。このため、第１領域１１と第２領域１２との間には、段差１６が形成されている。例えば、第２領域１２は第１領域１１よりも２μｍ以上低い位置にある。換言すれば、段差１６の高さＧは例えば２μｍ以上であり、例えば６μｍである。段差１６の高さＧの上限は特に限定されない。段差１６の高さＧの上限は、例えば、３０μｍ以下である。
上面視で、第１領域１１の形状は、１つの円形部分１３の外縁から、第１方向Ｖ１に沿って６ヶ所の延出部１４が第１ウェーハ１０の端縁１７に向かって延出した形状である。例えば、円形部分１３の中心は第１ウェーハ１０の中心Ｃと一致している。各延出部１４の延出長さは、例えば、０．１ｍｍ以上１０ｍｍ以下であり、好ましくは、０．５ｍｍ以上５ｍｍ以下である。
このため、第１方向Ｖ１における第１ウェーハ１０の端縁１７と第１領域１１との第１距離Ｄ１は、第２方向Ｖ２における第１ウェーハ１０の端縁１７と第１領域１１との第２距離Ｄ２よりも、延出部１４の延出長さだけ短い。すなわち、第１距離Ｄ１と第２距離Ｄ２との関係は、第１距離Ｄ１＜第２距離Ｄ２である。第１距離Ｄ１は、例えば、０．１ｍｍ以上５ｍｍ以下であり、好ましくは、０．２ｍｍ以上３ｍｍ以下である。第２距離Ｄ２は、例えば、１ｍｍ以上１０ｍｍ以下である。
円形部分１３とベベル部１８との間には、第２領域１２が介在している。これに対して、延出部１４とベベル部１８との間には第２領域１２が介在していてもよく、介在していなくてもよい。図２Ａ及び図２Ｂに示す例では、延出部１４はベベル部１８には到達しておらず、延出部１４とベベル部１８との間に第２領域１２が介在している。
（半導体層２０を形成する工程）
次に、図１のステップＳ２に示すように、第１ウェーハ１０上に窒化物半導体からなる半導体層２０を形成する。
図３Ａは、本実施形態における第１ウェーハ１０及び半導体層２０を示す平面図である。
図３Ｂは、図３Ａに示す第１方向Ｖ１に沿った部分端面図である。
図３Ｃは、図３Ａに示す第２方向Ｖ２に沿った部分端面図である。
図４Ａは、半導体層２０の結晶方位を示す平面図である。
図４Ｂは、六方晶構造をした半導体層２０の結晶方位を示す斜視図である。
図３Ａ〜図３Ｃに示すように、半導体層２０は、例えば、第１ウェーハ１０を結晶成長用の基板として、ＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition：有機金属気相成長法）等の気相成長法により、第１ウェーハ１０の上面１５上にエピタキシャル成長させる。半導体層２０は、例えば、ＩＩＩ−Ｖ族窒化物半導体（ＩｎＸＡｌＹＧａ１−Ｘ−ＹＮ（０≦Ｘ、０≦Ｙ、Ｘ＋Ｙ≦１））を含む。半導体層２０は、例えば、ｎ型半導体層と、ｐ型半導体層と、ｎ型半導体層とｐ型半導体層の間に位置する発光層と、を有する。発光層からの光の発光ピーク波長は、例えば、３３０ｎｍ以上４００ｎｍ以下である。発光層から放出される光のピーク波長が３３０ｎｍ以上４００ｎｍ以下である場合において、半導体層２０が、アルミニウム（Ａｌ）を含まない、例えば窒化ガリウム（ＧａＮ）からなる半導体層を含む場合、発光層からの光が半導体層により吸収されやすい。半導体層２０にＡｌを含む、例えばＡｌＧａＮ層が含まれていることで、発光層から放出される光に対する高い透過率が得られる。半導体層２０には、例えば、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０．０３≦ｘ１≦０．０８）を含む。
このとき、半導体層２０の外周部における膜厚は、半導体層２０の他の部分における膜厚よりも厚くなる。ここで、半導体層２０の外周部とは、例えば、半導体層２０のうち第１領域１１の端部に位置する部分である。半導体層２０がＡｌを含む層を含んでいる場合、半導体層２０の外周部における膜厚が、半導体層２０の他の領域よりも厚くなる傾向は、半導体層２０がＡｌを含まない場合に比べて顕著になる。これは、半導体層２０にＡｌを含む半導体層が含まれている場合、半導体層２０の外周部で半導体層２０に意図しない成長が発生し易いことが要因であると考えられる。また、半導体層２０の外周部の膜厚は中心Ｃからの方向に依存し、中心Ｃから見て第１方向Ｖ１に位置する端部の膜厚ｔ１は、中心Ｃから見て第２方向Ｖ２に位置する端部の膜厚ｔ２よりも厚い。すなわち、膜厚ｔ１と膜厚ｔ２との関係は、膜厚ｔ１＞膜厚ｔ２である。第１領域１１上に形成された半導体層２０のうち、中心Ｃから見て第１方向Ｖ１における端部に位置する部分、すなわち、膜厚がｔ１又はｔ１に近い値である部分を、厚膜部分２０ａとする。厚膜部分２０ａは、半導体層２０のうち、中心Ｃから見て第１方向Ｖ１における端部に、６ヶ所存在する。
このように膜厚が不均一になる理由は必ずしも明らかではないが、例えば、以下のように推定される。上述の如く、第１方向Ｖ１は半導体層２０のｍ軸に沿っており、第２方向Ｖ２は半導体層２０のａ軸に沿っている。そして、図４Ａ及び図４Ｂに示すように、半導体層２０の（０００１）ｃ面は、第１ウェーハ１０の上面１５に平行である。この場合、半導体層２０の（０００１）ｃ面に対する、半導体層２０のｍ軸（第１方向Ｖ１）に沿った結晶成長の速度は、半導体層２０のａ軸（第２方向Ｖ２）に沿った結晶成長の速度よりも遅い。このため、半導体層２０のうち、半導体層２０の（０００１）ｃ面に対する結晶成長の速度が遅い第１方向Ｖ１の端部における膜厚は、第１方向Ｖ１よりも結晶成長が早い第２方向Ｖ２の結晶成長が第１方向Ｖ１の結晶成長にも影響することで結晶成長が促進され、周囲よりも厚くなると推定される。
第１ウェーハ１０の第１領域１１においては、中心Ｃから見て第１方向Ｖ１に延出部１４が設けられており、第１距離Ｄ１は第２距離Ｄ２よりも短い。このため、半導体層２０の厚膜部分２０ａは、半導体層２０の第２方向Ｖ２における端部よりも、第１ウェーハ１０の外周側に位置する。半導体層２０の厚膜部分２０ａは、第１領域１１における延出部１４が設けられた領域に形成される。
（第２ウェーハ３０を貼り合わせる工程）
次に、図１のステップＳ３に示すように、第１ウェーハ１０に、半導体層２０を介して、第２ウェーハ３０を貼り合わせる。第２ウェーハ３０は、例えば、シリコンウェーハである。
図５は、本実施形態における第２ウェーハ３０を示す下面図である。
図６Ａは、本実施形態における第１ウェーハ１０、半導体層２０及び第２ウェーハ３０を示す平面図である。
図６Ｂは、図６Ａに示す第１方向Ｖ１に沿った部分端面図である。
図６Ｃは、図６Ａに示す第２方向Ｖ２に沿った部分端面図である。
図５及び図６Ａ〜図６Ｃに示すように、第２ウェーハ３０の下面３１は、平坦部３２と、傾斜部３３とを含む。上面視で、平坦部３２の形状は略円形であり、例えば、平坦部３２の中心は第１ウェーハ１０の中心Ｃと一致する。傾斜部３３は、平坦部３２の周囲に設けられている。傾斜部３３は、平坦部３２から第２ウェーハ３０の上面３５に向かって傾斜している。
同様に、第２ウェーハ３０の上面３５は、平坦部３６と、傾斜部３７とを含む。例えば、上面視で、第２ウェーハ３０の平坦部３６は第１ウェーハ１０の平坦部３２と略全体が重なり、傾斜部３７は傾斜部３３と略全体が重なる。傾斜部３７は、平坦部３６から第２ウェーハ３０の下面３１に向かって傾斜している。このため、第２ウェーハ３０の外周部は、端縁に向かうほど薄くなっている。傾斜部３３及び３７の幅は、例えば、７００μｍ程度である。傾斜部３３及び３７は、例えば、第２ウェーハ３０のベベル部である。
そして、第２ウェーハ３０を第１ウェーハ１０に貼り合わせる工程において、中心Ｃから見て第１方向Ｖ１に位置する第１ウェーハ１０の端部を、第２ウェーハ３０の傾斜部３３に対向させて貼り合わせる。これにより、半導体層２０の厚膜部分２０ａは、第２ウェーハ３０の傾斜部３３に対向する。傾斜部３３は平坦部３２よりも上方に位置するため、第１ウェーハ１０の半導体層２０と第２ウェーハ３０とを貼り合わせるときに、厚膜部分２０ａが第２ウェーハ３０に接触することを回避しつつ、第２ウェーハ３０の平坦部３２を半導体層２０における厚膜部分２０ａを除く平坦な部分に接触させることができる。この結果、第２ウェーハ３０を、半導体層２０を介して、第１ウェーハ１０に確実に貼り合わせることができる。
以後、第２ウェーハ３０を支持基板として、第１ウェーハ１０、半導体層２０、第２ウェーハ３０を含む構造体を加工する。例えば、結晶成長用基板である第１ウェーハ１０は、半導体層２０から剥離してもよい。第１ウェーハ１０を剥離した後、半導体層２０と第２ウェーハ３０を含む構造体を個片化する。このようにして、第２ウェーハ３０と半導体層２０を含む構造体から複数の半導体素子が製造される。半導体素子は、例えば、発光ダイオード（Light Emitting Diode：ＬＥＤ）等の発光素子である。
次に、本実施形態の効果について説明する。
本実施形態に係る半導体素子の製造方法においては、第１ウェーハ１０の上面１５に第１領域１１と第２領域１２を設ける。これにより、上面１５上に半導体層２０を形成したときに、半導体層２０の端部は第２領域１２に形成される。第１領域１１と第２領域１２との間には段差１６が形成されているため、半導体層２０の端部において発生したクラックは、段差１６によって進行を阻止されて、半導体層２０における第１領域１１に形成された部分には進入しにくい。これにより、半導体層２０におけるクラック密度を低減し、半導体素子を歩留まり良く形成することができる。
また、本実施形態によれば、第１領域１１における中心Ｃから見て第１方向に位置する領域に、延出部１４を設けている。これにより、中心Ｃから見て第１方向Ｖ１における端縁１７と第１領域１１との第１距離Ｄ１を、中心Ｃから見て第２方向Ｖ２における端縁１７と第１領域１１との第２距離Ｄ２よりも短くしている。この結果、半導体層２０の厚膜部分２０ａは、延出部１４の分だけ円形部分１３の外縁よりも外側に位置し、第１ウェーハ１０と第２ウェーハ３０とを貼り合わせるときに、第２ウェーハ３０の傾斜部３３に対向する。これにより、厚膜部分２０ａが第２ウェーハ３０に接触することを回避できる。この結果、第２ウェーハ３０が半導体層２０に密着し、安定的に固定される。これにより、第２ウェーハ３０を支持基板とした以後の工程が安定する。
したがって、本実施形態によれば、半導体素子の歩留まりを向上させるとともに、工程を安定して行うことができるため、半導体素子の生産性が向上する。
＜比較例＞
次に、比較例について説明する。
図７Ａは、本比較例に係る半導体素子の製造方法を示す平面図である。
図７Ｂは、本比較例に係る半導体素子の製造方法を示す部分端面図である。
図７Ａ及び図７Ｂに示すように、本比較例においては、第１ウェーハ１１０の上面１１５に第２領域を設けない。このため、上面１１５は全体が平坦である。そして、第１ウェーハ１１０の上面１１５上に半導体層１２０を形成する。前述の実施形態において説明したとおり、半導体層１２０の外周部は膜厚が相対的に厚くなる。特に、半導体層１２０のうち、中心Ｃから見て第１方向Ｖ１に位置する端部には、他の方向の端部よりも膜厚が厚い厚膜部分１２０ａが形成される。
次に、第２ウェーハ３０を半導体層１２０を介して、第１ウェーハ１１０に貼り合わせる。このとき、半導体層１２０の厚膜部分１２０ａは、第２ウェーハ３０の傾斜部３３に対向するため、厚膜部分１２０ａが第２ウェーハ３０に接触することを回避できる。
しかしながら、本比較例のように上面１１５の全体が平坦である第１ウェーハ１１０を用いて半導体層１２０を形成した場合、半導体層１２０の端部において、意図しない半導体層の成長が生じ、その部分からクラック１２１が発生する場合がある。そして、本比較例においては、第１ウェーハ１１０の上面１１５が平坦であり、この上面１１５のどこにも段差が形成されていないため、半導体層１２０の端部においては発生したクラック１２１は、半導体層１２０の中央部まで伝搬しやすい。この結果、半導体層１２０の歩留まりが低下し、半導体素子の生産性が低下する。なお、半導体層１２０の端部におけるクラックは、半導体層１２０にアルミニウム（Ａｌ）を含む半導体層が含まれている場合に発生しやすい。これは、上述したように、半導体層１２０がＡｌを含む半導体層を含んでいる場合、半導体層１２０の端部で意図しない半導体層の成長が生じやすく、その部分でクラックが発生しやすいと推定される。
＜参考例＞
次に、参考例について説明する。
図８Ａは、本参考例に係る半導体素子の製造方法を示す平面図である。
図８Ｂは、本参考例に係る半導体素子の製造方法を示す部分端面図である。
図８Ａ及び図８Ｂに示すように、本参考例においては、第１ウェーハ２１０の上面２１５に、第１領域２１１及び第２領域２１２が設けられている。但し、第１領域２１１には延出部は設けられておらず、上面視で、第１領域２１１の外縁は円形である。このため、半導体層２２０の厚膜部分２２０ａは、半導体層２２０における第１領域２１１に設けられた部分の外周部であって、中心Ｃから見て第１方向Ｖ１の位置に形成される。第１ウェーハ２１０の外形は第２ウェーハ３０の外形と略同じである。この場合、第１領域２１１には延出部が設けられていないため、厚膜部分２２０ａは第２ウェーハ３０の下面３１の平坦部３２に当接する。
本参考例においては、第１ウェーハ２１０の上面２１５に第２領域２１２を設けているため、半導体層２２０の端部でクラックが発生しても、クラックの進行は第１領域２１１と第２領域２１２との間の段差２１６に阻止される。そのため、半導体層２２０の端部で発生したクラックは半導体層２２０の中央部には伝播しにくい。
しかしながら、本参考例においては、第２ウェーハ３０を半導体層２２０を介して第１ウェーハ２１０に接合する際に、不具合が生じる可能性がある。具体的には、半導体層２２０の厚膜部分２２０ａが第２ウェーハ３０の平坦部３２に接触することにより、半導体層２２０における厚膜部分２２０ａ以外の部分が第２ウェーハ３０にうまく当接しなくなり、接合不良が発生する。この結果、第１ウェーハ２１０、半導体層２２０及び第２ウェーハ３０からなる構造体が、以後の工程において不安定となり、半導体素子の生産性が低下する。
＜試験例＞
次に、試験例について説明する。
図９Ａは、本試験例における第１ウェーハ１１０及び半導体層１２０を示す平面図である。
図９Ｂは、横軸に半径方向の位置をとり、縦軸に半導体層１２０の上面の高さをとって、図９Ａに示す線分Ａ−Ａ’に沿った半導体層１２０の形状を示すグラフである。
図９Ｃは、横軸に角度θをとり、縦軸に凸量Ｈをとって、図９Ａに示す円Ｂに沿った半導体層１２０の形状を示すグラフである。
なお、角度θは、第１ウェーハ１１０の中心Ｃから見た角度であり、θ＝０°の方向は第２方向Ｖ２の１つと一致する。また、凸量Ｈは、半導体層１２０の端縁の高さと半導体層１２０の端縁から中心Ｃに向かって７０μｍ離れた位置の高さとの差である。図９Ｂ及び図９Ｃは、例えば、表面粗さ計による測定結果である。
本試験例においては、サファイアからなる第１ウェーハ１１０上に、窒化ガリウム系の半導体を含む半導体層１２０を、ＭＯＣＶＤ法によってエピタキシャル成長させた。半導体層１２０は、ｎ型半導体層と、ｐ型半導体層と、ｎ型半導体層とｐ型半導体層の間に位置する発光層を含む。なお、本試験例と、前述の比較例及び参考例とにおいて、同様の条件で半導体層を形成している。半導体層１２０の平均厚さは、１０μｍとした。
図９Ｂに示すように、半導体層１２０は、端部が他の部分よりも厚くなった。
図９Ｃに示すように、半導体層１２０の端部の膜厚には角度依存性があり、中心Ｃから見て、第２方向Ｖ２に位置する部分では凸量Ｈが１．５〜３μｍ程度であり、第１方向Ｖ１に位置する部分では凸量Ｈは４〜５μｍ程度であった。すなわち、第１方向Ｖ１側の端部は、第２方向Ｖ２側の端部よりも厚くなった。
このため、前述の参考例のように、第１領域２１１の外形を円形とすると、半導体層２２０の厚膜部分２２０ａが第２ウェーハ３０の平坦部３２に接触し、接合不良が発生する。なお、第２ウェーハ３０の傾斜部３３の幅を広くして、厚膜部分２２０ａが平坦部３２に接触しないようにすることも考えられる。また、第１ウェーハ２１０を第２ウェーハ３０よりも大きくして、厚膜部分２２０ａが平坦部３２に接触しないようにすることも考えられる。しかしながら、ウェーハのサイズ及び形状は規格化されており、これらを変更すると、半導体素子の製造に用いる大部分の処理装置の仕様を変更する必要が生じ、半導体素子の生産性が著しく低下してしまう。また、一度の製造工程で製造できる半導体素子の取れ数が減少してしまうおそれがある。
これに対して、前述の実施形態によれば、既存の規格のウェーハを用いて、クラックの伝搬を抑制しつつ、厚膜部分２０ａが第２ウェーハ３０に接触することを回避し、半導体素子を生産性よく製造することができる。
本発明は、例えば、発光ダイオード（ＬＥＤ）及びレーザーダイオード（ＬＤ）等の半導体素子の製造に利用することができる。
１０：第１ウェーハ
１１：第１領域
１２：第２領域
１３：円形部分
１４：延出部
１５：上面
１６：段差
１７：端縁
１８：ベベル部
１９：オリエンテーションフラット
２０：半導体層
２０ａ：厚膜部分
３０：第２ウェーハ
３１：下面
３２：平坦部
３３：傾斜部
３５：上面
３６：平坦部
３７：傾斜部
１１０：第１ウェーハ
１１５：上面
１２０：半導体層
１２０ａ：厚膜部分
１２１：クラック
２１０：第１ウェーハ
２１１：第１領域
２１２：第２領域
２１５：上面
２１６：段差
２２０：半導体層
２２０ａ：厚膜部分
Ｃ：第１ウェーハの中心
Ｄ１：第１距離
Ｄ２：第２距離
Ｇ：段差１６の高さ
Ｈ：凸量
Ｖ１：第１方向
Ｖ２：第２方向
ｔ１、ｔ２：膜厚
θ：角度

Claims (4)

  1. サファイアからなる第１ウェーハ上に窒化物半導体からなる半導体層をエピタキシャル成長により形成する工程と、
    前記第１ウェーハに、前記半導体層を介して、第２ウェーハを貼り合わせる工程と、
    を備え、
    前記第１ウェーハの上面は、第１領域と、前記第１領域の周囲に設けられ、前記第１領域よりも低い位置にある第２領域と、を含み、
    前記第１ウェーハの上面視において、前記第１ウェーハの中心を通り、かつ前記半導体層のｍ軸に平行な第１方向における前記第１ウェーハの端縁と前記第１領域との第１距離は、前記第１ウェーハの中心を通り、かつ前記半導体層のａ軸に平行な第２方向における前記第１ウェーハの端縁と前記第１領域との第２距離よりも短く、
    前記第２ウェーハの下面は、平坦部と、前記平坦部の周囲に設けられ、前記平坦部から上面に向かって傾斜した傾斜部と、を含み、
    前記第２ウェーハを貼り合わせる工程において、前記第１領域に形成された前記半導体層のうち前記第１方向に位置する端部を、前記第２ウェーハの前記傾斜部に対向させて貼り合わせる半導体素子の製造方法。
  2. 前記第１領域の前記半導体層における前記第１方向に位置する端縁の膜厚は、前記第１領域の前記半導体層における前記第２方向に位置する端縁の膜厚よりも厚い請求項１記載の半導体素子の製造方法。
  3. 前記第２領域は前記第１領域よりも２μｍ以上低い位置にある請求項１または２に記載の半導体素子の製造方法。
  4. 前記第２距離は、１ｍｍ以上１０ｍｍ以下である請求項１〜３のいずれか１つに記載の半導体素子の製造方法。
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