KR102346112B1 - 질화갈륨 기판 및 이를 포함하는 발광 다이오드 - Google Patents

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Abstract

본 발명은 발광 소자에 관한 것이다. 본 발명의 실시예에 따른 발광 소자는 하부 표면에 인접한 제1 영역; 및 상부 표면에 인접한 제2 영역을 포함하고, 제1 영역의 전위 밀도는 제2 영역의 전위 밀도의 102배 이상인 질화물계 기판을 포함한다.

Description

질화갈륨 기판 및 이를 포함하는 발광 다이오드{A GALLIUM NITRIDE SUBSTRATE AND A LIGHT EMITTING DIOED COMPRISING THEREFOR}
본 발명은 질화갈륨 기판 및 이를 포함하는 발광 다이오드에 관한 것으로, 구체적으로 낮은 결함 밀도를 갖는 질화갈륨 기판 및 상기 질화갈륨 기판을 포함하는 발광 다이오드에 관한 것이다.
질화물계 반도체층의 성장을 위해 사파이어 기판보다는 동일한 결정구조를 갖는 질화갈륨(이하 'GaN') 기판을 이용하는 것이 결정 품질을 고려할 때 유리할 수 있다.
GaN층은 이종 기판상에 MOCVD(Metal Organic Chemical Vapor Deposition) 방법 또는 HVPE(Hydride Vapor Phase Epitaxy) 방법 등의 기상 성장법으로 성장될 수 있다. MOCVD 방법은 고품질의 막을 얻을 수 있음에도 불구하고 성장 속도가 너무 느리기 때문에 수십 또는 수백 ㎛의 GaN 기판을 얻는데 사용하기가 어려운 문제가 있다. 이러한 이유로 GaN 기판을 얻기 위해서는 HVPE 방법을 주로 이용하게 된다.
GaN층의 성장용 이종 기판으로는 사파이어(Sapphire) 기판이 가장 많이 사용되고 있는데, 이는 사파이어가 질화갈륨과 같은 육방정계 구조이며, 값이 싸고, 고온에서 안정하기 때문이다. 그러나 사파이어는 GaN과 격자 상수 차 및 열팽창 계수 차에 의해, 사파이어와 GaN층의 계면에서 스트레인(Strain)이 유발된다. 이 스트레인이 결정 내에 격자 결함을 발생시켜 고품질의 질화갈륨 성장을 어렵게 하고, 질화갈륨 기판상에 제조된 소자의 수명을 단축시킨다.
따라서, 종래 기술에 따른 GaN 기판은 사파이어 기판상에 GaN층을 두껍게 성장시켜, 상대적으로 결정 품질이 양호한 상층을 절단하고, 절단면을 가공하는 방법을 통해 얻어질 수 있다. 다만, 이와 같은 방법은 GaN층의 절단 공정 및 절단된 단면을 가공하는 공정을 추가적으로 요구하며, GaN층의 하층이 버려져 낭비되는 문제점이 있다.
본 발명이 해결하고자 하는 과제는, 사파이어 기판 상에 HVPE 방법을 이용하여 성장되되, 절단 공정을 거치지 않은 질화물계 기판을 포함하는 발광 소자를 제공하는 것이다.
본 발명의 일 실시예에 따르면, 하부 표면에 인접한 제1 영역; 및 상부 표면에 인접한 제2 영역을 포함하고, 상기 제1 영역의 전위 밀도는 상기 제2 영역의 전위 밀도의 102배 이상인 질화물계 기판을 포함하는 발광 소자가 제공된다.
본 발명의 실시예에 따른 발광 소자는 HVPE 방법을 이용하여 사파이어 기판상에서 성장되며, 그 두께가 50㎛ 이상 300㎛ 이하로 제한되면서 상부 표면에 인접한 영역의 전위 밀도를 하부 표면에 인접한 영역의 전위 밀도의 1/100수준 이하로 제한된 질화물계 기판을 포함한다. 이에 따라 본 실시예에 따른 발광 소자가 포함하는 질화물계 기판은 종래 기술에 따른 질화물계 기판과 달리 제조 공정 상에서 하부 영역을 절단하고, 절단면을 가공하는 공정이 생략될 수 있는 이점이 있다. 또한 본 실시예에 따른 발광 소자가 포함하는 질화물계 기판은 절단되어 버려지는 영역이 없어 경제적일 수 있다.
도 1은 본 발명의 일 실시예에 따른 질화물계 기판의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 질화물계 기판의 제조 방법을 나타낸다.
도 3은 본 발명의 일 실시예에 따른 발광 다이오드의 평면도이다.
도 4는 도 3의 절취선 A-A'를 따라 취해진 단면도이다.
도 5는 도 3의 절취선 B-B'를 따라 취해진 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 본 발명이 속하는 기술분야의 통상의 기술자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우 각 부분이 다른 부분의 "바로 상부" 또는 "바로 상에" 있는 경우뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 개재된 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 발명의 일 실시예에 따른 발광 소자는 하부 표면에 인접한 제1 영역; 및 상부 표면에 인접한 제2 영역을 포함하고, 상기 제1 영역의 전위 밀도는 상기 제2 영역의 전위 밀도의 102배 이상인 질화갈륨 기판을 포함한다.
상기 질화갈륨 기판의 두께는 50㎛ 이상 300㎛ 이하일 수 있다. 상기 질화갈륨 기판은 GaN 기판을 포함할 수 있다. 사파이어 기판 상에 HVPE 방법을 이용하여 50㎛ 이상 300㎛ 이하의 두께를 갖는 GaN층을 성장 시키되, 상부 표면에 인접한 영역의 전위 밀도를 하부 표면에 인접한 영역의 전위 밀도에 비해 1/100 수준으로 감소시켜 낭비되는 GaN층 없이 GaN 기판을 얻을 수 있다. 즉, 종래 기술과는 달리 본 실시예에 따른 GaN 기판을 얻기 위해 하부층을 분리해 내기 위한 별도의 절단 공정 및 절단면의 가공 공정을 필요로 하지 않는다.
질화갈륨 기판의 전위 밀도는 상기 하부 표면으로부터 상부 표면으로 갈수록 전위 밀도가 감소될 수 있다. 예를 들어, 상기 제1 영역은 1×108~109/㎝2 범위 내의 전위 밀도를 갖고, 상기 제2 영역은 1×106~5×106/㎝2 범위 내의 전위 밀도를 가질 수 있다. 제2 영역의 전위 밀도를 상대적으로 감소 시킴으로써, 제2 영역상에 성장되는 질화물계 반도체층은 양호한 결정 품질을 가질 수 있다.
질화갈륨 기판은 스레딩 전위(threading dislocation)를 포함하고, 상기 스레딩 전위의 밀도는, 상기 하부 표면과 상부 표면 사이에서 벤딩(bending), 소멸 및 병합 중 적어도 하나에 의해 감소하게 된다.
또한 본 발명의 실시예에 따른 발광 소자는 상기 GaN 기판 상에 위치하며, 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 및 제2 도전형 반도체층 상에 개재된 활성층을 포함하는 반도체 적층체를 더 포함할 수 있다. 이때, 상기 반도체 적층체는 상기 상부 표면상에 위치할 수 있다.
여기서, 상기 반도체 적층체는, 제2 도전형 반도체층 및 활성층을 통해 제1 도전형 반도체층을 노출시키는 메사 식각 영역을 포함하고, 상기 메사 식각 영역은 상기 GaN 기판의 가장자리를 따라 위치할 수 있다. 상기 메사 식각 영역은, 상기 GaN 기판 가장자리의 일 지점에서 기판의 내측 방향으로 연장되는 적어도 하나의 가지부를 포함할 수 있다.
또한, 발광 소자는 상기 제2 도전형 반도체층 상에 위치하는 오믹 반사층; 및 상기 오믹 반사층 및 반도체 적층체를 덮는 하부 절연층을 더 포함할 수 있다. 상기 하부 절연층은, 상기 메사 식각 영역 내에 위치하되, 상기 제1 도전형 반도체층을 노출시키는 제1 개구부; 및 상기 오믹 반사층을 노출시키는 제2 개구부를 포함할 수 있다.
또한, 발광 소자는 상기 하부 절연층을 덮는 패드 금속층을 더 포함하고, 상기 패드 금속층은, 상기 제1 개구부를 통해 상기 제1 도전형 반도체층에 접속될 수 있다.
또한, 발광 소자는 상기 제2 개구부를 채우는 보조 패드를 더 포함하고, 상기 보조 패드는 상기 패드 금속층과 이격되되, 동일한 높이를 가질 수 있다.
또한, 발광 소자는, 상기 패드 금속층을 덮는 상부 절연층을 더 포함하고, 상기 상부 절연층은, 상기 상기 보조 패드를 노출시키는 제3 개구부; 및 상기 패드 금속층을 노출시키는 제4 개구부를 포함할 수 있다.
또한, 발광 소자는 상기 상부 절연층 상에 위치하되, 상기 제4 개구부를 통해 상기 패드 금속층에 접속되는 제1 범프 패드; 및 상기 상부 절연층 상에 위치하되, 상기 제3 개구부를 통해 상기 보조 패드에 접속되는 제2 범프 패드를 더 포함할 수 있다.
여기서, 상기 제1 및 제2 범프 패드 각각은 하나 이상의 함몰부를 포함하고, 상기 하나 이상의 함몰부의 위치는 상기 가지부의 위치에 대응될 수 있다. 그리고, 상기 제1 및 제2 범프 패드는 플랫한 상면을 가질 수 있다. 이에 따라 제1 및 제2 범프 패드가 PCB 기판에 본딩되는 경우 솔더 페이스트에 의한 접속 불량이 방지 될 수 있으며, 보이드가 형성되는 것이 억제 될 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 질화물계 기판의 단면도이다. 본 실시예에 따른 질화물계 기판은 사파이어 기판상에서 HVPE(hydride vapor phase epitaxy) 방법에 의해 성장될 수 있다. 질화물계 기판은 'GaN 기판'을 포함할 수 있다. 이하 설명에서는 질화물계 기판을 'GaN 기판(10)'으로 설명하지만, 이에 한정되는 것은 아니며, 본 발명의 목적 범위 내에서 다른 형태의 질화물계 기판을 포함할 수 있는 것은 자명하다.
GaN 기판(10)은 하부 표면(10a) 및 상기 하부 표면(10a)의 반대면에 위치하는 상부 표면(10b)을 포함할 수 있다. GaN 기판(10)의 하부 표면(10a)은, 상기 GaN 기판(10)이 사파이어 기판(미도시) 상에서 성장될 때, 상기 사파이어 기판에 직접 접속되는 부분이다. 또한, GaN 기판(10)의 상부 표면(10b)은 상기 하부 표면(10a)의 반대면에 위치하는 면을 의미한다.
상기 상부 표면(10b)은 추후 질화물계 반도체층이 성장되는 면이 될 수 있다. 상기 하부 표면(10a)은 GaN 기판(10)을 포함하는 발광 소자의 광 추출면이 될 수 있다. 그에 따라 하부 표면(10a)은 요철 패턴(15)을 포함할 수 있다. 상기 요철 패턴(15)은, 사파이어 기판이 제거(LLO(laser lift off) 기술 등을 이용)된 후, 패터닝(patterning), PEC 에칭(photo electro chemical etching) 기술 등을 이용하여 형성될 수 있다. 상기 요철 패턴(15)은 광의 내부 전반사를 감소시켜 발광 소자의 광 추출 효율을 향상시킬 수 있다.
GaN 기판(10)은 결정 결함을 포함할 수 있다. 이는 사파이어와 GaN은 기본적으로 격자상수가 다르기 때문이다. 사파이어는 코런덤(corundum) 결정 구조를 갖는 반면, GaN은 우르자이트(wurtzite) 결정 구조를 갖는다. 따라서 사파이어 기판과 그 위에 성장된 GaN 기판(10) 사이에서 격자 상수 차이에 따른 스트레인이 발생하고, 그로 인하여 GaN 기판(10)에 결정 결함이 발생될 수 있다. 도 1을 참조하면, GaN 기판(10)은 결정 결함, 예를 들어 스레딩 전위들(treading dislocation)(α, β, γ, λ)을 포함한다. 스레딩 전위는 누설 전류 및 취약한 내 정전 특성에 대한 원인이 될 수 있다.
본 실시예에 따른 GaN 기판(10)의 상부 표면(10b)에 인접하는 영역의 전위 밀도, 특히 스레딩 전위 밀도를 감소시키는 것을 목적으로 한다. 상부 표면(10b)에 인접하는 영역의 스레딩 전위 밀도가 감소되는 경우, 그 위에 성장되는 질화물계 반도체층의 결정 품질이 향상될 수 있다.
GaN 기판(10)은 하부 표면(10a)과 상부 표면(10b) 사이에 제1 영역(11) 및 제2 영역(13)을 포함할 수 있다. 또한, GaN 기판(10)은 상기 제1 영역(11) 및 제2 영역(13) 사이에 위치하는 중간 영역(12)을 더 포함할 수 있다.
제1 영역(11)은 상기 하부 표면(10a)에 인접하는 영역으로 상대적으로 가장 높은 전위 밀도를 가질 수 있다. 일반적으로 사파이어 기판상에서 성장된 GaN층은 격자 상수 차이에 의해 1×108~109/㎝2 수준의 전위 밀도를 갖게 된다. 도 1을 참조하면, 제1 영역(11)은 다수의 스레딩 전위들(α, β, γ, λ)을 포함하고 있다. 즉, 제1 영역(11)은 1×108~109/㎝2 수준의 스레딩 전위 밀도를 가질 수 있다. 제1 영역(11)의 두께는 특별히 제한되지 않으며, 하부 표면(10a)으로부터 전위 밀도를 측정할 수 있을 정도의 최소한의 두께를 만족하면 된다. 예를 들어, 제1 영역(11)은 하부 표면(10a)으로부터 10㎛의 두께에 해당하는 영역일 수 있다.
중간 영역(12)은 제1 영역(11) 상에 위치할 수 있다. 이때, 제1 영역(11)이 포함하는 전위들은 중간 영역(12)이 제1 영역(11)으로부터 성장되는 것에 따라 중간 영역(12)으로 전이 또는 연장될 수 있다. 도 1을 참조하면, 제1 영역(11)의 스레딩 전위들(α, β, γ, λ)이 중간 영역(12)으로 연장되는 것을 알 수 있다.
한편, 중간 영역(12)에서 제1 영역(11)으로부터 연장된 스레딩 전위들(α, β, γ)이 벤딩(bending), 소멸 및 병합될 수 있다. 예를 들어, 스레딩 전위들(α)은 중간 영역(12)에서 벤딩되어 소멸된다. 다른 예로 스레딩 전위들(β)은 중간 영역(12)에서 병합된다. 도 1에서 도시된 것과는 달리 3개 이상의 복수의 스레딩 전위들이 중간 영역(12)에서 병합되어 단일의 스레딩 전위가 될 수 있다. 또 다른 예로 스레딩 전위들(γ)은 중간 영역(12)에서 병합된 이후 벤딩되어 소멸된다. 다만, 도 1에 도시된 스레딩 전위들의 벤딩, 소멸 및 병합의 형태는 설명을 위한 단순한 예시이며, 다른 형태의 벤딩, 소멸 및 병합이 가능한 것은 자명하다.
결과적으로, 중간 영역(12)에서의 전위 밀도, 예를 들어 스레딩 전위 밀도는 스레딩 전위들의 벤딩, 소멸 및 병합 중 적어도 하나의 요인에 의해 제1 영역(11)의 스레딩 전위 밀도에 비해 감소할 수 있다.
제2 영역(13)은 상기 중간 영역(12)상에 위치하며, GaN 기판(10)의 상부 표면(10b)에 인접하는 영역이다. 이때, 중간 영역(12)이 포함하는 전위들은 제2 영역(13)이 중간 영역(12)으로부터 성장되는 것에 따라 제2 영역(13)으로 전이 또는 연장될 수 있다. 도 1을 참조하면, 중간 영역(12)의 스레딩 전위들(β, λ)이 제2 영역(13)으로 연장되는 것을 알 수 있다. 다만, 중간 영역(12)에서 벤딩 및 소멸된 스레딩 전위들은 제2 영역(13)으로 연장되지 않게 된다. 또한, 제2 영역(13)에서도 스레딩 전위들의 벤딩, 소멸 및 병합 중 적어도 하나의 요인에 의해 전위 밀도가 감소될 수 있다. 따라서, 제2 영역(13)은 상대적으로 가장 낮은 전위 밀도, 특히 스레딩 전위 밀도를 가질 수 있다. 제2 영역(13)은 1×106~5×106/㎝2 수준의 스레딩 전위 밀도를 가질 수 있다. 앞서 언급된 것처럼, 제1 영역(11)이 1×108~109/㎝2 수준의 스레딩 전위 밀도를 가지므로, 제1 영역(11)의 스레딩 전위 밀도는 제2 영역(13)의 스레딩 전위 밀도의 100배 이상이 될 수 있다. 제2 영역(13)의 두께는 특별히 제한되지 않으며, 상부 표면(10b)으로부터 전위 밀도를 측정할 수 있을 정도의 최소한의 두께를 만족하면 된다. 예를 들어, 제2 영역(13)은 상부 표면(10b)으로부터 10㎛의 두께에 해당하는 영역일 수 있다.
제2 영역(13) 상에 위치하는 상부 표면(10b)에는 질화물 반도체층이 성장될 수 있다. 제2 영역(13)이 상대적으로 낮은 전위 밀도를 갖는 것에 따라, 제2 영역(13) 상에 성장되는 질화물계 반도체층의 결정 품질이 향상될 수 있다.
제1, 2 영역 및 중간 영역(11, 12, 13)을 포함하는 GaN 기판(10)은 일정 크기 이상의 두께를 가질 수 있다. 이는, GaN 기판(10)의 두께가 일정 크기 이상의 두께를 갖지 못하는 경우, 사파이어 기판과 접하는 제1 영역(11)의 높은 전위 밀도가 중간 영역(12)을 거쳐 제2 영역(13)까지 충분히 감소되지 못하기 때문이다. 이 경우, 제2 영역(13)이 여전히 높은 전위 밀도를 포함할 수 있다. 또한, GaN 기판(10)을 포함하는 발광 다이오드에 있어서, GaN 기판(10)의 두께가 너무 얇은 경우 GaN 기판(10)을 통한 방열이 효율적으로 이루어지기 어렵고, 이 경우 열에 의한 드룹(droop) 현상이 발생될 수 있다. 따라서, GaN 기판(10)은 적어도 50㎛ 이상의 두께를 가져야 한다. 예를 들어, GaN 기판(10)은 50㎛ 이상 300㎛ 이하의 두께를 가질 수 있다.
도 2는 본 발명의 일 실시예에 따른 GaN 기판의 제조 방법을 나타낸다. 본 실시예에 따른 GaN 기판(10)은 HVPE(hydride vapor phase epitaxy) 방법에 의해 성장될 수 있다. HVPE 방법은 GaCl과 NH3를 고온에서 열분해하여 GaN을 합성하는 방법으로 결정성장 속도가 빠르고 결정품질이 좋은 GaN층을 성장시킬 수 있는 장점이 있다. 사파이어 기판(1)상에 HVPE 방법을 이용하여 GaN층을 성장시키고, 추후 LLO(laser lift off) 공정 등을 통해 사파이어 기판(1)을 제거하는 방법을 통해 본 실시예에 따른 GaN 기판(10)을 얻을 수 있다.
사파이어 기판(1) 상에 GaN층을 성장시키기 위해 HCl(g), NH3(g) 및 Ga(s, l)가 이용될 수 있다. GaN층은 아래의 화학식 1에 따라 형성될 수 있다.
<화학식 1>
Ga(s, l) + HCl(g) → GaCl(g) + 1/2×H2(g)
GaCl(g) + NH3(g) → GaN(s) + HCl(g) + H2(g)
상기 화학식 1을 참조하면, 일반적으로 금속 Ga 또는 액화된 Ga에 HCl 기체를 반응시켜, GaCl 기체를 생성할 수 있다. 그리고. GaCl 기체를 NH3 기체와 혼합 반응시켜, 사파이어 기판(1)상에 고체 상태의 GaN층을 성장시킬 수 있다. 이때, HCl, GaCl 및 NH3을 이동시키기 위한 캐리어 가스로 H2 기체가 이용될 수 있다.
본 발명에 따른 GaN 기판(10)의 제조 방법은, 사파이어 기판(1) 상에서 GaN층을 성장시킬 때의 온도 및 H2 기체의 농도 즉, 챔버 내의 압력을 제어하여 GaN층의 전위 밀도를 감소시킬 수 있다.
도 2a를 참조하면, GaN층을 에피 성장시키기 위한 베이스 기판으로 사파이어 기판(1)을 준비한다. 그리고, 사파이어 기판(1)상에 제1 조건하에서 GaN층(10-1)을 1차 성장시킨다. 제1 조건은 비교적 저온과, 비교적 높은 압력을 의미한다. 구체적으로, GaN층(10-1)은 900 이하의 온도에서 1차 성장될 수 있다. 또한, GaN층(10-1)은 캐리어 가스로 사용되는 H2의 농도를 높게 하여, 높은 압력에서 1차 성장될 수 있다. 예를 들어, 캐리어 가스로 이용되는 H2 기체의 농도가 소스로 이용되는 NH3 기체 농도의 100배 이상인 분위기에서 GaN층(10-1)은 1차 성장될 수 있다.
이와 같은 분위기에 1차 성장된 GaN층(10-1)의 상면은 플랫(flat)하지 않고 불규칙하거나 또는 규칙적인 요철을 포함할 수 있다. 이러한 요철은 분자량이 매우 작고, 그에 따라 운동량(운동 에너지)이 큰 H2 기체에 의해 형성된 것이라고 예측될 수 있다. 즉, H2 기체의 농도가 높은 제1 조건하에서 요철이 잘 형성될 수 있다.
요철은 사파이어 기판(1)과 GaN층(10-1)의 격자 상수 차이에 의한 격자 결함, 예를 들어 스레딩 전위가 GaN층(10-1)이 성장해 가는 것에 따라 전이되는 것을 방해할 수 있다. 즉, 이러한 요철에 의해 수직한 방향으로 성장되는 스레딩 전위들이 좌우 양측면 방향으로 벤딩될 수 있다. 또한, 스레딩 전위들은 벤딩되어 소멸될 수 있고, 인접한 다른 스레딩 전위와 병합될 수 있다.
다만, 사파이어 기판(1) 상에서 제1 조건하에서 1차 성장된 GaN층(10-1)은 사파이어와 GaN의 격자 상수 차이에 의해 상대적으로 높은 전위 밀도를 갖게 된다. 예를 들어, 1차 성장된 GaN층(10-1)은 1×108~109/㎝2 수준의 전위 밀도를 갖게 된다.
도 2b를 참조하면, 1차 성장된 GaN층(10-1) 상에 제2 조건으로 GaN층(10-2)을 2차 성장 시킬 수 있다. 제2 조건은 비교적 고온과, 비교적 낮은 압력을 의미한다. 구체적으로, GaN층(10-2)은 950 이상의 온도에서 2차 성장될 수 있다. 또한, GaN층(10-2)은 캐리어 가스로 사용되는 H2의 농도를 낮게하여, 낮은 압력에서 2차 성장될 수 있다. 예를 들어, 캐리어 가스로 이용되는 H2 기체의 농도가 소스로 이용되는 NH3 기체 농도의 100배 이하로 제한된 분위기에서 GaN층(10-2)은 2차 성장될 수 있다. 이와 같은 분위기에 2차 성장된 GaN층(10-2)은 도 2b에 도시된 것처럼 플랫(flat)한 상면을 포함할 수 있다.
GaN층(10-1)이 포함하는 전위, 예를 들어 스레딩 전위들은 GaN층(10-2)이 GaN층(10-1)으로부터 성장되는 것에 따라 GaN층(10-2)층으로 연장 또는 전이될 수 있다. GaN층(10-2)은 GaN층(10-1)으로부터 성장되기 때문에 일반적으로 GaN층(10-1) 이상의 전위 밀도를 갖기는 어렵다. 또한, GaN층(10-2)은 GaN층(10-1)보다 더 높은 온도에서 성장되므로 GaN층(10-1)에 비해 결정 품질이 더 좋을 수 있다. 즉, GaN층(10-2)의 전위 밀도는 GaN층(10-1)에 비해 더 낮을 수 있다.
도 2c를 참조하면, 2차 성장된 GaN층(10-2) 상에 앞서 언급된 것과 같은 제1 조건으로 GaN층(10-3)을 다시 3차 성장시킬 수 있다. 이 경우, 3차 성장된 GaN층(10-3)의 상면은 플랫하지 않고 불규칙하거나 또는 규칙적인 요철 패턴을 포함할 수 있다. GaN층(10-2)이 포함하는 스레딩 전위들은 GaN층(10-3)이 GaN층(10-2)으로부터 성장되는 것에 따라 GaN층(10-3)층으로 연장 또는 전이될 수 있다. GaN층(10-3)의 3차 성장과정에서 스레딩 전위들이 요철 패턴에 의해 벤딩, 소멸 및 병합되었기 때문에, GaN층(10-3)은 GaN층(10-2)에 비해 낮은 전위 밀도를 가질 수 있다.
도 2d를 참조하면, 3차 성장된 GaN층(10-3) 상에 앞서 언급된 것과 같은 제2 조건으로 GaN층(10-4)을 다시 4차 성장시킬 수 있다. 이 경우, 4차 성장된 GaN층(10-4)은 플랫한 상면을 포함할 수 있다. GaN층(10-3)이 포함하는 스레딩 전위들은 GaN층(10-4)이 GaN층(10-3)으로부터 성장되는 것에 따라 GaN층(10-4)층으로 연장 또는 전이될 수 있다. 다만, GaN층(10-4)은 GaN층(10-3)보다 더 높은 온도에서 성장되므로 GaN층(10-3)에 비해 결정 품질이 더 좋을 수 있다. 즉, GaN층(10-4)의 전위 밀도는 GaN층(10-3)에 비해 더 낮을 수 있다.
이처럼, 제1 조건 및 제2 조건하에서 GaN층을 반복 성장시킬 수 있다. 이에 따라 GaN층의 하면에서 상면으로 갈수록 전위 밀도, 예를 들어 스레딩 전위 밀도가 감소할 수 있다. 이는 앞서 언급된 것처럼 제1 조건하에서 성장된 GaN층(10-1, 10-3)이 요철 패턴을 포함하고, 이러한 요철 패턴이 스레딩 전위들의 성장을 제한할 수 있기 때문이다. 이와 같은 방법을 통해, GaN층의 상부 표면에 인접한 영역의 결함 밀도를 1×106~5×106/㎝2 수준 이하로 낮출 수 있다.
앞서 언급된 것처럼, GaN 기판(10)은 50㎛ 이상의 두께를 가져야 한다. 따라서, 제1 조건 및 제2 조건하에서 반복 성장되는 횟수, 성장되는 높이를 고려하여 GaN층을 성장 시킬 수 있다.
GaN층을 충분한 두께로 성장시킨 이후, 및 질화물계 반도체층을 성장 시키기에 앞서, 추가적으로 GaN층에 표면 에칭(surface etching), 폴리싱(polishing), 랩핑(lapping) 및/또는 CMP와 같은 표면 처리가 수행될 수 있다.
도 2(f)를 참조하면, 그 후 LLO 공정을 통해 사파이어 기판(1)을 제거하여 50㎛ 이상 300㎛ 이하의 두께, 바람직하게는 50㎛ 이상 150㎛ 이하의 두께를 갖는 GaN 기판(10)을 얻을 수 있다. 또한, 사파이어 기판(1)이 제거된 이후, GaN 기판(10)의 하면에 요철 패턴(15)을 형성하는 공정이 추가적으로 수행될 수 있다. 상기 요철 패턴(15)은 패터닝(patterning), PEC 에칭(photo electro chemical etching) 기술 등을 이용하여 형성될 수 있다. 상기 요철 패턴은 광의 내부 전반사율을 감소시켜, GaN 기판(10)을 포함하는 발광 소자의 광 추출 효율을 향상 시킬 수 있다.
다만, 사파이어 기판(1)의 제거 공정 및 요철 패턴(15) 형성 공정은 상기 GaN층에 질화물계 반도체층을 성장시키고, 메사 식각 등의 공정이 수행된 이후 수행될 수 있다. 이는 50㎛ 이상 300㎛ 이하의 두께를 갖는 GaN 기판(10)이 발광 다이오드 소자 형성 과정에서 파손되거나 휠 수 있기 때문이다. 즉, 사파이어 기판(1)은 지지체로서 역할을 할 수 있다.
한편, 도 1에서 언급된 GaN 기판(10)의 제1 영역(11)이 본 실시예의 1차 성장된 GaN층을 의미하는 것은 아니다. 예를 들어, 반복 성장 회수가 작은 경우, 제1 영역(11)은 1차 성장된 GaN층(10-1)의 일부일 수 있다. 반대로 반복 성장 회수가 많은 경우, 제1 영역(11)은 1차 및 2차 성장된 GaN층(10-1, 10-2)을 포함할 수도 있다. 즉, 제1 영역(11)은 GaN층의 하부 표면(10a)에 인접한 임의의 영역에 대응될 수 있다. 마찬가지로, 제2 영역(13)은 GaN층의 상부 표면(10b)에 인접한 임의의 영역에 대응될 수 있다.
예를 들어, 도 2d를 참조하면, 1차 성장된 GaN층(10-1)의 전체와 2차 성장된 GaN층(10-2)의 일부가 도 1의 제1 영역(11)에 대응될 수 있다. 또한, 4차 성장된 GaN층(10-4)의 일부, 특히 표면에 인접한 GaN층(10-4)의 일부가 도 1의 제2 영역(13)에 대응될 수 있다.
도 3 내지 5는 본 발명의 일 실시예에 따른 발광 다이오드를 나타낸다. 구체적으로, 도 3은 본 실시예에 따른 발광 다이오드의 평면도, 도 4는 도 3의 절취선 A-A'를 따라 취해진 단면도, 도 5는 도 3의 절취선 B-B'를 따라 취해진 단면도이다.
본 실시예에 따른 발광 다이오드는 기판(10), 반도체 적층체(20), 오믹 반사층(30), 하부 절연층(40), 패드 전극층, 상부 절연층(60) 및 범프 패드를 포함할 수 있다.
기판(10)은 GaN 기판일 수 있다. 구체적으로, 기판(10)은 도 1 및 2에 개시된 GaN 기판일 수 있다. 따라서, 기판(10)은 전위들을 포함하되, 전위 밀도가 하부 표면(10a)에서 상부 표면(10b)으로 갈수록 감소할 수 있다. 예를 들어, 하부 표면에 인접한 영역의 전위 밀도는 상부 표면에 인접한 영역의 전위 밀도의 100배 이상이될 수 있다. 또한, 기판(10)의 하부 표면(10a)은 광 추출 효율을 향상시키기 위한 요철 패턴(15)을 포함할 수 있다. 또한, 기판(10)은 50㎛ 이상 300㎛ 이하의 두께를 가질 수 있다.
기판(10)은 도 3의 평면도에서 개시된 것처럼 직사각형 또는 정사각형의 외형을 가질 수 있으나, 반드시 이에 한정되는 것은 아니다. 기판(10)의 크기는 특별히 한정되는 것은 아니며 다양하게 선택될 수 있다. 기판(10)은 제1 측면(Ⅰ), 제2 측면(Ⅱ), 제3 측면(Ⅲ) 및 제4 측면(Ⅳ)을 포함할 수 있다. 제3 측면(Ⅲ)은 제1 측면(Ⅰ)에 대향하며, 제4 측면(Ⅳ)은 제2 측면(Ⅱ)에 대향하여 위치할 수 있다.
반도체 적층체(20)는 상기 기판(10)상에 위치할 수 있다. 구체적으로, 상기 기판(10)이 도 1 및 2에 개시된 GaN 기판(10)인 경우, 반도체 적층체(20)는 GaN 기판(10)의 상부 표면(10b)상에 위치할 수 있다. 앞서 언급된 것처럼, 상기 GaN 기판(10)의 상부 표면(10b)에 인접한 영역이 낮은 전위 밀도를 갖는 것에 따라, 그 위에 성장된 반도체 적층체(20)는 양호한 결정 품질을 가질 수 있다. 그에 따라 발광 다이오드의 신뢰성이 향상될 수 있다.
반도체 적층체(20)는 상기 기판(10)상에 순차적으로 성장된 제1 도전형 반도체층(21), 활성층(23) 및 제2 도전형 반도체층(25)을 포함할 수 있다. 제1 도전형 반도체층(21)은 기판(10)상에 위치할 수 있다. 제1 도전형 반도체층(21)은 기판(10) 상에서 성장된 층으로, 불순물, 예컨대 Si이 도핑된 질화갈륨계 반도체층을 포함할 수 있다. 제1 도전형 반도체층(21) 상에 활성층(23) 및 제2 도전형 반도체층(25)이 위치할 수 있다. 활성층(23)은 제1 도전형 반도체층(21)과 제2 도전형 반도체층(25) 사이에 위치할 수 있다. 후술되는 것처럼, 활성층(23) 및 제2 도전형 반도체층(25)은 메사 식각에 의해 메사 형태로 제1 도전형 반도체층(21) 상에 위치할 수 있고, 이에 따라 활성층(23) 및 제2 도전형 반도체층(25)은 제1 도전형 반도체층(21)보다 작은 면적을 가질 수 있다.
반도체 적층체(20)는 제2 도전형 반도체층(25) 및 활성층(23)을 통해 제1 도전형 반도체층(21)을 노출시키는 메사 식각 영역(27a, 27b)을 포함할 수 있다. 도 1을 참조하면, 메사 식각 영역(27a)은 기판(10)의 측면 근처 가장자리에 형성될 수 있다. 또한, 메사 식각 영역은 기판(10) 가장자리의 일 지점에서 기판(10)의 내측 방향으로 연장되는 적어도 하나의 가지부(27b)를 포함할 수 있다. 상기 적어도 하나의 가지부(27b)에 의해 제1 도전형 반도체층(21)의 노출 영역이 증가할 수 있다. 도 3을 참조하면, 기판(10)의 제1 내지 제4 측면(Ⅰ, Ⅱ, Ⅲ, Ⅳ) 각각에서 기판(10)의 내측 방향으로 연장되는 가지부들(27b)이 위치할 수 있다. 또한 각각의 가지부들(27b) 사이의 이격 거리는 동일할 수 있다.
오믹 반사층(30)은 제2 도전형 반도체층(25) 상에 위치할 수 있다. 오믹 반사층(30)은 제2 도전형 반도체층(25)과 전기적으로 접속될 수 있다.
오믹 반사층(30)은 제2 도전형 반도체층(25)의 거의 전 영역에 거쳐 배치될 수 있다. 예를 들어, 오믹 반사층(30)은 제2 도전형 반도체층(25)의 80% 이상, 나이가 90% 이상을 덮을 수 있다. 다만, 메사 식각 영역(27a, 27b)으로부터 유입될 수 있는 수분에 의한 손상을 방지하기 위해, 오믹 반사층(30)의 가장 자리는 제2 도전형 반도체층(25)의 가장자리보다 더 내측으로 배치될 수 있다.
오믹 반사층(30)은 반사성을 갖는 금속층을 포함할 수 있으며, 따라서, 활성층(23)에서 생성되어 오믹 반사층(30)으로 진행하는 광을 기판(10) 측으로 반사시킬 수 있다. 예를 들어, 오믹 반사층(30)은 단일 반사 금속층으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 오믹층과 반사층을 포함할 수도 있다. 오믹층으로는 Ni과 같은 금속층 또는 ITO와 같은 투명 산화물층이 사용될 수 있으며, 반사층으로는 Ag 또는 Al과 같이 반사율이 높은 금속층이 사용될 수 있다.
하부 절연층(40)은 반도체 적층체(20) 및 오믹 반사층(30)을 덮을 수 있다. 하부 절연층(40)은 반도체 적층체(20)의 상면뿐만 아니라 그 둘레를 따라 메사 식각을 통해 노출된 반도체 적층체(20)의 측면을 덮을 수 있다.
한편, 하부 절연층(40)은 기판(10) 측면 근처의 가장자리에서 제1 도전형 반도체층(21)을 노출시키는 제1 개구부(40a) 및 오믹 반사층(30)을 노출시키는 제2 개구부(40b)들을 포함할 수 있다.
제1 개구부(40a)는 메사 식각 영역(27a, 27b) 내에 위치하며, 제1 도전형 반도체층(21)을 노출 시킬 수 있다. 구체적으로, 도 3 내지 5를 참조하면, 제1 개구부(40a)는 가지부(27b)에서 제1 도전형 반도체층(21)을 노출 시키며, 또한, 기판(10) 측면 근처의 가장자리를 따라 제1 도전형 반도체층(21)을 노출시킬 수 있다.
제2 개구부(40b)는 오믹 반사층(30)의 상부에 위치하여 오믹 반사층(30)을 노출 시킬 수 있다. 도 3을 참조하면, 원형 형상의 네 개의 제2 개구부(40b)가 서로 이격되어 기판(10)의 상단 영역에 배치되어 있다. 다만, 도 3에 개시된 제2 개구부(40b)의 형상, 크기, 개수 및 배치구조는 단순한 예시이며 따라서 본 발명의 목적 범위 내에서 다양하게 변경 가능하다.
패드 금속층(50)은 하부 절연층(40) 상에 위치할 수 있다. 또한, 패드 금속층(50)은 기판(10) 측면 근처의 가장자리를 따라 하부 절연층(40)의 가장자리를 덮을 수 있다.
패드 금속층(50)은 하부 절연층(40)의 제1 개구부(40a)를 통해 제1 도전형 반도체층(21)에 접속될 수 있다. 구체적으로, 도 4 및 5를 참조하면 패드 금속층(50)은 기판(10) 측면 근처의 가장자리에서 제1 개구부(40a)를 통해 노출된 제1 도전형 반도체층(21)에 접속될 수 있다. 또한 패드 금속층(50)은 가지부(27b)에서 제1 개구부(40a)를 통해 노출된 제1 도전형 반도체층(21)에 접속될 수 있다.
한편, 발광 다이오드는 패드 금속층(50)과 이격된 보조 패드(51)를 포함할 수 있다. 보조 패드(51)는 하부 절연층(40)의 제2 개구부(40b) 내부에 위치하여 제2 개구부(40b)를 채우되, 상기 패드 금속층(50)과 이격될 수 있다. 제2 개구부(40b) 내부에 위치하는 보조 패드(51)의 두께는 패드 금속층(50)의 두께보다 더 클 수 있고, 그에 따라 보조 패드(51)의 상면은 패드 금속층(50)의 상면과 동일한 높이를 가질 수 있다. 이 경우, 패드 금속층(50) 및 보조 패드(51) 상에 추가적으로 형성되는 층들, 특히, 후술되는 제2 범프 패드(72)는 도 4에 도시된 것과 같이 단차를 포함하지 않을 수 있다. 범프 패드가 단차를 포함하지 않은 것에 따른 유리한 효과는 후술된다. 보조 패드(51)는 제2 개구부(40b)를 통해 오믹 반사층(30)과 접속될 수 있다. 하지만, 다른 실시예에 따라 보조 패드(51)는 생략될 수 있고, 이 경우 후술되는 범프 패드(특히, 제2 범프 패드)가 오믹 반사층(30)에 직접 접속될 수 있다.
패드 금속층(50) 및 보조 패드(51)는 동일한 재료를 포함할 수 있다, 패드 금속층(50) 및 보조 패드(51)는 Al층과 같은 반사층을 포함할 수 있으며, 반사층은 Ti, Cr 또는 Ni 등의 접착층 상에 형성될 수 있다. 또한, 상기 반사층 상에 Ni, Cr, Au 등의 단층 또는 복합층 구조의 보호층이 형성될 수 있다. 패드 금속층(50)은 예컨대, Cr/Al/Ni/Ti/Ni/Ti/Au/Ti의 다층 구조를 가질 수 있다. 패드 금속층(50) 및 보조 패드(51)는 동일한 공정을 통해 형성될 수 있다.
상부 절연층(60)은 패드 금속층(50), 보조 패드(51)를 덮을 수 있다. 또한 상부 절연층(60)은 기판(10) 측면 근처의 가장자리에서 메사 식각을 통해 노출된 제1 도전형 반도체층(21)의 일부를 덮을 수 있다.
한편, 상부 절연층(60)은 보조 패드(51)를 노출시키는 제3 개구부들(60a)을 포함할 수 있다. 제3 개구부(60a)의 직경은 제2 개구부(40b)의 직경보다 작을 수 있고, 제3 개구부(60a) 및 제2 개구부(40b)는 동일축 상에 위치할 수 있다.
또한, 상부 절연층(60)은 패드 금속층(50)을 노출시키는 적어도 하나의 제4 개구부(60b)를 더 포함할 수 있다. 도 3을 참조하면, 원형 형상의 네 개의 제4 개구부(60b)가 서로 이격되어 기판(10)의 하부 영역에 배치되어 있다. 다만, 도 3에 개시된 제4 개구부(60b)의 형상, 크기, 개수 및 배치구조는 단순한 예시이며 따라서 본 발명의 목적 범위 내에서 다양하게 변경될 수 있다.
상부 절연층(60)은 SiO2 또는 Si3N4의 단일층으로 형성될 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 상부 절연층(60)은 실리콘질화막과 실리콘산화막을 포함하는 다층 구조를 가질 수도 있으며, SiO2막, TiO2막, ZrO2막, MgF2막, 또는 Nb2O5막 등에서 굴절률이 서로 다른 층들을 교대로 적층한 분포브래그 반사기를 포함할 수도 있다.
제1 범프 패드(71) 및 제2 범프 패드(72)는 상부 절연층(60) 상에 위치할 수 있다. 제1 범프 패드(71)는 기판(10)의 하부 영역에 위치할 수 있다.
제1 범프 패드(71) 하단에는 패드 금속층(50)을 노출시키는 제4 개구부(60b)들이 배치될 수 있다. 도 3 및 도 5를 참조하면, 제1 범프 패드(71)는 제4 개구부(60b)들을 통해 패드 금속층(50)에 접속될 수 있다. 앞서 언급된 것처럼 패드 금속층(50)은 하부 절연층(40)의 제1 개구부(40a)를 통해 노출된 제1 도전형 반도체층(21)에 접속될 수 있다. 따라서, 제1 범프 패드(61)는 제1 도전형 반도체층(21)에 전기적으로 접속될 수 있다.
제2 범프 패드(72)는 기판(10)의 상부 영역에 위치할 수 있다. 제2 범프 패드(72) 아래에는 보조 패드(51)를 노출시키는 제3 개구부들(60a)이 위치할 수 있다. 제2 범프 패드(72)는 제3 개구부들(60a)을 통해 보조 패드(51)에 접속할 수 있다. 보조 패드(51)는 오믹 반사층(30)에 접속되고, 오믹 반사층(30)은 제2 도전형 반도체층(25)과 오믹 접촉을 형성하므로, 결과적으로 제2 범프 패드(72)는 제2 도전형 반도체층(25)과 전기적으로 접속될 수 있다.
한편 도 3 내지 도 5를 참조하면, 제1 범프 패드(71)는 기판(10)의 제2 측면(Ⅱ)으로부터 내측으로 연장된 가지부(27b) 및 기판(10)의 제3 측면(Ⅲ)으로부터 내측으로 연장된 가지부(27b) 상에는 형성되지 않을 수 있다. 즉, 제1 범프 패드(71) 내측으로 일정 깊이 파인 하나 이상의 함몰부(71a)를 포함할 수 있고, 하나 이상의 함몰부(71a)의 위치는 가지부(27b) 위치에 대응될 수 있다.
또한, 제2 범프 패드(72)는 기판(10)의 제1 측면(Ⅰ)으로부터 내측으로 연장된 가지부(27b) 및 기판(10)의 제4 측면(Ⅳ)으로부터 내측으로 연장된 가지부(27b) 상에는 형성되지 않을 수 있다. 즉, 제2 범프 패드(72)는 내측으로 일정 깊이 파인 하나 이상의 함몰부(72a)를 포함할 수 있고, 하나 이상의 함몰부(72a)의 위치는 가지부(27b) 위치에 대응될 수 있다.
도 3 및 도 4를 참조하면, 메사 식각을 통해 형성된 가지부(27b)의 하면은 기본적으로 주위보다 낮게 형성되며, 그에 따라 단차가 형성될 수 있다. 그리고 단차가 형성된 가지부(27b)를 덮는 하부 절연층(40), 패드 금속층(50) 및 상부 절연층(60) 또한 단차를 포함할 수 있다. 또한, 제1 및 제2 범프 패드(71, 72)가 함몰부(71a, 72a)를 포함하지 않은 경우, 제1 및 제2 범프 패드(71, 72) 또한 단차를 포함할 수 있다. 즉, 제1 및 제2 범프 패드(71, 72)의 상면은 플랫(flat)하지 않을 수 있다. 단차가 형성된 위치에서, 하부 절연층(40), 패드 금속층(50), 상부 절연층(60) 및 범프 패드(71, 72)는 다른 위치보다 높은 크랙(crack)의 위험을 갖게 된다.
발광 다이오드의 제1 및 제2 범프 패드(71, 72)를 솔더 페이스트(solder paste)를 이용하여 PCB 기판에 본딩(bonding)할 수 있다. 이때, 가지부(27b) 상에서 제1 및 제2 범프 패드(71, 72), 상부 절연층(60), 패드 금속층(50) 및 하부 절연층(40)이 단차에 의해 크랙이 발생된다면, 솔더 페이스트가 상기 크랙을 통해 확산되어 제1 및 제2 범프 패드(71, 72), 상부 절연층(60), 패드 금속층(50) 및 하부 절연층(40) 사이에서 의도하지 않은 전기적 연결이 발생될 수 있다. 예를 들어, 가지부(27b) 상에서 제2 범프 패드(72) 및 상부 절연층(60)에 크랙이 발생된 경우, 솔더 페이스트가 확산되어 제2 범프 패드(72)와 패드 금속층(50)이 전기적 연결이 이루어질 수 있고, 이 경우 발광 다이오드의 신뢰성을 현저히 떨어뜨릴 수 있다.
또는, 발광 다이오드의 제1 및 제2 범프 패드(71, 72)를 공정(eutectic) 반응을 이용하여 PCB 기판에 본딩(bonding)할 수 있다. 이 경우, 가지부(27b) 상에 형성된 단차, 특히 범프 패드(71, 72)의 단차로 인하여 범프 패드(71, 72)와PCB 기판 사이에 보이드(void)가 발생하여 접촉 불량 및 전류 주입 불량이 발생될 수 있다.
따라서, 제1 및 제2 범프 패드(71, 72) 각각은 단차를 포함하지 않고, 플랫한 형상, 특히 플랫한 상면을 갖기 위한 목적으로 내측으로 일정 깊이 파인 하나 이상의 함몰부(72a)를 포함할 수 있다. 그리고 상기 하나 이상의 함몰부(72a)의 위치는 가지부(27b) 위치에 대응될 수 있다. 또한, 추가적으로 발광 다이오드가 제2 개구부(40b) 를 채우는 보조 패드(51)를 포함하는 것에 따라 제2 범프 패드(72)는 플랫한 상면을 가질 수 있다.

Claims (18)

  1. 하부 표면에 인접한 제1 영역 및 상부 표면에 인접한 제2 영역을 포함하고, 상기 제1 영역의 전위 밀도는 상기 제2 영역의 전위 밀도의 102배 이상인 질화물계 기판; 및
    상기 질화물계 기판 상에 위치하며, 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 및 제2 도전형 반도체층 상에 개재된 활성층을 포함하는 반도체 적층체를 포함하고,
    상기 반도체 적층체는 상기 상부 표면상에 위치하며,
    상기 반도체 적층체는, 제2 도전형 반도체층 및 활성층을 통해 제1 도전형 반도체층을 노출시키는 메사 식각 영역을 포함하고,
    상기 메사 식각 영역은, 상기 질화물계 기판 가장자리의 일 지점에서 기판의 내측 방향으로 연장되는 적어도 하나의 가지부를 포함하는 발광 소자.
  2. 청구항 1에 있어서,
    상기 질화물계 기판은, 두께가 50㎛ 이상 300㎛ 이하인 발광 소자.
  3. 청구항 1에 있어서,
    상기 질화물계 기판은, 상기 하부 표면으로부터 상부 표면으로 갈수록 전위 밀도가 감소하는 발광 소자.
  4. 청구항 3에 있어서,
    상기 제1 영역은, 1×108~109/㎝2 범위 내의 전위 밀도를 갖고,
    상기 제2 영역은, 1×106~5×106/㎝2 범위 내의 전위 밀도를 갖는 발광 소자.
  5. 청구항 1에 있어서,
    상기 전위는, 스레딩 전위(threading dislocation)를 포함하고,
    상기 스레딩 전위의 밀도는, 상기 하부 표면과 상부 표면 사이에서 벤딩(bending), 소멸 및 병합 중 적어도 하나에 의해 감소하는 발광 소자.
  6. 청구항 1에 있어서,
    상기 질화물계 기판은, HVPE 기술을 사용하여 사파이어 기판 상에 성장된 GaN층을 이용하여 형성된 발광 소자.
  7. 삭제
  8. 청구항 1에 있어서,
    상기 메사 식각 영역은 상기 질화물계 기판의 가장자리를 따라 위치하는 발광 소자.
  9. 삭제
  10. 청구항 8에 있어서,
    상기 제2 도전형 반도체층 상에 위치하는 오믹 반사층; 및
    상기 오믹 반사층 및 반도체 적층체를 덮는 하부 절연층을 더 포함하는 발광 소자.
  11. 청구항 10에 있어서,
    상기 하부 절연층은,
    상기 메사 식각 영역 내에 위치하되, 상기 제1 도전형 반도체층을 노출시키는 제1 개구부; 및
    상기 오믹 반사층을 노출시키는 제2 개구부를 포함하는 발광 소자.
  12. 청구항 11에 있어서,
    상기 하부 절연층을 덮는 패드 금속층을 더 포함하고,
    상기 패드 금속층은, 상기 제1 개구부를 통해 상기 제1 도전형 반도체층에 접속되는 발광 소자.
  13. 청구항 12에 있어서,
    상기 제2 개구부를 채우는 보조 패드를 더 포함하고,
    상기 보조 패드는 상기 패드 금속층과 이격되되, 동일한 높이를 갖는 발광 소자.
  14. 청구항 13에 있어서,
    상기 패드 금속층을 덮는 상부 절연층을 더 포함하고,
    상기 상부 절연층은,
    상기 상기 보조 패드를 노출시키는 제3 개구부; 및
    상기 패드 금속층을 노출시키는 제4 개구부를 포함하는 발광 소자.
  15. 청구항 14에 있어서,
    상기 상부 절연층 상에 위치하되, 상기 제4 개구부를 통해 상기 패드 금속층에 접속되는 제1 범프 패드; 및
    상기 상부 절연층 상에 위치하되, 상기 제3 개구부를 통해 상기 보조 패드에 접속되는 제2 범프 패드를 더 포함하는 발광 소자.
  16. 청구항 15에 있어서,
    상기 제1 및 제2 범프 패드 각각은 하나 이상의 함몰부를 포함하고, 상기 하나 이상의 함몰부의 위치는 상기 가지부의 위치에 대응되는 발광 소자.
  17. 청구항 16에 있어서,
    상기 제1 및 제2 범프 패드는 플랫한 상면을 갖는 발광 소자.
  18. 청구항 1에 있어서,
    상기 하부 표면은 요철 패턴을 포함하는 발광 소자.
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