KR20130098760A - 고효율 발광 다이오드 및 그것을 제조하는 방법 - Google Patents

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Abstract

본 발명은 고효율 발광 다이오드 및 그것을 제조하는 방법을 제공한다. 이 발광 다이오드는, 지지기판 상에 위치하고, 질화갈륨 계열의 p형 반도체층, 질화갈륨 계열의 활성층 및 질화갈륨 계열의 n형 반도체층을 포함하는 반도체 적층 구조체, 및 지지기판과 반도체 적층 구조체 사이에 위치하는 반사층을 포함한다. 나아가, 반도체 적층 구조체는 돌출부와 오목부를 갖는 주 패턴과 주 패턴의 돌출부 및 오목부에 형성된 거칠어진 표면을 포함하며, 5×106/㎠ 이하의 전위 밀도를 갖도록 형성된다. 이에 따라, 낮은 전위 밀도를 가지면서 광 추출 효율을 향상시킬 수 있는 발광 다이오드를 제공할 수 있다.

Description

고효율 발광 다이오드 및 그것을 제조하는 방법{HIGH EFFICIENCY LIGHT EMITTING DIODE AND METHOD OF FABRICATING THE SAME}
본 발명은 발광 다이오드 및 그것을 제조하는 방법에 관한 것으로, 더욱 상세하게는 질화갈륨 기판을 성장기판으로 사용한 고효율 발광 다이오드 및 그것을 제조하는 방법에 관한 것이다.
일반적으로 질화갈륨(GaN), 질화알루미늄(AlN) 등과 같은 Ⅲ족 원소의 질화물은 열적 안정성이 우수하고 직접 천이형의 에너지 밴드(band) 구조를 가지므로, 최근 가시광선 및 자외선 영역의 발광소자용 물질로 많은 각광을 받고 있다. 특히, 질화인듐갈륨(InGaN)을 이용한 청색 및 녹색 발광 소자는 대규모 천연색 평판 표시 장치, 신호등, 실내 조명, 고밀도광원, 고해상도 출력 시스템과 광통신 등 다양한 응용 분야에 활용되고 있다.
이러한 III족 원소의 질화물 반도체층은 그것을 성장시킬 수 있는 동종의 기판을 제작하는 것이 어려워, 유사한 결정 구조를 갖는 이종 기판에서 금속유기화학기상증착법(MOCVD) 또는 분자선 증착법(molecular beam epitaxy; MBE) 등의 공정을 통해 성장되어 왔다. 이종기판으로는 육방 정계의 구조를 갖는 사파이어(Sapphire) 기판이 주로 사용된다. 최근에는 사파이어와 같은 이종기판 상에 질화물 반도체층과 같은 에피층들을 성장시키고, 상기 에피층들에 지지기판을 본딩한 후, 레이저 리프트 오프 기술 등을 이용하여 이종기판을 분리하여 수직형 구조의 고효율 발광 다이오드를 제조하는 기술이 개발되고 있다. 사파이어와 같은 이종 기판과 그 위에 성장된 에피층은 서로 다른 물성을 갖기 때문에, 이들 사이의 계면을 이용하여 용이하게 성장 기판을 분리할 수 있다.
그러나, 이종 기판 상에 성장된 에피층은 성장 기판과의 격자 부정합 및 열팽창 계수 차이에 기인하여 전위 밀도가 상대적으로 높다. 사파이어 기판 상에 성장된 에피층은 일반적으로 1E8/㎠ 이상의 전위밀도를 갖는 것으로 알려져 있다. 이러한 높은 전위밀도를 갖는 에피층으로는 발광 다이오드의 발광 효율을 개선하는데 한계가 있다.
나아가, 예컨대 350㎛×350㎛, 또는 1㎟의 발광 면적에 비해 에피층의 전체 두께가 수㎛로 매우 얇기 때문에, 전류 분산에 많은 어려움이 있다, 더욱이, 고전류에서 발광 다이오드를 동작시킬 경우, 전위를 통해 전류가 집중되기 때문에 저전류에서 동작하는 경우에 비해, 내부양자효율이 감소하는 드룹(droop) 현상이 심하게 나타난다.
본 발명이 해결하려는 과제는, 수직형 구조의 고효율 발광 다이오드를 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는, 드룹을 완화할 수 있는 고효율 발광 다이오드를 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는, 전류 분산 성능을 개선한 고효율 발광 다이오드를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 광 추출 효율이 개선된 고효율 발광 다이오드를 제공하는 것이다.
본 발명은 고효율 발광 다이오드 및 그것을 제조하는 방법을 제공한다. 본 발명의 일 태양에 따른 발광 다이오드는, 지지기판; 상기 지지기판 상에 위치하고, 질화갈륨 계열의 p형 반도체층, 질화갈륨 계열의 활성층 및 질화갈륨 계열의 n형 반도체층을 포함하는 반도체 적층 구조체; 및 상기 지지기판과 상기 반도체 적층 구조체 사이에 위치하는 반사층을 포함한다. 나아가, 상기 반도체 적층 구조체는 돌출부와 오목부를 갖는 주 패턴과 상기 주 패턴의 돌출부 및 오목부에 형성된 거칠어진 표면을 포함하며, 상기 반도체 적층 구조체는 5×106/㎠ 이하의 전위 밀도를 갖도록 형성된다.
상기 반도체 적층 구조체는 질화갈륨 기판 상에 성장된 반도체층들로 형성될 수 있다.
한편, 상기 반도체 적층 구조체는 복수의 돌출부들을 가질 수 있다. 이와 달리, 상기 반도체 적층 구조체는 복수의 오목부들을 가질 수 있다.
상기 돌출부(들)의 평균 높이는 3um를 초과하고, 상기 거칠어진 표면의 표면 거칠기는 0.1um 내지 1um 범위 내일 수 있다.
본 발명의 또 다른 태양에 따른 발광 다이오드 제조 방법은, 질화갈륨 기판 상에 희생 물질의 패턴을 형성하고, 상기 희생 물질의 패턴이 형성된 질화갈륨 기판 상에 질화갈륨 계열의 n형 반도체층, 질화갈륨 계열의 활성층 및 질화갈륨 계열의 p형 반도체층을 포함하는 반도체층들을 성장시켜 반도체 적층 구조체를 형성하고, 상기 반도체 적층 구조체 상에 지지기판을 형성하고, 상기 질화갈륨 기판을 제거하여 상기 희생 물질의 패턴을 노출시키고, 상기 희생 물질의 패턴을 제거하는 것을 포함한다.
상기 희생 물질의 패턴은 질화갈륨 계열의 반도체층에 대해 식각선택비를 갖는 물질로 형성되며, 예컨대 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다.
상기 발광 다이오드 제조 방법은, 상기 희생 물질의 패턴이 제거된 후, 상기 반도체 적층 구조체 표면을 습식 식각하여 거칠어진 표면을 형성하는 것을 더 포함할 수 있다. 나아가, 상기 습식 식각은 KOH 또는 NaOH의 보일링 용액을 이용하여 수행될 수 있다.
본 발명의 또 다른 태양에 따른 발광 다이오드 제조 방법은, 질화갈륨 기판 상에 질화갈륨 계열의 n형 반도체층, 질화갈륨 계열의 활성층 및 질화갈륨 계열의 p형 반도체층을 포함하는 반도체층들을 성장시켜 반도체 적층 구조체를 형성하고, 상기 반도체 적층 구조체 상에 지지기판을 형성하고, 상기 질화갈륨 기판을 제거하여 상기 반도체 적층 구조체를 노출시키고, 상기 반도체 적층 구조체를 패터닝하여 돌출부와 오목부를 갖는 주 패턴을 형성하고, 상기 주 패턴이 형성된 반도체 적층 구조체의 표면을 습식 식각하여 상기 돌출부와 오목부에 거칠어진 표면을 형성하는 것을 포함한다.
상기 주 패턴을 형성하는 것은 건식 식각에 의해 수행될 수 있다. 또한, 상기 습식 식각은 KOH 또는 NaOH의 보일링 용액을 이용하여 수행될 수 있다.
한편, 상기 질화갈륨 기판을 제거하는 것은, 상기 질화갈륨 기판을 연마(grinding)하여 질화갈륨 기판의 일부를 제거하고, 상기 반도체 적층 구조체 상에 잔류하는 질화갈륨 기판 부분을 유도결합플라즈마 반응 이온 식각(ICP-RIE) 기술을 이용하여 제거하는 것을 포함할 수 있다.
상기 질화갈륨 기판을 제거하는 것은, 상기 질화갈륨 기판을 연마한 후, 상기 질화갈륨 기판을 폴리싱하는 것을 더 포함할 수 있다. 상기 폴리싱은 예를 들어 화하기계적 폴리싱을 포함한다.
나아가, 상기 반도체 적층 구조체 표면의 노출 여부를 확인하기 위한 검사가 수행될 수 있다. 예컨대, 상기 검사는 표면의 면저항을 측정하여 수행될 수 있다.
본 발명에 따르면, 질화갈륨 기판을 성장기판으로 사용하여 반도체층들을 성장시킴으로써 전위밀도가 낮은 반도체 적층 구조체를 형성할 수 있으며, 이에 따라 발광 다이오드의 드룹 현상을 감소시킬 수 있다. 나아가, 상기 반도체 적층 구조체로부터 질화갈륨 기판을 제거하여 수직형 구조의 발광 다이오드를 제조함으로써 고효율 발광 다이오드를 제공할 수 있다. 또한, 질화갈륨 기판 상에 성장된 반도체층들은 전위밀도가 매우 낮기 때문에 종래의 광전화학 식각으로는 거칠어진 표면을 제공하는데 한계가 있어 광 추출 효율을 개선하기 어려우나, 본 발명에 따르면, 돌출부들을 형성함으로써 전위 밀도가 낮은 반도체 적층 구조체의 광 추출 효율을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 레이아웃도이다.
도 2는 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위해 도 1의 절취선 A-A를 따라 취해진 단면도이다.
도 3은 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위해 도 1의 절취선 B-B를 따라 취해진 단면도이다.
도 4는 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위해 도 1의 절취선 C-C를 따라 취해진 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 단면도이다.
도 6 내지 도 11은 본 발명의 일 실시예에 따른 발광 다이오드를 제조하는 방법을 설명하기 위한 단면도들로서, 각각 도 1의 절취선 A-A에 대응하는 단면도들이다.
도 12는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 단면도이다.
도 13은 사파이어 기판 상에 성장된 반도체 적층 구조체와 질화갈륨 기판 상에 성장된 반도체 적층 구조체의 드룹을 설명하기 위한 그래프이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 동일한 참조번호는 동일한 구성요소를 나타내며, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다.
도 1은 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 레이아웃도이고, 도 2 내지 4는 각각 도 1의 절취선 A-A, B-B 및 C-C를 따라 취해진 단면도이다. 도 1에서 반도체 적층 구조체(120) 아래에 위치하는 반사 금속층(31) 및 중간 절연층(33)을 점선으로 표시한다.
도 1 내지 도 4를 참조하면, 상기 발광 다이오드는 지지기판(41), 반도체 적층 구조체(30), 반사 금속층(31), 중간 절연층(33), 장벽 금속층(35), 상부 절연층(47), n-전극 패드(51) 및 전극 연장부(51a)를 포함한다. 또한, 상기 발광 다이오드는 본딩 메탈(43)을 포함할 수 있다.
지지기판(41)은 화합물 반도체층들을 성장시키기 위한 성장기판과 구분되며, 이미 성장된 화합물 반도체층들에 부착된 2차 기판이다. 상기 지지기판(41)은 도전성 기판, 예컨대 금속 기판 또는 반도체 기판일 수 있다.
반도체 적층 구조체(30)는 지지기판(41) 상에 위치하며, p형 화합물 반도체층(29), 활성층(27) 및 n형 화합물 반도체층(25)을 포함한다. 여기서, 상기 반도체 적층 구조체(30)는 p형 화합물 반도체층(29)이 n형 화합물 반도체층(25)에 비해 지지기판(41) 측에 가깝게 위치한다. 상기 반도체 적층 구조체(30)는 지지기판(41)의 일부 영역 상에 위치할 수 있다. 즉, 지지기판(41)이 반도체 적층 구조체(30)에 비해 상대적으로 넓은 면적을 가지며, 반도체 적층 구조체(30)는 상기 지지기판(41)의 가장자리로 둘러싸인 영역 내에 위치한다.
n형 화합물 반도체층(25), 활성층(27) 및 p형 화합물 반도체층(29)은 III-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체로 형성될 수 있다. n형 화합물 반도체층(25) 및 p형 화합물 반도체층(29)은 각각 단일층 또는 다중층일 수 있다. 예를 들어, n형 화합물 반도체층(25) 및/또는 p형 화합물 반도체층(29)은 콘택층과 클래드층을 포함할 수 있으며, 또한 초격자층을 포함할 수 있다. 또한, 상기 활성층(27)은 단일 양자우물 구조 또는 다중 양자우물 구조일 수 있다.
상기 반도체 적층 구조체(30)는 5×106/㎠ 이하의 전위 밀도를 갖도록 형성될 수 있다. 사파이어 기판 상에 성장되는 반도체층들은 일반적으로 1×108/㎠ 이상의 높은 전위밀도를 갖는다. 이에 반해, 본 발명에 따른 반도체 적층 구조체(30)는 질화갈륨 기판을 성장기판으로 사용하여 성장된 반도체층들(25, 27, 29)을 이용함으로써 5×106/㎠ 이하의 낮은 전위밀도를 갖도록 형성될 수 있다. 상기 전위 밀도의 하한은 특별히 한정되지 않으나 1×104/㎠ 이상 또는 1×106/㎠ 이상일 수 있다. 반도체 적층 구조체(30) 내의 전위 밀도를 낮춤으로써 전류 증가에 따라 발생되는 드룹을 완화할 수 있다.
p-전극은 p형 화합물 반도체층(29)과 지지기판(41) 사이에 위치하며, 반사 금속층(31) 및 장벽 금속층(35)을 포함할 수 있다. 반사 금속층(31)은 반도체 적층 구조체(30)와 지지기판(41) 사이에서 p형 화합물 반도체층(29)에 오믹 콘택할 수 있다. 상기 반사 금속층(31)은 예컨대 Ag와 같은 반사층을 포함할 수 있다. 상기 반사 금속층(31)은 반도체 적층 구조체(30) 영역 아래에 한정되어 위치한다. 상기 반사 금속층(31)은 도 1에 도시된 바와 같이, 복수개의 판(plate)으로 형성될 수 있으며, 복수개의 판들 사이에 홈이 형성된다. 상기 홈을 통해 반도체 적층 구조체(30)가 노출된다.
중간 절연층(33)이 반사 금속층(31)과 지지 기판(41) 사이에서 상기 반사 금속층(31)을 덮는다. 중간 절연층(33)은 반사 금속층(31), 예컨대 복수개의 판들의 측면 및 가장자리를 덮으며, 반사 금속층(31)을 노출시키는 개구부들을 갖는다. 중간 절연층(33)은 실리콘 산화막 또는 실리콘 질화막의 단일층 또는 다중층으로 형성될 수 있으며, 또한 굴절률이 서로 다른 절연층들, 예컨대 SiO2/TiO2 또는 SiO2/Nb2O5를 반복 적층한 분포 브래그 반사기일 수 있다. 상기 중간 절연층(33)에 의해 반사 금속층(31)의 측면이 외부에 노출되는 것을 방지할 수 있다. 상기 중간 절연층(33)은 또한, 상기 반도체 적층 구조체(30)의 측면 아래에 위치할 수 있으며, 따라서, 반도체 적층 구조체(30)의 측면을 통한 누설 전류를 방지할 수 있다.
장벽 금속층(35)은 중간 절연층(33) 아래에서 중간 절연층(33)을 덮으며, 중간 절연층(33)의 개구부를 통해 반사 금속층(31)에 접속된다. 장벽 금속층(35)은 반사 금속층(31)의 금속 물질, 예컨대 Ag의 확산을 방지하여 반사 금속층(31)을 보호한다. 장벽 금속층(35)은 예컨대, Ni층을 포함할 수 있다. 상기 장벽 금속층(35)은 지지기판(41)의 전면 상에 위치할 수 있다.
한편, 지지기판(41)은 상기 장벽 금속층(35) 상에 본딩 메탈(43)을 통해 본딩될 수 있다. 본딩 금속(43)은 예컨대 Au-Sn으로 공융 본딩을 이용하여 형성될 수 있다. 이와 달리, 지지기판(41)은 예컨대 도금 기술을 사용하여 장벽 금속층(35) 상에 형성될 수도 있다. 상기 지지기판(41)이 도전성 기판인 경우, p-전극 패드의 기능을 수행할 수 있다. 이와 달리, 상기 지지기판(41)이 절연기판인 경우, 상기 지지기판(41) 상에 위치하는 장벽 금속층(35) 상에 p-전극 패드가 형성될 수 있다.
한편, 반도체 적층 구조체(30)의 상면, 즉 n형 화합물 반도체층(25)의 표면은 돌출부(25a)와 오목부(25b)를 갖는 주 패턴과 상기 주 패턴의 돌출부(25a)와 오목부(25b)에 형성된 거칠어진 표면(25r)을 가질 수 있다. 나아가, 상기 반도체 적층 구조체(30)는 상면 일부에 평평한 표면을 가질 수 있다. 도 2 내지 도 4에 도시된 바와 같이, n-전극 패드(51) 및 전극 연장부(51a)는 평평한 표면상에 위치할 수 있다. 도시된 바와 같이, 상기 n-전극 패드(51) 및 전극 연장부(51a)는 평평한 표면 상에 한정되어 위치할 수 있으며, 평평한 표면의 폭에 비해 좁은 폭을 가질 수 있다. 따라서, 반도체 적층 구조체(30)에 언더컷 등의 발생에 의해 전극 패드나 전극 연장부가 박리되는 것을 방지할 수 있어 신뢰성을 높일 수 있다.
한편, 상기 주 패턴은 복수의 돌출부들(25a)을 가질 수 있으며 돌출부들(25a) 사이에 오목부(25b)가 위치할 수 있다. 그러나 본 발명은 이에 한정되는 것은 아니다. 예컨대, 상기 주 패턴은 메쉬 형상의 돌출부(25a)를 갖고, 돌출부(25a)에 의해 서로 분리된 복수의 오목부들(25b)을 가질 수 있다. 복수의 돌출부들(25a) 또는 복수의 오목부들(25b)은 다양한 형상으로 배열될 수 있으며, 특히 벌집 모양으로 배열될 수 있다.
한편, 돌출부(25a)의 평균 높이는 2.5um 이상일 수 있다. 상기 돌출부(25a)는 n형 화합물 반도체층(25)에 형성되며, 상기 n형 화합물 반도체층(25)의 두께보다는 작다. 예컨대, 상기 n형 화합물 반도체층(25)이 약 6um의 두께를 가질 수 있으며, 상기 돌출부(25a)의 평균 높이는 2.5 내지 5um 범위 내일 수 있다. 또한, 상기 돌출부(25a)의 측면은 지지기판(41) 면에 대해 85 내지 90도 경사각을 가질 수 있다. 즉, 상기 돌출부(25a)는 지지기판(41)에 대해 거의 수직한 형상을 갖는다.
한편, 거칠어진 표면(25r)은 돌출부(25a)의 상부면 및 오목부(25b)의 바닥면에 형성되며, 돌출부(25a)의 측면에도 형성될 수 있다. 거칠어진 표면(25r)의 표면 거칠기(Ra)는 돌출부(25a)의 평균 높이보다는 작으며, 예컨대 0.1~1um 범위 내일 수 있다. 거칠어진 표면(25r)은 미세 콘들로 이루어질 수 있으나 이에 한정되는 것은 아니다.
상기 돌출부(25a) 및 오목부(25b)의 주 패턴과 거칠어진 표면(25r)에 의해 광 추출 효율이 개선될 수 있다.
한편, n-전극 패드(51)는 반도체 적층 구조체(30) 상에 위치하며, n-전극 패드(51)로부터 전극 연장부(51a)가 연장한다. 반도체 적층 구조체(30) 상에 복수개의 n-전극 패드들(51)이 위치할 수 있으며, 상기 n-전극 패드들(51)로부터 각각 전극 연장부들(51a)이 연장할 수 있다. 상기 전극 연장부들(51a)이 반도체 적층 구조체(30)에 전기적으로 접속되며, n형 화합물 반도체층(25)에 직접 접촉할 수 있다.
상기 n-전극 패드(51)는 또한, 반사 금속층(31)의 홈 영역 상부에 위치할 수 있다. 즉, 상기 n-전극 패드(51)의 아래에는 p형 화합물 반도체층(29)에 오믹 콘택하는 반사 금속층(31)이 없고, 대신에 중간 절연층(33)이 위치한다. 나아가, 상기 전극 연장부(51a) 또한 반사 금속층(31)의 홈 영역 상부에 위치한다. 도 1에 도시된 바와 같이, 복수개의 판으로 이루어진 반사 금속층(31)에서 상기 판들 사이의 영역 상부에 전극 연장부(51a)가 위치할 수 있다. 바람직하게, 상기 반사 금속층(31)의 홈 영역, 예컨대 상기 복수개의 판들 사이의 영역의 폭은 전극 연장부(51a)의 폭보다 더 넓다. 이에 따라, 상기 전극 연장부(51a)에서 바로 아래로 전류가 집중적으로 흐르는 것을 방지할 수 있다.
한편, 상부 절연층(47)이 상기 n-전극 패드(51)와 반도체 적층 구조체(30) 사이에 개재된다. 상기 상부 절연층(47)에 의해 n-전극 패드(51)로부터 직접 반도체 적층 구조체(30)로 전류가 흐르는 것이 방지되며, 특히 n-전극 패드(51) 바로 아래에서 전류가 집중되는 것을 방지할 수 있다. 또한, 상기 상부 절연층(47)은 돌출부(25a) 및 오목부(25b)를 덮는다. 이때, 상기 상부 절연층(47)은 상기 돌출부(25a)를 따라 볼록한 형상을 가질 수 있으면, 따라서 상부 절연층(47)의 상부면에서 발생되는 내부 전반사를 감소시킬 수 있다.
상기 상부 절연층(47)은 또한 반도체 적층 구조체(30)의 측면을 덮어 반도체 적층 구조체(30)를 외부 환경으로부터 보호할 수 있다. 나아가, 상기 상부 절연층(47)은 반도체 적층 구조체(30)를 노출시키는 개구부를 가질 수 있으며, 상기 전극 연장부(51a)는 상기 개구부 내에 위치하여 반도체 적층 구조체(30)에 접촉할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 발광 다이오드를 설명하기 위한 단면도이다.
도 5를 참조하면, 앞서 도 1 내지 도 4를 참조하여 설명한 발광 다이오드와 대체로 유사하나, 지지기판(60)이 특정 재료들의 적층 구조를 갖는 것에 차이가 있다.
상기 지지기판(60)은 지지기판(60)의 중앙에 위치하는 제1 금속층(64), 제1 금속층(64)의 아래 위에 서로 대칭하여 배치된 제2 금속층(62, 66)을 포함하여 구성된다. 제1 금속층(64)은 예컨대, 텅스텐(W) 또는 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다. 제2 금속층(62, 66)은 제1 금속층(64)에 비해 열팽창 계수가 더 높은 재질로서, 예컨대, 구리(Cu)를 포함할 수 있다. 제1 금속층(64)과 제2 금속층(62, 66) 사이에는 접합층(63, 65)이 형성되어 있다. 아울러, 본딩 메탈(43)과 제2 금속층(62)사이에도 접합층(61)이 형성되어 있다. 이들 접합층(61, 63, 65)은 Ni, Ti, Cr, Pt 중 중 적어도 하나를 포함할 수 있다. 아울러, 제1 금속층(64) 아래에 위치하는 제2 금속층(66)의 하면에는 접합층(67)을 통하여 하부 본딩 메탈(68)이 형성될 수 있다. 하부 본딩 메탈(68)은 지지기판(60)과 반도체 적층 구조체(30) 사이에 개재된 본딩 메탈(43)에 대칭하는 구조로서, 본딩 메탈(43)과 동일한 재질로 이루어질 수 있으며, 예컨대 Au 또는 Au-Sn(80/20wt%)일 수 있다. 하부 본딩 메탈(68)은 지지기판(60)을 전자회로 또는 PCB 기판에 부착하기 위해 사용될 수 있다.
본 실시예에 있어서, 지지기판(60)은 제1 금속층(64)과 제1 금속층(64)의 상하면에 서로 대칭하여 형성된 제2 금속층(62, 66)을 포함하는 구조를 가진다. 제1 금속층(64)을 구성하는 예컨대, 텅스텐(W) 또는 몰리브덴(Mo)은 제2 금속층(62, 66)을 구성하는 예컨대, 구리(Cu)에 비하여 상대적으로 낮은 열팽창 계수 및 상대적으로 높은 강도를 갖는다. 제1 금속층(64)의 두께는 제2 금속층(62, 66)의 두께에 비하여 더 두껍게 형성된다. 이에 따라, 제1 금속층(64)의 상하면에 제2 금속층(62, 66)을 형성하는 것이, 그 반대 구조(제2 금속층의 상하면에 제1 금속층이 형성되는 구조)를 가지는 것보다 공정에 있어서 훨씬 더 바람직하다. 또한, 지지기판(60)이 성장 기판과 반도체 적층 구조체(30)의 열팽창 계수와 유사한 열팽창 계수를 갖도록 하기 위해, 제1 금속층(64)의 두께와 제2 금속층(62, 66)의 두께가 적절하게 조절될 수 있다.
지지기판(60)은 반도체 적층 구조체(30)와 별도로 제작된 후, 본딩 메탈(43)을 통해 장벽 금속층(35) 상에 본딩될 수 있다. 본딩 메탈(43)은 예컨대 Au 또는 Au-Sn(80/20wt%)으로 공융 본딩을 이용하여 형성될 수 있다. 이와 달리, 상기 지지기판(60)은 장벽 금속층(35) 상에서 도금 또는 증착되어 형성될 수 있다. 예컨대, 상기 지지 기판(60)은 정류기를 사용하여 금속을 석출하는 전해 도금 방식, 환원제를 사용하여 금속을 석출하는 무전해 도금 방식으로 도금될 수 있고, 열증착, 전자선증착, 스퍼터링, 화학기상증착 등의 방식으로 증착될 수 있다.
도 6 내지 도 11은 본 발명의 일 실시예에 따른 발광 다이오드를 제조하는 방법을 설명하기 위한 단면도들이다. 여기서, 상기 단면도들은 도 1의 절취선 A-A를 따라 취해진 단면도에 대응한다.
도 6을 참조하면, 질화갈륨 기판(21) 상에 희생 물질의 패턴(23)이 형성된다. 상기 희생 물질의 패턴(23)은 질화갈륨계 반도체층(예컨대, n형 반도체층(25))에 대해 식각 선택비를 갖는 물질로 형성되며, 예컨대 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다. 희생 물질의 패턴(23)은 스트라이프 패턴, 메쉬 패턴 또는 아일랜드 패턴으로 형성될 수 있다. 이러한 패턴은 도 1 내지 도 4를 참조하여 설명한 발광 다이오드의 오목부(25b)에 대응하는 형상을 갖는다.
상기 희생 물질의 패턴(23)이 형성된 질화갈륨 기판(21) 상에 n형 반도체층(25), 활성층(27) 및 p형 반도체층(29)을 포함하는 반도체 적층 구조체(30)가 형성된다. 상기 n형 및 p형 반도체층들(25, 29)은 각각 단일층 또는 다중층으로 형성될 수 있다. 또한, 상기 활성층(27)은 단일 양자우물 구조 또는 다중 양자우물 구조로 형성될 수 있다. 상기 질화갈륨 기판(21) 상에 성장함으로써 상기 반도체층들(25, 27, 29)은 약 5×106/㎠ 이하의 전위 밀도를 갖도록 형성될 수 있다.
상기 화합물 반도체층들은 질화갈륨 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N으로 형성될 수 있으며, 금속유기화학기상증착법(MOCVD) 또는 분자선 증착법(molecular beam epitaxy; MBE) 등의 공정에 의해 기판(21) 상에 성장될 수 있다.
도 7을 참조하면, 상기 반도체 적층 구조체(30) 상에 반사 금속층(31)이 형성된다. 반사 금속층(31)은 반도체 적층 구조체(30)를 노출시키는 홈을 갖는다. 예컨대, 상기 반사 금속층(31)은 복수개의 판으로 이루어질 수 있으며, 복수개의 판들 사이에 홈이 형성될 수 있다(도 1 참조).
이어서, 상기 반사 금속층(31)을 덮는 중간 절연층(33)이 형성된다. 중간 절연층(33)은 상기 반사 금속층 내의 홈을 채우고, 상기 반사 금속층의 측면 및 가장자리를 덮는다. 또한, 상기 중간 절연층(33)은 반사 금속층(31)을 노출시키는 개구부들을 갖는다. 중간 절연층(33)은 실리콘 산화막 또는 실리콘 질화막을 형성될 수 있으며, 굴절률이 서로 다른 절연층들을 반복 적층함으로써 분포 브래그 반사기로 형성될 수도 있다.
상기 중간 절연층(33) 상에 장벽금속층(35)이 형성된다. 장벽 금속층(35)은 중간 절연층(33)에 형성된 개구부를 채워 반사 금속층(31)에 접속될 수 있다.
도 8을 참조하면, 상기 장벽 금속층(35) 상에 지지기판(41)이 부착된다. 지지기판(41)은 반도체 적층 구조체(30)와 별도로 제작된 후, 본딩 메탈(43)을 통해 장벽 금속층(35) 상에 본딩될 수 있다. 이와 달리, 상기 지지기판(41)은 장벽 금속층(35) 상에서 도금되어 형성될 수 있다.
그 후, 상기 질화갈륨 기판(21)이 제거되어 반도체 적층 구조체(30)의 n형 반도체층(25) 표면이 노출된다.
종래 사파이어 기판을 성장 기판으로 사용할 경우, 사파이어 기판은 그 위에 성장된 반도체층들(25, 27, 29)과 물성이 다르기 때문에, 기판과 반도체층들 사이의 계면을 이용하여 사파이어 기판이 쉽게 분리될 수 있다. 그러나, 질화갈륨 기판(21)을 성장기판으로 사용한 경우, 질화갈륨 기판(21)과 그 위에 성장된 반도체층들(25, 27, 29)은 동종의 재료이므로, 기판(21)과 반도체층들(25, 27, 29) 사이의 계면을 이용하여 기판(21)을 분리하는 것이 곤란하다.
본 발명에서는 상기 질화갈륨 기판(21)을 연마(grinding)에 의해 제거할 수 있다. 나아가, 상기 연마에 더하여 화학적 기계적 폴리싱(CMP)과 같은 폴리싱이 수행될 수 있으며, 또한 유도결합플라즈마 반응 이온 식각(ICP-RIE) 기술을 이용하여 정밀하게 제거할 수 있다.
본 실시예에 있어서, 희생물질의 패턴(23)이 질화갈륨 기판(21)과 반도체층들(25, 27, 29) 사이에 위치하므로, 상기 희생물질의 패턴(23)의 노출 여부를 확인하여 질화갈륨 기판(21)이 제거되는 것을 쉽게 확인할 수 있다.
도 9를 참조하면, 희생물질의 패턴(23)이 제거되어 돌출부(25a)와 오목부(25b)의 주 패턴이 형성된다. 상기 희생물질의 패턴(23)은 식각 선택비를 이용하여 습식 식각 또는 건식 식각에 의해 제거될 수 있다. 이때, 상기 돌출부(25a)의 측면 형상은 식각 공정에 의해 변형될 수도 있다.
도 10을 참조하면, 희생물질의 패턴(23)이 제거된 후, 마스크 패턴(45)이 형성된다. 상기 마스크 패턴(45)은 향후 n-전극 패드 및 전극 연장부가 형성될 영역을 덮는다.
이어서, 상기 n형 반도체층(25) 표면을 습식 식각하여 돌출부(25a)와 오목부(25b)에 거칠어진 표면(25r)을 형성한다. 상기 습식 식각은 KOH 또는 NaOH의 보일링 용액을 이용하여 수행될 수 있으며, 이에 따라, 표면 거칠기(Ra)가 대략 0.1~1um 인 거칠어진 표면이 형성될 수 있다.
일반적으로, N면(N-face)을 광전화학(PEC) 식각 기술을 이용하여 식각함으로써 1um를 초과하는 콘들이 형성된다. 그러나 질화갈륨 기판 상에 성장된 반도체층들은 전위와 같은 결정 결함이 대단히 적기 때문에 PEC 기술을 이용하여 콘들을 형성하는 것이 곤란하다. 이에 반해, KOH 또는 NaOH의 보일링 용액을 이용함으로써 적어도 1um 이하의 콘들 혹은 거칠어진 표면을 형성할 수 있다.
그 후, 상기 마스크 패턴(45)은 제거되며, 마스크 패턴(45)이 위치하는 n형 반도체층(25) 표면은 평평한 표면을 유지한다.
한편, 상기 반도체 적층 구조체(30)를 패터닝하여 칩 분할 영역이 형성되고, 상기 중간 절연층(33)이 노출된다. 칩 분할 영역은 거칠어진 표면(25r)을 형성하기 전 또는 후에 형성될 수 있다.
도 11을 참조하면, 돌출부(25a) 및 오목부(25b)를 포함하는 주 패턴 및 거칠어진 표면(25r)이 형성된 n형 반도체층(25) 상에 상부 절연층(47)을 형성한다. 상부 절연층(47)은 돌출부(25a)를 따라 형성되어 볼록면을 갖는다. 상기 상부 절연층(47)은 n-전극 패드(51)가 형성될 평평한 표면을 덮는다. 상기 상부 절연층(47)은 또한 칩 분할 영역에 노출된 반도체 적층 구조체(30)의 측면을 덮을 수 있다. 다만, 상기 상부 절연층(47)은 전극 연장부(51a)가 형성될 영역의 평평한 표면을 노출시키는 개구부(47a)를 갖는다.
이어서, 상기 상부 절연층(47) 상에 n-전극 패드(51)를 형성함과 아울러, 상기 개구부(47a) 내에 전극 연장부를 형성한다. 전극 연장부는 n-전극 패드(51)로부터 연장하며, 반도체 적층 구조체(30)에 전기적으로 접속한다.
그 후, 칩 분할 영역을 따라 개별 칩으로 분할함으로써 발광 다이오드가 완성된다(도 2 참조).
도 12는 도 5의 발광 다이오드 제조 방법을 설명하기 위한 단면도이다.
도 12를 참조하면, 본 실시예에 따른 발광 다이오드 제조 방법은 도 6 내지 도 11을 참조하여 설명한 발광 다이오드 제조 방법과 유사하나, 특정 재료 및 구조의 지지기판(60)을 형성하는 것에 차이가 있다.
우선, 도 6을 참조하여 설명한 바와 같이, 질화갈륨 기판(21) 상에 희생물질의 패턴(23)이형성되고, n형 반도체층(25), 활성층(27) 및 p형 반도체층(29)을 포함하는 반도체 적층 구조체(30)가 형성된다. 그 후, 도 7을 참조하여 설명한 바와 같이, 상기 반도체 적층 구조체(30) 상에 반사 금속층(31), 하부 절연층(33) 및 장벽 금속층(35)이 형성된다.
이어서, 상기 장벽 금속층(35) 상에 지지기판(60)이 부착된다. 지지기판(60)은 반도체 적층 구조체(30)와 별도로 제작된 후, 본딩 메탈(43)을 통해 장벽 금속층(35) 상에 본딩될 수 있다.
지지기판(60)은, 도 5를 참조하여 설명한 바와 같이, 지지기판(60)의 중앙에 위치하는 제1 금속층(64), 제1 금속층(64)의 아래 위에 서로 대칭하여 배치된 제2 금속층(62, 66)을 포함한다. 제1 금속층(64)은 예컨대, 텅스텐(W) 또는 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다. 제2 금속층(62, 66)은 제1 금속층(64) 보다 열팽창 계수가 더 높은 재질로서, 예컨대, 구리(Cu)를 포함할 수 있다. 제1 금속층(64)과 제2 금속층(62, 66) 사이에는 접합층(63, 65)이 형성되어 있다. 아울러, 본딩 메탈(43)과 제2 금속층(62) 사이에도 접합층(61)이 형성되어 있다. 이들 접합층(61, 63, 65)은 Ni, Ti, Cr, Pt 중 중 적어도 하나를 포함할 수 있다. 아울러, 제2 금속층(66)의 하면에는 접합층(67)을 통하여 하부 본딩 메탈(68)이 형성될 수 있다. 하부 본딩 메탈(68)은 지지기판(60)을 전자회로 또는 PCB 기판에 부착하기 위해 사용될 수 있다.
본 실시예에 있어서, 지지기판(60)은 제1 금속층(64)과 제1 금속층(64)의 상하면에 서로 대칭하여 형성된 제2 금속층(62, 66)을 포함하는 구조를 가진다. 제1 금속층(64)을 구성하는 예컨대, 텅스텐(W) 또는 몰리브덴(Mo)은 제2 금속층(62, 66)을 구성하는 예컨대, 구리(Cu)에 비하여 상대적으로 낮은 열팽창 계수 및 상대적으로 높은 강도를 갖는다. 제1 금속층(64)의 두께는 제2 금속층(62, 66)의 두께에 비하여 더 두껍게 형성된다. 또한, 지지기판(60)이 성장 기판과 반도체 적층 구조체(30)의 열팽창 계수와 유사한 열팽창 계수를 갖도록 하기 위해, 제1 금속층(64)의 두께와 제2 금속층(62, 66)의 두께가 적절하게 조절될 수 있다.
이러한 지지 기판(60)의 구조에 의해 지지기판(60)의 접합에 따른 열 공정시 또는 그 이후 공정에서 질화갈륨 기판(21), 반도체 적층 구조체(30), 지지기판(60) 사이의 열팽창계수 차이에 따른 스트레스를 효과적으로 완화시킬 수 있어 화합물 반도체층의 손상 및 휨 현상을 억제할 수 있다.
지지기판(60)을 접합하기 위하여는 고온의 분위기가 필요하며, 접합이 용이하게 이루어지게 하기 위하여 압력이 가해질 수 있다. 이러한 압력은 고온의 챔버 상부에 배치된 압력 인가 판(pressure applying plate)을 이용하여 접합공정 중에만 가해질 수 있으며, 접합 이후에는 압력이 제거될 수 있다.
또는, 압력은 지지기판(60)과 성장 기판(21)을 양쪽에서 고정시켜 주는 홀더에 의해 인가될 수 있으며, 따라서 압력은 고온 분위기의 챔버와는 별도로 인가될 수 있다. 이에 따라, 지지기판(60)을 접합한 후, 상온에서도 압력이 유지될 수 있다.
한편, 지지기판(60)은 예컨대 도금 기술을 사용하여 장벽 금속층(35) 상에 형성될 수도 있다.
지지기판(60)이 형성된 후, 도 8을 참조하여 설명한 바와 같이, 상기 질화갈륨 기판(21)이 제거되어 반도체 적층 구조체(30)의 n형 반도체층(25) 표면이 노출된다. 이어서, 도 9 내지 11을 참조하여 설명한 바와 같이, 희생물질의 패턴(23)이 제거되고 거칠어진 표면(25r)이 형성되며, 상부 절연층(47), n-전극 패드(51) 및 전극 연장부(51a)가 형성되고 개별 칩으로 분할됨으로써 도 5의 발광 다이오드가 완성된다.
본 실시예에 있어서, 질화갈륨 기판(21) 상에 희생물질의 패턴(23)을 형성하여 돌출부(25a) 및 오목부(25b)를 포함하는 주 패턴을 형성하는 것에 대해 설명하였다. 희생물질의 패턴(23)을 사용함으로써 질화갈륨계 반도체층을 수평 성장 기술을 이용하여 성장시킬 수 있으며, 따라서 반도체 적층 구조체 내의 전위 밀도를 더욱 낮출 수 있다.
그러나 본 발명은 희생물질의 패턴(23)을 이용하여 주 패턴을 형성하는 것에 한정되는 것은 아니며, 사진 및 식각 기술을 이용하여 주 패턴을 형성할 수도 있다.
즉, 희생물질의 패턴(23)을 형성하지 않고, 질화갈륨 기판(21) 상에 직접 반도체층들(25, 27, 29)을 성장시켜 반도체 적층 구조체(30)를 형성한다. 그 후 반도체 적층 구조체(30) 상에 지지기판(41)을 부착한 후, 질활갈륨 기판(21)을 제거하여 반도체 적층 구조체(30)를 노출시킨다. 이어서, 상기 노출된 반도체 적층 구조체(30)를 사진 및 식각 기술을 이용하여 패터닝함으로써 돌출부(25a)와 오목부(25b)를 갖는 주 패턴을 형성할 수 있다. 그 후, 도 10 및 11을 참조하여 설명한 바와 같은 공정을 거쳐 개별 발광 다이오드가 완성될 수 있다.
여기서, 상기 질화갈륨 기판(21)은 반도체층들(25 27, 29)과 동종이므로, 종래의 사파이어 기판 제거 기술을 이용할 수 없다. 따라서,상기 질화갈륨 기판(21)을 연마(grinding)에 의해 1차로 제거하고 다시 유도결합플라즈마 반응 이온 식각(ICP-RIE) 기술을 이용하여 정밀하게 제거하는 방법을 사용한다. 또한, 상기 연마에 더하여 화학적 기계적 폴리싱(CMP)과 같은 폴리싱이 수행될 수 있으며, 그 후 반응 이온 식각 기술을 이용하여 질화갈륨 기판(21)이 제거될 수 있다.
나아가, 희생 물질의 패턴(23)을 형성하지 않으므로, 질화갈륨 기판(21)의 제거 여부를 확인하기 곤란하다. 따라서, 본 실시예에서는, 상기 n형 화합물 반도체층(25)의 노출 여부를 확인하기 위한 검사가 별도로 수행될 수 있다. 예컨대, 연마 후, 폴리싱 후 또는 반응 이온 식각 공정 후에 노출된 표면의 면저항을 측정할 수 있으며, 면저항 측정을 통해 n형 화합물 반도체층(25)의 노출 여부를 확인할 수 있다. 이러한 검사 결과를 바탕으로, 질화갈륨 기판(21)의 제거 공정을 정밀하게 수행할 수 있다.
도 13은 종래의 사파이어 기판 상에 성장된 반도체 적층 구조체와 질화갈륨 기판 상에 성장된 반도체 적층 구조체의 드룹(droop)을 설명하기 위한 그래프이다. 350um×350um 크기의 발광 다이오드를 제작하여 전류에 따른 광 출력을 측정하였으며, 이 측정값을 이용하여 전류에 따른 외부 양자효율의 변화를 표준화하여 나타내었다. 전류는 펄스 형태로 인가하여 각 전류에서 광 출력을 측정하였다. 드룹은 최대 외부양자효율에 대해 감소된 외부양자효율의 값으로 나타내진다.
도 13을 참조하면, 사파이어 기판에서 성장된 반도체 적층 구조체나 질화갈륨 기판에서 성장된 반도체 적층 구조체는, 전류가 약 40mA까지 증가하는 동안에는 광 출력에 유의미한 차이를 보이지 않았지만, 40mA를 초과하면서 광 출력에서 차이가 증가하였다. 전류 350mA에서 드룹을 계산한 결과, 사파이어 기판에서 성장된 반도체 적층 구조체는 약 27%(-0.27)의 드룹을 나타내었으나, 질화갈륨 기판에서 성장된 반도체 적층 구조체는 약 17%(-0.17)의 드룹을 나타내었다.
따라서, 질화갈륨 기판에서 성장된 반도체 적층 구조체를 이용하여 수직형 구조의 발광 다이오드를 제작함으로써 20% 미만의 드룹을 나타내는 발광 다이오드를 제공할 수 있을 것이다.
이상에서, 본 발명의 다양한 실시예들 및 특징들에 대해 설명하였지만, 본 발명은 위에서 설명한 실시예들 및 특징들에 한정되는 것은 아니며, 본 발명의 사상을 벗어나지 않는 범위 내에서 다양하게 변형될 수 있다.

Claims (18)

  1. 지지기판;
    상기 지지기판 상에 위치하고, 질화갈륨 계열의 p형 반도체층, 질화갈륨 계열의 활성층 및 질화갈륨 계열의 n형 반도체층을 포함하는 반도체 적층 구조체; 및
    상기 지지기판과 상기 반도체 적층 구조체 사이에 위치하는 반사층을 포함하고,
    상기 반도체 적층 구조체는 돌출부와 오목부를 갖는 주 패턴과 상기 주 패턴의 돌출부 및 오목부에 형성된 거칠어진 표면을 포함하고,
    상기 반도체 적층 구조체는 5×106/㎠ 이하의 전위 밀도를 갖도록 형성된 발광 다이오드.
  2. 청구항 1에 있어서,
    상기 반도체 적층 구조체는 질화갈륨 기판 상에 성장된 반도체층들로 형성된 발광 다이오드.
  3. 청구항 1에 있어서,
    상기 반도체 적층 구조체는 복수의 돌출부들을 포함하는 발광 다이오드.
  4. 청구항 3에 있어서,
    상기 복수의 돌출부들의 평균 높이는 2.5um를 초과하는 발광 다이오드.
  5. 청구항 4에 있어서,
    상기 거칠어진 표면의 표면 거칠기(Ra)는 0.1 내지 1um 범위 내인 발광 다이오드.
  6. 청구항 3에 있어서,
    상기 돌출부들은 벌집 모양으로 배열된 발광 다이오드.
  7. 청구항 1에 있어서,
    상기 돌출부의 측면은 상기 지지기판 면에 대해 85~90도 경사진 발광 다이오드.
  8. 질화갈륨 기판 상에 희생 물질의 패턴을 형성하고,
    상기 희생 물질의 패턴이 형성된 질화갈륨 기판 상에 질화갈륨 계열의 n형 반도체층, 질화갈륨 계열의 활성층 및 질화갈륨 계열의 p형 반도체층을 포함하는 반도체층들을 성장시켜 반도체 적층 구조체를 형성하고,
    상기 반도체 적층 구조체 상에 지지기판을 형성하고,
    상기 질화갈륨 기판을 제거하여 상기 희생 물질의 패턴을 노출시키고,
    상기 희생 물질의 패턴을 제거하는 것을 포함하는 발광 다이오드 제조 방법.
  9. 청구항 8에 있어서,
    상기 희생 물질의 패턴은 실리콘 산화막 또는 실리콘 질화막으로 형성되는 발광 다이오드 제조 방법.
  10. 청구항 8에 있어서,
    상기 희생 물질의 패턴이 제거된 후, 상기 반도체 적층 구조체 표면을 습식 식각하여 거칠어진 표면을 형성하는 것을 더 포함하는 발광 다이오드 제조 방법.
  11. 청구항 10에 있어서,
    상기 습식 식각은 KOH 또는 NaOH의 보일링 용액을 이용하여 수행되는 발광 다이오드 제조 방법.
  12. 질화갈륨 기판 상에 질화갈륨 계열의 n형 반도체층, 질화갈륨 계열의 활성층 및 질화갈륨 계열의 p형 반도체층을 포함하는 반도체층들을 성장시켜 반도체 적층 구조체를 형성하고,
    상기 반도체 적층 구조체 상에 지지기판을 형성하고,
    상기 질화갈륨 기판을 제거하여 상기 반도체 적층 구조체를 노출시키고,
    상기 반도체 적층 구조체를 패터닝하여 돌출부와 오목부를 갖는 주 패턴을 형성하고,
    상기 주 패턴이 형성된 반도체 적층 구조체의 표면을 습식 식각하여 상기 돌출부와 오목부에 거칠어진 표면을 형성하는 것을 포함하는 발광 다이오드 제조 방법.
  13. 청구항 12에 있어서,
    상기 주 패턴을 형성하는 것은 건식 식각에 의해 수행되는 발광 다이오드 제조 방법.
  14. 청구항 12에 있어서,
    상기 습식 식각은 KOH 또는 NaOH의 보일링 용액을 이용하여 수행되는 발광 다이오드 제조 방법.
  15. 청구항 12에 있어서,
    상기 질화갈륨 기판을 제거하는 것은,
    상기 질화갈륨 기판을 연마하여 질화갈륨 기판의 일부를 제거하고,
    상기 반도체 적층 구조체 상에 잔류하는 질화갈륨 기판 부분을 유도결합플라즈마 반응 이온 식각 기술을 이용하여 제거하는 것을 포함하는 발광 다이오드 제조 방법.
  16. 청구항 15에 있어서,
    상기 질화갈륨 기판을 연마한 후, 상기 질화갈륨 기판을 폴리싱하는 것을 더 포함하는 발광 다이오드 제조 방법.
  17. 청구항 15에 있어서,
    상기 반도체 적층 구조체 표면의 노출 여부를 확인하기 위한 검사를 수행하는 것을 더 포함하는 발광 다이오드 제조 방법.
  18. 청구항 17에 있어서,
    상기 검사는 표면의 면저항을 측정하여 수행되는 발광 다이오드 제조 방법.
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