KR20230136193A - 반도체 디바이스의 제조 방법, 반도체 디바이스 및 반도체 장치 - Google Patents

반도체 디바이스의 제조 방법, 반도체 디바이스 및 반도체 장치 Download PDF

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요시노부 카와구치
타케시 카미카와
켄타로 무라카와
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교세라 가부시키가이샤
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Abstract

본 개시의 반도체 디바이스의 제조 방법은 복수의 반도체층(11, 12, 13)을 갖는 적층체(10)와, 상면(20a), 측면(20b), 및 상면(20a) 및 측면(20b)에 인접한 개구를 포함하는 오목부(21)를 가진 제 1 지지체(20)를 준비하는 공정과, 적층체(10)를 제 1 지지체(20)의 상면(20a)에 접합해서 배치하는 공정과, 적층체(10)에 제 1 끝면(10a)을 형성하는 공정과, 제 1 끝면(10a)에 제 1 유전체층(17)을 형성하는 공정을 구비한다.

Description

반도체 디바이스의 제조 방법, 반도체 디바이스 및 반도체 장치
본 개시는 반도체 디바이스의 제조 방법, 반도체 디바이스 및 반도체 장치에 관한 것이다.
종래, 반도체 레이저 소자 등의 반도체 소자를 기판 상에 실장해서 이루어지는 반도체 디바이스를 제조하는 방법이 제안되어 있다. 특히, 반도체 레이저 소자를 소형화했을 시에 반도체 레이저 소자의 핸들링이 곤란해지는 것에의 대책이 제안되어 있다(특허문헌 1을 참조).
일본 특허공개 2008-252069호 공보
본 개시의 반도체 디바이스의 제조 방법은 복수의 반도체층을 갖는 적층체와, 상면, 측면, 및 상기 상면 및 상기 측면에 인접한 개구를 포함하는 오목부를 갖는 제 1 지지체를 준비하는 공정과, 상기 적층체를 상기 제 1 지지체의 상기 상면에 접합해서 배치하는 공정과, 상기 적층체에 제 1 끝면을 형성하는 공정과, 상기 제 1 끝면에 제 1 유전체층을 형성하는 공정을 구비한다.
도 1은 본 개시의 일실시형태에 의한 반도체 디바이스의 제조 방법을 설명하는 플로우차트이다.
도 2는 적층체의 구성을 모식적으로 나타내는 사시도이다.
도 3a는 적층체의 일례를 모식적으로 나타내는 단면도이다.
도 3b는 적층체의 다른 예를 모식적으로 나타내는 단면도이다.
도 4a는 제 1 지지체를 모식적으로 나타내는 사시도이다.
도 4b는 제 1 지지체를 모식적으로 나타내는 평면도이다.
도 5a는 제 1 지지체 상에 배치된 적층체의 일례를 모식적으로 나타내는 단면도이다.
도 5b는 제 1 지지체 상에 배치된 적층체의 다른 예를 모식적으로 나타내는 단면도이다.
도 6은 제 1 지지체와 제 2 지지체의 사이에 협지된 적층체를 모식적으로 나타내는 사시도이다.
도 7은 본 개시의 일실시형태에 의한 반도체 디바이스의 제조 방법의 형성 공정을 설명하는 평면도이다.
도 8은 본 개시의 일실시형태에 의한 반도체 디바이스의 제조 방법의 분할 공정을 설명하는 평면도이다.
도 9는 본 개시의 다른 실시형태에 의한 반도체 디바이스의 제조 방법의 마스크 형성 공정을 설명하는 단면도이다.
도 10은 본 개시의 다른 실시형태에 의한 반도체 디바이스의 제조 방법의 성장 공정을 설명하는 단면도이다.
도 11은 본 개시의 다른 실시형태에 의한 반도체 디바이스의 제조 방법의 성장 공정을 설명하는 단면도이다.
도 12는 제 1 지지 기판을 모식적으로 나타내는 평면도이다.
도 13은 본 개시의 다른 실시형태에 의한 반도체 디바이스의 제조 방법의 전사 공정을 설명하는 단면도이다.
도 14는 본 개시의 다른 실시형태에 의한 반도체 디바이스의 제조 방법의 전사 공정을 설명하는 단면도이다.
도 15는 본 개시의 다른 실시형태에 의한 반도체 디바이스의 제조 방법의 전사 공정을 설명하는 평면도이다.
도 16은 본 개시의 다른 실시형태에 의한 반도체 디바이스의 제조 방법의 벽개 공정을 설명하는 평면도이다.
도 17은 본 개시의 다른 실시형태에 의한 반도체 디바이스의 제조 방법의 절단 공정을 설명하는 사시도이다.
도 18은 본 개시의 일실시형태에 의한 반도체 디바이스를 모식적으로 나타내는 사시도이다.
도 19는 본 개시의 일실시형태에 의한 반도체 디바이스를 모식적으로 나타내는 평면도이다.
도 20은 본 개시의 일실시형태에 의한 반도체 디바이스의 변형예를 모식적으로 나타내는 사시도이다.
도 21은 본 개시의 일실시형태에 의한 반도체 디바이스의 변형예를 모식적으로 나타내는 사시도이다.
도 22는 본 개시의 일실시형태에 의한 반도체 디바이스의 변형예를 모식적으로 나타내는 사시도이다.
도 23은 본 개시의 일실시형태에 의한 반도체 디바이스의 변형예를 모식적으로 나타내는 사시도이다.
도 24는 본 개시의 일실시형태에 의한 반도체 디바이스의 변형예를 모식적으로 나타내는 사시도이다.
도 25는 본 개시의 일실시형태에 의한 반도체 디바이스의 변형예를 모식적으로 나타내는 사시도이다.
도 26은 본 개시의 일실시형태에 의한 반도체 디바이스의 변형예를 모식적으로 나타내는 사시도이다.
도 27은 본 개시의 일실시형태에 의한 반도체 디바이스의 변형예를 모식적으로 나타내는 사시도이다.
도 28은 본 개시의 일실시형태에 의한 반도체 장치의 일례를 모식적으로 나타내는 사시도이다.
도 29는 본 개시의 일실시형태에 의한 반도체 장치의 다른 예를 모식적으로 나타내는 사시도이다.
도 30은 본 실시형태에 의한 반도체 디바이스의 제조 방법을 나타내는 플로우차트이다.
도 31은 본 실시형태에 의한 반도체 디바이스의 제조 방법을 나타내는 사시도이다.
도 32는 본 실시형태에 의한 반도체 디바이스의 제조 방법을 나타내는 플로우차트이다.
도 33은 본 실시형태에 의한 반도체 디바이스의 제조 방법을 나타내는 평면도이다.
이하, 도면을 참조해서, 본 개시의 실시형태에 의한 반도체 디바이스의 제조 방법에 대해서 설명한다. 도 1은 본 개시의 일실시형태에 의한 반도체 디바이스의 제조 방법을 설명하는 플로우차트이다. 도 2는 적층체의 구성을 모식적으로 나타내는 사시도이고, 도 3a는 적층체의 일례를 모식적으로 나타내는 단면도이고, 도 3b는 적층체의 다른 예를 모식적으로 나타내는 단면도이고, 도 4a는 제 1 지지체의 일례를 모식적으로 나타내는 사시도이고, 도 4b는 제 1 지지체의 일례를 모식적으로 나타내는 평면도이다. 도 5a는 제 1 지지체 상에 배치된 적층체의 일례를 모식적으로 나타내는 단면도이고, 도 5b는 제 1 지지체 상에 배치된 적층체의 다른 예를 모식적으로 나타내는 단면도이다. 도 6은 제 1 지지체 및 제 2 지지체의 일례를 모식적으로 나타내는 사시도이고, 도 7은 본 개시의 일실시형태에 의한 반도체 디바이스의 제조 방법의 형성 공정을 설명하는 평면도이고, 도 8은 본 개시의 일실시형태에 의한 반도체 디바이스의 제조 방법의 분할 공정을 설명하는 평면도이다. 또한, 본 개시에 있어서, 「상방」, 「하방」 등의 용어는 설명의 편의 상 사용되는 것이며, 임의의 방향을 상방으로 해도 좋다. 또한, 각 도면에는, 설명의 편의를 위해서, 직교 좌표계 XYZ를 첨부하고 있다.
본 실시형태의 반도체 디바이스의 제조 방법은 준비 공정(S1)과, 배치 공정(S2)과, 형성 공정(S3)을 구비한다(도 1 참조).
(준비 공정)
준비 공정(S1)은 복수의 적층체(10)와, 제 1 지지체(20)를 준비하는 공정이다.
복수의 적층체(10)는 예를 들면, 발광 다이오드(Light Emitting Diode; LED) 소자여도 좋고, 반도체 레이저(Laser Diode; LD) 소자여도 좋다. 본 실시형태의 반도체 디바이스의 제조 방법은 적층체(10)가 끝면 발광형의 LD 소자이며, 끝면에 유전체층 등을 성막할 필요가 있을 경우에, 현저한 효과를 발휘한다. 이하에서는, 복수의 적층체(10)가 LD 소자일 경우에 대해서 설명한다. 적층체(10)는 LD 소자의 전구체여도 좋다.
적층체(10)는 공진 방향(도 2에 있어서의 Y 방향)을 따른 길이 방향을 갖는 형상으로 되어 있다. 적층체(10)의 형상은 예를 들면 도 2에 나타내는 바와 같이, 대략 직방체 형상이어도 좋다. 적층체(10)는 예를 들면 도 2에 나타내는 바와 같이, 복수의 반도체층(11, 12, 13)을 갖고 있다. 복수의 반도체층(11, 12, 13)은 적층체(10)의 길이 방향과 직교하는 방향으로 적층되어 있다. 각 반도체층(11, 12, 13)은 제 1 끝면(11a, 12a, 13a)을 포함하고 있다. 복수의 제 1 끝면(11a, 12a, 13a)은 적층체(10)의 제 1 공진기면(10a)을 구성해도 좋다. 각 반도체층(11, 12, 13)은 제 1 끝면(11a, 12a, 13a)과는 반대측의 제 2 끝면(11b, 12b, 13b)을 추가로 포함하고 있다. 복수의 제 2 끝면(11b, 12b, 13b)은 적층체(10)의 제 2 공진기면(10b)을 구성해도 좋다. 여기에서, 공진기면이란, 반도체층에서 유도 방출된 광이 도파(導波)하는 범위에 있어서, 광을 반복해서 반사시킴으로써, 광을 적층체(10)의 내부에 가두는 기능을 갖는 것이다. 또한, 도 2에서는, 적층체(10)가 3개의 반도체층(11, 12, 13)을 갖는 예를 나타냈지만, 적층체(10)는 4개 이상의 반도체층을 갖고 있어도 좋다. 또한, 적층체(10)는 예를 들면, 공진 방향의 길이가 20∼200㎛여도 좋다. 적층체(10)의 공진 방향의 길이는 공진기 길이에 상당한다. 반도체 레이저 소자는 공진기 길이가 짧을 경우, 핸들링이 곤란해진다. 종래 실용화되어 있는 반도체 레이저 소자의 공진기 길이는 발명자 등이 아는 한, 300㎛ 이상이다. 본 실시형태의 반도체 디바이스의 제조 방법에 의하면, 공진기 길이가 짧은(공진기 길이가 예를 들면 200㎛ 이하) 적층체(10)를 탑재한 반도체 디바이스를 효율 좋게 제조하는 것이 가능해진다.
적층체(10)는 적층 방향(도 2에 있어서의 Z 방향)에 있어서의 두께가 예를 들면, 5∼100㎛여도 좋다. 적층체(10)의 두께는 5∼30㎛여도 좋고, 이 경우, 벽개에 의해 공진기면을 형성할 시에, 공진기 길이를 짧게 하기 쉬워진다. 또한, 적층체(10)의 칩 폭은, 예를 들면, 30∼400㎛여도 좋다. 칩 폭이란, 적층체(10)의, 공진 방향 및 적층 방향의 양쪽에 직교하는 방향(도 2에 있어서의 X 방향)에 있어서의 길이를 의미한다. 칩 폭이 짧을 경우, 1매의 웨이퍼로부터의 적층체(10)의 생산수를 많게 할 수 있으므로, 적층체(10)의 생산 효율을 향상시킬 수 있다. 그렇지만, 칩 폭을 짧게 할 경우, 공진기 길이를 짧게 할 경우와 마찬가지로, 반도체 레이저 소자의 핸들링이 곤란해지기 때문에, 종래의 반도체 레이저 소자는 100㎛ 정도의 칩 폭을 갖고 있다. 본 실시형태의 반도체 디바이스의 제조 방법에 의하면, 칩 폭이 짧은(예를 들면 30∼100㎛) 적층체(10)를 탑재한 반도체 디바이스를 효율적으로 제조하는 것이 가능해진다.
상기한 바와 같이, 본 실시형태의 반도체 디바이스의 제조 방법에 의하면, 공진기 길이 또는 칩 폭이 짧은 적층체(10)를 탑재한 반도체 디바이스를 효율적으로 제조하는 것이 가능해진다. 이것 때문에, 적층체(10)의 제작에 있어서, 1매의 웨이퍼로부터의 적층체(10)의 생산수를 많게 할 수 있으므로, 적층체(10)의 생산 효율을 향상시킬 수 있고, 나아가서는, 반도체 디바이스의 생산 효율을 향상시킬 수 있다. 또한, 적층체(10)는 공진기 길이가 칩 폭보다 짧아도 좋고, 이 경우, 칩 폭의 방향이 적층체(10)의 길이 방향이 된다.
복수의 반도체층(11, 12, 13)은 예를 들면, 제 1 반도체층(11), 활성층(12)및 제 2 반도체층(13)을 포함하고 있어도 좋다. 제 1 반도체층(11), 활성층(12) 및 제 2 반도체층(13)은 질화 갈륨(GaN), 질화 알루미늄 갈륨(AlGaN), 질화 인듐 갈륨(InGaN), 질화 알루미늄 인듐 갈륨(AlInGaN) 등의 GaN계 반도체로 이루어져 있어도 좋다. 여기에서, 「GaN계 반도체」란, 예를 들면, AlxGayInzN(0≤x≤1; 0≤y≤1; 0≤z≤1; x+y+z=1)에 의해 구성되는 것을 가리킨다.
제 1 반도체층(11)은 n형 불순물이 도프된 n형 GaN계 반도체로 구성되어 있어도 좋다. 제 2 반도체층(13)은 p형 불순물이 도프된 p형 GaN계 반도체로 구성되어 있어도 좋다. n형 불순물로서는, 예를 들면, Si, Ge, Sn, S, O, Ti, Zr, Cd 등을 사용할 수 있다. p형 불순물로서는, 예를 들면, Mg, Zn, Be, Mn, Ca, Sr 등을 사용할 수 있다.
활성층(12)은 장벽층과 우물층을 교대로 적층해서 이루어지는 다중 양자 우물 구조를 갖고 있어도 좋다. 장벽층을 구성하는 GaN계 반도체와, 우물층을 구성하는 GaN계 반도체는 조성 또는 조성비가 달라도 좋다.
적층체(10)는 예를 들면 도 3a에 나타내는 바와 같이, 편면 전극 구조를 갖고 있어도 좋고, 예를 들면 도 3b에 나타내는 바와 같이, 양면 전극 구조를 갖고 있어도 좋다. 적층체(10)는 예를 들면 도 3a, 3b에 나타내는 바와 같이, 제 1 반도체층(11)과 접속된 제 1 전극(n형 전극이라고도 한다)(14), 및 제 2 반도체층(13)과 접속된 제 2 전극(p형 전극이라고도 한다)(15)을 갖고 있어도 좋다.
적층체(10)는 제 2 반도체층(13)이 부분적으로 제거되어서 이루어지는 리지 도파로(16)를 갖고 있어도 좋다. 제 2 반도체층(13)에 있어서의 부분적으로 제거된 부위, 및 리지 도파로(16)의 측면에는, SiO2 등으로 이루어지는 절연막(19)이 형성되어 있어도 좋다. 적층체(10)는 제 1 반도체층(11) 측에 형성된 리지 도파로를 갖고 있어도 좋다.
적층체(10)가 편면 전극 구조(도 3a 참조)를 가질 경우, 적층체(10)는 제 2 반도체층(13)측으로부터 제 1 반도체층(11)이 노출될 때까지 제거되어 있고, 제 1 반도체층(11)의 노출된 표면에 n형 전극(14)이 배치되어 있어도 좋다. 이 경우, 제 1 반도체층(11)에 있어서의 n형 전극(14)과 접속되는 면, 및, 제 2 반도체층(13)에 있어서의 p형 전극(15)과 접속되는 면의 양쪽을 GaN계 반도체의 (0001)면으로 하는 것이 가능해진다.
여기에서, GaN계의 질화물 반도체 레이저 소자에서는, 반도체 레이저 소자가 되는 반도체층의 결정 성장용 기판이 도전성을 가질 경우, 반도체층을 한쪽 면이 (0001)면이며, 다른 쪽 면이 (000-1)면이도록 성장시킴과 아울러, (0001)면인 한쪽 면에 p형 전극을 접촉시키고, (000-1)면인 다른 쪽 면에 n형 전극을 접촉시키는 양면 전극 구조로 해도 좋다. 이것에 의해, 편면 전극 구조의 반도체 레이저 소자에서는, p형 전극과 n형 전극의 사이를 횡방향으로 전류를 흘려보내게 되고, 그 결과, 리지 도파로 내에서 전류가 불균일해지기 때문에 역치 전류가 상승하거나, 양면 전극 구조보다 전류 경로가 길어질 시에는 구동 전압이 상승하거나 하는 문제가 있지만, 그것을 회피할 수 있다.
한편, 반도체층과 전극의 접촉 저항에 대해서는, (000-1)면에 전극을 접촉시켰을 경우, (0001)면에 전극을 접촉시킬 경우에 비해서, 접촉 저항이 높아진다. 그 때문에, (000-1)면인 이면에 에칭 등의 처리를 실시해서, (000-1)면과 다른 각종의 면을 노출시켜도 좋다.
본 실시형태의 반도체 디바이스의 제조 방법은 다음에 나타내는 이유에 의해, 적층체(10)를 양면 전극 구조로 할 수 있을 경우여도, 적층체(10)를 편면 전극 구조로 하는 메리트를 갖는다. 즉, 본 실시형태의 반도체 디바이스의 제조 방법에서는, 종래의 반도체 레이저 소자에 비해서 칩 폭이 짧은 적층체(10)의 핸들링을 가능하게 한다. 그 때문에, 편면 전극 구조의 적층체(10)여도, n형 전극(14)과 p형 전극(15)의 사이의 전류 경로를 짧게 할 수 있다. 종래의 양면 전극 구조의 반도체 레이저 소자에 있어서, n형 전극과 p형 전극의 사이의 전류 경로의 길이는 반도체 레이저 소자의 칩 두께와 같은 정도이며, 100㎛ 정도이다. 본 실시형태의 반도체 디바이스의 제조 방법에 의하면, 적층체(10)의 칩 폭을 30∼100㎛로 하는 것이 가능해지기 때문에, 편면 전극 구조의 적층체(10)여도, 종래의 양면 전극 구조의 반도체 레이저 소자와 동등 이하의 전류 경로 길이로 할 수 있다. 또한, 만일, 편면 전극 구조의 적층체(10)의 전류 경로 길이가 종래의 양면 전극 구조의 반도체 레이저 소자의 전류 경로 길이보다 길었다고 해도, 전류 경로 길이는 적층체(10)의 시리즈 저항에 영향을 주는 길이이다. 적층체(10)는 공진기 길이가 짧기 때문에, 구동 전류가 작고, 또한, 높은 광출력이 요구되지 않는 한, 역치 전류 부근에서 구동할 수 있다. 따라서, 구동 전류값에 따른 전압 상승을 초래하는 시리즈 저항은 적층체(10)에 있어서 큰 문제가 되지 않는다. 또한, 편면 전극 구조의 적층체(10)에서는, n형 전극(14)과 접속되는 면 및 p형 전극(15)과 접속되는 면 양쪽을 (0001)면으로 하는 것이 가능해지기 때문에, 접촉 저항을 저감시킬 수 있다.
적층체(10)는 (0001)면 및 (000-1)면과 다른 결정 방위의 표면을 가질 수 있다. 적층체(10)는 (20-21)면, (11-22)면, (10-10)면 등, 일반적으로 GaN계 반도체에서 알려져 있는 결정 방위의 표면을 가질 수 있다. 적층체(10)의 표면을 (0001)면으로 함으로써, 반도체 디바이스의 생산 효율을 향상시킬 수 있다.
(배치 공정)
배치 공정(S2)에서는, 복수의 적층체(10)를 제 1 지지체(20) 상에 배치한다. 제 1 지지체(20)는 그 형상이, 대략 사각 기둥 형상(대략 직방체 형상), 대략 오각 기둥 형상, 대략 육각 기둥 형상 등이어도 좋고, 그 외의 형상이어도 좋다. 본 실시형태에서는, 예를 들면 도 4a, 4b에 나타내는 바와 같이, 제 1 지지체(20)의 형상은 대략 직방체 형상으로 되어 있다. 제 1 지지체(20)는 절연 재료 또는 반절연 재료로 이루어져 있어도 좋고, 도전 재료로 이루어져 있어도 좋다. 제 1 지지체(20)에 사용되는 절연 재료 또는 반절연 재료로서는, 예를 들면, Si, SiC, AlN 등을 예로 들 수 있다. 제 1 지지체(20)에 사용되는 도전 재료로서는, 예를 들면, Cu, Al 등을 포함하는 금속 재료를 예로 들 수 있다.
제 1 지지체(20)는 상면(20a)과, 제 1 측면(20b)과, 제 2 측면(20c)을 갖고 있다. 상면(20a), 제 1 측면(20b) 및 제 2 측면(20c)은 제 1 지지체(20)의 길이 방향으로 연장되는 면이다. 제 1 측면(20b)은 상면(20a)에 연결되어 있다. 제 2 측면(20c)은 상면(20a)에 연결됨과 아울러, 제 1 측면(20b)의 반대측에 위치하고 있다.
제 1 지지체(20)는 예를 들면 도 4a, 4b에 나타내는 바와 같이, 오목부(21)를 갖고 있다. 오목부(21)는 상면(20a) 및 제 1 측면(20b)에 개구하고 있어도 좋고, 상면(20a) 및 제 2 측면(20c)에 개구하고 있어도 좋다. 바꾸어 말하면, 오목부(21)는 상면(20a) 및 제 1 측면(20b)에 인접하고 있어도 좋고, 상면(20a) 및 제 2 측면(20c)에 인접하고 있어도 좋다. 제 1 지지체(20)는 복수의 오목부(21)를 갖고 있어도 좋다.
복수의 오목부(21)는 복수의 제 1 오목부(21a)와, 복수의 제 2 오목부(21b)를 포함하고 있어도 좋다. 복수의 제 1 오목부(21a)는 상면(20a) 및 제 1 측면(20b)에 개구하고, 제 1 지지체(20)의 길이 방향을 따라 일렬로 늘어서 있어도 좋다. 복수의 제 2 오목부(21b)는 상면(20a) 및 제 2 측면(20c)에 개구하고, 제 1 지지체(20)의 길이 방향을 따라 일렬로 늘어서 있어도 좋다. 복수의 제 1 오목부(21a)와 복수의 제 2 오목부(21b)는 측면에서 보았을 시에 있어서(제 1 측면(20b)에 직교하는 방향에서 보았을 시에), 각각 겹쳐져 있어도 좋다.
제 1 지지체(20)는 예를 들면 도 4a, 4b에 나타내는 바와 같이, 제 1 지지체(20)의 길이 방향으로 일렬로 늘어서는 복수의 기판 영역(22)을 포함하고 있어도 좋다. 각 기판 영역(22)은 그 형상이, 대락 입방체 형상, 대략 직방체 형상 등이어도 좋고, 그 외의 형상이어도 좋다. 본 실시형태에서는, 각 기판 영역(22)의 형상은 대략 직방체 형상으로 되어 있다.
각 기판 영역(22)은 제 1 면(22a)과, 제 1 면(22a)에 연결되는 제 2 면(22b)과, 제 2 면(22b)과는 반대측의 제 3 면(22c)을 갖고 있다. 제 1 면(22a), 제 2 면(22b) 및 제 3 면(22c)은 외부에 노출된 노출면이다. 각 기판 영역(22)의 제 1 면(22a), 제 2 면(22b) 및 제 3 면(22c)은 제 1 지지체(20)의 상면(20a), 제 1 측면(20b) 및 제 2 측면(20c)에 각각 포함된다. 각 기판 영역(22)은 적어도 1개의 오목부(21)를 갖는다. 각 기판 영역(22)은 적어도 1개의 제 1 오목부(21a) 및 적어도 1개의 제 2 오목부(21b)를 포함하고 있어도 좋다.
제 1 지지체(20)의 상면(20a) 상에는, 도전 재료로 이루어지는 배선(24)이 둘러 놓아져 있다. 바꾸어 말하면, 제 1 지지체(20)는 배선 기판으로서 기능해도 좋다. 배선(24)은 연속된 배선이어도 좋다. 배선(24)은 각 기판 영역(22)의 제 1 면(22a) 상에 배치된 제 1 배선(24a) 및 제 2 배선(24b)을 포함하고 있어도 좋다. 제 1 배선(24a) 및 제 2 배선(24b)은 서로 격리해서 배치되어 있어도 좋다. 제 1 배선(24a)은 적층체(10)의 n형 전극(14)과 전기적으로 접속되는 접합 부재(24a1)를 포함하고 있어도 좋다. 제 2 배선(24b)은 적층체(10)의 p형 전극(15)과 전기적으로 접속되는 접합 부재(24b1)를 포함하고 있어도 좋다. 제 1 지지체(20)가 도전 재료로 이루어질 경우, 제 1 지지체(20)의 상면(20a)에 절연층을 배치하고, 상기 절연층 상에 배선(24)을 배치해도 좋다. 이것에 의해, 배선(24)끼리의 단락을 억제할 수 있기 때문에, 반도체 디바이스를 정상으로 동작시키는 것이 가능해진다. 배선(24)은 1개의 기판 영역(22)의 제 1 배선(24a)과, 상기 1개의 기판 영역(22)과 이웃하는 기판 영역(22)의 제 2 배선(24b)이 서로 접속되어 있는 구성이어도 좋다.
배선(24)은 예를 들면, Au, Ti, Ni 등으로 이루어지는 금속층을 갖고 있어도 좋다. 배선(24)은 단층의 금속층으로 이루어져 있어도 좋고, 다층의 금속층으로 이루어져 있어도 좋다. 배선(24)이 다층의 금속층으로 이루어질 경우, 최표면은 Au로 이루어지는 금속층이어도 좋다. 이것에 의해, 배선(24)의 부식을 억제할 수 있다. 접합 부재(24a1, 24a2)는 땜납 등의 도전성 접합재이다. 접합 부재(24a1, 24a2)는 예를 들면, AuSi, AuSn 등의 땜납이어도 좋다. 접합 부재(24a1, 24b1)를 형성하지 않고, 적층체(10)의 n형 전극(14) 및 p형 전극(15)과, 제 1 배선(24a) 및 제 2 배선(24b)을 Au-Au 접합 등의 금속-금속 접합, 표면 활성화 접합 등을 사용해서, 각각 접합해도 좋다.
배치 공정(S2)에서는, 복수의 적층체(10)를 제 1 끝면(11a, 12a, 13a)(제 1 공진기면(10a))을 노출시키면서, 제 1 지지체(20) 상에 배치한다. 이것에 의해, 형성 공정(S3)에 있어서, 제 1 공진기면(10a)에 제 1 유전체층을 양호하게 형성하는 것이 가능해진다. 그 결과, 제 1 공진기면(10a)이 레이저 광의 반사면일 경우, 제 1 공진기면(10a)에 있어서의 반사 효율을 높이고, 발광효율이 뛰어난 적층체(10)로 하는 것이 가능해진다. 또한, 제 1 공진기면(10a)이 레이저 광의 출사면일 경우, 끝면 광학 손상을 억제하고, 신뢰성이 뛰어난 적층체(10)로 하는 것이 가능해진다.
반도체 레이저 소자의 제작에 있어서는, 복수의 반도체 레이저 소자 전구체의 끝면에 유전체층을 성막(끝면 코트라고도 한다)하고, 그것들의 끝면을 소망의 반사율을 갖는 공진기면으로 할 필요가 있다. 통상, 복수의 반도체 레이저 소자 전구체를 바 형상으로 연결한 상태로, 끝면 코트를 실시한다. 본 실시형태의 반도체 디바이스의 제조 방법에서는, 복수의 적층체(10)가 개편화되어 있을 경우여도, 제 1 지지체(20)를 이용함으로써, 끝면 코트를 적절하게 행할 수 있다. 또한, 반사면과 출사면은 반사율이 다르게 되어 있고, 반사율이 낮은 쪽의 공진기면을 레이저 광의 출사면으로 해서, 상기 출사면으로부터 출사되는 레이저 광을 외부 기기로 이용한다. 반사면 및 출사면의 반사율은 유전체층의 구조 및 막 두께, 및 유전체층을 구성하는 유전 재료의 종류 등에 의해 제어할 수 있다.
제 1 지지체(20)가 복수의 오목부(21)를 가질 경우, 복수의 적층체(10)를 복수의 오목부(21)에 대응해서 배치해도 좋다. 본 실시형태에 의한 상면(20a)은 띠상의 탑재 영역(20aa)을 갖고 있다. 띠상의 탑재 영역(20aa)은 제 1 지지체(20)에 오목부(21)가 형성됨으로써, 제 1 지지체(20)의 너비 방향의 폭이 좁게 되어 있어, 그 결과, 띠상의 형상이 되어 있다. 이 때, 예를 들면 도 4a, 4b에 나타내는 바와 같이, 복수의 적층체(10)는 상면(20a)의 띠상의 탑재 영역(20aa)에 각각 배치되어도 좋다. 이것에 의해, 복수의 적층체(10)를 제 1 끝면(11a, 12a, 13a)을 노출시키면서, 제 1 지지체(20) 상에 배치하는 것이 용이해진다. 또한, 복수의 적층체(10)는 제 1 지지체(20)의 부분적으로 얇아진 부위에 배치되므로, 제 1 지지체(20)를 전체로서 높은 기계적 강도를 갖고, 뛰어난 핸들링성을 갖는 것으로 할 수 있다. 또한, 이 때, 제 1 측면(20b)에 직교하는 방향에서 보았을 시에, 오목부(21)의 상방에 제 1 끝면(11a, 12a, 13a)이 위치하고 있다.
제 1 지지체(20)가 복수의 제 1 오목부(21a) 및 복수의 제 2 오목부(21b)를 가질 경우, 복수의 적층체(10)를 복수의 제 1 오목부(21a)와 복수의 제 2 오목부(21b)의 사이에 각각 배치해도 좋다. 이것에 의해, 복수의 적층체(10)를 제 1 공진기면(10a) 및 제 2 공진기면(10b)을 노출시키면서, 제 1 지지체(20) 상에 배치하는 것이 용이해진다. 또한, 복수의 적층체(10)는 제 1 지지체(20)의 부분적으로 얇아진 부위에 배치되므로, 제 1 지지체(20)를 전체로서 높은 기계적 강도를 갖고, 뛰어난 핸들링성을 갖는 것으로 할 수 있다.
배치 공정(S2)에서는, 복수의 적층체(10)를 제 1 끝면(11a, 12a, 13a)이 탑재 영역(20aa)의 외측에 위치하도록 배치해도 좋다. 구체적으로는, 배치 공정(S2)에서는, 복수의 적층체(10)를 평면에서 보았을 시에 있어서, 각 적층체(10)의 제 1 공진기면(10a) 및 제 2 공진기면(10b)이 탑재 영역(20aa)보다 바깥 쪽으로 돌출되도록 배치해도 좋다. 배치 공정(S2)에서는, 적층체(10)로부터 출사되는 광이 상면(20a)에 닿지 않고, 또한 형성 공정(S3)에 있어서의 끝면 코트를 적절하게 행할 수 있는 한에 있어서, 적층체(10)를 제 1 끝면(11a, 12a, 13a)이 탑재 영역(20aa) 상에 위치하도록 배치해도 좋다.
배치 공정(S2)에서는, 예를 들면 도 5a, 5b에 나타내는 바와 같이, 적층체(10)의 n형 전극(14) 및 p형 전극(15)을 접합 부재(24a1, 24b1)를 개재해서, 제 1 지지체(20)의 상면(20a)에 배치된 제 1 배선(24a) 및 제 2 배선(24b)에 각각 전기적으로 접속해도 좋다. 적층체(10)는 n형 전극(14)을 제 1 배선(24a)에 접속하고, p형 전극(15)을 제 2 배선(24b)에 접속함으로써, 제 1 지지체(20)에 기계적으로 고정되어도 좋다.
적층체(10)와 제 1 지지체(20)를 전기적으로 접속하고, 기계적으로 고정함으로써, 제 1 지지체(20)는 형성 공정(S3)에 있어서의 지그로서의 기능뿐만 아니라, 반도체 디바이스에 있어서의 서브마운트로서의 기능을 갖게 된다. 통상의 반도체 디바이스의 제조 방법에서는, 각각의 적층체를 핸들링해서, 서브마운트에 탑재할 필요가 있고, 그 때문에, 적층체는 콜릿으로 흡착할 수 있는 정도의 사이즈(공진기 길이 및 칩 폭)를 갖고 있을 필요가 있어, 소형화가 곤란했다. 본 실시형태의 반도체 디바이스의 제조 방법에 의하면, 적층체를 최대한 소형화하는 것이 가능해진다.
적층체(10)가 편면 전극 구조를 가질 경우, 예를 들면 도 5a에 나타내는 바와 같이, n형 전극(14)과 제 1 배선(24a)을 접합 부재(24a1)에 의해 접합하고, p형 전극(15)과 제 1 배선(24b)을 접합 부재(24b1)에 의해 접합해도 좋다.
도 5a에서는, 접합 부재(24a1)의 두께가 접합 부재(24b1)의 두께보다 두꺼워져 있지만, n형 전극(14)의 두께를 두껍게 함으로써, 접합 부재(24a1)의 두께와 접합 부재(24b1)의 두께를 같은 정도로 하는 것도 가능하다. 또한, 기판 영역(22)의 제 1 면(22a)에 단차를 형성하고, 제 1 배선(24a)이 형성되는 부위의 높이 위치를 제 2 배선(24b)이 형성되는 부위의 높이 위치보다 높게 해도 좋다. 이 경우, 접합 부재(24a1)와 접합 부재(24b1)가 단락될 우려를 저감시킬 수 있다.
적층체(10)가 양면 전극 구조를 가질 경우, 예를 들면 도 5b에 나타내는 바와 같이, n형 전극(14)과 제 1 배선(24a)을 접합 부재(24a1)에 의해 접속하고, p형 전극(15)과 제 2 배선(24b)을 배선 전극(27)에 의해 접속해도 좋다. 복수의 반도체층(11, 12, 13) 및 접합 부재(24a1)와 배선 전극(27)의 사이에는, 절연 재료로 이루어지는 절연막(28)이 배치되어 있어도 좋다. 이 경우, 복수의 반도체층(11, 12, 13)및 접합 부재(24a1)와 배선 전극(27)이 단락될 우려를 저감시킬 수 있다. 또한, 이 경우, 적층체(10)에 있어서의 제 1 지지체(20)와 접합되는 측을 제 2 반도체층(13)으로 하고, 리지 도파로(16)는 제 1 반도체층(11)측에 형성해도 좋다.
또한, 제 1 지지체(20)의 상면(20a)에는, 수지층이 배치되어 있고, 적층체(10)는 수지층으로 제 1 지지체(20)에 접합되어 있어도 좋다.
배치 공정(S2)에서는, 예를 들면 도 6에 나타내는 바와 같이, 제 2 지지체(30)를 준비하고, 복수의 적층체(10)를 제 1 지지체(20)와 제 2 지지체(30)의 사이에 협지되도록 배치해도 좋다. 이것에 의해, 형성 공정(S3)에 있어서, 적층체(10)가 제 1 지지체(20) 및 제 2 지지체(30)에 확실히 고정된 상태로, 제 1 공진기면(10a)에 제 1 유전체층(17)을 형성할 수 있기 때문에, 층 두께가 높은 정밀도로 제어된 제 1 유전체층(17)으로 하는 것이 가능해진다. 그 결과, 적층체(10)를 발광 효율이 뛰어난 적층체, 또는 신뢰성이 뛰어난 적층체로 하는 것이 가능해진다. 또한, 적층체(10)의 발광 특성의 불균일을 억제하고, 반도체 디바이스의 제조의 생산률을 개선할 수 있다.
제 2 지지체(30)는 그 형상이 대략 사각 기둥 형상(대략 직방체 형상), 대략 오각 기둥 형상, 대략 육각 기둥 형상 등이어도 좋고, 그 외의 형상이어도 좋다. 본 실시형태에서는, 예를 들면 도 6에 나타내는 바와 같이, 제 2 지지체(30)의 형상은 대략 직방체 형상으로 되어 있다. 또한 제 2 지지체(30)의 형상은 제 1 지지체와 동일해도 좋다. 제 2 지지체(30)는 절연 재료 또는 반절연 재료로 이루어져 있어도 좋고, 도전 재료로 이루어져 있어도 좋다. 절연 재료 또는 반절연 재료로서는, 예를 들면, Si, SiC, AlN 등을 사용할 수 있다. 도전 재료로서는, 예를 들면, Cu, Al 등의 금속 재료를 사용할 수 있다. 또한, 제 2 지지체(30)는 제 1 지지체(10)와 동일한 재료를 갖고 있어도 좋다.
제 2 지지체(30)는 하면(30a), 제 1 측면(30b)과, 제 2 측면(30c)을 갖고 있다. 하면(30a), 제 1 측면(30b) 및 제 2 측면(30c)은 제 2 지지체(30)의 길이 방향으로 연장되어 있다. 제 1 측면(30b) 및 제 2 측면(30c)은 하면(30a)에 연결되어 있고, 제 2 측면(30c)은 제 1 측면(30b)의 반대측에 위치하고 있다.
제 2 지지체(30)는 복수의 오목부(31)를 갖고 있어도 좋다. 복수의 오목부(31)는 하면(30a) 및 제 1 측면(30b)에 개구하고 있어도 좋고, 하면(30a) 및 제 2 측면(30c)에 개구하고 있어도 좋다. 바꾸어 말하면, 복수의 오목부(31)는 하면(30a) 및 제 1 측면(30b)에 인접하고 있어도 좋고, 하면(30a) 및 제 2 측면(30c)에 인접하고 있어도 좋다. 복수의 오목부(31)는 복수의 제 3 오목부(31a) 및 복수의 제 4 오목부(31b)를 포함하고 있어도 좋다. 복수의 제 3 오목부(31a)는 하면(30a) 및 제 1 측면(30b)에 개구하고, 제 2 지지체(30)의 길이 방향을 따라 일렬로 늘어서 있어도 좋다. 복수의 제 4 오목부(31b)는 하면(30a) 및 제 2 측면(30c)에 개구하고, 제 2 지지체(30)의 길이 방향을 따라 일렬로 늘어서 있어도 좋다. 복수의 제 3 오목부(31a)와 복수의 제 4 오목부(31b)는 측면에서 보았을 시에(제 1 측면(30b)에 직교하는 방향으로 보았을 시에), 각각 겹쳐져 있어도 좋다.
제 2 지지체(30)가 복수의 오목부(31)를 가질 경우, 복수의 적층체(10)를 복수의 오목부(31)에 대응해서 배치해도 좋다. 바꾸어 말하면, 복수의 적층체(10)를 하면(30a)에 있어서의, 오목부(31)가 형성되어 너비 방향의 폭이 좁아진 복수의 부위에 각각 배치해도 좋다. 이 때, 제 1 지지체(20) 및 제 2 지지체(30)를 복수의 적층체(10)의 제 1 공진기면(10a)이 제 1 지지체(20)의 복수의 오목부(21) 내에 각각 노출되고, 또한 제 2 지지체(30)의 복수의 오목부(31) 내에 각각 노출되도록 위치 부여해도 좋다. 이것에 의해, 각 적층체(10)의 제 1 공진기면(10a)이 제 1 지지체(20)와 제 2 지지체(30) 사이의 들어간 위치에 배치되지 않고, 오목부(21, 31) 내에 완전히 노출된다. 그 결과, 적층체(10)의 제 1 공진기면(10a)에 제 1 유전체층을 양호하게 형성하는 것이 가능해진다. 나아가서는, 적층체(10)를 발광 효율이 뛰어난 적층체, 또는 신뢰성이 뛰어난 적층체로 하는 것이 가능해진다. 또한, 복수의 적층체(10)는 제 2 지지체(30)의 부분적으로 얇아진 부위에 배치되므로, 제 2 지지체(30)를 전체로서 높은 기계적 강도를 갖고, 뛰어난 핸들링성을 갖는 것으로 할 수 있다.
제 2 지지체(30)가 복수의 제 3 오목부(31a) 및 복수의 제 4 오목부(31b)를 가질 경우, 복수의 적층체(10)를 복수의 제 3 오목부(31a)와 복수의 제 4 오목부(31b)의 사이에 각각 배치해도 좋다. 이것에 의해, 각 적층체(10)의 제 1 공진기면(10a) 및 제 2 공진기면(10b)을 제 1 지지체(20)와 제 2 지지체(30)의 사이에서 완전히 노출시킬 수 있다. 그 결과, 제 1 공진기면(10a)에 제 1 유전체층을 양호하게 형성하고, 또한 제 2 공진기면(10b)에 제 2 유전체층을 양호하게 형성하는 것이 가능해진다. 나아가서는, 적층체(10)를 발광 효율이 뛰어나고, 또한 신뢰성이 뛰어난 적층체로 하는 것이 가능해진다. 또한, 복수의 적층체(10)는 제 2 지지체(30)의 부분적으로 얇아진 부위에 배치되므로, 제 2 지지체(30)를 전체로서 높은 기계적 강도를 갖고, 뛰어난 핸들링성을 갖는 것으로 할 수 있다.
제 2 지지체(30)의 하면(30a)에는, 배선이 배치되어 있지 않고, 수지층이 배치되어 있어도 좋다. 배치 공정(S2)에서는, 복수의 적층체(10)를 하면(30a)에 배치된 수지층을 개재해서, 제 2 지지체(30)에 고정해도 좋다. 이것에 의해, 적층체(10)가 배선에 접촉해서 파손될 우려를 저감시킬 수 있다. 또한, 복수의 적층체(10)를 제 2 지지체(30)에 고정하지 않고, 하면(30a)에 배치된 수지층을 개재해서, 제 2 지지체(30)에 접촉시켜도 좋다.
제 1 지지체(20)와 제 2 지지체(30)는, 서로 접촉하도록 위치 부여되어도 좋고, 서로 격리되도록 위치 부여되어도 좋다. 제 1 지지체(20) 및 제 2 지지체(30)의 적어도 한쪽은, 복수의 적층체(10)가 배치된 영역보다 돌출된 영역을 갖고 있어도 좋다. 배치 공정(S2)에서는, 제 1 지지체(20)와 제 2 지지체(30)를 돌출된 영역에 있어서 접촉시켜도 좋다. 돌출된 영역의 높이는 적층체(10)의 상면(20a)으로부터의 높이보다 높아도 좋다. 이것에 의해, 배치 공정(S2)에 있어서, 제 1 지지체(20)와 제 2 지지체(30)를 서로 근접시켰을 시에 적층체(10)를 파손시킬 우려를 저감시킬 수 있다.
도시하지 않지만, 제 2 지지체(30)의, 하면(30a)과는 반대측의 상면에, 복수의 적층체(10)를 추가로 배치해도 좋다. 이 경우, 보다 다수의 적층체(10)에 대해서, 유전체층의 형성을 행할 수 있기 때문에, 반도체 디바이스를 효율적으로 제조하는 것이 가능해진다.
또한, 복수의 적층체(10)는 하지 기판(결정 성장용 기판) 상에 에피택시얼 횡방향 성장(Epitaxial Lateral Overgrowth; ELO)법을 사용해서 성장시킨 복수의 적층체여도 좋다. 이 경우, 하지 기판에 접속된 복수의 적층체(10)를 제 1 지지체(20)에 접착시킨 후, 복수의 적층체(10)를 제 1 지지체(20)를 개재해서, 하지 기판으로부터 박리해도 좋다. 이것에 의해, 복수의 적층체(10)를 제 1 지지체(20) 상에 동시에 배치하는 것이 가능해지기 때문에, 반도체 디바이스의 제조 효율을 한층 향상시킬 수 있다. 또한, 복수의 적층체(10)의 정렬 정밀도가 향상되기 때문에, 제 1 지지체(20)를 반도체 디바이스의 서브마운트로서 이용할 경우, 각각의 적층체를 개별로 서브마운트에 실장할 경우에 비해서, 복수의 적층체(10)로부터 출사되는 광의 배향 특성의 불균일을 억제할 수 있다. 이것은 복수의 적층체(10)로부터 출사되는 광의 배향 특성을 높은 정밀도로 제어하는 것이 요구될 경우, 또는, 반도체 디바이스를 외부 기기의 도파로와 결합시킬 경우에, 큰 메리트가 된다. 또한, 복수의 적층체(10)를 하지 기판으로부터 박리했을 경우, 복수의 반도체층(10)은 하지 기판을 갖지 않는 구성이 된다. 그 결과, 복수의 적층체(10)의 두께를 얇게 할 수 있다.
(형성 공정)
형성 공정(S3)에서는, 적층체(10)의 제 1 공진기면(10a)에 제 1 유전체층(17)을 형성한다. 제 1 유전체층(17)은 유전 재료로 이루어진다. 제 1 유전체층(17)에 사용되는 유전 재료로서는, 예를 들면, SiO2, Al2O3, AlN, AlON, Nb2O5, Ta2O5, ZrO2 등을 예로 들 수 있다. 제 1 유전체층(17)은 상기된 유전 재료로 이루어지는 다층막이어도 좋다. 제 1 유전체층(17)은 예를 들면 전자 빔 증착 장치, 전자 사이클로트론 공명 스퍼터, 화학 증착 장치 등의 성막 장치를 사용해서 형성할 수 있다.
적층체(10)의 제 1 공진기면(10a)에 제 1 유전체층(17)을 형성함으로써, 적층체(10)를 발광 효율이 뛰어난 적층체, 또는 신뢰성이 뛰어난 적층체로 할 수 있다. 형성 공정(S3)에서는, 예를 들면 도 7에 나타내는 바와 같이, 제 1 유전체층(17)을 제 1 공진기면(10a)에 형성할 뿐만 아니라, 제 2 유전체층(18)을 제 2 공진기면(10b)(복수의 반도체층의 제 2 끝면(11b, 12b, 13b)에도 형성해도 좋다. 이것에 의해, 적층체(10)를 발광 효율이 뛰어나고, 또한 신뢰성이 뛰어난 적층체로 하는 것이 가능해진다.
제 2 유전체층(18)은 제 1 유전체층(17)과 마찬가지로, 예를 들면 SiO2, Al2O3, AlN, AlON, Nb2O5, Ta2O5, ZrO2 등의 유전 재료로 이루어져 있어도 좋다. 제 2 유전체층(18)은 다층막이어도 좋다. 제 2 유전체층(18)은 제 1 유전체층(17)과 마찬가지로, 예를 들면 전자 빔 증착 장치, 전자 사이클로트론 공명 스퍼터, 화학 증착 장치 등의 성막 장치를 사용해서 형성할 수 있다. 제 1 유전체층(17)과 제 2 유전체층(18)은 동일 구성이어도 좋고, 다른 구성이어도 좋다.
(분할 공정)
본 실시형태의 반도체 디바이스의 제조 방법은 형성 공정(S3)을 행한 후에, 분할 공정(S4)을 행해도 좋다. 분할 공정(S4)은 제 1 지지체(20)를 분할해서, 복수의 적층체(10)의 각각이 배치된 복수의 기판(110)(도 8 참조)을 형성하는 공정이다. 기판(110)은 반도체 디바이스(100)의 기판(서브마운트라고도 한다)으로서 사용할 수 있다.
분할 공정(S4)에서는, 다이싱, 스크라이빙 등의 공지의 절단 방법을 사용할 수 있다. 분할 공정(S4)에서는, 복수의 적층체(10)를 파손시키지 않는 한에 있어서, 제 1 지지체(20)의 임의의 개소를 절단해도 좋다. 기판(110)은 1개의 기판 영역(22)을 포함하고 있어도 좋고, 2개 이상의 기판 영역(22)을 포함하고 있어도 좋다.
분할 공정(S4)에서는, 복수의 적층체(10)가 제 1 지지체(20)와 제 2 지지체(30)의 사이에 협지된 상태로, 제 1 지지체(20) 및 제 2 지지체(30)의 양쪽을 절단하고, 분할된 제 2 지지체(30)편을 제거해도 좋다. 제 2 지지체(30)편을 제거하지 않고, 제 1 지지체(50)편 및 제 2 지지체(30)편을 구비한 반도체 디바이스로 해도 좋다.
분할 공정(S4)에서는, 형성 공정(S3)에서 사용한 제 2 지지체(30)를 제거하고, 복수의 적층체(10)가 배치된 제 1 지지체(20)만을 절단해도 좋다. 제 2 지지체(30)는 다음번의 형성 공정(S3)에서 재사용해도 좋다.
예를 들면 도 4a, 4b에 나타내는 바와 같이, 제 1 지지체(20)의 상면(20a)에, 서로 격리한 복수의 배선(24)이 둘러 놓아져 있을 경우, 분할 공정(S4)에서는, 제 1 지지체(20)를 복수의 배선(24) 사이에 노출된 영역에서 분할해도 좋다. 배선(24)이 연속된 배선일 경우, 분할 공정(S4)에서는, 제 1 지지체(20) 및 배선(24)의 양쪽을 절단해도 좋다.
상기된 반도체 디바이스의 제조 방법에 의하면, 적층체(10)의 제 1 공진기면(10a)에 제 1 유전체층(17)을 형성하기 위해서 사용한 제 1 지지체(20)를 반도체 디바이스의 기판(서브마운트)으로서 사용하기 때문에, 반도체 디바이스를 효율적으로 제조할 수 있다. 또한, 제 1 공진기면(10a)에 제 1 유전체층(17)이 형성된 적층체(10)를 제 1 지지체(20)로부터 분리하고, 제 1 지지체(20)와는 별개로 준비한 기판 상에 적층체(10)를 실장하는 다이 본드 공정이 불필요해지기 때문에, 적층체(10)를 파손시킬 우려를 저감시킬 수 있다. 그 결과, 신뢰성이 뛰어난 반도체 디바이스를 제조할 수 있음과 아울러, 제조의 생산률을 향상시킬 수 있다. 또한, 다이 본드 공정이 불필요해짐으로써, 적층체(10)를 종래보다 소형화하는 것이 가능해진다. 그러한 적층체(10)는 1매의 웨이퍼로부터의 생산수를 많게 할 수 있으므로, 적층체(10)의 생산 효율을 향상시키고, 나아가서는, 반도체 디바이스의 생산 효율을 향상시킬 수 있다. 또한, 적층체(10)는 공진기 길이를 짧게 함으로써, 저소비 전력화할 수 있기 때문에, 확장 현실(Augmented Reality; AR) 글래스 등의 저광출력, 저소비 전력 등이 요구되는 용도에 적합한 것이 된다.
다음으로, 본 개시의 다른 실시형태에 의한 반도체 디바이스의 제조 방법에 대해서 설명한다. 도 9는 본 개시의 다른 실시형태에 의한 반도체 디바이스의 제조 방법의 마스크 형성 공정을 설명하는 단면도이고, 도 10, 11은 본 개시의 다른 실시형태에 의한 반도체 디바이스의 제조 방법의 성장 공정을 설명하는 단면도이고, 도 12는 제 1 지지 기판을 모식적으로 나타내는 평면도이다. 도 13, 14는 본 개시의 다른 실시형태에 의한 반도체 디바이스의 제조 방법의 전사 공정을 설명하는 단면도이고, 도 15는 본 개시의 다른 실시형태에 의한 반도체 디바이스의 제조 방법의 전사 공정을 설명하는 평면도이고, 도 16은 본 개시의 다른 실시형태에 의한 반도체 디바이스의 제조 방법의 벽개 공정을 설명하는 평면도이고, 도 17은 본 개시의 다른 실시형태에 의한 반도체 디바이스의 제조 방법의 절단 공정을 설명하는 사시도이다.
본 개시의 일실시형태에 의한 반도체 디바이스의 제조 방법에 있어서의 준비 공정(S1) 및 배치 공정(S2)은 이하에 설명하는 준비 공정(S11), 마스크 형성 공정(S12), 성장 공정(S13), 전사 공정(S14), 벽개 공정(S15) 및 절단 공정(S16)으로 치환할 수 있다.
(준비 공정)
준비 공정(S11)은 하지 기판(1)을 준비하는 공정이다. 하지 기판(1)은 적층체(10)의 전구체인 반도체 소자층(3)의 성장 기점을 포함하는 한쪽 주면(1a)을 갖고 있다. 하지 기판(1)은 예를 들면, 질화 갈륨(GaN) 기판, 사파이어(Al2O3) 기판, 실리콘(Si) 기판, 탄화 실리콘(SiC) 기판 등이어도 좋다. 이하에서는, 하지 기판(1)으로서, GaN 기판을 사용하는 예에 대해서 설명한다. 본 명세서에 있어서, GaN 기판이란, 반도체 소자층(3)의 성장 기점을 포함하는 한쪽 주면(1a) 또는 한쪽 주면(1a)을 포함하는 표면층이 GaN계 반도체로 구성되어 있는 것을 가리킨다. 따라서, GaN 기판은 사파이어 기판, Si 기판, SiC 기판 등의 표면에 GaN계 반도체로 이루어지는 층을 형성한 기판이어도 좋다. 특히, 하지 기판(1)이 Si 기판일 경우, 대구경의 하지 기판을 저비용으로 준비할 수 있기 때문에, 반도체 디바이스의 제조 비용을 삭감하는 것이 가능해진다.
(마스크 형성 공정)
마스크 형성 공정(S12)은 하지 기판(1)의 한쪽 주면(1a) 상에, 반도체 소자층(3)의 성장을 억제하는 마스크(2)를 소정의 주기적 패턴으로 형성하는 공정이다. 반도체 소자층(3)은 한쪽 주면(1a)에 있어서의 마스크(2)로 덮여 있지 않은 성장 영역(1a1)으로부터 성장한다. 마스크(2)는 예를 들면, SiO2, SiN 등으로 이루어진다. 마스크(2)는 포토리소그래피 기술 및 에칭 기술을 사용해서 형성할 수 있다.
마스크(2)는 제 1 방향(도 9에 있어서의 깊이 방향)으로 연장되는 복수의 선상부(2a)가 제 1 방향과 교차하는 제 2 방향(도 9에 있어서의 좌우 방향)으로 주기적으로 배치된 패턴이어도 좋다. 복수의 선상부(2a)의 제 2 방향에 있어서의 주기는 예를 들면, 30㎛∼300㎛여도 좋고, 150㎛∼250㎛여도 좋다.
(성장 공정)
성장 공정(S13)에서는, ELO법을 사용해서, 예를 들면 도 10에 나타내는 바와 같이, 복수의 적층체(10)의 전구체인 반도체 소자층(3)을 하지 기판(1)의 성장 영역(1a1)으로부터 마스크(2)의 선상부(2a) 상에 걸쳐서 기상 성장시킨다. 성장 공정(S13)에서는, 예를 들면, III족(제 13 족 원소) 원료에 염화물을 사용하는 하이드라이드 기상 성장(Hydride Vapor Phase Epitaxy; HVPE)법, III족 원료에 유기 금속을 사용하는 유기 금속 기상 성장(Metal Organic Chemical Vapor Deposition; MOCVD)법, 또는 분자선 기상 성장(Molecular Beam Epitaxy; MBE)법 등의 기상 성장 법을 사용할 수 있다.
ELO법에 의해 마스크(2) 상에 형성된 반도체 소자층(3)은 마스크 개구부의 반도체 소자층(3)이 갖는 관통 전이를 이어받지 않으므로, 고품질의 결정성을 갖는다. 또한, ELO법에 의하면, 사파이어, Si 등의 이종 기판을 사용할 경우여도, 고품질의 반도체 소자층을 얻을 수 있다.
반도체 소자층(3)을 MOCVD법에 의해 성장시킬 경우, 우선, 마스크(2)가 형성된 하지 기판(1)을 기상 성장 장치의 반응실에 삽입하고, 수소 가스, 질소 가스, 또는, 수소와 질소의 혼합 가스와, 암모니아 등의 V족 원료(제 15족 원소 함유) 가스를 공급하면서, 하지 기판(1)을 가열해서, 소정 온도(예를 들면, 1050∼1100℃)까지 승온시킨다.
하지 기판(1)의 온도가 안정된 후, 상기된 혼합 가스 및 V족 원료 가스 외에, 트리메틸 갈륨(TMG) 등의 III족(제 13족 원소)을 함유한 원료를 공급하고, 성장 영역(1a1)으로부터 반도체 소자층(3)을 기상 성장시킨다. 그 때, n형 또는 p형의 불순물을 포함하는 원료 가스를 공급하고, 또한 불순물의 도프량을 조정함으로써, 소망의 도전형을 갖는 반도체 소자층(3)을 얻을 수 있다. 원료 가스에 첨가하는 불순물을 적절히 선택하고, 불순물의 도프량을 적절히 조정함으로써, 반도체 소자층(3)을 복수의 반도체층(11, 12, 13)이 적층된 것으로 할 수 있다.
반도체 소자층(3)을 성장시키는 과정에서, 반도체 소자층(3)에 있어서의 홈(2b) 내에 위치하는 부위에, 취약층(희생층이라고도 한다)을 형성해도 좋다. 취약층을 형성함으로써, 반도체 소자층(3)에 외력을 가했을 시에, 취약층에 응력이 집중되어 균열이 발생하기 쉬워지기 때문에, 전사 공정(S14)에 있어서 반도체 소자층(3)을 하지 기판(1)으로부터 분리시키기 쉬워진다.
취약층으로서는, 예를 들면, GaN과, BN, AlN, InN 등의 혼정 결정으로 이루어지는 층을 형성해도 좋다. 취약층으로서, 반도체 소자층(3)과는 격자 정수가 다른 GaN계 반도체층을 형성해도 좋다. AlGaN층과 GaN층을 교대로 적층한, 초격자 구조의 취약층을 형성해도 좋다. 취약층은 반도체 소자층의 성장 조건을 주기적으로 변화시켜서, 결정립이 큰 층과 결정립이 작은 층을 교대로 적층한 것이어도 좋다. 취약층은 반도체 소자층(3)의 성장을 종료시킨 후에, 레이저 광을 반도체 소자층(3)에 있어서의 홈(2b) 내에 위치하는 부위에 조사하고, 상기 부위의 결정 구조를 열변성에 의해 변화시킴으로써 형성되어도 좋다.
반도체 소자층(3)은 결정 성장면이 홈(2b)의 상연(上緣)을 넘은 후, 선상부(2a)의 상면을 따라 횡방향(제 2 방향)으로 성장한다. 횡방향에 있어서의 반도체 소자층(3)의 성장은 이웃하는 성장 영역(1a1)을 기점으로서 성장하는 반도체 소자층(3)끼리가 접촉하기 전에 종료시킨다. 이것에 의해, 반도체 소자층(3)끼리가 접촉하고, 반도체 소자층(3)끼리의 접촉 부분에, 크랙 또는 관통 전위 등의 결정 결함이 생기기 쉬워지는 것을 억제할 수 있다.
반도체 소자층(3)의 성장을 종료시킨 후, 하지 기판(1)을 기상 성장 장치로부터 꺼내고, 마스크(2)를 에칭에 의해 제거한다. 이 에칭은 성장한 반도체 소자층(3)을 실질적으로 침식하지 않는 에천트를 사용해서 행해진다. 마스크(2)를 제거 함으로써, 예를 들면 도 11에 나타내는 바와 같이, 접속부(3a)에 의해 하지 기판(1)과 접속된 복수의 반도체 소자층(3)을 얻을 수 있다.
마스크(2)를 제거하기 전, 또는 마스크(2)를 제거한 후에, 반도체 소자층(3)에 리지 도파로, 전극 및 절연막을 형성하고, 반도체 소자층(3)을 편면 전극 구조의 적층체(10)(도 3a 참조)의 전구체로 해도 좋다. 이하에서는, 반도체 소자층(3)이 편면 전극 구조의 적층체(10)의 전구체일 경우에 대해서 설명하지만, 반도체 소자층(3)은 양면 전극 구조의 적층체(10)(도 3b 참조)의 전구체로 되어도 좋다.
반도체 소자층(3)은 하지 기판(1)측으로부터 제 1 반도체층(11), 활성층(12) 및 제 2 반도체층(13)이 이 순서대로 적층된 구조여도 좋다. 이 경우, 반도체 소자층(3)에 에칭 처리를 실시해서 제 1 반도체층(11), 활성층(12) 및 제 2 반도체층(13)을 부분적으로 제거한 후, n형 전극, p형 전극 및 절연막을 형성함으로써, 예를 들면 도 3a에 나타내는 편면 전극 구조의 적층체(10)의 전구체로 할 수 있다.
(전사 공정)
전사 공정(S14)에서는, 성장 공정(S13)에서 얻어진 복수의 반도체 소자층(3)을 제 1 지지 기판(4)에 전사한다. 제 1 지지 기판(4)은 절연 재료 또는 반절연 재료로 이루어져 있어도 좋고, 도전 재료로 이루어져 있어도 좋다. 제 1 지지 기판(4)에 사용되는 절연 재료 또는 반절연 재료로서는, 예를 들면, Si, SiC, AlN 등을 들 수 있다. 제 1 지지 기판(4)을 서브마운트로서 사용할 경우, 제 1 지지 기판(4)을 Si, SiC, AlN 등의 재료로 제작함으로써, 서브마운트의 열전도성을 높일 수 있기 때문에, 방열성이 뛰어난 반도체 디바이스를 제조하는 것이 가능해진다. 또한, 제 1 지지 기판(4)을 Si로 제작할 경우, 제 1 지지 기판(4)을 저비용이며, 가공성이 뛰어난 대구경의 기판으로 할 수 있기 때문에, 반도체 디바이스의 제조 비용을 저감시키는 것이 가능해진다. 제 1 지지 기판(4)에 사용되는 도전 재료로서는, 예를 들면, Cu, Al 등을 포함하는 금속 재료를 예로 들 수 있다.
제 1 지지 기판(4)에는, 예를 들면 도 12에 나타내는 바와 같이, 복수의 오목부(41)가 형성되어 있다. 복수의 오목부(41)는 제 1 지지 기판(4)의 한쪽 주면(4a) 상에 개구하고, 제 1 지지 기판(4)의 두께 방향으로 움푹 들어가 있다. 복수의 오목부(41)는 한쪽 주면(4a)에 직교하는 방향에서 보았을 시에, 제 3 방향(도 12에 있어서의 상하 방향) 및 제 3 방향에 교차하는 제 4 방향(도 12에 있어서의 좌우 방향)에 매트릭스상으로 배열되어 있다. 복수의 오목부(41)는 그 개구 형상이 장방형상, 정방형상, 육각형상 등이어도 좋고, 그 외의 형상이어도 좋다. 제 4 방향에 있어서의, 오목부(41)의 피치는 제 2 방향에 있어서의 반도체 소자층(3)의 피치의 대략 자연수배여도 좋다. 복수의 오목부(41)는 에칭 기술을 사용해서 형성할 수 있다. 에칭은 드라이 에칭이어도 좋고, 웨트 에칭이어도 좋다.
제 1 지지 기판(4)은 예를 들면 도 12에 나타내는 바와 같이, 이웃하는 오목부(41)를 제 3 방향으로 가로막는 복수의 벽부(42)를 갖고 있다.
제 1 지지 기판(4)의 한쪽 주면(4a)에는, 예를 들면 도 12에 나타내는 바와 같이, 복수의 배선(44)이 둘러 놓아져 있다. 복수의 배선(44)은 복수의 접합 부재(44a, 44b)를 포함하고 있다. 복수의 배선(44)은 제 1 지지 기판(4)을 절단하고, 복수의 제 1 지지체(20)를 제작했을 시에, 제 1 지지체(20)의 상면(20a)에 둘러 놓아진 복수의 배선(24)이 된다. 제 1 지지 기판(4)이 도전 재료로 이루어질 경우, 제 1 지지 기판(4)의 한쪽 주면(4a)에 절연층을 배치하고, 상기 절연층 상에 복수의 배선(44)을 배치해도 좋다. 이것에 의해, 배선(44)끼리의 단락을 억제할 수 있기 때문에, 반도체 디바이스를 정상적으로 동작시키는 것이 가능해진다.
배선(44)은 예를 들면, Au, Ti, Ni 등으로 이루어지는 금속층을 갖고 있어도 좋다. 배선(44)은 단층의 금속층으로 이루어져 있어도 좋고, 다층의 금속층으로 이루어져 있어도 좋다. 배선(44)이 다층의 금속층으로 이루어질 경우, 최표면은 Au로 이루어지는 금속층이어도 좋다. 이것에 의해, 배선(44)의 부식을 억제할 수 있다. 또한, 배선(44)을 접합 부재(44a, 44b)를 개재해서, 반도체 소자층(3)의 n형 전극 및 p형 전극에 각각 접합할 경우에는, 배선(44)과 접합 부재(44a, 44b)의 접합성을 향상시킬 수 있다. 접합 부재(44a, 44b)는 땜납 등의 도전성 접합재이다. 접합 부재(44a, 44b)는 예를 들면, AuSi, AuSn 등의 땜납이어도 좋다. 접합 부재(44a, 44b)를 형성하지 않고, 반도체 소자층(3)의 n형 전극 및 p형 전극과, 배선(44)을 Au-Au 접합 등의 금속-금속 접합, 표면 활성화 접합 등을 사용해서 접합해도 좋다.
전사 공정(S14)에서는, 하지 기판(1)의 한쪽 주면(1a)과 제 1 지지 기판(4)의 한쪽 주면(4a)을 대향시켜, 복수의 반도체 소자층(3)이 늘어서는 제 2 방향과 복수의 오목부(41)가 늘어서는 제 4 방향을 일치시킨다. 계속해서, 예를 들면 도 13에 나타내는 바와 같이, 하지 기판(1)과 접속되어 있는 반도체 소자층(3)의 n형 전극 및 p형 전극을 땜납 등의 도전성 접합재를 사용해서, 제 1 지지 기판(4)의 한쪽 주면(4a) 상에 배치된 접합 부재(44a) 및 접합 부재(44b)에 각각 접합한다. 그 후, 예를 들면 도 14에 나타내는 바와 같이, 제 1 지지 기판(4)과 일체가 된 반도체 소자층(3)을 하지 기판(1)으로부터 떼어 내도록 외력을 가해, 반도체 소자층(3)을 하지 기판(1)의 한쪽 주면(1a)으로부터 끌어 올린다. 이것에 의해, 반도체 소자층(3)을 예를 들면 도 15에 나타내는 바와 같이, 제 1 지지 기판(4)에 전사할 수 있다.
반도체 소자층(3)을 ELO법을 사용해서 제작했을 경우, 예를 들면 도 11에 나타내는 바와 같이, 접속부(3a)만을 개재해서, 하지 기판(1)과 접속된 반도체 소자층(3)을 얻을 수 있다. 이것에 의해, 전사 공정(S14)을 용이하게 행할 수 있고, 반도체 디바이스의 제조의 생산률을 향상시킬 수 있다.
본 실시형태의 반도체 디바이스의 제조 방법에서는, 반도체 소자층(3)을 하지 기판(1)으로부터 박리해서, 두께가 5∼30㎛인 상태로 할 수 있다. 이것에 의해, 후의 벽개 공정(S15)에 있어서, 반도체 소자층(3)을 벽개하고, 짧은 공진기 길이를 갖는 복수의 반도체 소자층(3)편으로 하는 것이 가능해진다. 또한, 벽개 공정(S15)을 행하기 전에 반도체 소자층(3)을 하지 기판(1)으로부터 박리할 경우는, 반도체 소자층(3)을 용이하게 벽개할 수 있다.
또한, 반도체 소자층(3)을 하지 기판(1)으로부터 박리한 후에, 반도체 소자층(3)에 하지 기판(1)의 일부가 잔존하고 있을 경우, 다음과 같은 문제가 생길 수가 있다. 우선, 반도체 소자층(3)의 재료계와 하지 기판(1)의 재료계가 다를 경우에는, 반도체 소자층(3)의 결정계와 하지 기판(1)의 결정계가 다르기 때문에, 반도체 소자층(3)의 벽개가 하지 기판(1)의 일부가 잔존하고 있음으로써, 곤란해지는 수가 있다. 또한, 반도체 소자층(3)의 재료계와 하지 기판(1)의 재료계가 같을 경우여도, 하지 기판(1)이 많은 결함을 포함할 시에, 결함이 이상 개소가 됨으로써, 반도체 소자층(3)의 벽개의 품질이 악화되는 수가 있다. 하지 기판(1)의 잔존물은 기계적 연마, 에칭 등의 공지의 방법으로 제거할 수 있다. 하지 기판(1)의 잔존물은 충분히 얇을 경우, 제거하지 않아도 좋다.
하지 기판(1) 상에 형성된 복수의 반도체 소자층(3)의 제 2 방향의 피치와, 제 1 지지 기판(4)에 형성된 복수의 오목부(41)의 제 4 방향의 피치가 일치하지 않는 수가 있다. 예를 들면, 반도체 소자층(3)의 제 2 방향의 피치가 오목부(41)의 제 4 방향의 피치보다 작을 경우, 전사 공정(S14)에 있어서, 복수의 반도체 소자층(3)을 1열마다, 또는 복수열마다, 제 1 지지 기판(4)에 전사해도 좋다. 제 1 지지 기판(4)에 전사되지 않고, 하지 기판(1)에 남은 반도체 소자층(3)은 다른 제 1 지지 기판(4)에 전사해도 좋다.
(벽개 공정)
벽개 공정(S15)은 제 1 지지 기판(4)에 전사된 반도체 소자층(3)을 벽개해서, 공진기면(끝면)이 노출된 적층체(10)로 하는 공정이다. 벽개 공정(S15)에서는, 우선, 반도체 소자층(3)에 벽개를 위한 스크라이브 상처를 낸 후, 반도체 소자층(3)을 브레이크해서(파단시켜서), 복수의 반도체 소자층(3)편으로 한다. 그 후, 배선(44)에 고정되어 있지 않은 반도체 소자층(3)편을 제거함으로써, 예를 들면 도 16에 나타내는 바와 같이, 제 1 지지 기판(4)의 복수의 벽부(42) 상에 각각 배치된, 제 1 공진기면(10a) 및 제 2 공진기면(10b)이 노출된 복수의 적층체(10)를 얻을 수 있다. 또한, 제 1 공진기면(10a) 및 제 2 공진기면(10b)은 벽개에 의해 형성된 벽개면이 아니어도 좋다. 제 1 공진기면(10a) 및 제 2 공진기면(10b) 중 적어도 한쪽을 에칭에 의해 형성된 에치드 미러면으로 할 수도 있다. 또한, 본 실시형태에서는, 오목부(41)의 개구 폭은, 제 1 방향의 길이가, 제 2 방향의 길이가 크게 되어 있지만, 제 1 방향의 길이가 제 2 방향의 길이보다 작게 되어 있어도 좋다.
또한, 벽개 공정(S15)은 제 1 지지 기판(4)에 전사하기 전에, 반도체 소자층(3)을 벽개하고, 공진기면(끝면)이 노출된 적층체(10)로 하는 공정이어도 좋다.
(절단 공정)
절단 공정(S16)은 제 1 지지 기판(4)을 절단해서, 복수의 적층체(10)가 배치된 제 1 지지체(20)를 복수 제작하는 공정이다. 절단 공정(S16)에서는, 복수의 적층체(10)가 배치된 제 1 지지 기판(4)을 예를 들면, 평면에서 보았을 시에 이웃하는 벽부(42)의 사이에 위치하는 영역에서, 제 4 방향(도 16에 있어서의 좌우 방향)을 따라 절단한다. 이것에 의해, 복수의 적층체(10)가 배치된 제 1 지지체(20)(도 17 참조)를 복수 제작할 수 있다.
상기에서는, 반도체 소자층(3)이 하지 기판(1)으로부터 제 1 지지 기판(4)에 전사되는 예를 나타냈지만, 반도체 소자층(3)은 하지 기판(1)으로부터 유지 부재에 전사된 후, 유지 부재로부터 제 1 지지 기판(4)에 전사되어도 좋다. 유지 부재는 예를 들면, AuSn, AuGe, NiSn 등으로 이루어지는 접합층이 한쪽 주면(4a)에 배치된 판상 부재여도 좋고, 점착제로 이루어지는 점착층이 수지제 기재의 한쪽 주면(4a)에 배치된 다이싱 테이프여도 좋다. 유지 부재가 다이싱 테이프일 경우, 반도체 소자층(3)을 유지 부재로부터 제 1 지지 기판에 전사할 시에, 다이싱 테이프를 신장시켜서, 다이싱 테이프에 유지된 복수의 반도체 소자층(3)의 피치를 복수의 오목부(41)의 피치에 대략 일치시키는 것이 가능해진다.
준비 공정(S11), 마스크 형성 공정(S12), 성장 공정(S13), 전사 공정(S14), 벽개 공정(S15) 및 절단 공정(S16)을 구비하는 상기된 반도체 디바이스 제조 방법에 의하면, 반도체 디바이스의 제조 효율을 한층 향상시킬 수 있다. 상기된 반도체 디바이스의 제조 방법은 적층체(10)의 사이즈가 개별로 핸들링 할 수 없는 정도로 작을 경우에, 특히 유효하다.
다음으로, 본 개시의 실시형태에 의한 반도체 디바이스에 대해서 설명한다. 도 18은 본 개시의 일실시형태에 의한 반도체 디바이스를 모식적으로 나타내는 사시도이며, 도 19는 본 개시의 일실시형태에 의한 반도체 디바이스를 모식적으로 나타내는 평면도이다. 도 20 내지 27은 본 개시의 일실시형태에 의한 반도체 디바이스의 변형예를 모식적으로 나타내는 사시도이다.
본 실시형태의 반도체 디바이스(100)는 기판(110)과, 적층체(120)와, 유전체층(130)을 구비한다.
기판(110)은 절연 재료 또는 반절연 재료로 이루어져 있어도 좋고, 도전 재료로 이루어져 있어도 좋다. 기판(110)에 사용되는 절연 재료 또는 반절연 재료로서는, 예를 들면, Si, SiC, AlN 등을 들 수 있다. 제 1 지지 기판(4)에 사용되는 도전 재료로서는, 예를 들면, Cu, Al 등을 포함하는 금속 재료를 예로 들 수 있다. 기판(110)은 그 형상이 예를 들면, 직방체 형상, 입방체 형상 등이어도 좋고, 그 외의 형상이어도 좋다. 본 실시형태에서는, 예를 들면 도 20에 나타내는 바와 같이, 기판(110)의 형상은, 대략 직방체 형상으로 되어 있다.
기판(110)은 상면(110a), 상면(110a)에 연결되는 측면(제 1 측면이라고도 한다)(110b), 제 1 측면(110b)과는 반대측의 제 2 측면(110c) 및 상면(110a)과는 반대측 하면(110d)을 갖고 있다. 기판(110)은 상면(110a) 및 제 1 측면(110b)에 개구한 오목부(제 1 오목부라고도 한다)(111)를 갖고 있다. 기판(110)은 상면(110a) 및 제 2 측면(110c)에 개구한 오목부(제 2 오목부라고도 한다)(112)를 추가로 갖고 있어도 좋다.
기판(110)은 예를 들면 도 18에 나타내는 바와 같이, 상면(110a)에 배치된 배선(114)을 갖고 있어도 좋다. 배선(114)은 제 1 배선(114a) 및 제 2 배선(114b)을 포함하고 있어도 좋다. 제 1 배선(114a) 및 제 2 배선(114b)은 서로 격리해서 배치되어 있어도 좋다. 제 1 배선(114a)은 적층체(120)의 n형 전극과 전기적으로 접속되는 접합 부재(114a1)를 포함하고 있어도 좋다. 제 2 배선(114b)은 적층체(120)의 p형 전극과 전기적으로 접속되는 접합 부재(114b1)를 포함하고 있어도 좋다. 기판(110)이 도전 재료로 이루어질 경우, 기판(110)의 상면(110a)에 절연층을 배치하고, 상기 절연층 상에 배선(114)을 배치해도 좋다. 이것에 의해, 배선(114)끼리의 단락을 억제할 수 있기 때문에, 반도체 디바이스를 정상적으로 동작시키는 것이 가능해진다.
배선(114)은 예를 들면, Au, Ti, Ni 등으로 이루어지는 금속층을 갖고 있어도 좋다. 배선(114)은 단층의 금속층으로 이루어져 있어도 좋고, 다층의 금속층으로 이루어져 있어도 좋다. 배선(114)이 다층의 금속층으로 이루어질 경우, 최표면은 Au로 이루어지는 금속층이어도 좋다. 이것에 의해, 배선(114)의 부식을 억제할 수 있다. 접합 부재(114a1, 114b1)는 땜납 등의 도전성 접합재이다. 접합 부재(114a1, 114b1)는 예를 들면, AuSi, AuSn 등의 땜납이어도 좋다. 접합 부재(114a1, 114b1)를 형성하지 않고, 적층체(10)의 n형 전극 및 p형 전극과, 제 1 배선(114a) 및 제 2 배선(114b)을 Au-Au 접합 등의 금속-금속 접합, 표면 활성화 접합 등을 사용해서, 각각 접합해도 좋다.
적층체(120)는 제 1 공진기면(제 1 끝면이라고도 한다)(120a), 및 제 1 공진기면(120a)에 대향하는 제 2 공진기면(제 2 끝면이라고도 한다)(120b)을 갖는 LD 소자이다. 적층체(120)는 GaN계의 질화물 반도체 LD 소자여도 좋다. 제 1 공진기면(120a)은 적층체(120)에 있어서의 광의 출사면이어도 좋다. 제 2 공진기면(120b)은 적층체(120)에 있어서의 광의 반사면이어도 좋다. 제 1 공진기면(120a) 및 제 2 공진기면(120b)의 적어도 한쪽은 벽개에 의해 형성된 벽개면이어도 좋다. 적층체(120)는 기판(110)의 상면(110a)에 배치되어 있다. 적층체(120)는 상면(110a)에 있어서의, 오목부(111, 112)가 형성되어서 폭이 좁아진 띠상의 탑재 영역(110aa)에 배치해도 좋다. 적층체(120)는 제 1 측면(110b)에 직교하는 방향(도 18에 있어서의 Y 방향)으로부터 보았을 시에, 제 1 공진기면(120a)이 제 1 오목부(111)의 상방에 위치하도록 배치되어 있어도 좋다. 적층체(120)는 제 1 공진기면(120a)이 제 1 오목부(111)의 상방에 위치하고, 제 2 공진기면(120b)이 제 2 오목부(112)의 상방에 위치하고 있어도 좋다. 적층체(120)는 제 1 공진기면(120a)으로부터 출사되는 광이 상면(110a)에 가려지지 않는 한에 있어서, 제 1 공진기면(120a)이 탑재 영역(110aa) 상에 위치하고 있어도 좋다.
적층체(120)는 도 2에 나타내는 바와 같은, 복수의 반도체층을 포함하는 본체(121)를 갖고 있어도 좋다. 본체(121)는 기판(110)의 상면(110a)에 대향하는 하면과, 상기 하면과는 반대측의 상면을 갖고 있어도 좋다. 적층체(120)는 도 3a에 나타내는 바와 같은, 편면 전극 구조의 적층체여도 좋고, 도 3b에 나타내는 바와 같은, 양면 전극 구조의 적층체여도 좋다. 적층체(120)가 양면 전극 구조의 적층체일 경우, 적층체(120)는 하면에 배치된 제 1 전극(n형 전극이라고도 한다)과, 상면에 배치된 제 2 전극(p형 전극이라고도 한다)과, 제 2 전극을 적층체의 하방까지 둘러 놓아지는 배선 전극(라우팅 배선이라고도 한다)을 갖는다. 제 1 전극은 배선(114)의 제 1 배선(114a)에 접속된다. 제 2 전극은 라우팅 배선을 개재해서, 배선(114)의 제 2 배선(114b)에 접속된다. 반도체 디바이스(100)를 TO-CAN형 패키지 등의 반도체 패키지에 실장할 경우, 제 1 배선(114a) 및 제 2 배선(114b)을 본딩 와이어 등의 접속 부재를 개재해서, 반도체 패키지의 2개의 단자 핀에 각각 접속하면 좋다.
본 실시형태의 반도체 디바이스(100)에서는, 예를 들면 도 18, 19에 나타내는 바와 같이, 배선(114)이 탑재 영역(110aa)뿐만 아니라, 상면(110a)의 전체에 형성되어 있다. 이것 때문에, 적층체(120)의 사이즈가 작고, 적층체(120)에 본딩 와이어를 직접 접속할 수 없을 경우여도, 배선(114)과 패키지 등의 단자를 전기적으로 접속함으로써, 적층체(120)에 구동 전류를 공급할 수 있다. 배선(114)은 프로브 측정을 행할 시에, 프로브 단자를 접촉시키는 검사 패드로서 사용되어도 좋다.
유전체층(130)은 적층체(120)의 제 1 공진기면(120a) 및 제 2 공진기면(120b) 중 적어도 한쪽과 늘어서서 오목부(111)의 측면(111a)에 배치되어 있다. 도 18에서는, 도해를 용이하게 하기 위해서, 유전체층(130)이 제 1 공진기면(120a)에 배치된 예를 나타내고 있다. 유전체층(130)은 측면(111a)의 일부만에 형성되어 있어도 좋고, 측면(111a)의 전체에 형성되어 있어도 좋다. 유전체층(130)은 예를 들면 SiO2, Al2O3, AlN, AlON, Nb2O5, Ta2O5, ZrO2 등의 유전 재료로 이루어진다. 유전체층(130)은 이것들의 유전 재료로 이루어지는 다층막이어도 좋다. 또한, 오목부(111)의 측면(111a)이란, 예를 들면 도 18에 나타내는 바와 같이, 오목부(111)의 측면 중 기판(110)의 제 1 측면(110b)에 대략 평행한 면을 가리킨다.
반도체 디바이스(100)에서는, 제 1 공진기면(120a) 및 제 2 공진기면(120b) 중 적어도 한쪽에 유전체층(130)이 배치되어 있다. 유전체층(130)이 제 1 공진기면(10a)(광의 출사면)에 배치되어 있을 경우, 끝면 광학 손상을 억제할 수 있기 때문에, 신뢰성이 뛰어난 반도체 디바이스로 할 수 있다. 유전체층(130)이 제 2 공진기면(10b)(광의 반사면)에 배치되어 있을 경우, 제 2 공진기면(10b)에 있어서의 반사 효율을 높이고, 발광 효율이 뛰어난 반도체 디바이스로 할 수 있음과 아울러, 신뢰성이 뛰어난 반도체 디바이스로 할 수 있다.
반도체 디바이스(100)에서는, 측면(111a)은 제 1 공진기면(120a)과 대략 동일 평면 상에 있기 때문에, 측면(111a)에는, 제 1 공진기면(120a)에 형성된 유전체층(130)과 대략 동일 구성의 유전체층(130)이 형성되어 있다. 반도체 디바이스(100)에서는, 측면(111a)에 형성된 유전체층(130)을 분석함으로써, 제 1 공진기면(120a)에 형성된 유전체층(130)의 상태(반사율, 굴절률, 막 두께 등)를 알 수 있기 때문에, 반도체 디바이스(100)의 생산 관리를 행하기 쉬워진다.
유전체층(130)은 접합 부재(114a1, 114b1) 중 적어도 일부의 영역에 추가로 형성되어 있어도 좋다. 이것에 의해, 접합 부재(114a1, 114b1)의 열화, 변질, 벗겨짐 등을 억제할 수 있다.
유전체층(130)은 기판(110)의 제 1 측면(110b) 및 제 2 측면(110c) 중 적어도 한쪽에 추가로 배치되어 있어도 좋다. 유전체층(130)이 기판(110)의 표면에 있어서의 넓은 범위에 형성되어 있음으로써, 유전체층(130)의 상태가 눈으로 보아서도 판별하기 쉬워진다.
유전체층(130)은 오목부(111)의 저면(111b)에 추가로 배치되어 있어도 좋다. 오목부(111)의 저면(111b)이란, 오목부(111)에 있어서의, 측면(111a)에 연결됨과 아울러, 기판(110)의 상면(110a)에 대략 평행한 면을 가리킨다.
반도체 디바이스(100)는 오목부(111)의 저면(111b)의 면적이 오목부(111)의 측면(111a)의 면적보다 작게 되어 있어도 좋다. 이것에 의해, 저면(111b)이 적층체(120)로부터 출사된 빛을 차단하는 것을 억제할 수 있기 때문에, 광의 인출 효율이 향상된 반도체 디바이스로 할 수 있다.
반도체 디바이스(100)는 적층체(120)의 제 1 공진기면(120a)이 제 1 오목부(111)의 개구 상에 위치하고 있어도 좋다. 이것에 의해, 기판(110)이 적층체(120)의 제 1 공진기면(120a)으로부터 출사된 빛을 차단하는 것을 억제할 수 있기 때문에, 광의 인출 효율이 향상된 반도체 디바이스로 할 수 있다. 또한, 제 1 공진기면(120a)은 기판(110)의 상면(110a) 상에 위치하고 있어도 좋고, 제 1 오목부(111)의 측면과 면일해도 좋다.
반도체 디바이스(100)는 적층체(120)의 제 2 공진기면(120b)이 제 2 오목부(112)의 개구 상에 위치하고 있어도 좋다. 이 경우, 제 2 오목부(112) 내에, 제 2 공진기면(120b)으로부터 새어 나온 광을 검출하는 포토 다이오드를 배치하는 것이 가능해진다. 이것에 의해, 포토 다이오드의 검출 결과에 기반해서, 적층체(120)에 공급하는 구동 전류를 제어하는 것이 가능해지기 때문에, 반도체 디바이스(100)의 신뢰성을 향상시킬 수 있다.
제 2 오목부(112)의 저면은 제 2 공진기면(120b)의 조사 영역 밖에 위치하고 있어도 좋다. 이것에 의해, 제 2 공진기면(120b)으로부터 새어 나온 광을 검출하는 포토 다이오드를 제 2 오목부(112)의 저면에 배치하는 것이 용이해진다.
기판(110)은 예를 들면 도 18, 19에 나타내는 바와 같이, 오목부(111)의 측면(111a)보다 외측으로 돌출된 볼록부(113)를 갖고 있어도 좋다. 배선(114)은 볼록부(113)의 상면에 배치되어 있어도 좋다. 볼록부(113)는 제 1 공진기면(120a)측으로 돌출된 제 1 볼록부(113a)와, 제 2 공진기면(120b)측으로 돌출된 제 2 볼록부(113b)를 갖고 있어도 좋다. 제 1 볼록부(113a) 및 제 2 볼록부(113b)는 측면(111a)에 직교하는 방향에 있어서, 제 1 볼록부(113a)의 길이가 제 2 볼록부(113b)의 길이보다 길어도 좋고, 제 2 볼록부(113b)의 길이가 제 1 볼록부(113a)의 길이보다 길어도 좋다. 도 18에 나타내는 반도체 디바이스(100)에서는, 제 1 볼록부(113a) 및 제 2 볼록부(113b) 중 한쪽의 상면에 배치된 배선(114)을 적층체(120)의 에이징 시험용의 배선으로 하고, 제 1 볼록부(113a) 및 제 2 볼록부(113b)의 다른 쪽의 상면에 배치된 배선(114)을 적층체(120)의 구동용의 배선으로 할 수 있다. 이것에 의해, 적층체(120)의 에이징 시험을 행할 시에 적층체(120)의 구동용의 배선을 파손시킬 우려를 저감시킬 수 있기 때문에, 반도체 디바이스(100)의 신뢰성을 향상시킬 수 있다. 또한, 기판(110)이 볼록부(113)를 가짐으로써, 적층체(120)에 본딩 와이어를 직접 접속할 수 없을 경우여도, 적층체(120)에 구동 전류를 공급할 수 있다.
기판(110)의 상면(110a)은 예를 들면 도 20에 나타내는 바와 같이, 상면(110a)에 직교하는 방향에서 보았을 시에, 대략 U자상의 형상을 갖고 있어도 좋다. 도 20에 나타내는 반도체 디바이스(100)에서는, 제 2 오목부(112)만이 형성되어 있고, 기판(110)의 상면(110a)에 있어서의 적층체(120)가 배치된 영역이 기판(110)의 제 1 측면(110b)과 연결되어 있다. 이것에 의해, 반도체 디바이스(100)를 도파로를 갖는 광학 부재와 조합시켜서 사용할 경우에, 적층체(120)의 발광점과 도파로의 입사면을 가깝게 할 수 있어, 광의 손실을 억제할 수 있다. 또한, 포토 다이오드 등의 광검출기를 제 2 오목부(112) 내에 배치하기 쉬워진다.
기판(110)의 상면(110a)은 예를 들면 도 18, 19, 21에 나타내는 바와 같이, 상면(110a)에 직교하는 방향에서 보았을 시에, 대략 H자상의 형상을 갖고 있어도 좋다. 반도체 디바이스(100)는 예를 들면 도 21에 나타내는 바와 같이, 상면(110a)으로부터 하면(110d)에 걸쳐서 노치된 제 1 오목부(111) 및 제 2 오목부(112)를 갖는 구성이어도 좋다. 도 21에 나타내는 반도체 디바이스(100)에 의하면, 반도체 디바이스(100)의 광인출 효율을 한층 향상시킬 수 있다. 또한, 반도체 디바이스(100)의 제조 공정에 있어서, 유전체층(130)의 형성을 적층체(120)가 기판(110) 상에 배치된 상태로 행할 경우에, 유전체층(130)의 성막을 방해하는 제 1 오목부(111)의 저면 및 제 2 오목부(112)의 저면이 존재하지 않으므로, 유전체층(130)을 양호하게 형성할 수 있다. 또한, 적층체(120)로부터 출사된 광이 기판(110)에 의해 가려지는 것을 억제할 수 있다.
반도체 디바이스(100)는 예를 들면 도 22에 나타내는 바와 같이, 제 1 오목부(111)가 제 1 측면(110b)을 향해서 테이퍼상으로 넓어지고, 제 2 오목부(112)가 제 2 측면(110c)을 향해서 테이퍼상으로 넓어져 있는 구성이어도 좋다. 도 22에 나타내는 반도체 디바이스(100)에 의하면, 광의 인출 효율을 향상시킬 수 있음과 아울러, 유전체층(130)을 양호하게 형성할 수 있다. 또한, 기판(110)의 상면(110a)의 면적이 증대하기 때문에, 배선(114)을 배치하기 쉬워진다. 또한, 기판(110)의 기계적 강도를 향상시킬 수 있기 때문에, 반도체 디바이스(100)의 신뢰성을 향상시킬 수 있다.
기판(110)의 상면(110a)은 예를 들면 도 23에 나타내는 바와 같이, 상면(110a)에 직교하는 방향에서 보았을 시에, 대략 I자상의 형상을 갖고 있어도 좋다. 도 23에 나타내는 반도체 디바이스(100)에 의하면, 제조 공정을 간소화할 수 있기 때문에, 반도체 디바이스의 제조 효율을 향상시킬 수 있다.
기판(110)의 상면(110a)은 상면(110a)에 직교하는 방향에서 보았을 시에, 예를 들면 도 24에 나타내는 바와 같이, 대략 L자상의 형상을 갖고 있어도 좋고, 예를 들면 도 25에 나타내는 바와 같이, 대략 T자상의 형상을 갖고 있어도 좋고, 예를 들면 도 26에 나타내는 바와 같이, 대략 E자상의 형상을 갖고 있어도 좋다.
예를 들면 도 27에 나타내는 바와 같이, 복수의 반도체 디바이스(100)를 결합해서, 복합형의 반도체 디바이스(200)를 제작해도 좋다. 복합형의 반도체 디바이스(200)는 복수의 반도체 디바이스(100)를 결합해서 제작되어도 좋다. 복합형의 반도체 디바이스(200)는 분할 공정(S4)에 있어서, 제 1 지지체(20)를 1개의 제 1 지지체(20)편이 복수의 적층체(10)를 포함하도록 분할함으로써 제작되어도 좋다. 이 경우, 복합형의 반도체 디바이스(200)에 있어서의 복수의 반도체 디바이스(100)의 정렬 정밀도를 높은 것으로 할 수 있으므로, 복합형의 반도체 디바이스(200)를 다른 광학 부재와 조합시킬 경우에 유리하다.
도 18 내지 27에 나타내는 반도체 디바이스(100)에서는, 적층체(120)는 기판(110)의 상면(110a) 중, 오목부(111, 112)가 형성됨으로써, 제 1 측면(110b)과 제 2 측면(110c)의 거리보다 작은 폭으로 된 탑재 영역(110aa)에 탑재되어 있다. 적층체(120)의 공진 방향(도 18에 있어서의 Y 방향)에 있어서의 탑재 영역(110aa)의 길이가, 제 1 공진기면(120a)과 제 2 공진기면(120b)의 거리로 규정되는, 적층체(120)의 공진기 길이와 대략 동일하게 되어 있다. 여기에서, 탑재 영역(110aa)의 길이가 공진기 길이와 대략 동일하다란, 탑재 영역(110aa)의 길이가 공진기 길이에 대해서 ±20% 이내인 것을 의미한다. 예를 들면, 공진기 길이가 100㎛일 경우, 탑재 영역(110aa)의 길이는, 80∼120㎛여도 좋다. 탑재 영역(110aa)의 길이는, 공진기 길이에 대해서, ±10% 이내여도 좋다.
또한, 도 18 내지 27에 나타내는 반도체 디바이스(100)에서는, 제 1 공진기면(120a)이 탑재 영역(110aa)에 연결되는 기판(110)의 측면(111a)과 대략 동일 평면 상에 위치하고 있고, 제 2 공진기면(120b)이 탑재 영역(110aa)에 연결된 기판(110)의 측면(111c)과 대략 동일 평면 상에 위치하고 있다. 여기에서, 제 1 공진기면(120a)이 측면(111a)과 대략 동일 평면 상에 위치한다란, 제 1 공진기면(120a)과 측면(111a)의 거리가 공진기 길이에 대해서 ±20% 이내인 것을 의미한다. 또한, 제 2 공진기면(120b)이 측면(111c)과 대략 동일 평면 상에 위치한다란, 제 2 공진기면(120b)과 측면(111c)의 거리가, 공진기 길이에 대해서 ±20% 이내인 것을 의미한다. 제 1 공진기면(120a)과 측면(111a)의 거리, 및 제 2 공진기면(120b)과 측면(111c)의 거리는 공진기 길이에 대해서 ±10% 이내여도 좋다. 반도체 디바이스(100)는 제 1 공진기면(120a)이 측면(111a)으로부터 돌출되고, 제 2 공진기면(120b)이 측면(111c)으로부터 돌출되어 있는 구성이어도 좋지만, 적층체(120)가 기판(110)에 접하고 있지 않으면 방열성이 악화되므로, 돌출량은 소정의 범위 내일 필요가 있다. 또한, 반도체 디바이스(100)는 제 1 공진기면(120a) 및 제 2 공진기면(120b)이 탑재 영역(110aa) 상에 위치하고 있는 구성이어도 좋다. 바꾸어 말하면, 반도체 디바이스(100)는 제 1 공진기면(120a)이 측면(111a)으로부터 들어간 위치에 있고, 제 2 공진기면(120b)이 측면(111c)으로부터 들어간 위치에 있는 구성이어도 좋다. 제 1 공진기면(120a)은 제 1 공진기면(120a)으로부터 출사되는 광이 상면(110a)에 가려지지 않는 한에 있어서, 측면(111a)으로부터 들어가 있어도 좋다.
반도체 디바이스(100)는 상기된 반도체 디바이스의 제조 방법을 사용해서 제조할 수 있다. 반도체 디바이스(100)는 복수의 적층체(10)가 배치된 제 1 지지체(20)(도 4a, 4b, 17 참조)를 분할함으로써 효율적으로 제조할 수 있다.
본 개시의 실시형태에 의한 반도체 장치에 대해서 설명한다. 도 28은 본 개시의 일실시형태에 의한 반도체 장치의 일례를 모식적으로 나타내는 사시도이고, 도 29는 본 개시의 일실시형태에 의한 반도체 장치의 다른 예를 모식적으로 나타내는 사시도이다. 또한, 도 29에서는, 도해를 용이하게 하기 위해서, 반도체 디바이스와 패키지의 단자를 접속하는 접속 도체를 생략해서 도시하고 있다.
본 실시 해체의 반도체 장치(400)는 반도체 디바이스(100)와 패키지(300)를 구비한다. 반도체 디바이스(100, 200)는 도 18 내지 26에 나타내는 반도체 디바이스(100)여도 좋다. 패키지(300)로서는, 공지의 패키지를 사용할 수 있다. 패키지(300)는 예를 들면 도 28에 나타내는 바와 같이, TO-CAN형 패키지여도 좋다. 반도체 장치(400)에 의하면, 적층체(10)의 제 1 끝면(11a, 12a, 13a)에 유전체층(130)을 형성할 시에 사용한 제 1 지지체(20)가 반도체 장치(400)에 있어서의 서브마운트를 겸하고 있기 때문에, 제 1 지지체(20) 상에 배치된 복수의 적층체(10)를 개별로 다이본드하는 공정이 불필요해진다. 그 결과, 적층체를 소형화했을 경우의 과제를 해결할 수 있다. 반도체 디바이스(100)는 TO-CAN형 패키지 외에, 표면 실장 타입의 각종의 패키지에 실장할 수 있다.
반도체 장치(400)는 예를 들면 도 29에 나타내는 바와 같이, 복합형의 반도체 디바이스(200), 즉, 어레이화된 반도체 디바이스(200)를 표면 실장형의 패키지(300)에 실장해도 좋다. 어레이화된 반도체 디바이스(200)는 복수의 적층체(120)의 복수의 발광점이 정밀도 높게 위치 부여되어 있을 필요가 있다. 그 때문에, 어레이화된 반도체 디바이스(200)로서는, 통상, 바 형상으로 연결된 복수의 반도체 소자(예를 들면, 바 레이저)가 사용되지만, 바 레이저에 있어서는, 복수의 발광점의 위치는 웨이퍼 레벨에서의 설계에 의해서 확정되어 버리기 때문에, 이웃하는 발광점간의 간격의 설계 자유도가 낮다. 본 실시형태의 반도체 장치(400)에서는, 복수의 적층체(120)가 개별로 분리되어 있으므로, 기판(110)에 있어서의 제 1 오목부(111) 및 제 2 오목부(112) 중 적어도 한쪽의 디자인을 변경하고, 적층체(120)가 배치되는 위치를 변경 하는 것만으로, 이웃하는 발광점 간의 간격을 제어할 수 있다. 이것 때문에, 반도체 장치(400)는 설계 자유도가 높고, 여러가지 용도에 널리 적용하는 것이 가능해진다. 또한, 반도체 장치(400)에서는, 복수의 적층체(120)는 개별로 분리되어 있기는 하나, 제 1 지지체(20) 상에 위치 정밀도가 높게 전사되어서 정렬되어 있다. 이것 때문에, 반도체 장치(400)는 복수의 적층체(120)의 복수의 발광점이 정밀도 높게 배치된 것이 된다.
반도체 디바이스(100, 200)는 기판(110)의 하면(110d)이 패키지(300)의 실장면에 접속되어 있어도 좋고, 기판(110)의 제 2 측면(110c)이 패키지(300)의 실장면에 접속되어 있어도 좋다. 반도체 장치(400)는 기판(110)의 오목부(111, 112)에 포토 다이오드가 배치되어 있어도 좋다. 포토 다이오드는 제 1 공진기면(120a)으로부터 출사된 광을 검출하도록 구성되어 있어도 좋고, 제 2 공진기면(120b)으로부터 새어 나온 광을 검출하도록 구성되어 있어도 좋다. 이것에 의해, 포토 다이오드의 검출 결과에 기반해서, 적층체(120)에 공급하는 구동 전류를 제어하는 것이 가능해 지기 때문에, 반도체 장치(400)의 신뢰성을 향상시킬 수 있다. 또한, 오목부(111, 112)에 포토 다이오드를 배치함으로써, 포토 다이오드에 의한 모니터 정밀도를 향상시킬 수 있다. 또한, 제 1 공진기면(120a)으로부터 출사된 광이 포토 다이오드에 의해 가려지는 것을 억제할 수 있다.
도 30은 본 실시형태에 의한 반도체 디바이스의 제조 방법을 나타내는 플로우차트이다. 도 31은 본 실시형태에 의한 반도체 디바이스의 제조 방법을 나타내는 사시도이다. 도 30 및 도 31에 나타내는 바와 같이, 본 실시형태에 의한 반도체 디바이스의 제조 방법은 레이저 기판(LK)(제 1 및 제 2 레이저체(L1·L2) 포함)을 준비하는 공정과, 제 1 및 제 2 유전체층(F1·F2)을 형성하는 공정을 포함한다. 그 후, 레이저 기판(LK)의 분할에 의한 레이저 소자(LS)(반도체 디바이스)를 얻는 공정을 행해도 좋다.
도 31에 나타내는 바와 같이, 레이저 기판(LK)은 제 1 및 제 2 영역(M1·M2)을 포함하는 상면을 갖는 기재(KZ), 및 기재(KZ)보다 상방에 위치하는 제 1 및 제 2 레이저체(L1·L2)를 구비한다. 기재(KZ)는 길이 형상이며, 제 1 및 제 2 영역(M1·M2)의 폭(Y방향의 사이즈)은 기재 폭(WK)보다 작고, 제 1 레이저체(L1)의 공진기 길이가 제 1 영역(M1)의 폭보다 크고, 제 2 레이저체(L2)의 공진기 길이가 제 2 영역(M2)의 폭보다 크다. 기재 폭(WK)을 기재(KZ)의 저면의 최대 폭으로 해도 좋다. 제 1 레이저체(L1)는 제 1 레이저체의 공진기 길이 방향에 직교하는 방향과 제 1 영역(M1)의 폭 방향(Y 방향)이 교차하도록 배치된다. 제 2 레이저체(L2)는 제 2 레이저체의 공진기 길이 방향에 직교하는 방향과 제 2 영역(M2)의 폭 방향(Y 방향)이 교차하도록 배치된다. 제 1 레이저체(L1)의 공진기 길이 방향을 제 1 영역(M1)의 폭 방향으로 평행하게 하고, 제 2 레이저체(L2)의 공진기 길이 방향을 제 2 영역(M2)의 폭 방향으로 평행하게 해도 좋다.
레이저 기판(LK)을 준비하는 공정에 이어서, 제 1 레이저체(L1)의 한쌍의 공진기 끝면의 한쪽(R1)을 덮는 제 1 유전체층(7F)과, 제 2 레이저체(L2)의 한쌍의 공진기 끝면의 한쪽(R2)을 덮는 제 1 유전체층(7S)을 형성하는 공정을 행한다. 이렇게 하면, 레이저 기판(LK)의 핸들링하기 쉬움과, 제 1 유전체층(7F·7S)(예를 들면, 반사경막)의 적절한 형성을 양립시킬 수 있다고 하는 메리트가 있다. 공진기 끝면(R1·R2)이 광반사측(레이저 광 출사면의 반대면)이어도 좋다. 제 1 유전체층(7F·7S)을 형성한 후에 레이저 기판(LK)을 반전시켜서 제 2 유전체층(8F·8S)(예를 들면, 반사경막)을 형성해도 좋다. 제 1 및 제 2 레이저체(L1·L2) 각각이 광공진기를 포함하는 질화물 반도체층(예를 들면, GaN계 반도체층)을 갖고 있어도 좋다.
기재(KZ)의 상면은 제 1 영역(M1)보다 폭이 큰 폭 넓음 영역(MS)을 포함하고, 제 1 영역(M1) 상으로부터 폭 넓음 영역(MS) 상에 걸쳐 도전성 패드(DP)(예를 들면, T자 형상)가 형성되어 있어도 좋다. 제 1 및 제 2 레이저체(L1·L2)에 포함되는 전극(예를 들면, 애노드)이 도전성 접합층(H)(예를 들면, 땜납층)을 개재해서, 도전성 패드(DP)의 제 1 영역(M1) 상에 위치하는 부분에 접합되어 있어도 좋다. 도전성 패드(DP)의 폭 넓음 영역(MS) 상에 위치하는 부분은 예를 들면 와이어 본딩에 이용할 수 있다.
기재(KZ)는 복수의 노치 형상부(KS)(예를 들면, 직방체 형상)를 포함하고, 제 1 레이저체(L1)의 한쌍의 공진기 끝면(R1)의 한쪽이 복수의 노치 형상부(KS)의 1개의 위로 밀려 나와 있어도 좋고, 다른 쪽의 공진기 끝면이 다른 노치 형상부(KS) 위로 밀려 나와 있어도 좋다. 이렇게 하면, 제 1 레이저체(L1)의 출사광이 기재(KZ)에 방해되기 어려워진다.
레이저 기판(LK)은 Y 방향 및 Z 방향(두께 방향)의 사이즈보다 X 방향의 사이즈가 큰 바 형상이며, 제 1 및 제 2 레이저체(L1·L2)를 포함하는 복수의 레이저체(LT)가 기재(KZ)의 길이 방향(D2 방향)으로 늘어서고, 기재(KZ) 상의 레이저체의 열이 1개인 구성(일차원 배치형)이어도 좋다.
제 1 유전체층(7F·7S)을 형성한 후에 기재(KZ)를 너비 방향(D1 방향)으로 절단함으로써, 각각이 1개 이상의 레이저체(LT)를 포함하는 복수의 레이저 소자(LS)(반도체 디바이스)를 얻어도 좋다.
도 32는 본 실시형태에 의한 반도체 디바이스의 제조 방법을 나타내는 플로우차트이다. 도 33은 본 실시형태에 의한 반도체 디바이스의 제조 방법을 나타내는 평면도이다. 도 32 및 도 33에 나타내는 바와 같이, 베이스 기판(BS)(결정 성장용 기판) 상에, 각각이 질화물 반도체층을 포함하는 복수의 밭이랑 형상 구조체(UT)가 배치되어서 이루어지는 반도체 기판(HK)을 준비하는 공정과, 밭이랑 형상 구조체(UT)의 분할에 의해 공진기 끝면(예를 들면, 질화 반도체층의 ｍ면)을 형성하는 공정과, 이차원 배치된 레이저체(LT)를 (베이스 기판(BS) 상으로부터) 기재(KZ) 상에 전사하는 공정(이차원 배치형 레이저 기판(LF)을 형성하는 공정)과, 이차원 배치형 레이저 기판(LF)의 분할에 의해 일차원 배치형 레이저 기판(LK)(제 1 및 제 2 레이저체(L1·L2) 포함)을 얻는 공정과, 제 1 유전체층(7F·7S)(예를 들면, 반사경막)을 형성하는 공정(레이저 기판(LK)을 반전시켜서 제 2 유전체층(8F·8S)을 형성해도 좋다)과, 제 1 유전체층(7F·7S)을 포함하는 일차원 배치형 레이저 기판(LK)(반도체 디바이스)의 분할에 의해 레이저 소자(LS)(반도체 디바이스)를 얻는 공정을 행해도 좋다.
밭이랑 형상 구조체(UT)의 분할은 베이스 기판(BS) 상에서 행해도 좋고, 밭이랑 형상 구조체(UT)가 가전사된 테이프(가요성 기판) 상에서 행해도 좋다. 밭이랑 형상 구조체(UT)의 분할은 벽개에 의해 행해도 좋고, 에칭에 의해 행해도 좋다.
반도체 기판(HK)에 있어서는, 베이스 기판(BS) 상의 마스크 패턴(PM)(마스크부 및 슬릿상의 개구부(OP)를 포함)의 상방에 밭이랑 형상 구조체(UT)가 형성되고, 밭이랑 형상 구조체(UT)가 D1 방향(질화물 반도체층의 ｍ축 방향)으로 신장되는 개구부(OP)를 넘도록 형성되어 있어도 좋다. 밭이랑 형상 구조체(UT)가 GaN 결정, AlGaN 결정, InGaN 결정, 및 InAlGaN 결정 중 적어도 1개를 포함하고 있어도 좋다. 밭이랑 형상 구조체(UT)의 베이스부(예를 들면, GaN 결정)를 ELO법을 사용해서 형성함으로써, 마스크부 상에 위치하는 부분의 관통 전위를 저감시킬 수 있다.
도 31 및 도 33에 나타내는 레이저 소자(LS)(반도체 디바이스)는 기재 폭(WK)보다 폭이 작은 제 1 영역(M1) 및 제 1 영역(M1)보다 폭이 큰 폭 넓음 영역(MS)을 상면에 포함하는 기재(KZ)와, 공진기 길이가 제 1 영역(M1)의 폭보다 크고, 기재(KZ)보다 상방에, 제 1 영역(M1)과 교차(예를 들면, 직교)하도록 배치된 제 1 레이저체(L1)와, 제 1 레이저체(L1)의 한쌍의 공진기 끝면의 한쪽(R1)을 덮는 제 1 유전체층(7F)을 포함한다. 제 1 영역(M1) 상으로부터 폭 넓음 영역(MS) 상에 걸쳐 도전성 패드(DP)(예를 들면, T자 형상)가 형성되어 있어도 좋다. 제 1 및 제 2 레이저체(L1·L2)에 포함되는 전극(예를 들면, 애노드)이 도전성 접합층(H)(예를 들면, 땜납층)을 개재해서, 도전성 패드(DP)의 제 1 영역(M1) 상에 위치하는 부분에 접합되어 있어도 좋다.
레이저 소자(LS)에 있어서는, 기재(KZ)의 상면에, 기재 폭(WK)보다 폭이 작은 제 2 영역(M2)이 포함되고, 공진기 길이가 제 2 영역(M2)의 폭보다 큰 제 2 레이저체(L2)가 제 2 영역(M2)보다 상방에, 제 2 영역(M2)과 교차(예를 들면, 직교)하도록 배치되고, 제 2 레이저체(L2)의 한쌍의 공진기 끝면의 한쪽(R2)을 덮도록 제 1 유전체층(7S)이 배치되어 있어도 좋다.
이상, 본 개시의 실시형태에 대해서 상세하게 설명했지만, 본 개시는 상술된 실시형태에 한정되는 것은 아니고, 본 개시의 요지를 일탈하지 않는 범위 내에 있어서 각종의 변경, 개량 등이 가능하다.
1 하지 기판
1a 한쪽 주면
1a1 성장 영역
2 마스크
2a 선상부
2b 홈
3 반도체 소자층
3a 접속부
4 제 1 지지 기판
4a 한쪽 주면
41 오목부
42 벽부
44 배선
44a n형 전극 패드
44b p형 전극 패드
10 적층체
10a 제 1 공진기면
10b 제 2 공진기면
11 제 1 반도체층
11a 제 1 끝면
11b 제 2 끝면
12 활성층
12a 제 1 끝면
12b 제 2 끝면
13 제 2 반도체층
13a 제 1 끝면
13b 제 2 끝면
14 제 1 전극(n형 전극)
15 제 2 전극(p형 전극)
16 리지 도파로
17 제 1 유전체층
18 제 2 유전체층
19 절연막
20 제 1 지지체
20a 상면
20aa 탑재 영역
20b 제 1 측면
20c 제 2 측면
21 오목부
21a 제 1 오목부
21b 제 2 오목부
22 기판 영역
22a 제 1 면
22b 제 2 면
22c 제 3 면
24 배선
24a 제 1 배선
24a1 접합 부재
24b 제 2 배선
24b1 접합 부재
27 배선 전극
28 절연막
30 제 2 지지체
30a 하면
30b 제 1 측면
30c 제 2 측면
31 오목부
31a 제 3 오목부
31b 제 4 오목부
100, 200 반도체 디바이스
110 기판
110a 상면
110aa 탑재 영역
110b 제 1 측면
110c 제 2 측면
110d 하면
111 오목부(제 1 오목부)
111a 측면
111b 저면
111c 측면
112 오목부(제 2 오목부)
113 볼록부
113a 제 1 볼록부
113b 제 2 볼록부
114 배선
114a 제 1 배선
114b 제 2 배선
120 적층체
120a 제 1 공진기면
120b 제 2 공진기면
121 본체
130 유전체층
300 패키지
400 반도체 장치

Claims (45)

  1. 복수의 반도체층을 갖는 적층체와, 상면, 측면, 및 상기 상면 및 상기 측면에 인접한 개구를 포함하는 오목부를 갖는 제 1 지지체를 준비하는 공정과,
    상기 적층체를 상기 제 1 지지체의 상기 상면에 접합해서 배치하는 공정과,
    상기 적층체에 제 1 끝면을 형성하는 공정과,
    상기 제 1 끝면에 제 1 유전체층을 형성하는 공정을 구비하는 반도체 디바이스의 제조 방법.
  2. 제 1 항에 있어서,
    상기 배치하는 공정은 상기 끝면을 형성하는 공정보다 뒤의 공정인 반도체 디바이스의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 적층체는 복수의 적층체를 포함하고,
    상기 오목부는 복수의 오목부를 포함하고,
    상기 배치하는 공정은 상기 복수의 적층체를 상기 제 1 지지체의 상기 복수의 오목부에 대응해서 배치하는 것을 포함하는 반도체 디바이스의 제조 방법.
  4. 제 3 항에 있어서,
    상기 복수의 오목부는 일렬로 늘어선 복수의 제 1 오목부와, 일렬로 늘어선 복수의 제 2 오목부를 포함하고,
    상기 배치하는 공정은 상기 복수의 적층체를 상기 복수의 제 1 오목부와 상기 복수의 제 2 오목부의 사이에 배치하는 것을 포함하는 반도체 디바이스의 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 배치하는 공정은 제 2 지지체를 준비하고, 상기 적층체를 상기 제 1 지지체와 상기 제 2 지지체의 사이에 협지되도록 배치하는 것을 포함하는 반도체 디바이스의 제조 방법.
  6. 제 3 항을 인용하는 제 5 항에 있어서,
    상기 제 2 지지체는 복수의 오목부를 갖고 있고,
    상기 배치하는 공정은 상기 제 2 지지체의 상기 복수의 오목부에 대응해서, 상기 복수의 적층체를 배치하는 것을 포함하는 반도체 디바이스의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 2 지지체의 상기 복수의 오목부는 일렬로 늘어선 복수의 제 3 오목부와, 복수의 제 4 오목부를 포함하고,
    상기 배치하는 공정은 상기 복수의 적층체를 상기 복수의 제 3 오목부와 상기 복수의 제 4 오목부의 사이에 배치하는 것을 포함하는 반도체 디바이스의 제조 방법.
  8. 제 5 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 배치하는 공정은 상기 적층체를 수지층을 개재해서, 상기 제 2 지지체에 고정하는 것을 포함하는 반도체 디바이스의 제조 방법.
  9. 제 5 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 1 지지체 및 상기 제 2 지지체 중 적어도 한쪽은 상기 적층체가 배치된 영역보다 돌출된 영역을 갖고 있고,
    상기 배치하는 공정은 상기 제 1 지지체와 상기 제 2 지지체를 상기 돌출된 영역에 있어서 접촉시키는 것을 포함하는 반도체 디바이스의 제조 방법.
  10. 제 5 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 배치하는 공정은 상기 제 1 지지체 및 상기 제 2 지지체를 서로 접촉하도록 위치 부여하는 것을 포함하는 반도체 디바이스의 제조 방법.
  11. 제 5 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 배치하는 공정은 상기 제 1 지지체 및 상기 제 2 지지체를 서로 격리되도록 위치 부여하는 것을 포함하는 반도체 디바이스의 제조 방법.
  12. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 복수의 반도체층은 각각, 제 2 끝면을 갖고 있고,
    상기 제 1 유전체층을 형성하는 공정은 상기 제 2 끝면에 제 2 유전체층을 형성하는 것을 포함하는 반도체 디바이스의 제조 방법.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 제 1 지지체의 상면에는, 배선이 둘러 놓아져 있고,
    상기 배치하는 공정은 상기 적층체를 상기 배선 상에 배치하는 것을 포함하는 반도체 디바이스의 제조 방법.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 배치하는 공정은 상기 적층체를 땜납을 개재해서 상기 제 1 지지체에 고정하는 것을 포함하는 반도체 디바이스의 제조 방법.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 배치하는 공정은 상기 적층체를 상기 제 1 끝면이 상기 제 1 지지체의 상기 오목부의 외측에 위치하도록 배치하는 것을 포함하는 반도체 디바이스의 제조 방법.
  16. 제 1 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 배치하는 공정은 웨이퍼 상에 에피택시얼 횡방향 성장시킨 상기 적층체를 상기 제 1 지지 기판에 접착한 후, 상기 웨이퍼로부터 박리하는 것을 포함하는 반도체 디바이스의 제조 방법.
  17. 제 5 항 내지 제 11 항 중 어느 한 항을 인용하는 제 16 항에 있어서,
    상기 배치하는 공정은 상기 적층체의 상기 웨이퍼에 대향하고 있던 면에, 상기 제 2 지지체를 배치하는 반도체 디바이스의 제조 방법.
  18. 제 3 항을 인용하는 제 4 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 제 1 지지체를 분할해서, 상기 복수의 적층체의 각각이 배치된 복수의 기판을 형성하는 공정을 추가로 구비하는 반도체 디바이스의 제조 방법.
  19. 제 5 항을 인용하는 제 6 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 복수의 기판을 형성하는 공정은 상기 제 1 지지 기판 및 상기 제 2 지지 기판 중 상기 제 1 지지 기판만을 분할하는 반도체 디바이스의 제조 방법.
  20. 제 5 항을 인용하는 제 6 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 복수의 기판을 형성하는 공정은 상기 제 1 지지 기판 및 상기 제 2 지지 기판의 양쪽을 분할하는 반도체 디바이스의 제조 방법.
  21. 제 13 항을 인용하는 제 18 항에 있어서,
    상기 배선은 서로 격리된 복수의 배선을 포함하고,
    상기 복수의 기판을 형성하는 공정은 상기 제 1 지지체의, 상기 복수의 배선 간에 노출된 영역에서 분할하는 것을 포함하는 반도체 디바이스의 제조 방법.
  22. 제 13 항을 인용하는 제 18 항에 있어서,
    상기 배선은 연속된 배선이고,
    상기 복수의 기판을 형성하는 공정은 상기 제 1 지지체 및 상기 배선의 양쪽을 분할하는 것을 포함하는 반도체 디바이스의 제조 방법.
  23. 상면, 측면, 및 상기 상면 및 상기 측면에 인접한 개구를 포함하는 오목부를 갖는 기판과,
    상기 기판의 상기 상면에 배치된, 서로 대향한 제 1 끝면 및 제 2 끝면을 갖는 적층체와,
    상기 제 1 끝면에 배치된 유전체층을 구비하고,
    상기 상면은 띠상의 탑재 영역을 갖고 있고,
    상기 적층체는 상기 탑재 영역 상에 위치하고 있는, 반도체 디바이스.
  24. 제 23 항에 있어서,
    상기 제 1 끝면 및 상기 제 2 끝면 중 적어도 한쪽은 벽개면인 반도체 디바이스.
  25. 제 23 항 또는 제 24 항에 있어서,
    상기 유전체층은 상기 기판의 측면에 추가로 배치되어 있는 반도체 디바이스.
  26. 제 23 항 내지 제 25 항 중 어느 한 항에 있어서,
    상기 유전체층은 상기 오목부의 저면에 추가로 배치되어 있는 반도체 디바이스.
  27. 제 23 항 내지 제 26 항 중 어느 한 항에 있어서,
    상기 유전체층이 상기 적층체와 상기 기판을 접합하는 접합 부재 상에 배치되어 있는 반도체 디바이스.
  28. 제 23 항 내지 제 27 항 중 어느 한 항에 있어서,
    상기 오목부의 저면의 면적이 상기 오목부의 측면의 면적보다 작은 반도체 디바이스.
  29. 제 23 항 내지 제 28 항 중 어느 한 항에 있어서,
    상기 적층체의 상기 제 1 끝면은 광의 출사면인 반도체 디바이스.
  30. 제 23 항 내지 제 29 항 중 어느 한 항에 있어서,
    상기 적층체의 상기 제 2 끝면은 광의 반사면인 반도체 디바이스.
  31. 제 23 항 내지 제 30 항 중 어느 한 항에 있어서,
    상기 기판은 상기 제 1 끝면측에 위치한 제 1 오목부와, 상기 제 2 끝면측에 위치한 제 2 오목부를 갖고 있는 반도체 디바이스.
  32. 제 31 항에 있어서,
    상기 적층체의 상기 제 1 끝면은 상기 제 1 오목부의 개구 상에 위치하고 있는 반도체 디바이스.
  33. 제 31 항 또는 제 31 항에 있어서,
    상기 적층체의 상기 제 2 끝면은 상기 제 2 오목부의 개구 상에 위치하고 있는 반도체 디바이스.
  34. 제 31 항 내지 제 33 항 중 어느 한 항에 있어서,
    상기 제 2 오목부의 저면은 상기 제 2 끝면의 조사 영역의 밖에 위치하고 있는 반도체 디바이스.
  35. 제 23 항 내지 제 34 항 중 어느 한 항에 있어서,
    상기 적층체는 복수의 반도체층을 갖는 본체와, 상기 본체의 상면에 배치된 제 1 전극과, 상기 본체의 하면에 배치된 제 2 전극과, 상기 제 1 전극을 상기 본체의 하방까지 둘러 놓은 라우팅 배선을 갖는 반도체 디바이스.
  36. 제 35 항에 있어서,
    상기 기판의 상기 상면에 배선이 배치되어 있고,
    상기 제 2 전극은 상기 배선에 접속하고 있고,
    상기 제 1 전극은 상기 라우팅 배선을 개재해서, 상기 배선에 접속되어 있는 반도체 디바이스.
  37. 제 36 항에 있어서,
    상기 기판은 상기 오목부의 상기 측면보다 외측으로 돌출된 볼록부를 갖고 있고, 상기 배선은 상기 볼록부의 상면에 배치되어 있는 반도체 디바이스.
  38. 제 23 항 내지 제 37 항 중 어느 한 항에 있어서,
    상기 기판의 상기 상면은 상기 상면에 직교하는 방향에서 보았을 시에, H자 형상인 반도체 디바이스.
  39. 제 23 항 내지 제 37 항 중 어느 한 항에 있어서,
    상기 기판의 상기 상면은 상기 상면에 직교하는 방향에서 보았을 시에, U자 형상인 반도체 디바이스.
  40. 제 23 항 내지 제 39 항 중 어느 한 항에 있어서,
    상기 적층체는 반도체 레이저 소자인 반도체 디바이스.
  41. 제 23 항 내지 제 40 항 중 어느 한 항에 있어서,
    상기 적층체는 GaN계의 질화물 반도체 레이저 소자인 반도체 디바이스.
  42. 제 23 항 내지 제 41 항 중 어느 한 항에 기재된 반도체 디바이스와,
    상기 반도체 디바이스가 실장된 패키지를 구비하는 반도체 장치.
  43. 제 42 항에 있어서,
    상기 반도체 디바이스의 상기 기판의 측면이 상기 패키지의 실장면에 접합되어 있는 반도체 장치.
  44. 제 42 항 또는 제 43 항에 있어서,
    상기 패키지는 표면 실장형 패키지인 반도체 장치.
  45. 제 42 항 내지 제 44 항 중 어느 한 항에 있어서,
    상기 적층체는 상기 기판에 복수개 배치되어 있는 반도체 장치.
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