JP4126749B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関し、特に、窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた半導体レーザや発光ダイオードあるいは電子走行素子に適用して好適なものである。
【０００２】
【従来の技術】
ＧａＮ系半導体は直接遷移半導体であり、その禁制帯幅は１．９ｅＶから６．２ｅＶに亘っており、可視領域から紫外線領域におよぶ発光が可能な発光素子の実現が可能であることから、近年注目を集めており、その開発が活発に進められている。また、このＧａＮ系半導体は、電子走行素子の材料としても大きな可能性を持っている。すなわち、ＧａＮの飽和電子速度は約２．５×１０7 ｃｍ／ｓとＳｉ、ＧａＡｓおよびＳｉＣに比べて大きく、また、破壊電界は約５×１０6 Ｖ／ｃｍとダイヤモンドに次ぐ大きさを持っている。このような理由により、ＧａＮ系半導体は、高周波、高温、大電力用電子走行素子の材料として大きな可能性を持つことが予想されてきた。
【０００３】
ところで、半導体レーザとして、光出力モニター用のフォトダイオードが形成されたサブマウント上にレーザチップがマウントされたＬＯＰ（Laser on Photodiode)と呼ばれるものがある。このＬＯＰをパッケージに組み立てる方法について説明すると次の通りである。
【０００４】
すなわち、まず、図１９Ａに示すように、光出力モニター用のフォトダイオード（図示せず）が各ペレットに形成されたＳｉ基板１０１の表面にＳｎはんだ層（図示せず）を真空蒸着などにより形成する。次に、図１９Ｂに示すように、Ｓｉ基板１０１をダイシングすることにより各ペレット間をハーフカットする。次に、図１９Ｃに示すように、別に形成されたレーザチップ１０２をＳｉ基板１０１の各ペレット上の所定位置にマウントする。次に、Ｓｉ基板１０１を加熱することにより、その上に形成されたＳｎはんだ層をレーザチップ１０２の裏面と融着させる。次に、Ｓｉ基板１０１を再びダイシングすることにより各ペレット間をフルカットした後、延伸ブレイクを行うことによりチップ化する。これによって、図１９Ｄに示すように、ＬＯＰチップ１０３が形成される。次に、このＬＯＰチップ１０３を図示省略したパッケージのヒートシンク上にマウントする。この後、パッケージに窓付きキャップをかぶせてシールする。以上により、組み立てが終了する。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述の従来の半導体レーザの組み立て方法は、レーザチップを個々にはんだ付けする方法に比べれば合理化が進んでいると言えるが、いわゆるバッチプロセスではなく、組み立てに非常に多くの工程が必要であることに変わりはないことから、生産性があまり高くなかった。そして、この問題は、ＧａＮ系半導体を用いた半導体レーザを製造する場合にも、同様に存在する。
【０００６】
したがって、この発明の目的は、窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた素子、例えば、半導体レーザあるいは発光ダイオード、さらにはＦＥＴなどの電子走行素子を高い生産性で製造することができる半導体装置の製造方法およびそのような製造方法により製造される半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、この発明による半導体装置の製造方法は、
複数の素子が形成された窒化物系ＩＩＩ−Ｖ族化合物半導体層を一方の主面に有する第１の基板の窒化物系ＩＩＩ−Ｖ族化合物半導体層側の表面を第２の基板の一方の主面と貼り合わせる工程と、
貼り合わされた第１の基板および第２の基板を複数に分割する工程とを有する
ことを特徴とする。
【０００８】
この発明のもう一つの発明による半導体装置の製造方法は、
複数の素子が第１の基板に達する溝により互いに分離されて形成された窒化物系ＩＩＩ−Ｖ族化合物半導体層であってその表面に溝に平行に延びる第１の突起部および第２の突起部が互いに分離して形成されたものを一方の主面に有する第１の基板の窒化物系ＩＩＩ−Ｖ族化合物半導体層側の表面を第２の基板の一方の主面と貼り合わせる工程と、
貼り合わされた第１の基板および第２の基板を複数に分割する工程とを有する
ことを特徴とする。
【０００９】
この発明において、典型的には、貼り合わされた第１の基板および第２の基板を第１の基板上の素子毎に分割するが、必要に応じて、２個以上の素子を１単位として分割するようにしてもよい。この分割は、典型的には、貼り合わされた第１の基板および第２の基板をダイシングすることにより行う。
【００１０】
この発明において、第１の基板上の複数の素子は、典型的には、第１の基板に達する溝により互いに分離されている。そして、典型的には、第１の基板を他方の主面側から少なくともこの溝に達するまで研磨するか、または、第１の基板を他方の主面側から少なくともこの溝に達するまでダイシングすることにより、貼り合わされたこれらの第１の基板および第２の基板を第１の基板上の素子毎に分割する。
【００１１】
この発明において、典型的には、第１の基板の窒化物系ＩＩＩ−Ｖ族化合物半導体層上に素子の電極が形成されているとともに、第２の基板の一方の主面上の素子の電極に対応した位置にはんだ電極が形成される。この場合、第１の基板の素子の電極と第２の基板のはんだ電極とを接合することにより第１の基板と第２の基板とを貼り合わせる。
【００１２】
この発明において、第１の基板上の窒化物系ＩＩＩ−Ｖ族化合物半導体層に形成する素子は、基本的にはどのようなものであってもよいが、好適には、フェースダウンマウントされるものである。具体的には、この素子は、例えば、半導体レーザ、発光ダイオードまたはＦＥＴなどの電子走行素子である。第２の基板上には必要に応じて必要な素子が形成される。
【００１３】
この発明において、第１の基板および第２の基板の材料は、必要に応じて選択することができる。具体的には、第１の基板は、例えばサファイア基板、ＳｉＣ基板、Ｓｉ基板、スピネル基板、ＺｎＯ基板などであり、第２の基板は、例えばＳｉ基板、ＳｉＣ基板、ダイヤモンド基板、ＡｌＮ基板、ＧａＮ基板（サファイア基板などの他の基板上にＧａＮ層を成長させたものを含む）、ＺｎＯ基板、スピネル基板などである。さらに、これらの第１の基板および第２の基板は、典型的にはウェハー状のものであるが、これらの第１の基板および第２の基板の一方または双方が複数の素子構造が一列あるいは数列に形成されたバー状のものであってもよい。なお、第２の基板として電気的に絶縁性のものを用いる場合、その一方の主面側に形成されたはんだ電極からの配線の取り出しは、例えば、この第２の基板にスルーホールを形成し、これを介して行うことが可能である。
【００１４】
この発明はさらに、
基板の一方の主面に窒化物系ＩＩＩ−Ｖ族化合物半導体層を有し、窒化物系ＩＩＩ−Ｖ族化合物半導体層上にｐ側電極およびｎ側電極が互いに異なる高さで形成された半導体装置であって、
窒化物系ＩＩＩ−Ｖ族化合物半導体層の表面に突起部を有する
ことを特徴とする。
【００１５】
ここで、突起部は、典型的には、ｐ側電極およびｎ側電極のうちの高さが低い方の電極に関してｐ側電極およびｎ側電極のうちの高さが高い方の電極と反対側に形成されている。また、突起部は、典型的には、ｐ側電極およびｎ側電極のうちの高さが高い方の電極の下面とほぼ同一の高さを有する。
【００１６】
この発明のさらに他の発明による半導体装置の製造方法は、
一つの素子が形成された窒化物系ＩＩＩ−Ｖ族化合物半導体層を一方の主面に有する第１の基板の窒化物系ＩＩＩ−Ｖ族化合物半導体層側の表面を第２の基板の一方の主面と貼り合わせる工程と、
貼り合わされた第１の基板および第２の基板を複数に分割する工程とを有する
ことを特徴とする。
【００１７】
この発明において、窒化物系ＩＩＩ−Ｖ族化合物半導体は、Ｇａ、Ａｌ、ＩｎおよびＢからなる群より選ばれた少なくとも一種類のＩＩＩ族元素と、少なくともＮを含み、場合によってさらにＡｓまたはＰを含むＶ族元素とからなる。この窒化物系ＩＩＩ−Ｖ族化合物半導体の具体例を挙げると、ＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＧａＩｎＮ、ＡｌＧａＩｎＮ、ＩｎＮなどである。
【００１８】
上述のように構成されたこの発明による半導体装置の製造方法においては、あらかじめ窒化物系ＩＩＩ−Ｖ族化合物半導体層に複数の素子が形成された第１の基板と第２の基板とを貼り合わせ、これらの第１の基板および第２の基板を例えば素子毎に分割することにより、フルバッチプロセスで大量の素子を同時に製造することができる。また、窒化物系ＩＩＩ−Ｖ族化合物半導体層の表面に第１の突起部および第２の突起部を形成した場合、これらのうちの一方の突起部を、ｐ側電極またはｎ側電極のうち高さが低い方の電極にはんだが融着されるときに、はんだが横方向に流れ出すのを防止するのに利用することができる。
【００１９】
上述のように構成されたこの発明による半導体装置においては、窒化物系ＩＩＩ−Ｖ族化合物半導体層の表面の突起部を利用することにより、ｐ側電極またはｎ側電極のうちの高さが低い方の電極にはんだが融着されるときに、はんだが横方向に流れ出すのを防止することができる。
【００２０】
【発明の実施の形態】
以下、この発明の実施形態について図面を参照しながら説明する。なお、実施形態の全図において、同一または対応する部分には同一の符号を付す。
【００２１】
まず、この発明の第１の実施形態によるＧａＮ系半導体レーザの製造方法について説明する。理解を容易にするため、最初に図１〜図５を参照してこのＧａＮ系半導体レーザの製造方法の概略を説明する。
【００２２】
すなわち、まず、図１に示すように、ｃ面サファイア基板上にＡｌＧａＩｎＮ系半導体層を成長させ、このＡｌＧａＩｎＮ系半導体層にレーザ構造および電極（ｐ側電極およびｎ側電極）を形成し、さらに素子間にＡｌＧａＩｎＮ系半導体層の表面からｃ面サファイア基板に達する溝を形成したＧａＮ系半導体レーザウェハー１を用意するとともに、各ペレット毎に光出力モニター用のフォトダイオードおよびはんだ電極を形成したフォトダイオード内蔵Ｓｉウェハー２を用意する。そして、図２に示すように、ＧａＮ系半導体レーザウェハー１のＡｌＧａＩｎＮ系半導体層側の表面を、フォトダイオード内蔵Ｓｉウェハー２のフォトダイオード側の表面と貼り合わせる。この際、ｃ面サファイア基板が透明であることを利用して、ＧａＮ系半導体レーザウェハー１上の電極を合わせマスクとして用いることにより、ＧａＮ系半導体レーザウェハー１の電極とフォトダイオード内蔵Ｓｉウェハー２上のはんだ電極との位置合わせを高精度で行うことができる。この後、フォトダイオード内蔵Ｓｉウェハー２上のはんだ電極をＧａＮ系半導体レーザウェハー１上の電極と融着させる。
【００２３】
次に、図３に示すように、ｃ面サファイア基板をその裏面側から溝に達するまで研磨した後、図４に示すように、ダイシングによりＧａＮ系半導体レーザチップ３を形成する。
【００２４】
次に、図５に示すように、このＧａＮ系半導体レーザチップ３をパッケージのヒートシンク４上にマウントした後、キャップをかぶせてシールする。これによって、ＧａＮ系半導体レーザの組み立てが終了する。
【００２５】
次に、この発明の第１の実施形態によるＧａＮ系半導体レーザの製造方法を図６〜図１４を参照して詳細に説明する。
【００２６】
まず、図６に示すように、ｃ面サファイア基板１１上に有機金属化学気相成長（ＭＯＣＶＤ）法により例えば５６０℃程度の成長温度でＧａＮバッファ層１２を成長させる。次に、このＧａＮバッファ層１２上に、ＭＯＣＶＤ法により、ｎ型ＧａＮコンタクト層１３、ｎ型ＡｌＧａＮクラッド層１４、ｎ型ＧａＮ光導波層１５、例えばＧａ1-x Ｉｎx Ｎ／Ｇａ1-y Ｉｎy Ｎ多重量子井戸構造の活性層１６、ｐ型ＧａＮ光導波層１７、ｐ型ＡｌＧａＮクラッド層１８およびｐ型ＧａＮコンタクト層１９を順次成長させる。以下においては、これらの層をまとめてＡｌＧａＩｎＮ系半導体層２０と言うこともある。ここで、Ｉｎを含まない層であるｎ型ＧａＮコンタクト層１３、ｎ型ＡｌＧａＮクラッド層１４、ｎ型ＧａＮ光導波層１５、ｐ型ＧａＮ光導波層１７、ｐ型ＡｌＧａＮクラッド層１８およびｐ型ＧａＮコンタクト層１９の成長温度は例えば１０００℃程度とし、Ｉｎを含む層であるＧａ1-x Ｉｎx Ｎ／Ｇａ1-y Ｉｎy Ｎ多重量子井戸構造の活性層１６の成長温度は例えば７００〜８００℃とする。また、これらの層の厚さの一例を挙げると、ｎ型ＧａＮコンタクト層１３は３μｍ、ｎ型ＡｌＧａＮクラッド層１４は０．５μｍ、ｎ型ＧａＮ光導波層１５は０．１μｍ、ｐ型ＧａＮ光導波層１６は０．１μｍ、ｐ型ＡｌＧａＮクラッド層１８は０．５μｍ、ｐ型ＧａＮコンタクト層１９は０．５μｍとする。また、ｎ型ＧａＮコンタクト層１３、ｎ型ＡｌＧａＮクラッド層１４およびｎ型ＧａＮ光導波層１５にはドナーとして例えばＳｉをドープし、ｐ型ＧａＮ光導波層１７、ｐ型ＡｌＧａＮクラッド層１８およびｐ型ＧａＮコンタクト層１９にはアクセプタとして例えばＭｇをドープする。この後、これらの層にドープされたドナーおよびアクセプタの電気的活性化、特に、ｐ型ＧａＮ光導波層１７、ｐ型ＡｌＧａＮクラッド層１８およびｐ型ＧａＮコンタクト層１９にドープされたアクセプタの電気的活性化のための熱処理を行う。この熱処理の温度は例えば７００℃程度とする。
【００２７】
次に、半導体レーザの共振器長方向と垂直方向に延びる所定幅のストライプ形状のレジストパターンをＡｌＧａＩｎＮ系半導体層２０上に形成した後、このレジストパターン（図示せず）をマスクとして例えば反応性イオンエッチング（ＲＩＥ）法によりｃ面サファイア基板１が少しエッチングされる深さまでエッチングする。これによって、ＡｌＧａＩｎＮ系半導体層２０に、エッチトファセット（etched facet）からなるレーザ端面が形成される（図７参照）。
【００２８】
次に、各半導体レーザ形成領域におけるＡｌＧａＩｎＮ系半導体層２０上に共振器長方向に延びる所定幅のストライプ形状のレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとして例えばＲＩＥ法によりＡｌＧａＩｎＮ系半導体層２０をそのｎ型ＧａＮコンタクト層１３の厚さ方向の途中の深さまでエッチングする。これによって、ストライプ部が形成される。
【００２９】
次に、各半導体レーザ形成領域において、ＡｌＧａＩｎＮ系半導体層２０のｐ型ＧａＮコンタクト層１９上に例えばＮｉ／Ａｕ膜やＮｉ／Ｐｔ／Ａｕ膜などからなるｐ側電極２１を形成するとともに、ストライプ部の両側のエッチングされた部分のｎ型ＧａＮコンタクト層１３上に例えばＴｉ／Ａｌ／ＴｉＡｇ膜やＴｉＡｌ／ＴｉＰｔＡｕ膜からなるｎ側電極２２およびダミーｎ側電極２３を形成する。
【００３０】
次に、上述のようにして形成されたＧａＮ系半導体レーザウェハーの各半導体レーザ間を、ＡｌＧａＩｎＮ系半導体層２０側からｃ面サファイア基板１の途中の深さまでダイシングすることにより、溝２４を形成する。
【００３１】
図８に、以上の工程が終了した状態のＧａＮ系半導体レーザウェハーの平面図を示す。
【００３２】
一方、図９に示すように、フォトダイオード、例えばｐｉｎフォトダイオード（図示せず）やはんだ電極などが形成されたＳｉ基板３１を別に用意する。ここで、具体的には、このＳｉ基板３１は、ｎ+ 型Ｓｉ基板上にｉ型Ｓｉ層をエピタキシャル成長させ、このｉ型Ｓｉ層にｐ型層を形成したものであり、これらによりｐｉｎフォトダイオードが形成されている。図９に示すように、このＳｉ基板３１の表面にはＳｉＯ2 膜３２が形成されている。このＳｉＯ2 膜３２には、ｐ側電極２１より少し幅が広いストライプ形状の開口部が形成されている。この開口部の内部のＳｉ基板３１上にオーミック電極３３を介してＳｎはんだ層３４が形成されている。ここで、オーミック電極３３は、Ｓｉ基板３１の表面に形成されたｎ+ 型層（図示せず）とオーミックコンタクトしている。また、この開口部の一方の側の部分におけるＳｉＯ2 膜３２上には、所定形状のＡｌパッド電極３５が形成され、その上の所定部分に図示省略したＴｉ膜およびＡｇ膜を介してＳｎはんだ層３６が形成されている。さらに、開口部の他方の側の部分におけるＳｉＯ2 膜３２上には、所定形状のダミーＡｌ電極３７が形成され、その上に図示省略したＴｉ膜およびＡｇ膜を介してＳｎはんだ層３８が形成されている。これらのＳｎはんだ層３４、３６、３８は、上述のＧａＮ系半導体レーザウェハー上のｐ側電極２１、ｎ側電極２２およびダミーｎ側電極２３と同一のパターンおよび配置で形成されている。ここで、Ｓｎはんだ層３６、３８とＳｎはんだ層３４との高さの差は、上述のＧａＮ系半導体レーザウェハー上のｐ側電極２１とｎ側電極２２およびダミーｎ側電極２３との高さの差と等しくなっている。このＳｉ基板３１の平面図を図１０に示す。図１０において、符号３９はｐｉｎフォトダイオード部、４０はこのｐｉｎフォトダイオード部と図示省略したコンタクトホールを通じて接続されたＡｌパッド電極を示す。
【００３３】
次に、図１１に示すように、上述のＧａＮ系半導体レーザウェハーのＡｌＧａＩｎＮ系半導体層２０側の主面とフォトダイオード内蔵Ｓｉウェハーとを、ｃ面ＡｌＧａＩｎＮ系半導体層２０上のｐ側電極２１、ｎ側電極２２およびダミーｎ側電極２３が、Ｓｉ基板３１上のＳｎはんだ層３４、３６、３７とそれぞれ重なり合うように位置合わせし、貼り合わせる。このとき、Ｓｎはんだ層３６、３８とＳｎはんだ層３４との高さの差は、ｐ側電極２１とｎ側電極２２およびダミーｎ側電極２３との高さの差と等しいことにより、ＧａＮ系半導体レーザウェハーとフォトダイオード内蔵Ｓｉウェハーとを互いに平行に保持しつつ、ｐ側電極２１、ｎ側電極２２およびダミーｎ側電極２３とＳｎはんだ層３４、３６、３７とをそれぞれ接触させることができる。そして、この状態でこれらのＧａＮ系半導体レーザウェハーおよびフォトダイオード内蔵Ｓｉウェハーを例えば３００℃程度に加熱することによりＳｎはんだ層３４、３６、３７を溶融させ、それぞれｐ側電極２１、ｎ側電極２２およびダミーｎ側電極２３と融着させる。
【００３４】
次に、ｃ面サファイア基板１１をその裏面側から、少なくとも溝２４に達するまでラッピングする。具体的には、例えば、ｃ面サファイア基板１１がわずかに残されるまでラッピングする。これによって、図１２に示すように、Ｓｉ基板３１上にＧａＮ系半導体レーザが互いに分離して形成された構造が形成される。
【００３５】
次に、図１３に示すように、ダイシングを行うことによりＳｉ基板１をフルカットし、各半導体レーザ毎に分割する。これによって、ｐｉｎフォトダイオードが形成されたＳｉ基板３１上にＧａＮ系半導体レーザチップが搭載されたＬＯＰが形成される。
【００３６】
この後、図１４に示すように、このＬＯＰのＳｉ基板３１側を所定のパッケージ４１のヒートシンク４２上に、例えばＡｇペースト４３層を介してマウントする。次に、Ｓｉ基板３１上のＡｌパッド電極３５と電極リード４４とをワイヤー４５でボンディングするとともに、Ａｌパッド電極４０（図１４においては図示せず）と電極リード４６とをワイヤー４７でボンディングする。この後、所定の窓付きキャップ（図示せず）をかぶせてシールする。
【００３７】
以上により、目的とするＧａＮ系半導体レーザが製造される。
【００３８】
以上のように、この第１の実施形態によれば、ｃ面サファイア基板１上のＡｌＧａＩｎＮ系半導体層２０に多数のレーザ構造および各電極を形成し、さらに各半導体レーザを互いに分離するようにｃ面サファイア基板１１に達する溝２４を形成したＧａＮ系半導体レーザウェハーのＡｌＧａＩｎＮ系半導体層２０側の面と、あらかじめフォトダイオードおよび各はんだ電極を形成したフォトダイオード内蔵Ｓｉウェハーのフォトダイオード側の面とを貼り合わせ、これらのＧａＮ系半導体レーザウェハーおよびフォトダイオード内蔵Ｓｉウェハーをダイシングすることにより個々のレーザチップに分割していることにより、フルバッチプロセスで大量のＧａＮ系半導体レーザを同時に製造することができる。これによって、ＧａＮ系半導体レーザの生産性を飛躍的に向上させることができ、大幅なコストダウンを図ることができる。
【００３９】
次に、この発明の第２の実施形態によるＧａＮ系半導体レーザの製造方法について説明する。
【００４０】
この第２の実施形態においては、第１の実施形態においてｃ面サファイア基板１１を裏面側からラッピングする代わりに、図１１において一点鎖線で示すように、ｃ面サファイア基板１１を裏面側から溝２４に達するまでダイシングすることにより、ＧａＮ系半導体レーザを互いに分離する。その他のことは第１の実施形態と同様であるので、説明を省略する。
【００４１】
この第２の実施形態によっても、第１の実施形態と同様な利点を得ることができる。
【００４２】
次に、この発明の第３の実施形態によるＧａＮ系半導体レーザの製造方法について説明する。
【００４３】
この第３の実施形態においては、第１の実施形態においてＧａＮ系半導体レーザウェハーをフォトダイオード内蔵Ｓｉウェハーと貼り合わせる代わりに、図１５に示すように、所定個数のレーザ構造が作り込まれたＧａＮ系半導体レーザバーザ４８をフォトダイオード内蔵Ｓｉウェハー上に敷き詰め、第１の実施形態と同様にして貼り合わせる。その他のことは第１の実施形態と同様であるので、説明を省略する。
【００４４】
この第３の実施形態によっても、第１の実施形態と同様な利点を得ることができる。
【００４５】
次に、この発明の第４の実施形態によるＧａＮ系半導体レーザの製造方法について説明する。
【００４６】
この第４の実施形態においては、図１６に示すように、ＧａＮ系半導体レーザウェハーのＡｌＧａＩｎＮ系半導体層２０の共振器長方向と垂直方向の両端部にｐ側電極２１がコンタクトしている部分と同じ高さの突起部を形成しておく。この突起部は、後にＧａＮ系半導体レーザウェハーをフォトダイオード内蔵Ｓｉウェハーと貼り合わせ、Ｓｎはんだ層３４、３６、３８を溶融させて融着させるときに、Ｓｎはんだ層３６、３８のはんだが外部に流れ出るのを防止するためのものである。
【００４７】
この第４の実施形態によっても、第１の実施形態と同様な利点を得ることができる。
【００４８】
次に、この発明の第５の実施形態によるＧａＮ系半導体レーザの製造方法について説明する。
【００４９】
この第５の実施形態においては、図１７に示すように、Ｓｉ基板３１上に形成されたＳｉＯ2 膜３２上にＡｌ電極４９、Ａｌパッド電極３５およびダミーＡｌ電極３７が形成されている。ここで、Ａｌ電極４９は、図示省略したコンタクトホールを介して、Ｓｉ基板３１の表面に形成されたｎ+ 型層とオーミックコンタクトしている。そして、Ａｌ電極４９上にＳｎはんだ層３４が形成されている。また、Ａｌパッド電極３５上にＴｉ／Ａｇ膜５０を介してＳｎはんだ層３６が形成されている。同様に、ダミーＡｌ電極３７上にＴｉ／Ａｇ膜５０を介してＳｎはんだ層３８が形成されている。この場合、Ｔｉ／Ａｇ膜５０の厚さ、したがってＳｎはんだ層３６、３８とＳｎはんだ層３４との高さの差は、上述のＧａＮ系半導体レーザウェハー上のｐ側電極２１とｎ側電極２２およびダミーｎ側電極２３との高さの差と等しくなっている。その他のことは第１の実施形態と同様であるので、説明を省略する。
【００５０】
この第５の実施形態によっても、第１の実施形態と同様な利点を得ることができる。
【００５１】
次に、この発明の第６の実施形態によるＧａＮ系半導体レーザの製造方法について説明する。
【００５２】
この第６の実施形態においては、図１８に示すように、Ｓｉ基板３１上に形成されたＳｉＯ2 膜３２に開口部３２ａが形成されている。この開口部３２ａの部分にはＡｌ電極４９およびＴｉ／Ａｇ膜５０を介して半球状のＳｎはんだ層３４が形成されている。また、開口部３２ａの一方の側の部分におけるＳｉＯ2 膜３２上にはＡｌパッド電極３５およびＴｉ／Ａｇ膜５０を介して半球状のＳｎはんだ層３６が形成されている。さらに、開口部３２ａの他方の側の部分におけるＳｉＯ2 膜３２上にはダミーＡｌ電極３７およびＴｉ／Ａｇ膜５０を介して半球状のＳｎはんだ層３８が形成されている。この場合、Ａｌパッド電極３５およびダミーＡｌ電極３７上のＴｉ／Ａｇ膜５０の面積は、Ａｌ電極４９上のＴｉ／Ａｇ膜５０の面積に比べて十分に大きくなっている。そして、これに対応して、Ａｌパッド電極３５およびダミーＡｌ電極３７上にＴｉ／Ａｇ膜５０を介してそれぞれ形成された半球状のＳｎはんだ層３６、３８の直径、したがって高さは、Ａｌ電極４９上にＴｉ／Ａｇ膜５０を介して形成された半球状のＳｎはんだ層３４の直径、したがって高さに比べて十分に大きくなっている。具体的には、半球状のＳｎはんだ層３６、３８と半球状のＳｎはんだ層３４との高さの差は、上述のＧａＮ系半導体レーザウェハー上のｐ側電極２１とｎ側電極２２およびダミーｎ側電極２３との高さの差と等しくなっている。これらの半球状のＳｎはんだ層３４、３６、３８は、各Ｔｉ／Ａｇ膜５０上にこれと同一形状のＳｎはんだ層を互いに同一の厚さに形成した後、Ｓｉ基板３１を３００℃程度に加熱してこれらのＳｎはんだ層を溶融させることにより形成することができる。その他のことは第１の実施形態と同様であるので、説明を省略する。
【００５３】
この第６の実施形態によっても、第１の実施形態と同様な利点を得ることができる。
【００５４】
以上、この発明の実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
【００５５】
例えば、上述の第１、第２および第３の実施形態において挙げた数値、構造、基板、はんだ材、プロセスなどはあくまでも例に過ぎず、必要に応じて、これらと異なる数値、構造、基板、プロセスなどを用いてもよい。
【００５６】
また、上述の第１の実施形態においては、ＧａＮ系半導体レーザウェハーのＡｌＧａＩｎＮ系半導体層２０上にｎ側ダミー電極２３を形成したが、このｎ側ダミー電極２３は必要に応じて省略してもよい。この場合、フォトダイオード内蔵Ｓｉウェハー上のダミーＡｌ電極３７およびＳｎはんだ層３８は形成する必要がない。
【００５７】
また、上述の第４の実施形態においては、ＡｌＧａＩｎＮ系半導体層２０の共振器長方向と垂直方向の両端部に突起部を形成したが、この突起部は両端部から少し内側の部分に形成してもよい。
【００５８】
また、上述の第６の実施形態においては、貼り合わせ前のフォトダイオード内蔵Ｓｉウェハー上にあらかじめ半球状のＳｎはんだ層３４、３６、３８を形成したが、各Ｔｉ／Ａｇ膜５０上にこれと同一形状のＳｎはんだ層を互いに同一の厚さに形成したままの状態でこのフォトダイオード内蔵ＳｉウェハーをＧａＮ系半導体レーザウェハーと貼り合わせ、その後３００℃程度に加熱することにより半球状のＳｎはんだ層３４、３６、３８を形成するようにしてもよい。
【００５９】
さらに、上述の第１〜第６の実施形態においては、この発明をＧａＮ系半導体レーザの製造に適用した場合について説明したが、この発明は、ＧａＮ系発光ダイオードや、ＧａＮ系ＦＥＴなどのＧａＮ系電子走行素子の製造に適用してもよい。
【００６０】
【発明の効果】
以上説明したように、この発明による半導体装置の製造方法によれば、あらかじめ窒化物系ＩＩＩ−Ｖ族化合物半導体層に複数の素子が形成された第１の基板と第２の基板とを貼り合わせ、これらの第１の基板および第２の基板を分割するようにしていることにより、フルバッチプロセスで大量の素子を同時に製造することができ、これによって窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた半導体レーザあるいは発光ダイオードさらには電子走行素子を高い生産性で製造することができる。
【００６１】
また、この発明による半導体装置によれば、窒化物系ＩＩＩ−Ｖ族化合物半導体層の表面の突起部を利用して、ｐ側電極またはｎ側電極のうちの高さが低い方の電極にはんだが融着されるときに、はんだが横方向に流れ出すのを防止することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態によるＧａＮ系半導体レーザの製造方法の概略を説明するための斜視図である。
【図２】この発明の第１の実施形態によるＧａＮ系半導体レーザの製造方法の概略を説明するための斜視図である。
【図３】この発明の第１の実施形態によるＧａＮ系半導体レーザの製造方法の概略を説明するための斜視図である。
【図４】この発明の第１の実施形態によるＧａＮ系半導体レーザの製造方法の概略を説明するための斜視図である。
【図５】この発明の第１の実施形態によるＧａＮ系半導体レーザの製造方法の概略を説明するための斜視図である。
【図６】この発明の第１の実施形態によるＧａＮ系半導体レーザの製造方法の詳細を説明するための断面図である。
【図７】この発明の第１の実施形態によるＧａＮ系半導体レーザの製造方法の詳細を説明するための断面図である。
【図８】図７に対応する平明図である。
【図９】この発明の第１の実施形態によるＧａＮ系半導体レーザの製造方法の詳細を説明するための断面図である。
【図１０】図９に対応する平明図である。
【図１１】この発明の第１の実施形態によるＧａＮ系半導体レーザの製造方法の詳細を説明するための断面図である。
【図１２】この発明の第１の実施形態によるＧａＮ系半導体レーザの製造方法の詳細を説明するための断面図である。
【図１３】この発明の第１の実施形態によるＧａＮ系半導体レーザの製造方法の詳細を説明するための断面図である。
【図１４】この発明の第１の実施形態によるＧａＮ系半導体レーザの製造方法の詳細を説明するための断面図である。
【図１５】この発明の第３の実施形態によるＧａＮ系半導体レーザの製造方法を説明するための断面図である。
【図１６】この発明の第４の実施形態によるＧａＮ系半導体レーザの製造方法を説明するための断面図である。
【図１７】この発明の第５の実施形態によるＧａＮ系半導体レーザの製造方法を説明するための断面図である。
【図１８】この発明の第６の実施形態によるＧａＮ系半導体レーザの製造方法を説明するための断面図である。
【図１９】従来の半導体レーザのパッケージの組み立て工程を説明するための斜視図である。
【符号の説明】
１・・・ＧａＮ系半導体レーザウェハー、２・・・フォトダイオード内蔵Ｓｉウェハー、３・・・ＧａＮ系半導体レーザチップ、１１・・・ｃ面サファイア基板、２０・・・ＡｌＧａＩｎＮ系半導体層、２１・・・ｐ側電極、２２・・・ｎ側電極、３４、３６、３８・・・Ｓｎはんだ層

Claims (13)

  1. 複数の素子が形成された窒化物系ＩＩＩ−Ｖ族化合物半導体層を一方の主面に有する第１の基板であって、上記複数の素子は上記第１の基板に達する溝により互いに分離され、上記窒化物系ＩＩＩ−Ｖ族化合物半導体層上に上記素子のｐ側電極およびｎ側電極が互いに異なる高さで形成されたものと、一方の主面上の、上記ｐ側電極および上記ｎ側電極に対応した位置にそれぞれはんだ電極が形成された第２の基板とを、上記第１の基板の上記ｐ側電極および上記ｎ側電極と上記第２の基板の上記はんだ電極とを接合することにより貼り合わせる工程と、
    上記貼り合わされた上記第１の基板および上記第２の基板を複数に分割する工程とを有する
    ことを特徴とする半導体装置の製造方法。
  2. 上記窒化物系ＩＩＩ−Ｖ族化合物半導体層の表面に、上記ｐ側電極および上記ｎ側電極のうちの高さが低い方の電極に関して上記ｐ側電極および上記ｎ側電極のうちの高さが高い方の電極と反対側に突起部が形成されていることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 上記窒化物系ＩＩＩ−Ｖ族化合物半導体層の表面の上記溝に平行な両端部に、上記溝に平行に延びる第１の突起部および第２の突起部が形成されていることを特徴とする請求項１記載の半導体装置の製造方法。
  4. 上記窒化物系ＩＩＩ−Ｖ族化合物半導体層上に上記ｐ側電極が上記ｎ側電極よりも高く形成されており、上記ｐ側電極の両側にそれぞれ上記ｎ側電極が形成されていることを特徴とする請求項１〜３のいずれか一項記載の半導体装置の製造方法。
  5. 上記第２の基板の上記一方の主面上の、上記ｎ側電極に対応した位置に形成された上記はんだ電極と上記ｐ側電極に対応した位置に形成された上記はんだ電極との高さの差は、上記ｐ側電極と上記ｎ側電極との高さの差と等しいことを特徴とする請求項４記載の半導体装置の製造方法。
  6. 上記ｐ側電極の両側にそれぞれ形成された上記ｎ側電極のうちの一方がダミーｎ側電極であることを特徴とする請求項４記載の半導体装置の製造方法。
  7. 上記貼り合わされた上記第１の基板および上記第２の基板を上記素子毎に分割するようにしたことを特徴とする請求項１〜３のいずれか一項記載の半導体装置の製造方法。
  8. 上記第１の基板を他方の主面側から少なくとも上記溝に達するまで研磨する工程をさらに有することを特徴とする請求項１〜３のいずれか一項記載の半導体装置の製造方法。
  9. 上記第１の基板を他方の主面側から少なくとも上記溝に達するまでダイシングする工程をさらに有することを特徴とする請求項１〜３のいずれか一項記載の半導体装置の製造方法。
  10. 上記素子は半導体レーザ、発光ダイオードまたは電子走行素子であることを特徴とする請求項１〜３のいずれか一項記載の半導体装置の製造方法。
  11. 上記第１の基板はサファイア基板、ＳｉＣ基板、Ｓｉ基板、スピネル基板またはＺｎＯ基板であることを特徴とする請求項１〜３のいずれか一項記載の半導体装置の製造方法。
  12. 上記第２の基板はＳｉ基板、ＳｉＣ基板、ダイヤモンド基板、ＡｌＮ基板、ＧａＮ基板、ＺｎＯ基板またはスピネル基板であることを特徴とする請求項１〜３のいずれか一項記載の半導体装置の製造方法。
  13. 上記素子は半導体レーザであり、上記第２の基板は上記半導体レーザの光出力モニター用のフォトダイオードが上記素子毎に形成されたＳｉ基板であることを特徴とする請求項１〜３のいずれか一項記載の半導体装置の製造方法。
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