JP4126749B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関し、特に、窒化物系III−V族化合物半導体を用いた半導体レーザや発光ダイオードあるいは電子走行素子に適用して好適なものである。
【0002】
【従来の技術】
GaN系半導体は直接遷移半導体であり、その禁制帯幅は1.9eVから6.2eVに亘っており、可視領域から紫外線領域におよぶ発光が可能な発光素子の実現が可能であることから、近年注目を集めており、その開発が活発に進められている。また、このGaN系半導体は、電子走行素子の材料としても大きな可能性を持っている。すなわち、GaNの飽和電子速度は約2.5×107 cm/sとSi、GaAsおよびSiCに比べて大きく、また、破壊電界は約5×106 V/cmとダイヤモンドに次ぐ大きさを持っている。このような理由により、GaN系半導体は、高周波、高温、大電力用電子走行素子の材料として大きな可能性を持つことが予想されてきた。
【0003】
ところで、半導体レーザとして、光出力モニター用のフォトダイオードが形成されたサブマウント上にレーザチップがマウントされたLOP(Laser on Photodiode)と呼ばれるものがある。このLOPをパッケージに組み立てる方法について説明すると次の通りである。
【0004】
すなわち、まず、図19Aに示すように、光出力モニター用のフォトダイオード(図示せず)が各ペレットに形成されたSi基板101の表面にSnはんだ層(図示せず)を真空蒸着などにより形成する。次に、図19Bに示すように、Si基板101をダイシングすることにより各ペレット間をハーフカットする。次に、図19Cに示すように、別に形成されたレーザチップ102をSi基板101の各ペレット上の所定位置にマウントする。次に、Si基板101を加熱することにより、その上に形成されたSnはんだ層をレーザチップ102の裏面と融着させる。次に、Si基板101を再びダイシングすることにより各ペレット間をフルカットした後、延伸ブレイクを行うことによりチップ化する。これによって、図19Dに示すように、LOPチップ103が形成される。次に、このLOPチップ103を図示省略したパッケージのヒートシンク上にマウントする。この後、パッケージに窓付きキャップをかぶせてシールする。以上により、組み立てが終了する。
【0005】
【発明が解決しようとする課題】
しかしながら、上述の従来の半導体レーザの組み立て方法は、レーザチップを個々にはんだ付けする方法に比べれば合理化が進んでいると言えるが、いわゆるバッチプロセスではなく、組み立てに非常に多くの工程が必要であることに変わりはないことから、生産性があまり高くなかった。そして、この問題は、GaN系半導体を用いた半導体レーザを製造する場合にも、同様に存在する。
【0006】
したがって、この発明の目的は、窒化物系III−V族化合物半導体を用いた素子、例えば、半導体レーザあるいは発光ダイオード、さらにはFETなどの電子走行素子を高い生産性で製造することができる半導体装置の製造方法およびそのような製造方法により製造される半導体装置を提供することにある。
【0007】
【課題を解決するための手段】
上記目的を達成するために、この発明による半導体装置の製造方法は、
複数の素子が形成された窒化物系III−V族化合物半導体層を一方の主面に有する第1の基板の窒化物系III−V族化合物半導体層側の表面を第2の基板の一方の主面と貼り合わせる工程と、
貼り合わされた第1の基板および第2の基板を複数に分割する工程とを有する
ことを特徴とする。
【0008】
この発明のもう一つの発明による半導体装置の製造方法は、
複数の素子が第1の基板に達する溝により互いに分離されて形成された窒化物系III−V族化合物半導体層であってその表面に溝に平行に延びる第1の突起部および第2の突起部が互いに分離して形成されたものを一方の主面に有する第1の基板の窒化物系III−V族化合物半導体層側の表面を第2の基板の一方の主面と貼り合わせる工程と、
貼り合わされた第1の基板および第2の基板を複数に分割する工程とを有する
ことを特徴とする。
【0009】
この発明において、典型的には、貼り合わされた第1の基板および第2の基板を第1の基板上の素子毎に分割するが、必要に応じて、2個以上の素子を1単位として分割するようにしてもよい。この分割は、典型的には、貼り合わされた第1の基板および第2の基板をダイシングすることにより行う。
【0010】
この発明において、第1の基板上の複数の素子は、典型的には、第1の基板に達する溝により互いに分離されている。そして、典型的には、第1の基板を他方の主面側から少なくともこの溝に達するまで研磨するか、または、第1の基板を他方の主面側から少なくともこの溝に達するまでダイシングすることにより、貼り合わされたこれらの第1の基板および第2の基板を第1の基板上の素子毎に分割する。
【0011】
この発明において、典型的には、第1の基板の窒化物系III−V族化合物半導体層上に素子の電極が形成されているとともに、第2の基板の一方の主面上の素子の電極に対応した位置にはんだ電極が形成される。この場合、第1の基板の素子の電極と第2の基板のはんだ電極とを接合することにより第1の基板と第2の基板とを貼り合わせる。
【0012】
この発明において、第1の基板上の窒化物系III−V族化合物半導体層に形成する素子は、基本的にはどのようなものであってもよいが、好適には、フェースダウンマウントされるものである。具体的には、この素子は、例えば、半導体レーザ、発光ダイオードまたはFETなどの電子走行素子である。第2の基板上には必要に応じて必要な素子が形成される。
【0013】
この発明において、第1の基板および第2の基板の材料は、必要に応じて選択することができる。具体的には、第1の基板は、例えばサファイア基板、SiC基板、Si基板、スピネル基板、ZnO基板などであり、第2の基板は、例えばSi基板、SiC基板、ダイヤモンド基板、AlN基板、GaN基板(サファイア基板などの他の基板上にGaN層を成長させたものを含む)、ZnO基板、スピネル基板などである。さらに、これらの第1の基板および第2の基板は、典型的にはウェハー状のものであるが、これらの第1の基板および第2の基板の一方または双方が複数の素子構造が一列あるいは数列に形成されたバー状のものであってもよい。なお、第2の基板として電気的に絶縁性のものを用いる場合、その一方の主面側に形成されたはんだ電極からの配線の取り出しは、例えば、この第2の基板にスルーホールを形成し、これを介して行うことが可能である。
【0014】
この発明はさらに、
基板の一方の主面に窒化物系III−V族化合物半導体層を有し、窒化物系III−V族化合物半導体層上にp側電極およびn側電極が互いに異なる高さで形成された半導体装置であって、
窒化物系III−V族化合物半導体層の表面に突起部を有する
ことを特徴とする。
【0015】
ここで、突起部は、典型的には、p側電極およびn側電極のうちの高さが低い方の電極に関してp側電極およびn側電極のうちの高さが高い方の電極と反対側に形成されている。また、突起部は、典型的には、p側電極およびn側電極のうちの高さが高い方の電極の下面とほぼ同一の高さを有する。
【0016】
この発明のさらに他の発明による半導体装置の製造方法は、
一つの素子が形成された窒化物系III−V族化合物半導体層を一方の主面に有する第1の基板の窒化物系III−V族化合物半導体層側の表面を第2の基板の一方の主面と貼り合わせる工程と、
貼り合わされた第1の基板および第2の基板を複数に分割する工程とを有する
ことを特徴とする。
【0017】
この発明において、窒化物系III−V族化合物半導体は、Ga、Al、InおよびBからなる群より選ばれた少なくとも一種類のIII族元素と、少なくともNを含み、場合によってさらにAsまたはPを含むV族元素とからなる。この窒化物系III−V族化合物半導体の具体例を挙げると、GaN、AlGaN、AlN、GaInN、AlGaInN、InNなどである。
【0018】
上述のように構成されたこの発明による半導体装置の製造方法においては、あらかじめ窒化物系III−V族化合物半導体層に複数の素子が形成された第1の基板と第2の基板とを貼り合わせ、これらの第1の基板および第2の基板を例えば素子毎に分割することにより、フルバッチプロセスで大量の素子を同時に製造することができる。また、窒化物系III−V族化合物半導体層の表面に第1の突起部および第2の突起部を形成した場合、これらのうちの一方の突起部を、p側電極またはn側電極のうち高さが低い方の電極にはんだが融着されるときに、はんだが横方向に流れ出すのを防止するのに利用することができる。
【0019】
上述のように構成されたこの発明による半導体装置においては、窒化物系III−V族化合物半導体層の表面の突起部を利用することにより、p側電極またはn側電極のうちの高さが低い方の電極にはんだが融着されるときに、はんだが横方向に流れ出すのを防止することができる。
【0020】
【発明の実施の形態】
以下、この発明の実施形態について図面を参照しながら説明する。なお、実施形態の全図において、同一または対応する部分には同一の符号を付す。
【0021】
まず、この発明の第1の実施形態によるGaN系半導体レーザの製造方法について説明する。理解を容易にするため、最初に図1〜図5を参照してこのGaN系半導体レーザの製造方法の概略を説明する。
【0022】
すなわち、まず、図1に示すように、c面サファイア基板上にAlGaInN系半導体層を成長させ、このAlGaInN系半導体層にレーザ構造および電極(p側電極およびn側電極)を形成し、さらに素子間にAlGaInN系半導体層の表面からc面サファイア基板に達する溝を形成したGaN系半導体レーザウェハー1を用意するとともに、各ペレット毎に光出力モニター用のフォトダイオードおよびはんだ電極を形成したフォトダイオード内蔵Siウェハー2を用意する。そして、図2に示すように、GaN系半導体レーザウェハー1のAlGaInN系半導体層側の表面を、フォトダイオード内蔵Siウェハー2のフォトダイオード側の表面と貼り合わせる。この際、c面サファイア基板が透明であることを利用して、GaN系半導体レーザウェハー1上の電極を合わせマスクとして用いることにより、GaN系半導体レーザウェハー1の電極とフォトダイオード内蔵Siウェハー2上のはんだ電極との位置合わせを高精度で行うことができる。この後、フォトダイオード内蔵Siウェハー2上のはんだ電極をGaN系半導体レーザウェハー1上の電極と融着させる。
【0023】
次に、図3に示すように、c面サファイア基板をその裏面側から溝に達するまで研磨した後、図4に示すように、ダイシングによりGaN系半導体レーザチップ3を形成する。
【0024】
次に、図5に示すように、このGaN系半導体レーザチップ3をパッケージのヒートシンク4上にマウントした後、キャップをかぶせてシールする。これによって、GaN系半導体レーザの組み立てが終了する。
【0025】
次に、この発明の第1の実施形態によるGaN系半導体レーザの製造方法を図6〜図14を参照して詳細に説明する。
【0026】
まず、図6に示すように、c面サファイア基板11上に有機金属化学気相成長(MOCVD)法により例えば560℃程度の成長温度でGaNバッファ層12を成長させる。次に、このGaNバッファ層12上に、MOCVD法により、n型GaNコンタクト層13、n型AlGaNクラッド層14、n型GaN光導波層15、例えばGa1-x Inx N/Ga1-y Iny N多重量子井戸構造の活性層16、p型GaN光導波層17、p型AlGaNクラッド層18およびp型GaNコンタクト層19を順次成長させる。以下においては、これらの層をまとめてAlGaInN系半導体層20と言うこともある。ここで、Inを含まない層であるn型GaNコンタクト層13、n型AlGaNクラッド層14、n型GaN光導波層15、p型GaN光導波層17、p型AlGaNクラッド層18およびp型GaNコンタクト層19の成長温度は例えば1000℃程度とし、Inを含む層であるGa1-x Inx N/Ga1-y Iny N多重量子井戸構造の活性層16の成長温度は例えば700〜800℃とする。また、これらの層の厚さの一例を挙げると、n型GaNコンタクト層13は3μm、n型AlGaNクラッド層14は0.5μm、n型GaN光導波層15は0.1μm、p型GaN光導波層16は0.1μm、p型AlGaNクラッド層18は0.5μm、p型GaNコンタクト層19は0.5μmとする。また、n型GaNコンタクト層13、n型AlGaNクラッド層14およびn型GaN光導波層15にはドナーとして例えばSiをドープし、p型GaN光導波層17、p型AlGaNクラッド層18およびp型GaNコンタクト層19にはアクセプタとして例えばMgをドープする。この後、これらの層にドープされたドナーおよびアクセプタの電気的活性化、特に、p型GaN光導波層17、p型AlGaNクラッド層18およびp型GaNコンタクト層19にドープされたアクセプタの電気的活性化のための熱処理を行う。この熱処理の温度は例えば700℃程度とする。
【0027】
次に、半導体レーザの共振器長方向と垂直方向に延びる所定幅のストライプ形状のレジストパターンをAlGaInN系半導体層20上に形成した後、このレジストパターン(図示せず)をマスクとして例えば反応性イオンエッチング(RIE)法によりc面サファイア基板1が少しエッチングされる深さまでエッチングする。これによって、AlGaInN系半導体層20に、エッチトファセット(etched facet)からなるレーザ端面が形成される(図7参照)。
【0028】
次に、各半導体レーザ形成領域におけるAlGaInN系半導体層20上に共振器長方向に延びる所定幅のストライプ形状のレジストパターン(図示せず)を形成した後、このレジストパターンをマスクとして例えばRIE法によりAlGaInN系半導体層20をそのn型GaNコンタクト層13の厚さ方向の途中の深さまでエッチングする。これによって、ストライプ部が形成される。
【0029】
次に、各半導体レーザ形成領域において、AlGaInN系半導体層20のp型GaNコンタクト層19上に例えばNi/Au膜やNi/Pt/Au膜などからなるp側電極21を形成するとともに、ストライプ部の両側のエッチングされた部分のn型GaNコンタクト層13上に例えばTi/Al/TiAg膜やTiAl/TiPtAu膜からなるn側電極22およびダミーn側電極23を形成する。
【0030】
次に、上述のようにして形成されたGaN系半導体レーザウェハーの各半導体レーザ間を、AlGaInN系半導体層20側からc面サファイア基板1の途中の深さまでダイシングすることにより、溝24を形成する。
【0031】
図8に、以上の工程が終了した状態のGaN系半導体レーザウェハーの平面図を示す。
【0032】
一方、図9に示すように、フォトダイオード、例えばpinフォトダイオード(図示せず)やはんだ電極などが形成されたSi基板31を別に用意する。ここで、具体的には、このSi基板31は、n+ 型Si基板上にi型Si層をエピタキシャル成長させ、このi型Si層にp型層を形成したものであり、これらによりpinフォトダイオードが形成されている。図9に示すように、このSi基板31の表面にはSiO2 膜32が形成されている。このSiO2 膜32には、p側電極21より少し幅が広いストライプ形状の開口部が形成されている。この開口部の内部のSi基板31上にオーミック電極33を介してSnはんだ層34が形成されている。ここで、オーミック電極33は、Si基板31の表面に形成されたn+ 型層(図示せず)とオーミックコンタクトしている。また、この開口部の一方の側の部分におけるSiO2 膜32上には、所定形状のAlパッド電極35が形成され、その上の所定部分に図示省略したTi膜およびAg膜を介してSnはんだ層36が形成されている。さらに、開口部の他方の側の部分におけるSiO2 膜32上には、所定形状のダミーAl電極37が形成され、その上に図示省略したTi膜およびAg膜を介してSnはんだ層38が形成されている。これらのSnはんだ層34、36、38は、上述のGaN系半導体レーザウェハー上のp側電極21、n側電極22およびダミーn側電極23と同一のパターンおよび配置で形成されている。ここで、Snはんだ層36、38とSnはんだ層34との高さの差は、上述のGaN系半導体レーザウェハー上のp側電極21とn側電極22およびダミーn側電極23との高さの差と等しくなっている。このSi基板31の平面図を図10に示す。図10において、符号39はpinフォトダイオード部、40はこのpinフォトダイオード部と図示省略したコンタクトホールを通じて接続されたAlパッド電極を示す。
【0033】
次に、図11に示すように、上述のGaN系半導体レーザウェハーのAlGaInN系半導体層20側の主面とフォトダイオード内蔵Siウェハーとを、c面AlGaInN系半導体層20上のp側電極21、n側電極22およびダミーn側電極23が、Si基板31上のSnはんだ層34、36、37とそれぞれ重なり合うように位置合わせし、貼り合わせる。このとき、Snはんだ層36、38とSnはんだ層34との高さの差は、p側電極21とn側電極22およびダミーn側電極23との高さの差と等しいことにより、GaN系半導体レーザウェハーとフォトダイオード内蔵Siウェハーとを互いに平行に保持しつつ、p側電極21、n側電極22およびダミーn側電極23とSnはんだ層34、36、37とをそれぞれ接触させることができる。そして、この状態でこれらのGaN系半導体レーザウェハーおよびフォトダイオード内蔵Siウェハーを例えば300℃程度に加熱することによりSnはんだ層34、36、37を溶融させ、それぞれp側電極21、n側電極22およびダミーn側電極23と融着させる。
【0034】
次に、c面サファイア基板11をその裏面側から、少なくとも溝24に達するまでラッピングする。具体的には、例えば、c面サファイア基板11がわずかに残されるまでラッピングする。これによって、図12に示すように、Si基板31上にGaN系半導体レーザが互いに分離して形成された構造が形成される。
【0035】
次に、図13に示すように、ダイシングを行うことによりSi基板1をフルカットし、各半導体レーザ毎に分割する。これによって、pinフォトダイオードが形成されたSi基板31上にGaN系半導体レーザチップが搭載されたLOPが形成される。
【0036】
この後、図14に示すように、このLOPのSi基板31側を所定のパッケージ41のヒートシンク42上に、例えばAgペースト43層を介してマウントする。次に、Si基板31上のAlパッド電極35と電極リード44とをワイヤー45でボンディングするとともに、Alパッド電極40(図14においては図示せず)と電極リード46とをワイヤー47でボンディングする。この後、所定の窓付きキャップ(図示せず)をかぶせてシールする。
【0037】
以上により、目的とするGaN系半導体レーザが製造される。
【0038】
以上のように、この第1の実施形態によれば、c面サファイア基板1上のAlGaInN系半導体層20に多数のレーザ構造および各電極を形成し、さらに各半導体レーザを互いに分離するようにc面サファイア基板11に達する溝24を形成したGaN系半導体レーザウェハーのAlGaInN系半導体層20側の面と、あらかじめフォトダイオードおよび各はんだ電極を形成したフォトダイオード内蔵Siウェハーのフォトダイオード側の面とを貼り合わせ、これらのGaN系半導体レーザウェハーおよびフォトダイオード内蔵Siウェハーをダイシングすることにより個々のレーザチップに分割していることにより、フルバッチプロセスで大量のGaN系半導体レーザを同時に製造することができる。これによって、GaN系半導体レーザの生産性を飛躍的に向上させることができ、大幅なコストダウンを図ることができる。
【0039】
次に、この発明の第2の実施形態によるGaN系半導体レーザの製造方法について説明する。
【0040】
この第2の実施形態においては、第1の実施形態においてc面サファイア基板11を裏面側からラッピングする代わりに、図11において一点鎖線で示すように、c面サファイア基板11を裏面側から溝24に達するまでダイシングすることにより、GaN系半導体レーザを互いに分離する。その他のことは第1の実施形態と同様であるので、説明を省略する。
【0041】
この第2の実施形態によっても、第1の実施形態と同様な利点を得ることができる。
【0042】
次に、この発明の第3の実施形態によるGaN系半導体レーザの製造方法について説明する。
【0043】
この第3の実施形態においては、第1の実施形態においてGaN系半導体レーザウェハーをフォトダイオード内蔵Siウェハーと貼り合わせる代わりに、図15に示すように、所定個数のレーザ構造が作り込まれたGaN系半導体レーザバーザ48をフォトダイオード内蔵Siウェハー上に敷き詰め、第1の実施形態と同様にして貼り合わせる。その他のことは第1の実施形態と同様であるので、説明を省略する。
【0044】
この第3の実施形態によっても、第1の実施形態と同様な利点を得ることができる。
【0045】
次に、この発明の第4の実施形態によるGaN系半導体レーザの製造方法について説明する。
【0046】
この第4の実施形態においては、図16に示すように、GaN系半導体レーザウェハーのAlGaInN系半導体層20の共振器長方向と垂直方向の両端部にp側電極21がコンタクトしている部分と同じ高さの突起部を形成しておく。この突起部は、後にGaN系半導体レーザウェハーをフォトダイオード内蔵Siウェハーと貼り合わせ、Snはんだ層34、36、38を溶融させて融着させるときに、Snはんだ層36、38のはんだが外部に流れ出るのを防止するためのものである。
【0047】
この第4の実施形態によっても、第1の実施形態と同様な利点を得ることができる。
【0048】
次に、この発明の第5の実施形態によるGaN系半導体レーザの製造方法について説明する。
【0049】
この第5の実施形態においては、図17に示すように、Si基板31上に形成されたSiO2 膜32上にAl電極49、Alパッド電極35およびダミーAl電極37が形成されている。ここで、Al電極49は、図示省略したコンタクトホールを介して、Si基板31の表面に形成されたn+ 型層とオーミックコンタクトしている。そして、Al電極49上にSnはんだ層34が形成されている。また、Alパッド電極35上にTi/Ag膜50を介してSnはんだ層36が形成されている。同様に、ダミーAl電極37上にTi/Ag膜50を介してSnはんだ層38が形成されている。この場合、Ti/Ag膜50の厚さ、したがってSnはんだ層36、38とSnはんだ層34との高さの差は、上述のGaN系半導体レーザウェハー上のp側電極21とn側電極22およびダミーn側電極23との高さの差と等しくなっている。その他のことは第1の実施形態と同様であるので、説明を省略する。
【0050】
この第5の実施形態によっても、第1の実施形態と同様な利点を得ることができる。
【0051】
次に、この発明の第6の実施形態によるGaN系半導体レーザの製造方法について説明する。
【0052】
この第6の実施形態においては、図18に示すように、Si基板31上に形成されたSiO2 膜32に開口部32aが形成されている。この開口部32aの部分にはAl電極49およびTi/Ag膜50を介して半球状のSnはんだ層34が形成されている。また、開口部32aの一方の側の部分におけるSiO2 膜32上にはAlパッド電極35およびTi/Ag膜50を介して半球状のSnはんだ層36が形成されている。さらに、開口部32aの他方の側の部分におけるSiO2 膜32上にはダミーAl電極37およびTi/Ag膜50を介して半球状のSnはんだ層38が形成されている。この場合、Alパッド電極35およびダミーAl電極37上のTi/Ag膜50の面積は、Al電極49上のTi/Ag膜50の面積に比べて十分に大きくなっている。そして、これに対応して、Alパッド電極35およびダミーAl電極37上にTi/Ag膜50を介してそれぞれ形成された半球状のSnはんだ層36、38の直径、したがって高さは、Al電極49上にTi/Ag膜50を介して形成された半球状のSnはんだ層34の直径、したがって高さに比べて十分に大きくなっている。具体的には、半球状のSnはんだ層36、38と半球状のSnはんだ層34との高さの差は、上述のGaN系半導体レーザウェハー上のp側電極21とn側電極22およびダミーn側電極23との高さの差と等しくなっている。これらの半球状のSnはんだ層34、36、38は、各Ti/Ag膜50上にこれと同一形状のSnはんだ層を互いに同一の厚さに形成した後、Si基板31を300℃程度に加熱してこれらのSnはんだ層を溶融させることにより形成することができる。その他のことは第1の実施形態と同様であるので、説明を省略する。
【0053】
この第6の実施形態によっても、第1の実施形態と同様な利点を得ることができる。
【0054】
以上、この発明の実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
【0055】
例えば、上述の第1、第2および第3の実施形態において挙げた数値、構造、基板、はんだ材、プロセスなどはあくまでも例に過ぎず、必要に応じて、これらと異なる数値、構造、基板、プロセスなどを用いてもよい。
【0056】
また、上述の第1の実施形態においては、GaN系半導体レーザウェハーのAlGaInN系半導体層20上にn側ダミー電極23を形成したが、このn側ダミー電極23は必要に応じて省略してもよい。この場合、フォトダイオード内蔵Siウェハー上のダミーAl電極37およびSnはんだ層38は形成する必要がない。
【0057】
また、上述の第4の実施形態においては、AlGaInN系半導体層20の共振器長方向と垂直方向の両端部に突起部を形成したが、この突起部は両端部から少し内側の部分に形成してもよい。
【0058】
また、上述の第6の実施形態においては、貼り合わせ前のフォトダイオード内蔵Siウェハー上にあらかじめ半球状のSnはんだ層34、36、38を形成したが、各Ti/Ag膜50上にこれと同一形状のSnはんだ層を互いに同一の厚さに形成したままの状態でこのフォトダイオード内蔵SiウェハーをGaN系半導体レーザウェハーと貼り合わせ、その後300℃程度に加熱することにより半球状のSnはんだ層34、36、38を形成するようにしてもよい。
【0059】
さらに、上述の第1〜第6の実施形態においては、この発明をGaN系半導体レーザの製造に適用した場合について説明したが、この発明は、GaN系発光ダイオードや、GaN系FETなどのGaN系電子走行素子の製造に適用してもよい。
【0060】
【発明の効果】
以上説明したように、この発明による半導体装置の製造方法によれば、あらかじめ窒化物系III−V族化合物半導体層に複数の素子が形成された第1の基板と第2の基板とを貼り合わせ、これらの第1の基板および第2の基板を分割するようにしていることにより、フルバッチプロセスで大量の素子を同時に製造することができ、これによって窒化物系III−V族化合物半導体を用いた半導体レーザあるいは発光ダイオードさらには電子走行素子を高い生産性で製造することができる。
【0061】
また、この発明による半導体装置によれば、窒化物系III−V族化合物半導体層の表面の突起部を利用して、p側電極またはn側電極のうちの高さが低い方の電極にはんだが融着されるときに、はんだが横方向に流れ出すのを防止することができる。
【図面の簡単な説明】
【図1】この発明の第1の実施形態によるGaN系半導体レーザの製造方法の概略を説明するための斜視図である。
【図2】この発明の第1の実施形態によるGaN系半導体レーザの製造方法の概略を説明するための斜視図である。
【図3】この発明の第1の実施形態によるGaN系半導体レーザの製造方法の概略を説明するための斜視図である。
【図4】この発明の第1の実施形態によるGaN系半導体レーザの製造方法の概略を説明するための斜視図である。
【図5】この発明の第1の実施形態によるGaN系半導体レーザの製造方法の概略を説明するための斜視図である。
【図6】この発明の第1の実施形態によるGaN系半導体レーザの製造方法の詳細を説明するための断面図である。
【図7】この発明の第1の実施形態によるGaN系半導体レーザの製造方法の詳細を説明するための断面図である。
【図8】図7に対応する平明図である。
【図9】この発明の第1の実施形態によるGaN系半導体レーザの製造方法の詳細を説明するための断面図である。
【図10】図9に対応する平明図である。
【図11】この発明の第1の実施形態によるGaN系半導体レーザの製造方法の詳細を説明するための断面図である。
【図12】この発明の第1の実施形態によるGaN系半導体レーザの製造方法の詳細を説明するための断面図である。
【図13】この発明の第1の実施形態によるGaN系半導体レーザの製造方法の詳細を説明するための断面図である。
【図14】この発明の第1の実施形態によるGaN系半導体レーザの製造方法の詳細を説明するための断面図である。
【図15】この発明の第3の実施形態によるGaN系半導体レーザの製造方法を説明するための断面図である。
【図16】この発明の第4の実施形態によるGaN系半導体レーザの製造方法を説明するための断面図である。
【図17】この発明の第5の実施形態によるGaN系半導体レーザの製造方法を説明するための断面図である。
【図18】この発明の第6の実施形態によるGaN系半導体レーザの製造方法を説明するための断面図である。
【図19】従来の半導体レーザのパッケージの組み立て工程を説明するための斜視図である。
【符号の説明】
1・・・GaN系半導体レーザウェハー、2・・・フォトダイオード内蔵Siウェハー、3・・・GaN系半導体レーザチップ、11・・・c面サファイア基板、20・・・AlGaInN系半導体層、21・・・p側電極、22・・・n側電極、34、36、38・・・Snはんだ層
Claims (13)
- 複数の素子が形成された窒化物系III−V族化合物半導体層を一方の主面に有する第1の基板であって、上記複数の素子は上記第1の基板に達する溝により互いに分離され、上記窒化物系III−V族化合物半導体層上に上記素子のp側電極およびn側電極が互いに異なる高さで形成されたものと、一方の主面上の、上記p側電極および上記n側電極に対応した位置にそれぞれはんだ電極が形成された第2の基板とを、上記第1の基板の上記p側電極および上記n側電極と上記第2の基板の上記はんだ電極とを接合することにより貼り合わせる工程と、
上記貼り合わされた上記第1の基板および上記第2の基板を複数に分割する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 上記窒化物系III−V族化合物半導体層の表面に、上記p側電極および上記n側電極のうちの高さが低い方の電極に関して上記p側電極および上記n側電極のうちの高さが高い方の電極と反対側に突起部が形成されていることを特徴とする請求項1記載の半導体装置の製造方法。
- 上記窒化物系III−V族化合物半導体層の表面の上記溝に平行な両端部に、上記溝に平行に延びる第1の突起部および第2の突起部が形成されていることを特徴とする請求項1記載の半導体装置の製造方法。
- 上記窒化物系III−V族化合物半導体層上に上記p側電極が上記n側電極よりも高く形成されており、上記p側電極の両側にそれぞれ上記n側電極が形成されていることを特徴とする請求項1〜3のいずれか一項記載の半導体装置の製造方法。
- 上記第2の基板の上記一方の主面上の、上記n側電極に対応した位置に形成された上記はんだ電極と上記p側電極に対応した位置に形成された上記はんだ電極との高さの差は、上記p側電極と上記n側電極との高さの差と等しいことを特徴とする請求項4記載の半導体装置の製造方法。
- 上記p側電極の両側にそれぞれ形成された上記n側電極のうちの一方がダミーn側電極であることを特徴とする請求項4記載の半導体装置の製造方法。
- 上記貼り合わされた上記第1の基板および上記第2の基板を上記素子毎に分割するようにしたことを特徴とする請求項1〜3のいずれか一項記載の半導体装置の製造方法。
- 上記第1の基板を他方の主面側から少なくとも上記溝に達するまで研磨する工程をさらに有することを特徴とする請求項1〜3のいずれか一項記載の半導体装置の製造方法。
- 上記第1の基板を他方の主面側から少なくとも上記溝に達するまでダイシングする工程をさらに有することを特徴とする請求項1〜3のいずれか一項記載の半導体装置の製造方法。
- 上記素子は半導体レーザ、発光ダイオードまたは電子走行素子であることを特徴とする請求項1〜3のいずれか一項記載の半導体装置の製造方法。
- 上記第1の基板はサファイア基板、SiC基板、Si基板、スピネル基板またはZnO基板であることを特徴とする請求項1〜3のいずれか一項記載の半導体装置の製造方法。
- 上記第2の基板はSi基板、SiC基板、ダイヤモンド基板、AlN基板、GaN基板、ZnO基板またはスピネル基板であることを特徴とする請求項1〜3のいずれか一項記載の半導体装置の製造方法。
- 上記素子は半導体レーザであり、上記第2の基板は上記半導体レーザの光出力モニター用のフォトダイオードが上記素子毎に形成されたSi基板であることを特徴とする請求項1〜3のいずれか一項記載の半導体装置の製造方法。
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