JPH11307870A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた
半導体レーザや発光ダイオードに適用して好適な半導体
装置及びその製造方法を提供する。 【解決手段】 ｃ面サファイア基板１１上のＡｌＧａＩ
ｎＮ系半導体層２０に複数の半導体レーザが基板１１に
達する溝２４により互いに分離して形成され、ｐ側電極
２１およびｎ側電極２２が形成されたＧａＮ系半導体レ
ーザウェハーを用意しこのウェハーを、各ペレット毎に
光出力モニター用のフォトダイオードおよびはんだ層３
４、３６が形成されたフォトダイオード内蔵Ｓｉウェハ
ーと、電極２１および２２とはんだ層３４、３６をそれ
ぞれ貼り合わせ、基板１１を裏面側から溝２４に達する
までラッピングするか、基板１１を裏面側からダイシン
グして、フォトダイオード内蔵Ｓｉウェハー上の各半導
体レーザを互いに分離する。この内蔵Ｓｉウェハーをダ
イシングにより各ペレット毎に分割しパッケージに組み
立てる。
半導体レーザや発光ダイオードに適用して好適な半導体
装置及びその製造方法を提供する。 【解決手段】 ｃ面サファイア基板１１上のＡｌＧａＩ
ｎＮ系半導体層２０に複数の半導体レーザが基板１１に
達する溝２４により互いに分離して形成され、ｐ側電極
２１およびｎ側電極２２が形成されたＧａＮ系半導体レ
ーザウェハーを用意しこのウェハーを、各ペレット毎に
光出力モニター用のフォトダイオードおよびはんだ層３
４、３６が形成されたフォトダイオード内蔵Ｓｉウェハ
ーと、電極２１および２２とはんだ層３４、３６をそれ
ぞれ貼り合わせ、基板１１を裏面側から溝２４に達する
までラッピングするか、基板１１を裏面側からダイシン
グして、フォトダイオード内蔵Ｓｉウェハー上の各半導
体レーザを互いに分離する。この内蔵Ｓｉウェハーをダ
イシングにより各ペレット毎に分割しパッケージに組み
立てる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、窒化物系ＩＩＩ−Ｖ族化
合物半導体を用いた半導体レーザや発光ダイオードある
いは電子走行素子に適用して好適なものである。
びその製造方法に関し、特に、窒化物系ＩＩＩ−Ｖ族化
合物半導体を用いた半導体レーザや発光ダイオードある
いは電子走行素子に適用して好適なものである。
【０００２】
【従来の技術】ＧａＮ系半導体は直接遷移半導体であ
り、その禁制帯幅は１．９ｅＶから６．２ｅＶに亘って
おり、可視領域から紫外線領域におよぶ発光が可能な発
光素子の実現が可能であることから、近年注目を集めて
おり、その開発が活発に進められている。また、このＧ
ａＮ系半導体は、電子走行素子の材料としても大きな可
能性を持っている。すなわち、ＧａＮの飽和電子速度は
約２．５×１０7 ｃｍ／ｓとＳｉ、ＧａＡｓおよびＳｉ
Ｃに比べて大きく、また、破壊電界は約５×１０6Ｖ／
ｃｍとダイヤモンドに次ぐ大きさを持っている。このよ
うな理由により、ＧａＮ系半導体は、高周波、高温、大
電力用電子走行素子の材料として大きな可能性を持つこ
とが予想されてきた。
り、その禁制帯幅は１．９ｅＶから６．２ｅＶに亘って
おり、可視領域から紫外線領域におよぶ発光が可能な発
光素子の実現が可能であることから、近年注目を集めて
おり、その開発が活発に進められている。また、このＧ
ａＮ系半導体は、電子走行素子の材料としても大きな可
能性を持っている。すなわち、ＧａＮの飽和電子速度は
約２．５×１０7 ｃｍ／ｓとＳｉ、ＧａＡｓおよびＳｉ
Ｃに比べて大きく、また、破壊電界は約５×１０6Ｖ／
ｃｍとダイヤモンドに次ぐ大きさを持っている。このよ
うな理由により、ＧａＮ系半導体は、高周波、高温、大
電力用電子走行素子の材料として大きな可能性を持つこ
とが予想されてきた。
【０００３】ところで、半導体レーザとして、光出力モ
ニター用のフォトダイオードが形成されたサブマウント
上にレーザチップがマウントされたＬＯＰ（Laser on P
hotodiode)と呼ばれるものがある。このＬＯＰをパッケ
ージに組み立てる方法について説明すると次の通りであ
る。
ニター用のフォトダイオードが形成されたサブマウント
上にレーザチップがマウントされたＬＯＰ（Laser on P
hotodiode)と呼ばれるものがある。このＬＯＰをパッケ
ージに組み立てる方法について説明すると次の通りであ
る。
【０００４】すなわち、まず、図１９Ａに示すように、
光出力モニター用のフォトダイオード（図示せず）が各
ペレットに形成されたＳｉ基板１０１の表面にＳｎはん
だ層（図示せず）を真空蒸着などにより形成する。次
に、図１９Ｂに示すように、Ｓｉ基板１０１をダイシン
グすることにより各ペレット間をハーフカットする。次
に、図１９Ｃに示すように、別に形成されたレーザチッ
プ１０２をＳｉ基板１０１の各ペレット上の所定位置に
マウントする。次に、Ｓｉ基板１０１を加熱することに
より、その上に形成されたＳｎはんだ層をレーザチップ
１０２の裏面と融着させる。次に、Ｓｉ基板１０１を再
びダイシングすることにより各ペレット間をフルカット
した後、延伸ブレイクを行うことによりチップ化する。
これによって、図１９Ｄに示すように、ＬＯＰチップ１
０３が形成される。次に、このＬＯＰチップ１０３を図
示省略したパッケージのヒートシンク上にマウントす
る。この後、パッケージに窓付きキャップをかぶせてシ
ールする。以上により、組み立てが終了する。
光出力モニター用のフォトダイオード（図示せず）が各
ペレットに形成されたＳｉ基板１０１の表面にＳｎはん
だ層（図示せず）を真空蒸着などにより形成する。次
に、図１９Ｂに示すように、Ｓｉ基板１０１をダイシン
グすることにより各ペレット間をハーフカットする。次
に、図１９Ｃに示すように、別に形成されたレーザチッ
プ１０２をＳｉ基板１０１の各ペレット上の所定位置に
マウントする。次に、Ｓｉ基板１０１を加熱することに
より、その上に形成されたＳｎはんだ層をレーザチップ
１０２の裏面と融着させる。次に、Ｓｉ基板１０１を再
びダイシングすることにより各ペレット間をフルカット
した後、延伸ブレイクを行うことによりチップ化する。
これによって、図１９Ｄに示すように、ＬＯＰチップ１
０３が形成される。次に、このＬＯＰチップ１０３を図
示省略したパッケージのヒートシンク上にマウントす
る。この後、パッケージに窓付きキャップをかぶせてシ
ールする。以上により、組み立てが終了する。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
従来の半導体レーザの組み立て方法は、レーザチップを
個々にはんだ付けする方法に比べれば合理化が進んでい
ると言えるが、いわゆるバッチプロセスではなく、組み
立てに非常に多くの工程が必要であることに変わりはな
いことから、生産性があまり高くなかった。そして、こ
の問題は、ＧａＮ系半導体を用いた半導体レーザを製造
する場合にも、同様に存在する。
従来の半導体レーザの組み立て方法は、レーザチップを
個々にはんだ付けする方法に比べれば合理化が進んでい
ると言えるが、いわゆるバッチプロセスではなく、組み
立てに非常に多くの工程が必要であることに変わりはな
いことから、生産性があまり高くなかった。そして、こ
の問題は、ＧａＮ系半導体を用いた半導体レーザを製造
する場合にも、同様に存在する。
【０００６】したがって、この発明の目的は、窒化物系
ＩＩＩ−Ｖ族化合物半導体を用いた素子、例えば、半導
体レーザあるいは発光ダイオード、さらにはＦＥＴなど
の電子走行素子を高い生産性で製造することができる半
導体装置の製造方法およびそのような製造方法により製
造される半導体装置を提供することにある。
ＩＩＩ−Ｖ族化合物半導体を用いた素子、例えば、半導
体レーザあるいは発光ダイオード、さらにはＦＥＴなど
の電子走行素子を高い生産性で製造することができる半
導体装置の製造方法およびそのような製造方法により製
造される半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、この発明による半導体装置の製造方法は、複数の素
子が形成された窒化物系ＩＩＩ−Ｖ族化合物半導体層を
一方の主面に有する第１の基板の窒化物系ＩＩＩ−Ｖ族
化合物半導体層側の表面を第２の基板の一方の主面と貼
り合わせる工程と、貼り合わされた第１の基板および第
２の基板を複数に分割する工程とを有することを特徴と
する。
に、この発明による半導体装置の製造方法は、複数の素
子が形成された窒化物系ＩＩＩ−Ｖ族化合物半導体層を
一方の主面に有する第１の基板の窒化物系ＩＩＩ−Ｖ族
化合物半導体層側の表面を第２の基板の一方の主面と貼
り合わせる工程と、貼り合わされた第１の基板および第
２の基板を複数に分割する工程とを有することを特徴と
する。
【０００８】この発明のもう一つの発明による半導体装
置の製造方法は、複数の素子が第１の基板に達する溝に
より互いに分離されて形成された窒化物系ＩＩＩ−Ｖ族
化合物半導体層であってその表面に溝に平行に延びる第
１の突起部および第２の突起部が互いに分離して形成さ
れたものを一方の主面に有する第１の基板の窒化物系Ｉ
ＩＩ−Ｖ族化合物半導体層側の表面を第２の基板の一方
の主面と貼り合わせる工程と、貼り合わされた第１の基
板および第２の基板を複数に分割する工程とを有するこ
とを特徴とする。
置の製造方法は、複数の素子が第１の基板に達する溝に
より互いに分離されて形成された窒化物系ＩＩＩ−Ｖ族
化合物半導体層であってその表面に溝に平行に延びる第
１の突起部および第２の突起部が互いに分離して形成さ
れたものを一方の主面に有する第１の基板の窒化物系Ｉ
ＩＩ−Ｖ族化合物半導体層側の表面を第２の基板の一方
の主面と貼り合わせる工程と、貼り合わされた第１の基
板および第２の基板を複数に分割する工程とを有するこ
とを特徴とする。
【０００９】この発明において、典型的には、貼り合わ
された第１の基板および第２の基板を第１の基板上の素
子毎に分割するが、必要に応じて、２個以上の素子を１
単位として分割するようにしてもよい。この分割は、典
型的には、貼り合わされた第１の基板および第２の基板
をダイシングすることにより行う。
された第１の基板および第２の基板を第１の基板上の素
子毎に分割するが、必要に応じて、２個以上の素子を１
単位として分割するようにしてもよい。この分割は、典
型的には、貼り合わされた第１の基板および第２の基板
をダイシングすることにより行う。
【００１０】この発明において、第１の基板上の複数の
素子は、典型的には、第１の基板に達する溝により互い
に分離されている。そして、典型的には、第１の基板を
他方の主面側から少なくともこの溝に達するまで研磨す
るか、または、第１の基板を他方の主面側から少なくと
もこの溝に達するまでダイシングすることにより、貼り
合わされたこれらの第１の基板および第２の基板を第１
の基板上の素子毎に分割する。
素子は、典型的には、第１の基板に達する溝により互い
に分離されている。そして、典型的には、第１の基板を
他方の主面側から少なくともこの溝に達するまで研磨す
るか、または、第１の基板を他方の主面側から少なくと
もこの溝に達するまでダイシングすることにより、貼り
合わされたこれらの第１の基板および第２の基板を第１
の基板上の素子毎に分割する。
【００１１】この発明において、典型的には、第１の基
板の窒化物系ＩＩＩ−Ｖ族化合物半導体層上に素子の電
極が形成されているとともに、第２の基板の一方の主面
上の素子の電極に対応した位置にはんだ電極が形成され
る。この場合、第１の基板の素子の電極と第２の基板の
はんだ電極とを接合することにより第１の基板と第２の
基板とを貼り合わせる。
板の窒化物系ＩＩＩ−Ｖ族化合物半導体層上に素子の電
極が形成されているとともに、第２の基板の一方の主面
上の素子の電極に対応した位置にはんだ電極が形成され
る。この場合、第１の基板の素子の電極と第２の基板の
はんだ電極とを接合することにより第１の基板と第２の
基板とを貼り合わせる。
【００１２】この発明において、第１の基板上の窒化物
系ＩＩＩ−Ｖ族化合物半導体層に形成する素子は、基本
的にはどのようなものであってもよいが、好適には、フ
ェースダウンマウントされるものである。具体的には、
この素子は、例えば、半導体レーザ、発光ダイオードま
たはＦＥＴなどの電子走行素子である。第２の基板上に
は必要に応じて必要な素子が形成される。
系ＩＩＩ−Ｖ族化合物半導体層に形成する素子は、基本
的にはどのようなものであってもよいが、好適には、フ
ェースダウンマウントされるものである。具体的には、
この素子は、例えば、半導体レーザ、発光ダイオードま
たはＦＥＴなどの電子走行素子である。第２の基板上に
は必要に応じて必要な素子が形成される。
【００１３】この発明において、第１の基板および第２
の基板の材料は、必要に応じて選択することができる。
具体的には、第１の基板は、例えばサファイア基板、Ｓ
ｉＣ基板、Ｓｉ基板、スピネル基板、ＺｎＯ基板などで
あり、第２の基板は、例えばＳｉ基板、ＳｉＣ基板、ダ
イヤモンド基板、ＡｌＮ基板、ＧａＮ基板（サファイア
基板などの他の基板上にＧａＮ層を成長させたものを含
む）、ＺｎＯ基板、スピネル基板などである。さらに、
これらの第１の基板および第２の基板は、典型的にはウ
ェハー状のものであるが、これらの第１の基板および第
２の基板の一方または双方が複数の素子構造が一列ある
いは数列に形成されたバー状のものであってもよい。な
お、第２の基板として電気的に絶縁性のものを用いる場
合、その一方の主面側に形成されたはんだ電極からの配
線の取り出しは、例えば、この第２の基板にスルーホー
ルを形成し、これを介して行うことが可能である。
の基板の材料は、必要に応じて選択することができる。
具体的には、第１の基板は、例えばサファイア基板、Ｓ
ｉＣ基板、Ｓｉ基板、スピネル基板、ＺｎＯ基板などで
あり、第２の基板は、例えばＳｉ基板、ＳｉＣ基板、ダ
イヤモンド基板、ＡｌＮ基板、ＧａＮ基板（サファイア
基板などの他の基板上にＧａＮ層を成長させたものを含
む）、ＺｎＯ基板、スピネル基板などである。さらに、
これらの第１の基板および第２の基板は、典型的にはウ
ェハー状のものであるが、これらの第１の基板および第
２の基板の一方または双方が複数の素子構造が一列ある
いは数列に形成されたバー状のものであってもよい。な
お、第２の基板として電気的に絶縁性のものを用いる場
合、その一方の主面側に形成されたはんだ電極からの配
線の取り出しは、例えば、この第２の基板にスルーホー
ルを形成し、これを介して行うことが可能である。
【００１４】この発明はさらに、基板の一方の主面に窒
化物系ＩＩＩ−Ｖ族化合物半導体層を有し、窒化物系Ｉ
ＩＩ−Ｖ族化合物半導体層上にｐ側電極およびｎ側電極
が互いに異なる高さで形成された半導体装置であって、
窒化物系ＩＩＩ−Ｖ族化合物半導体層の表面に突起部を
有することを特徴とする。
化物系ＩＩＩ−Ｖ族化合物半導体層を有し、窒化物系Ｉ
ＩＩ−Ｖ族化合物半導体層上にｐ側電極およびｎ側電極
が互いに異なる高さで形成された半導体装置であって、
窒化物系ＩＩＩ−Ｖ族化合物半導体層の表面に突起部を
有することを特徴とする。
【００１５】ここで、突起部は、典型的には、ｐ側電極
およびｎ側電極のうちの高さが低い方の電極に関してｐ
側電極およびｎ側電極のうちの高さが高い方の電極と反
対側に形成されている。また、突起部は、典型的には、
ｐ側電極およびｎ側電極のうちの高さが高い方の電極の
下面とほぼ同一の高さを有する。
およびｎ側電極のうちの高さが低い方の電極に関してｐ
側電極およびｎ側電極のうちの高さが高い方の電極と反
対側に形成されている。また、突起部は、典型的には、
ｐ側電極およびｎ側電極のうちの高さが高い方の電極の
下面とほぼ同一の高さを有する。
【００１６】この発明のさらに他の発明による半導体装
置の製造方法は、一つの素子が形成された窒化物系ＩＩ
Ｉ−Ｖ族化合物半導体層を一方の主面に有する第１の基
板の窒化物系ＩＩＩ−Ｖ族化合物半導体層側の表面を第
２の基板の一方の主面と貼り合わせる工程と、貼り合わ
された第１の基板および第２の基板を複数に分割する工
程とを有することを特徴とする。
置の製造方法は、一つの素子が形成された窒化物系ＩＩ
Ｉ−Ｖ族化合物半導体層を一方の主面に有する第１の基
板の窒化物系ＩＩＩ−Ｖ族化合物半導体層側の表面を第
２の基板の一方の主面と貼り合わせる工程と、貼り合わ
された第１の基板および第２の基板を複数に分割する工
程とを有することを特徴とする。
【００１７】この発明において、窒化物系ＩＩＩ−Ｖ族
化合物半導体は、Ｇａ、Ａｌ、ＩｎおよびＢからなる群
より選ばれた少なくとも一種類のＩＩＩ族元素と、少な
くともＮを含み、場合によってさらにＡｓまたはＰを含
むＶ族元素とからなる。この窒化物系ＩＩＩ−Ｖ族化合
物半導体の具体例を挙げると、ＧａＮ、ＡｌＧａＮ、Ａ
ｌＮ、ＧａＩｎＮ、ＡｌＧａＩｎＮ、ＩｎＮなどであ
る。
化合物半導体は、Ｇａ、Ａｌ、ＩｎおよびＢからなる群
より選ばれた少なくとも一種類のＩＩＩ族元素と、少な
くともＮを含み、場合によってさらにＡｓまたはＰを含
むＶ族元素とからなる。この窒化物系ＩＩＩ−Ｖ族化合
物半導体の具体例を挙げると、ＧａＮ、ＡｌＧａＮ、Ａ
ｌＮ、ＧａＩｎＮ、ＡｌＧａＩｎＮ、ＩｎＮなどであ
る。
【００１８】上述のように構成されたこの発明による半
導体装置の製造方法においては、あらかじめ窒化物系Ｉ
ＩＩ−Ｖ族化合物半導体層に複数の素子が形成された第
１の基板と第２の基板とを貼り合わせ、これらの第１の
基板および第２の基板を例えば素子毎に分割することに
より、フルバッチプロセスで大量の素子を同時に製造す
ることができる。また、窒化物系ＩＩＩ−Ｖ族化合物半
導体層の表面に第１の突起部および第２の突起部を形成
した場合、これらのうちの一方の突起部を、ｐ側電極ま
たはｎ側電極のうち高さが低い方の電極にはんだが融着
されるときに、はんだが横方向に流れ出すのを防止する
のに利用することができる。
導体装置の製造方法においては、あらかじめ窒化物系Ｉ
ＩＩ−Ｖ族化合物半導体層に複数の素子が形成された第
１の基板と第２の基板とを貼り合わせ、これらの第１の
基板および第２の基板を例えば素子毎に分割することに
より、フルバッチプロセスで大量の素子を同時に製造す
ることができる。また、窒化物系ＩＩＩ−Ｖ族化合物半
導体層の表面に第１の突起部および第２の突起部を形成
した場合、これらのうちの一方の突起部を、ｐ側電極ま
たはｎ側電極のうち高さが低い方の電極にはんだが融着
されるときに、はんだが横方向に流れ出すのを防止する
のに利用することができる。
【００１９】上述のように構成されたこの発明による半
導体装置においては、窒化物系ＩＩＩ−Ｖ族化合物半導
体層の表面の突起部を利用することにより、ｐ側電極ま
たはｎ側電極のうちの高さが低い方の電極にはんだが融
着されるときに、はんだが横方向に流れ出すのを防止す
ることができる。
導体装置においては、窒化物系ＩＩＩ−Ｖ族化合物半導
体層の表面の突起部を利用することにより、ｐ側電極ま
たはｎ側電極のうちの高さが低い方の電極にはんだが融
着されるときに、はんだが横方向に流れ出すのを防止す
ることができる。
【００２０】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には同一の符号を付
す。
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には同一の符号を付
す。
【００２１】まず、この発明の第１の実施形態によるＧ
ａＮ系半導体レーザの製造方法について説明する。理解
を容易にするため、最初に図１〜図５を参照してこのＧ
ａＮ系半導体レーザの製造方法の概略を説明する。
ａＮ系半導体レーザの製造方法について説明する。理解
を容易にするため、最初に図１〜図５を参照してこのＧ
ａＮ系半導体レーザの製造方法の概略を説明する。
【００２２】すなわち、まず、図１に示すように、ｃ面
サファイア基板上にＡｌＧａＩｎＮ系半導体層を成長さ
せ、このＡｌＧａＩｎＮ系半導体層にレーザ構造および
電極（ｐ側電極およびｎ側電極）を形成し、さらに素子
間にＡｌＧａＩｎＮ系半導体層の表面からｃ面サファイ
ア基板に達する溝を形成したＧａＮ系半導体レーザウェ
ハー１を用意するとともに、各ペレット毎に光出力モニ
ター用のフォトダイオードおよびはんだ電極を形成した
フォトダイオード内蔵Ｓｉウェハー２を用意する。そし
て、図２に示すように、ＧａＮ系半導体レーザウェハー
１のＡｌＧａＩｎＮ系半導体層側の表面を、フォトダイ
オード内蔵Ｓｉウェハー２のフォトダイオード側の表面
と貼り合わせる。この際、ｃ面サファイア基板が透明で
あることを利用して、ＧａＮ系半導体レーザウェハー１
上の電極を合わせマスクとして用いることにより、Ｇａ
Ｎ系半導体レーザウェハー１の電極とフォトダイオード
内蔵Ｓｉウェハー２上のはんだ電極との位置合わせを高
精度で行うことができる。この後、フォトダイオード内
蔵Ｓｉウェハー２上のはんだ電極をＧａＮ系半導体レー
ザウェハー１上の電極と融着させる。
サファイア基板上にＡｌＧａＩｎＮ系半導体層を成長さ
せ、このＡｌＧａＩｎＮ系半導体層にレーザ構造および
電極（ｐ側電極およびｎ側電極）を形成し、さらに素子
間にＡｌＧａＩｎＮ系半導体層の表面からｃ面サファイ
ア基板に達する溝を形成したＧａＮ系半導体レーザウェ
ハー１を用意するとともに、各ペレット毎に光出力モニ
ター用のフォトダイオードおよびはんだ電極を形成した
フォトダイオード内蔵Ｓｉウェハー２を用意する。そし
て、図２に示すように、ＧａＮ系半導体レーザウェハー
１のＡｌＧａＩｎＮ系半導体層側の表面を、フォトダイ
オード内蔵Ｓｉウェハー２のフォトダイオード側の表面
と貼り合わせる。この際、ｃ面サファイア基板が透明で
あることを利用して、ＧａＮ系半導体レーザウェハー１
上の電極を合わせマスクとして用いることにより、Ｇａ
Ｎ系半導体レーザウェハー１の電極とフォトダイオード
内蔵Ｓｉウェハー２上のはんだ電極との位置合わせを高
精度で行うことができる。この後、フォトダイオード内
蔵Ｓｉウェハー２上のはんだ電極をＧａＮ系半導体レー
ザウェハー１上の電極と融着させる。
【００２３】次に、図３に示すように、ｃ面サファイア
基板をその裏面側から溝に達するまで研磨した後、図４
に示すように、ダイシングによりＧａＮ系半導体レーザ
チップ３を形成する。
基板をその裏面側から溝に達するまで研磨した後、図４
に示すように、ダイシングによりＧａＮ系半導体レーザ
チップ３を形成する。
【００２４】次に、図５に示すように、このＧａＮ系半
導体レーザチップ３をパッケージのヒートシンク４上に
マウントした後、キャップをかぶせてシールする。これ
によって、ＧａＮ系半導体レーザの組み立てが終了す
る。
導体レーザチップ３をパッケージのヒートシンク４上に
マウントした後、キャップをかぶせてシールする。これ
によって、ＧａＮ系半導体レーザの組み立てが終了す
る。
【００２５】次に、この発明の第１の実施形態によるＧ
ａＮ系半導体レーザの製造方法を図６〜図１４を参照し
て詳細に説明する。
ａＮ系半導体レーザの製造方法を図６〜図１４を参照し
て詳細に説明する。
【００２６】まず、図６に示すように、ｃ面サファイア
基板１１上に有機金属化学気相成長（ＭＯＣＶＤ）法に
より例えば５６０℃程度の成長温度でＧａＮバッファ層
１２を成長させる。次に、このＧａＮバッファ層１２上
に、ＭＯＣＶＤ法により、ｎ型ＧａＮコンタクト層１
３、ｎ型ＡｌＧａＮクラッド層１４、ｎ型ＧａＮ光導波
層１５、例えばＧａ1-x Ｉｎx Ｎ／Ｇａ1-y Ｉｎy Ｎ多
重量子井戸構造の活性層１６、ｐ型ＧａＮ光導波層１
７、ｐ型ＡｌＧａＮクラッド層１８およびｐ型ＧａＮコ
ンタクト層１９を順次成長させる。以下においては、こ
れらの層をまとめてＡｌＧａＩｎＮ系半導体層２０と言
うこともある。ここで、Ｉｎを含まない層であるｎ型Ｇ
ａＮコンタクト層１３、ｎ型ＡｌＧａＮクラッド層１
４、ｎ型ＧａＮ光導波層１５、ｐ型ＧａＮ光導波層１
７、ｐ型ＡｌＧａＮクラッド層１８およびｐ型ＧａＮコ
ンタクト層１９の成長温度は例えば１０００℃程度と
し、Ｉｎを含む層であるＧａ1-x Ｉｎx Ｎ／Ｇａ1-y Ｉ
ｎy Ｎ多重量子井戸構造の活性層１６の成長温度は例え
ば７００〜８００℃とする。また、これらの層の厚さの
一例を挙げると、ｎ型ＧａＮコンタクト層１３は３μ
ｍ、ｎ型ＡｌＧａＮクラッド層１４は０．５μｍ、ｎ型
ＧａＮ光導波層１５は０．１μｍ、ｐ型ＧａＮ光導波層
１６は０．１μｍ、ｐ型ＡｌＧａＮクラッド層１８は
０．５μｍ、ｐ型ＧａＮコンタクト層１９は０．５μｍ
とする。また、ｎ型ＧａＮコンタクト層１３、ｎ型Ａｌ
ＧａＮクラッド層１４およびｎ型ＧａＮ光導波層１５に
はドナーとして例えばＳｉをドープし、ｐ型ＧａＮ光導
波層１７、ｐ型ＡｌＧａＮクラッド層１８およびｐ型Ｇ
ａＮコンタクト層１９にはアクセプタとして例えばＭｇ
をドープする。この後、これらの層にドープされたドナ
ーおよびアクセプタの電気的活性化、特に、ｐ型ＧａＮ
光導波層１７、ｐ型ＡｌＧａＮクラッド層１８およびｐ
型ＧａＮコンタクト層１９にドープされたアクセプタの
電気的活性化のための熱処理を行う。この熱処理の温度
は例えば７００℃程度とする。
基板１１上に有機金属化学気相成長（ＭＯＣＶＤ）法に
より例えば５６０℃程度の成長温度でＧａＮバッファ層
１２を成長させる。次に、このＧａＮバッファ層１２上
に、ＭＯＣＶＤ法により、ｎ型ＧａＮコンタクト層１
３、ｎ型ＡｌＧａＮクラッド層１４、ｎ型ＧａＮ光導波
層１５、例えばＧａ1-x Ｉｎx Ｎ／Ｇａ1-y Ｉｎy Ｎ多
重量子井戸構造の活性層１６、ｐ型ＧａＮ光導波層１
７、ｐ型ＡｌＧａＮクラッド層１８およびｐ型ＧａＮコ
ンタクト層１９を順次成長させる。以下においては、こ
れらの層をまとめてＡｌＧａＩｎＮ系半導体層２０と言
うこともある。ここで、Ｉｎを含まない層であるｎ型Ｇ
ａＮコンタクト層１３、ｎ型ＡｌＧａＮクラッド層１
４、ｎ型ＧａＮ光導波層１５、ｐ型ＧａＮ光導波層１
７、ｐ型ＡｌＧａＮクラッド層１８およびｐ型ＧａＮコ
ンタクト層１９の成長温度は例えば１０００℃程度と
し、Ｉｎを含む層であるＧａ1-x Ｉｎx Ｎ／Ｇａ1-y Ｉ
ｎy Ｎ多重量子井戸構造の活性層１６の成長温度は例え
ば７００〜８００℃とする。また、これらの層の厚さの
一例を挙げると、ｎ型ＧａＮコンタクト層１３は３μ
ｍ、ｎ型ＡｌＧａＮクラッド層１４は０．５μｍ、ｎ型
ＧａＮ光導波層１５は０．１μｍ、ｐ型ＧａＮ光導波層
１６は０．１μｍ、ｐ型ＡｌＧａＮクラッド層１８は
０．５μｍ、ｐ型ＧａＮコンタクト層１９は０．５μｍ
とする。また、ｎ型ＧａＮコンタクト層１３、ｎ型Ａｌ
ＧａＮクラッド層１４およびｎ型ＧａＮ光導波層１５に
はドナーとして例えばＳｉをドープし、ｐ型ＧａＮ光導
波層１７、ｐ型ＡｌＧａＮクラッド層１８およびｐ型Ｇ
ａＮコンタクト層１９にはアクセプタとして例えばＭｇ
をドープする。この後、これらの層にドープされたドナ
ーおよびアクセプタの電気的活性化、特に、ｐ型ＧａＮ
光導波層１７、ｐ型ＡｌＧａＮクラッド層１８およびｐ
型ＧａＮコンタクト層１９にドープされたアクセプタの
電気的活性化のための熱処理を行う。この熱処理の温度
は例えば７００℃程度とする。
【００２７】次に、半導体レーザの共振器長方向と垂直
方向に延びる所定幅のストライプ形状のレジストパター
ンをＡｌＧａＩｎＮ系半導体層２０上に形成した後、こ
のレジストパターン（図示せず）をマスクとして例えば
反応性イオンエッチング（ＲＩＥ）法によりｃ面サファ
イア基板１が少しエッチングされる深さまでエッチング
する。これによって、ＡｌＧａＩｎＮ系半導体層２０
に、エッチトファセット（etched facet）からなるレー
ザ端面が形成される（図７参照）。
方向に延びる所定幅のストライプ形状のレジストパター
ンをＡｌＧａＩｎＮ系半導体層２０上に形成した後、こ
のレジストパターン（図示せず）をマスクとして例えば
反応性イオンエッチング（ＲＩＥ）法によりｃ面サファ
イア基板１が少しエッチングされる深さまでエッチング
する。これによって、ＡｌＧａＩｎＮ系半導体層２０
に、エッチトファセット（etched facet）からなるレー
ザ端面が形成される（図７参照）。
【００２８】次に、各半導体レーザ形成領域におけるＡ
ｌＧａＩｎＮ系半導体層２０上に共振器長方向に延びる
所定幅のストライプ形状のレジストパターン（図示せ
ず）を形成した後、このレジストパターンをマスクとし
て例えばＲＩＥ法によりＡｌＧａＩｎＮ系半導体層２０
をそのｎ型ＧａＮコンタクト層１３の厚さ方向の途中の
深さまでエッチングする。これによって、ストライプ部
が形成される。
ｌＧａＩｎＮ系半導体層２０上に共振器長方向に延びる
所定幅のストライプ形状のレジストパターン（図示せ
ず）を形成した後、このレジストパターンをマスクとし
て例えばＲＩＥ法によりＡｌＧａＩｎＮ系半導体層２０
をそのｎ型ＧａＮコンタクト層１３の厚さ方向の途中の
深さまでエッチングする。これによって、ストライプ部
が形成される。
【００２９】次に、各半導体レーザ形成領域において、
ＡｌＧａＩｎＮ系半導体層２０のｐ型ＧａＮコンタクト
層１９上に例えばＮｉ／Ａｕ膜やＮｉ／Ｐｔ／Ａｕ膜な
どからなるｐ側電極２１を形成するとともに、ストライ
プ部の両側のエッチングされた部分のｎ型ＧａＮコンタ
クト層１３上に例えばＴｉ／Ａｌ／ＴｉＡｇ膜やＴｉＡ
ｌ／ＴｉＰｔＡｕ膜からなるｎ側電極２２およびダミー
ｎ側電極２３を形成する。
ＡｌＧａＩｎＮ系半導体層２０のｐ型ＧａＮコンタクト
層１９上に例えばＮｉ／Ａｕ膜やＮｉ／Ｐｔ／Ａｕ膜な
どからなるｐ側電極２１を形成するとともに、ストライ
プ部の両側のエッチングされた部分のｎ型ＧａＮコンタ
クト層１３上に例えばＴｉ／Ａｌ／ＴｉＡｇ膜やＴｉＡ
ｌ／ＴｉＰｔＡｕ膜からなるｎ側電極２２およびダミー
ｎ側電極２３を形成する。
【００３０】次に、上述のようにして形成されたＧａＮ
系半導体レーザウェハーの各半導体レーザ間を、ＡｌＧ
ａＩｎＮ系半導体層２０側からｃ面サファイア基板１の
途中の深さまでダイシングすることにより、溝２４を形
成する。
系半導体レーザウェハーの各半導体レーザ間を、ＡｌＧ
ａＩｎＮ系半導体層２０側からｃ面サファイア基板１の
途中の深さまでダイシングすることにより、溝２４を形
成する。
【００３１】図８に、以上の工程が終了した状態のＧａ
Ｎ系半導体レーザウェハーの平面図を示す。
Ｎ系半導体レーザウェハーの平面図を示す。
【００３２】一方、図９に示すように、フォトダイオー
ド、例えばｐｉｎフォトダイオード（図示せず）やはん
だ電極などが形成されたＳｉ基板３１を別に用意する。
ここで、具体的には、このＳｉ基板３１は、ｎ+ 型Ｓｉ
基板上にｉ型Ｓｉ層をエピタキシャル成長させ、このｉ
型Ｓｉ層にｐ型層を形成したものであり、これらにより
ｐｉｎフォトダイオードが形成されている。図９に示す
ように、このＳｉ基板３１の表面にはＳｉＯ2 膜３２が
形成されている。このＳｉＯ2 膜３２には、ｐ側電極２
１より少し幅が広いストライプ形状の開口部が形成され
ている。この開口部の内部のＳｉ基板３１上にオーミッ
ク電極３３を介してＳｎはんだ層３４が形成されてい
る。ここで、オーミック電極３３は、Ｓｉ基板３１の表
面に形成されたｎ+ 型層（図示せず）とオーミックコン
タクトしている。また、この開口部の一方の側の部分に
おけるＳｉＯ2 膜３２上には、所定形状のＡｌパッド電
極３５が形成され、その上の所定部分に図示省略したＴ
ｉ膜およびＡｇ膜を介してＳｎはんだ層３６が形成され
ている。さらに、開口部の他方の側の部分におけるＳｉ
Ｏ2 膜３２上には、所定形状のダミーＡｌ電極３７が形
成され、その上に図示省略したＴｉ膜およびＡｇ膜を介
してＳｎはんだ層３８が形成されている。これらのＳｎ
はんだ層３４、３６、３８は、上述のＧａＮ系半導体レ
ーザウェハー上のｐ側電極２１、ｎ側電極２２およびダ
ミーｎ側電極２３と同一のパターンおよび配置で形成さ
れている。ここで、Ｓｎはんだ層３６、３８とＳｎはん
だ層３４との高さの差は、上述のＧａＮ系半導体レーザ
ウェハー上のｐ側電極２１とｎ側電極２２およびダミー
ｎ側電極２３との高さの差と等しくなっている。このＳ
ｉ基板３１の平面図を図１０に示す。図１０において、
符号３９はｐｉｎフォトダイオード部、４０はこのｐｉ
ｎフォトダイオード部と図示省略したコンタクトホール
を通じて接続されたＡｌパッド電極を示す。
ド、例えばｐｉｎフォトダイオード（図示せず）やはん
だ電極などが形成されたＳｉ基板３１を別に用意する。
ここで、具体的には、このＳｉ基板３１は、ｎ+ 型Ｓｉ
基板上にｉ型Ｓｉ層をエピタキシャル成長させ、このｉ
型Ｓｉ層にｐ型層を形成したものであり、これらにより
ｐｉｎフォトダイオードが形成されている。図９に示す
ように、このＳｉ基板３１の表面にはＳｉＯ2 膜３２が
形成されている。このＳｉＯ2 膜３２には、ｐ側電極２
１より少し幅が広いストライプ形状の開口部が形成され
ている。この開口部の内部のＳｉ基板３１上にオーミッ
ク電極３３を介してＳｎはんだ層３４が形成されてい
る。ここで、オーミック電極３３は、Ｓｉ基板３１の表
面に形成されたｎ+ 型層（図示せず）とオーミックコン
タクトしている。また、この開口部の一方の側の部分に
おけるＳｉＯ2 膜３２上には、所定形状のＡｌパッド電
極３５が形成され、その上の所定部分に図示省略したＴ
ｉ膜およびＡｇ膜を介してＳｎはんだ層３６が形成され
ている。さらに、開口部の他方の側の部分におけるＳｉ
Ｏ2 膜３２上には、所定形状のダミーＡｌ電極３７が形
成され、その上に図示省略したＴｉ膜およびＡｇ膜を介
してＳｎはんだ層３８が形成されている。これらのＳｎ
はんだ層３４、３６、３８は、上述のＧａＮ系半導体レ
ーザウェハー上のｐ側電極２１、ｎ側電極２２およびダ
ミーｎ側電極２３と同一のパターンおよび配置で形成さ
れている。ここで、Ｓｎはんだ層３６、３８とＳｎはん
だ層３４との高さの差は、上述のＧａＮ系半導体レーザ
ウェハー上のｐ側電極２１とｎ側電極２２およびダミー
ｎ側電極２３との高さの差と等しくなっている。このＳ
ｉ基板３１の平面図を図１０に示す。図１０において、
符号３９はｐｉｎフォトダイオード部、４０はこのｐｉ
ｎフォトダイオード部と図示省略したコンタクトホール
を通じて接続されたＡｌパッド電極を示す。
【００３３】次に、図１１に示すように、上述のＧａＮ
系半導体レーザウェハーのＡｌＧａＩｎＮ系半導体層２
０側の主面とフォトダイオード内蔵Ｓｉウェハーとを、
ｃ面ＡｌＧａＩｎＮ系半導体層２０上のｐ側電極２１、
ｎ側電極２２およびダミーｎ側電極２３が、Ｓｉ基板３
１上のＳｎはんだ層３４、３６、３７とそれぞれ重なり
合うように位置合わせし、貼り合わせる。このとき、Ｓ
ｎはんだ層３６、３８とＳｎはんだ層３４との高さの差
は、ｐ側電極２１とｎ側電極２２およびダミーｎ側電極
２３との高さの差と等しいことにより、ＧａＮ系半導体
レーザウェハーとフォトダイオード内蔵Ｓｉウェハーと
を互いに平行に保持しつつ、ｐ側電極２１、ｎ側電極２
２およびダミーｎ側電極２３とＳｎはんだ層３４、３
６、３７とをそれぞれ接触させることができる。そし
て、この状態でこれらのＧａＮ系半導体レーザウェハー
およびフォトダイオード内蔵Ｓｉウェハーを例えば３０
０℃程度に加熱することによりＳｎはんだ層３４、３
６、３７を溶融させ、それぞれｐ側電極２１、ｎ側電極
２２およびダミーｎ側電極２３と融着させる。
系半導体レーザウェハーのＡｌＧａＩｎＮ系半導体層２
０側の主面とフォトダイオード内蔵Ｓｉウェハーとを、
ｃ面ＡｌＧａＩｎＮ系半導体層２０上のｐ側電極２１、
ｎ側電極２２およびダミーｎ側電極２３が、Ｓｉ基板３
１上のＳｎはんだ層３４、３６、３７とそれぞれ重なり
合うように位置合わせし、貼り合わせる。このとき、Ｓ
ｎはんだ層３６、３８とＳｎはんだ層３４との高さの差
は、ｐ側電極２１とｎ側電極２２およびダミーｎ側電極
２３との高さの差と等しいことにより、ＧａＮ系半導体
レーザウェハーとフォトダイオード内蔵Ｓｉウェハーと
を互いに平行に保持しつつ、ｐ側電極２１、ｎ側電極２
２およびダミーｎ側電極２３とＳｎはんだ層３４、３
６、３７とをそれぞれ接触させることができる。そし
て、この状態でこれらのＧａＮ系半導体レーザウェハー
およびフォトダイオード内蔵Ｓｉウェハーを例えば３０
０℃程度に加熱することによりＳｎはんだ層３４、３
６、３７を溶融させ、それぞれｐ側電極２１、ｎ側電極
２２およびダミーｎ側電極２３と融着させる。
【００３４】次に、ｃ面サファイア基板１１をその裏面
側から、少なくとも溝２４に達するまでラッピングす
る。具体的には、例えば、ｃ面サファイア基板１１がわ
ずかに残されるまでラッピングする。これによって、図
１２に示すように、Ｓｉ基板３１上にＧａＮ系半導体レ
ーザが互いに分離して形成された構造が形成される。
側から、少なくとも溝２４に達するまでラッピングす
る。具体的には、例えば、ｃ面サファイア基板１１がわ
ずかに残されるまでラッピングする。これによって、図
１２に示すように、Ｓｉ基板３１上にＧａＮ系半導体レ
ーザが互いに分離して形成された構造が形成される。
【００３５】次に、図１３に示すように、ダイシングを
行うことによりＳｉ基板１をフルカットし、各半導体レ
ーザ毎に分割する。これによって、ｐｉｎフォトダイオ
ードが形成されたＳｉ基板３１上にＧａＮ系半導体レー
ザチップが搭載されたＬＯＰが形成される。
行うことによりＳｉ基板１をフルカットし、各半導体レ
ーザ毎に分割する。これによって、ｐｉｎフォトダイオ
ードが形成されたＳｉ基板３１上にＧａＮ系半導体レー
ザチップが搭載されたＬＯＰが形成される。
【００３６】この後、図１４に示すように、このＬＯＰ
のＳｉ基板３１側を所定のパッケージ４１のヒートシン
ク４２上に、例えばＡｇペースト４３層を介してマウン
トする。次に、Ｓｉ基板３１上のＡｌパッド電極３５と
電極リード４４とをワイヤー４５でボンディングすると
ともに、Ａｌパッド電極４０（図１４においては図示せ
ず）と電極リード４６とをワイヤー４７でボンディング
する。この後、所定の窓付きキャップ（図示せず）をか
ぶせてシールする。
のＳｉ基板３１側を所定のパッケージ４１のヒートシン
ク４２上に、例えばＡｇペースト４３層を介してマウン
トする。次に、Ｓｉ基板３１上のＡｌパッド電極３５と
電極リード４４とをワイヤー４５でボンディングすると
ともに、Ａｌパッド電極４０（図１４においては図示せ
ず）と電極リード４６とをワイヤー４７でボンディング
する。この後、所定の窓付きキャップ（図示せず）をか
ぶせてシールする。
【００３７】以上により、目的とするＧａＮ系半導体レ
ーザが製造される。
ーザが製造される。
【００３８】以上のように、この第１の実施形態によれ
ば、ｃ面サファイア基板１上のＡｌＧａＩｎＮ系半導体
層２０に多数のレーザ構造および各電極を形成し、さら
に各半導体レーザを互いに分離するようにｃ面サファイ
ア基板１１に達する溝２４を形成したＧａＮ系半導体レ
ーザウェハーのＡｌＧａＩｎＮ系半導体層２０側の面
と、あらかじめフォトダイオードおよび各はんだ電極を
形成したフォトダイオード内蔵Ｓｉウェハーのフォトダ
イオード側の面とを貼り合わせ、これらのＧａＮ系半導
体レーザウェハーおよびフォトダイオード内蔵Ｓｉウェ
ハーをダイシングすることにより個々のレーザチップに
分割していることにより、フルバッチプロセスで大量の
ＧａＮ系半導体レーザを同時に製造することができる。
これによって、ＧａＮ系半導体レーザの生産性を飛躍的
に向上させることができ、大幅なコストダウンを図るこ
とができる。
ば、ｃ面サファイア基板１上のＡｌＧａＩｎＮ系半導体
層２０に多数のレーザ構造および各電極を形成し、さら
に各半導体レーザを互いに分離するようにｃ面サファイ
ア基板１１に達する溝２４を形成したＧａＮ系半導体レ
ーザウェハーのＡｌＧａＩｎＮ系半導体層２０側の面
と、あらかじめフォトダイオードおよび各はんだ電極を
形成したフォトダイオード内蔵Ｓｉウェハーのフォトダ
イオード側の面とを貼り合わせ、これらのＧａＮ系半導
体レーザウェハーおよびフォトダイオード内蔵Ｓｉウェ
ハーをダイシングすることにより個々のレーザチップに
分割していることにより、フルバッチプロセスで大量の
ＧａＮ系半導体レーザを同時に製造することができる。
これによって、ＧａＮ系半導体レーザの生産性を飛躍的
に向上させることができ、大幅なコストダウンを図るこ
とができる。
【００３９】次に、この発明の第２の実施形態によるＧ
ａＮ系半導体レーザの製造方法について説明する。
ａＮ系半導体レーザの製造方法について説明する。
【００４０】この第２の実施形態においては、第１の実
施形態においてｃ面サファイア基板１１を裏面側からラ
ッピングする代わりに、図１１において一点鎖線で示す
ように、ｃ面サファイア基板１１を裏面側から溝２４に
達するまでダイシングすることにより、ＧａＮ系半導体
レーザを互いに分離する。その他のことは第１の実施形
態と同様であるので、説明を省略する。
施形態においてｃ面サファイア基板１１を裏面側からラ
ッピングする代わりに、図１１において一点鎖線で示す
ように、ｃ面サファイア基板１１を裏面側から溝２４に
達するまでダイシングすることにより、ＧａＮ系半導体
レーザを互いに分離する。その他のことは第１の実施形
態と同様であるので、説明を省略する。
【００４１】この第２の実施形態によっても、第１の実
施形態と同様な利点を得ることができる。
施形態と同様な利点を得ることができる。
【００４２】次に、この発明の第３の実施形態によるＧ
ａＮ系半導体レーザの製造方法について説明する。
ａＮ系半導体レーザの製造方法について説明する。
【００４３】この第３の実施形態においては、第１の実
施形態においてＧａＮ系半導体レーザウェハーをフォト
ダイオード内蔵Ｓｉウェハーと貼り合わせる代わりに、
図１５に示すように、所定個数のレーザ構造が作り込ま
れたＧａＮ系半導体レーザバーザ４８をフォトダイオー
ド内蔵Ｓｉウェハー上に敷き詰め、第１の実施形態と同
様にして貼り合わせる。その他のことは第１の実施形態
と同様であるので、説明を省略する。
施形態においてＧａＮ系半導体レーザウェハーをフォト
ダイオード内蔵Ｓｉウェハーと貼り合わせる代わりに、
図１５に示すように、所定個数のレーザ構造が作り込ま
れたＧａＮ系半導体レーザバーザ４８をフォトダイオー
ド内蔵Ｓｉウェハー上に敷き詰め、第１の実施形態と同
様にして貼り合わせる。その他のことは第１の実施形態
と同様であるので、説明を省略する。
【００４４】この第３の実施形態によっても、第１の実
施形態と同様な利点を得ることができる。
施形態と同様な利点を得ることができる。
【００４５】次に、この発明の第４の実施形態によるＧ
ａＮ系半導体レーザの製造方法について説明する。
ａＮ系半導体レーザの製造方法について説明する。
【００４６】この第４の実施形態においては、図１６に
示すように、ＧａＮ系半導体レーザウェハーのＡｌＧａ
ＩｎＮ系半導体層２０の共振器長方向と垂直方向の両端
部にｐ側電極２１がコンタクトしている部分と同じ高さ
の突起部を形成しておく。この突起部は、後にＧａＮ系
半導体レーザウェハーをフォトダイオード内蔵Ｓｉウェ
ハーと貼り合わせ、Ｓｎはんだ層３４、３６、３８を溶
融させて融着させるときに、Ｓｎはんだ層３６、３８の
はんだが外部に流れ出るのを防止するためのものであ
る。
示すように、ＧａＮ系半導体レーザウェハーのＡｌＧａ
ＩｎＮ系半導体層２０の共振器長方向と垂直方向の両端
部にｐ側電極２１がコンタクトしている部分と同じ高さ
の突起部を形成しておく。この突起部は、後にＧａＮ系
半導体レーザウェハーをフォトダイオード内蔵Ｓｉウェ
ハーと貼り合わせ、Ｓｎはんだ層３４、３６、３８を溶
融させて融着させるときに、Ｓｎはんだ層３６、３８の
はんだが外部に流れ出るのを防止するためのものであ
る。
【００４７】この第４の実施形態によっても、第１の実
施形態と同様な利点を得ることができる。
施形態と同様な利点を得ることができる。
【００４８】次に、この発明の第５の実施形態によるＧ
ａＮ系半導体レーザの製造方法について説明する。
ａＮ系半導体レーザの製造方法について説明する。
【００４９】この第５の実施形態においては、図１７に
示すように、Ｓｉ基板３１上に形成されたＳｉＯ2 膜３
２上にＡｌ電極４９、Ａｌパッド電極３５およびダミー
Ａｌ電極３７が形成されている。ここで、Ａｌ電極４９
は、図示省略したコンタクトホールを介して、Ｓｉ基板
３１の表面に形成されたｎ+ 型層とオーミックコンタク
トしている。そして、Ａｌ電極４９上にＳｎはんだ層３
４が形成されている。また、Ａｌパッド電極３５上にＴ
ｉ／Ａｇ膜５０を介してＳｎはんだ層３６が形成されて
いる。同様に、ダミーＡｌ電極３７上にＴｉ／Ａｇ膜５
０を介してＳｎはんだ層３８が形成されている。この場
合、Ｔｉ／Ａｇ膜５０の厚さ、したがってＳｎはんだ層
３６、３８とＳｎはんだ層３４との高さの差は、上述の
ＧａＮ系半導体レーザウェハー上のｐ側電極２１とｎ側
電極２２およびダミーｎ側電極２３との高さの差と等し
くなっている。その他のことは第１の実施形態と同様で
あるので、説明を省略する。
示すように、Ｓｉ基板３１上に形成されたＳｉＯ2 膜３
２上にＡｌ電極４９、Ａｌパッド電極３５およびダミー
Ａｌ電極３７が形成されている。ここで、Ａｌ電極４９
は、図示省略したコンタクトホールを介して、Ｓｉ基板
３１の表面に形成されたｎ+ 型層とオーミックコンタク
トしている。そして、Ａｌ電極４９上にＳｎはんだ層３
４が形成されている。また、Ａｌパッド電極３５上にＴ
ｉ／Ａｇ膜５０を介してＳｎはんだ層３６が形成されて
いる。同様に、ダミーＡｌ電極３７上にＴｉ／Ａｇ膜５
０を介してＳｎはんだ層３８が形成されている。この場
合、Ｔｉ／Ａｇ膜５０の厚さ、したがってＳｎはんだ層
３６、３８とＳｎはんだ層３４との高さの差は、上述の
ＧａＮ系半導体レーザウェハー上のｐ側電極２１とｎ側
電極２２およびダミーｎ側電極２３との高さの差と等し
くなっている。その他のことは第１の実施形態と同様で
あるので、説明を省略する。
【００５０】この第５の実施形態によっても、第１の実
施形態と同様な利点を得ることができる。
施形態と同様な利点を得ることができる。
【００５１】次に、この発明の第６の実施形態によるＧ
ａＮ系半導体レーザの製造方法について説明する。
ａＮ系半導体レーザの製造方法について説明する。
【００５２】この第６の実施形態においては、図１８に
示すように、Ｓｉ基板３１上に形成されたＳｉＯ2 膜３
２に開口部３２ａが形成されている。この開口部３２ａ
の部分にはＡｌ電極４９およびＴｉ／Ａｇ膜５０を介し
て半球状のＳｎはんだ層３４が形成されている。また、
開口部３２ａの一方の側の部分におけるＳｉＯ2 膜３２
上にはＡｌパッド電極３５およびＴｉ／Ａｇ膜５０を介
して半球状のＳｎはんだ層３６が形成されている。さら
に、開口部３２ａの他方の側の部分におけるＳｉＯ2 膜
３２上にはダミーＡｌ電極３７およびＴｉ／Ａｇ膜５０
を介して半球状のＳｎはんだ層３８が形成されている。
この場合、Ａｌパッド電極３５およびダミーＡｌ電極３
７上のＴｉ／Ａｇ膜５０の面積は、Ａｌ電極４９上のＴ
ｉ／Ａｇ膜５０の面積に比べて十分に大きくなってい
る。そして、これに対応して、Ａｌパッド電極３５およ
びダミーＡｌ電極３７上にＴｉ／Ａｇ膜５０を介してそ
れぞれ形成された半球状のＳｎはんだ層３６、３８の直
径、したがって高さは、Ａｌ電極４９上にＴｉ／Ａｇ膜
５０を介して形成された半球状のＳｎはんだ層３４の直
径、したがって高さに比べて十分に大きくなっている。
具体的には、半球状のＳｎはんだ層３６、３８と半球状
のＳｎはんだ層３４との高さの差は、上述のＧａＮ系半
導体レーザウェハー上のｐ側電極２１とｎ側電極２２お
よびダミーｎ側電極２３との高さの差と等しくなってい
る。これらの半球状のＳｎはんだ層３４、３６、３８
は、各Ｔｉ／Ａｇ膜５０上にこれと同一形状のＳｎはん
だ層を互いに同一の厚さに形成した後、Ｓｉ基板３１を
３００℃程度に加熱してこれらのＳｎはんだ層を溶融さ
せることにより形成することができる。その他のことは
第１の実施形態と同様であるので、説明を省略する。
示すように、Ｓｉ基板３１上に形成されたＳｉＯ2 膜３
２に開口部３２ａが形成されている。この開口部３２ａ
の部分にはＡｌ電極４９およびＴｉ／Ａｇ膜５０を介し
て半球状のＳｎはんだ層３４が形成されている。また、
開口部３２ａの一方の側の部分におけるＳｉＯ2 膜３２
上にはＡｌパッド電極３５およびＴｉ／Ａｇ膜５０を介
して半球状のＳｎはんだ層３６が形成されている。さら
に、開口部３２ａの他方の側の部分におけるＳｉＯ2 膜
３２上にはダミーＡｌ電極３７およびＴｉ／Ａｇ膜５０
を介して半球状のＳｎはんだ層３８が形成されている。
この場合、Ａｌパッド電極３５およびダミーＡｌ電極３
７上のＴｉ／Ａｇ膜５０の面積は、Ａｌ電極４９上のＴ
ｉ／Ａｇ膜５０の面積に比べて十分に大きくなってい
る。そして、これに対応して、Ａｌパッド電極３５およ
びダミーＡｌ電極３７上にＴｉ／Ａｇ膜５０を介してそ
れぞれ形成された半球状のＳｎはんだ層３６、３８の直
径、したがって高さは、Ａｌ電極４９上にＴｉ／Ａｇ膜
５０を介して形成された半球状のＳｎはんだ層３４の直
径、したがって高さに比べて十分に大きくなっている。
具体的には、半球状のＳｎはんだ層３６、３８と半球状
のＳｎはんだ層３４との高さの差は、上述のＧａＮ系半
導体レーザウェハー上のｐ側電極２１とｎ側電極２２お
よびダミーｎ側電極２３との高さの差と等しくなってい
る。これらの半球状のＳｎはんだ層３４、３６、３８
は、各Ｔｉ／Ａｇ膜５０上にこれと同一形状のＳｎはん
だ層を互いに同一の厚さに形成した後、Ｓｉ基板３１を
３００℃程度に加熱してこれらのＳｎはんだ層を溶融さ
せることにより形成することができる。その他のことは
第１の実施形態と同様であるので、説明を省略する。
【００５３】この第６の実施形態によっても、第１の実
施形態と同様な利点を得ることができる。
施形態と同様な利点を得ることができる。
【００５４】以上、この発明の実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
【００５５】例えば、上述の第１、第２および第３の実
施形態において挙げた数値、構造、基板、はんだ材、プ
ロセスなどはあくまでも例に過ぎず、必要に応じて、こ
れらと異なる数値、構造、基板、プロセスなどを用いて
もよい。
施形態において挙げた数値、構造、基板、はんだ材、プ
ロセスなどはあくまでも例に過ぎず、必要に応じて、こ
れらと異なる数値、構造、基板、プロセスなどを用いて
もよい。
【００５６】また、上述の第１の実施形態においては、
ＧａＮ系半導体レーザウェハーのＡｌＧａＩｎＮ系半導
体層２０上にｎ側ダミー電極２３を形成したが、このｎ
側ダミー電極２３は必要に応じて省略してもよい。この
場合、フォトダイオード内蔵Ｓｉウェハー上のダミーＡ
ｌ電極３７およびＳｎはんだ層３８は形成する必要がな
い。
ＧａＮ系半導体レーザウェハーのＡｌＧａＩｎＮ系半導
体層２０上にｎ側ダミー電極２３を形成したが、このｎ
側ダミー電極２３は必要に応じて省略してもよい。この
場合、フォトダイオード内蔵Ｓｉウェハー上のダミーＡ
ｌ電極３７およびＳｎはんだ層３８は形成する必要がな
い。
【００５７】また、上述の第４の実施形態においては、
ＡｌＧａＩｎＮ系半導体層２０の共振器長方向と垂直方
向の両端部に突起部を形成したが、この突起部は両端部
から少し内側の部分に形成してもよい。
ＡｌＧａＩｎＮ系半導体層２０の共振器長方向と垂直方
向の両端部に突起部を形成したが、この突起部は両端部
から少し内側の部分に形成してもよい。
【００５８】また、上述の第６の実施形態においては、
貼り合わせ前のフォトダイオード内蔵Ｓｉウェハー上に
あらかじめ半球状のＳｎはんだ層３４、３６、３８を形
成したが、各Ｔｉ／Ａｇ膜５０上にこれと同一形状のＳ
ｎはんだ層を互いに同一の厚さに形成したままの状態で
このフォトダイオード内蔵ＳｉウェハーをＧａＮ系半導
体レーザウェハーと貼り合わせ、その後３００℃程度に
加熱することにより半球状のＳｎはんだ層３４、３６、
３８を形成するようにしてもよい。
貼り合わせ前のフォトダイオード内蔵Ｓｉウェハー上に
あらかじめ半球状のＳｎはんだ層３４、３６、３８を形
成したが、各Ｔｉ／Ａｇ膜５０上にこれと同一形状のＳ
ｎはんだ層を互いに同一の厚さに形成したままの状態で
このフォトダイオード内蔵ＳｉウェハーをＧａＮ系半導
体レーザウェハーと貼り合わせ、その後３００℃程度に
加熱することにより半球状のＳｎはんだ層３４、３６、
３８を形成するようにしてもよい。
【００５９】さらに、上述の第１〜第６の実施形態にお
いては、この発明をＧａＮ系半導体レーザの製造に適用
した場合について説明したが、この発明は、ＧａＮ系発
光ダイオードや、ＧａＮ系ＦＥＴなどのＧａＮ系電子走
行素子の製造に適用してもよい。
いては、この発明をＧａＮ系半導体レーザの製造に適用
した場合について説明したが、この発明は、ＧａＮ系発
光ダイオードや、ＧａＮ系ＦＥＴなどのＧａＮ系電子走
行素子の製造に適用してもよい。
【００６０】
【発明の効果】以上説明したように、この発明による半
導体装置の製造方法によれば、あらかじめ窒化物系ＩＩ
Ｉ−Ｖ族化合物半導体層に複数の素子が形成された第１
の基板と第２の基板とを貼り合わせ、これらの第１の基
板および第２の基板を分割するようにしていることによ
り、フルバッチプロセスで大量の素子を同時に製造する
ことができ、これによって窒化物系ＩＩＩ−Ｖ族化合物
半導体を用いた半導体レーザあるいは発光ダイオードさ
らには電子走行素子を高い生産性で製造することができ
る。
導体装置の製造方法によれば、あらかじめ窒化物系ＩＩ
Ｉ−Ｖ族化合物半導体層に複数の素子が形成された第１
の基板と第２の基板とを貼り合わせ、これらの第１の基
板および第２の基板を分割するようにしていることによ
り、フルバッチプロセスで大量の素子を同時に製造する
ことができ、これによって窒化物系ＩＩＩ−Ｖ族化合物
半導体を用いた半導体レーザあるいは発光ダイオードさ
らには電子走行素子を高い生産性で製造することができ
る。
【００６１】また、この発明による半導体装置によれ
ば、窒化物系ＩＩＩ−Ｖ族化合物半導体層の表面の突起
部を利用して、ｐ側電極またはｎ側電極のうちの高さが
低い方の電極にはんだが融着されるときに、はんだが横
方向に流れ出すのを防止することができる。
ば、窒化物系ＩＩＩ−Ｖ族化合物半導体層の表面の突起
部を利用して、ｐ側電極またはｎ側電極のうちの高さが
低い方の電極にはんだが融着されるときに、はんだが横
方向に流れ出すのを防止することができる。
【図１】この発明の第１の実施形態によるＧａＮ系半導
体レーザの製造方法の概略を説明するための斜視図であ
る。
体レーザの製造方法の概略を説明するための斜視図であ
る。
【図２】この発明の第１の実施形態によるＧａＮ系半導
体レーザの製造方法の概略を説明するための斜視図であ
る。
体レーザの製造方法の概略を説明するための斜視図であ
る。
【図３】この発明の第１の実施形態によるＧａＮ系半導
体レーザの製造方法の概略を説明するための斜視図であ
る。
体レーザの製造方法の概略を説明するための斜視図であ
る。
【図４】この発明の第１の実施形態によるＧａＮ系半導
体レーザの製造方法の概略を説明するための斜視図であ
る。
体レーザの製造方法の概略を説明するための斜視図であ
る。
【図５】この発明の第１の実施形態によるＧａＮ系半導
体レーザの製造方法の概略を説明するための斜視図であ
る。
体レーザの製造方法の概略を説明するための斜視図であ
る。
【図６】この発明の第１の実施形態によるＧａＮ系半導
体レーザの製造方法の詳細を説明するための断面図であ
る。
体レーザの製造方法の詳細を説明するための断面図であ
る。
【図７】この発明の第１の実施形態によるＧａＮ系半導
体レーザの製造方法の詳細を説明するための断面図であ
る。
体レーザの製造方法の詳細を説明するための断面図であ
る。
【図８】図７に対応する平明図である。
【図９】この発明の第１の実施形態によるＧａＮ系半導
体レーザの製造方法の詳細を説明するための断面図であ
る。
体レーザの製造方法の詳細を説明するための断面図であ
る。
【図１０】図９に対応する平明図である。
【図１１】この発明の第１の実施形態によるＧａＮ系半
導体レーザの製造方法の詳細を説明するための断面図で
ある。
導体レーザの製造方法の詳細を説明するための断面図で
ある。
【図１２】この発明の第１の実施形態によるＧａＮ系半
導体レーザの製造方法の詳細を説明するための断面図で
ある。
導体レーザの製造方法の詳細を説明するための断面図で
ある。
【図１３】この発明の第１の実施形態によるＧａＮ系半
導体レーザの製造方法の詳細を説明するための断面図で
ある。
導体レーザの製造方法の詳細を説明するための断面図で
ある。
【図１４】この発明の第１の実施形態によるＧａＮ系半
導体レーザの製造方法の詳細を説明するための断面図で
ある。
導体レーザの製造方法の詳細を説明するための断面図で
ある。
【図１５】この発明の第３の実施形態によるＧａＮ系半
導体レーザの製造方法を説明するための断面図である。
導体レーザの製造方法を説明するための断面図である。
【図１６】この発明の第４の実施形態によるＧａＮ系半
導体レーザの製造方法を説明するための断面図である。
導体レーザの製造方法を説明するための断面図である。
【図１７】この発明の第５の実施形態によるＧａＮ系半
導体レーザの製造方法を説明するための断面図である。
導体レーザの製造方法を説明するための断面図である。
【図１８】この発明の第６の実施形態によるＧａＮ系半
導体レーザの製造方法を説明するための断面図である。
導体レーザの製造方法を説明するための断面図である。
【図１９】従来の半導体レーザのパッケージの組み立て
工程を説明するための斜視図である。
工程を説明するための斜視図である。
１・・・ＧａＮ系半導体レーザウェハー、２・・・フォ
トダイオード内蔵Ｓｉウェハー、３・・・ＧａＮ系半導
体レーザチップ、１１・・・ｃ面サファイア基板、２０
・・・ＡｌＧａＩｎＮ系半導体層、２１・・・ｐ側電
極、２２・・・ｎ側電極、３４、３６、３８・・・Ｓｎ
はんだ層
トダイオード内蔵Ｓｉウェハー、３・・・ＧａＮ系半導
体レーザチップ、１１・・・ｃ面サファイア基板、２０
・・・ＡｌＧａＩｎＮ系半導体層、２１・・・ｐ側電
極、２２・・・ｎ側電極、３４、３６、３８・・・Ｓｎ
はんだ層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 31/0232 (72)発明者 河合 弘治 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内
Claims (16)
- 【請求項１】 複数の素子が形成された窒化物系ＩＩＩ
−Ｖ族化合物半導体層を一方の主面に有する第１の基板
の上記窒化物系ＩＩＩ−Ｖ族化合物半導体層側の表面を
第２の基板の一方の主面と貼り合わせる工程と、 上記貼り合わされた上記第１の基板および上記第２の基
板を複数に分割する工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項２】 上記貼り合わされた上記第１の基板およ
び上記第２の基板を上記素子毎に分割するようにしたこ
とを特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 上記複数の素子は上記第１の基板に達す
る溝により互いに分離されていることを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項４】 上記第１の基板を他方の主面側から少な
くとも上記溝に達するまで研磨する工程をさらに有する
ことを特徴とする請求項４記載の半導体装置の製造方
法。 - 【請求項５】 上記第１の基板を他方の主面側から少な
くとも上記溝に達するまでダイシングする工程をさらに
有することを特徴とする請求項４記載の半導体装置の製
造方法。 - 【請求項６】 上記第１の基板の上記窒化物系ＩＩＩ−
Ｖ族化合物半導体層上に上記素子の電極が形成されてい
るとともに、上記第２の基板の上記一方の主面上の上記
素子の上記電極に対応した位置にはんだ電極が形成され
ていることを特徴とする請求項１記載の半導体装置の製
造方法。 - 【請求項７】 上記第１の基板の上記素子の上記電極と
上記第２の基板の上記はんだ電極とを接合することによ
り上記第１の基板と上記第２の基板とを貼り合わせるよ
うにしたことを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項８】 上記素子は半導体レーザ、発光ダイオー
ドまたは電子走行素子であることを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項９】 上記第１の基板はサファイア基板、Ｓｉ
Ｃ基板、Ｓｉ基板、スピネル基板またはＺｎＯ基板であ
ることを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項１０】 上記第２の基板はＳｉ基板、ＳｉＣ基
板、ダイヤモンド基板、ＡｌＮ基板、ＧａＮ基板、Ｚｎ
Ｏ基板またはスピネル基板であることを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項１１】 上記素子は半導体レーザであり、上記
第２の基板は上記半導体レーザの光出力モニター用のフ
ォトダイオードが上記素子毎に形成されたＳｉ基板であ
ることを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項１２】 複数の素子が第１の基板に達する溝に
より互いに分離されて形成された窒化物系ＩＩＩ−Ｖ族
化合物半導体層であってその表面に上記溝に平行に延び
る第１の突起部および第２の突起部が互いに分離して形
成されたものを一方の主面に有する第１の基板の上記窒
化物系ＩＩＩ−Ｖ族化合物半導体層側の表面を第２の基
板の一方の主面と貼り合わせる工程と、 上記貼り合わされた上記第１の基板および上記第２の基
板を複数に分割する工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項１３】 一つの素子が形成された窒化物系ＩＩ
Ｉ−Ｖ族化合物半導体層を一方の主面に有する第１の基
板の上記窒化物系ＩＩＩ−Ｖ族化合物半導体層側の表面
を第２の基板の一方の主面と貼り合わせる工程と、 上記貼り合わされた上記第１の基板および上記第２の基
板を複数に分割する工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項１４】 基板の一方の主面に窒化物系ＩＩＩ−
Ｖ族化合物半導体層を有し、上記窒化物系ＩＩＩ−Ｖ族
化合物半導体層上にｐ側電極およびｎ側電極が互いに異
なる高さで形成された半導体装置であって、 上記窒化物系ＩＩＩ−Ｖ族化合物半導体層の表面に突起
部を有することを特徴とする半導体装置。 - 【請求項１５】 上記突起部は上記ｐ側電極および上記
ｎ側電極のうちの高さが低い方の電極に関して上記ｐ側
電極および上記ｎ側電極のうちの高さが高い方の電極と
反対側に形成されていることを特徴とする請求項１４記
載の半導体装置。 - 【請求項１６】 上記突起部は上記ｐ側電極および上記
ｎ側電極のうちの高さが高い方の電極の下面とほぼ同一
の高さを有することを特徴とする請求項１４記載の半導
体装置。
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