DE102008014121A1 - Verfahren zur Herstellung von Halbleiterchips und Halbleiterchip - Google Patents

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DE102008014121A1
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Stefan Dr. Illek
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Osram Opto Semiconductors GmbH
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    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Abstract

Es wird ein Verfahren zur Herstellung einer Mehrzahl von Halbleiterchips (1) angegeben. Eine Mehrzahl von Halbleiterkörpern (2) wird auf einem Substrat (8) bereitgestellt, wobei die Halbleiterkörper (2) durch Zwischenräume (25) voneinander beabstandet sind. Ein strukturierter Träger (33) wird bereitgestellt, der eine Mehrzahl von Erhebungen (35) aufweist. Der strukturierte Träger (33) wird relativ zu dem Substrat (8) derart positioniert, dass sich die Erhebungen des strukturierten Trägers (33) in die Zwischenräume (25) zwischen den Halbleiterkörpern (2) hineinerstrecken. Ein mechanisch stabiler Verbund (38) wird hergestellt, der das Substrat (8) und den strukturierten Träger (33) umfasst. Der Verbund (38) wird in eine Mehrzahl von Halbleiterchips (1) vereinzelt. Weiterhin wird ein Halbleiterchip angegeben.

Description

  • Die vorliegende Anmeldung betrifft ein Verfahren zur Herstellung von Halbleiterchips und einen Halbleiterchip.
  • Beim Betrieb von Halbleiterchips können Verlustprozesse zu einer starken Erwärmung des Halbleiterchips führen. Beispielsweise können bei einem optisch gepumpten Halbleiterlaser, etwa einem VECSEL (Vertical External Cavity Surface Emitting Laser), in dem für die Erzeugung von Strahlung vorgesehenen aktiven Bereich Temperaturerhöhungen von über 150° auftreten.
  • In dem Halbleiterchip kann dies zu einem Brechungsindexgradienten führen, was eine meist unerwünschte Ausbildung einer so genannten "thermischen Linse" hervorrufen kann. Weiterhin können starke Temperatursteigerungen des Halbleiterlasers bewirken, dass die optische Ausgangsleistung des Halbleiterlasers bei einer Steigerung der Pumpleistung nicht weiter zunimmt (thermisches Überrollen).
  • Es ist eine Aufgabe, ein Verfahren anzugeben, mit dem Halbleiterchips hergestellt werden können, bei denen im aktiven Bereich erzeugte Wärme verbessert abgeführt werden kann. Weiterhin soll ein Halbleiterchip mit, insbesondere hinsichtlich der Wärmeabfuhr, verbesserten Eigenschaften angegeben werden.
  • Diese Aufgaben werden durch ein Herstellungsverfahren beziehungsweise durch einen Halbleiterchip gemäß den unabhängigen Patentansprüchen gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen sind Gegenstand der abhängigen Patentansprüche.
  • Gemäß einer Ausführungsform wird bei einem Verfahren zur Herstellung einer Mehrzahl von Halbleiterchips eine Mehrzahl von Halbleiterkörpern auf einem Substrat bereitgestellt, wobei die Halbleiterkörper durch Zwischenräume voneinander beabstandet sind. Ein strukturierter Träger wird bereitgestellt, der eine Mehrzahl von Erhebungen aufweist. Der strukturierte Träger wird relativ zu dem Substrat derart positioniert, dass sich die Erhebungen des strukturierten Trägers in die Zwischenräume zwischen den Halbleiterkörpern hinein erstrecken. Ein mechanisch stabiler Verbund wird hergestellt, der das Substrat und den strukturierten Träger umfasst. Der Verbund wird in eine Mehrzahl von Halbleiterchips vereinzelt.
  • Das Verfahren muss hierbei nicht notwendigerweise in der oben genannten Reihenfolge durchgeführt werden.
  • Durch das Verfahren können vereinfacht Halbleiterchips hergestellt werden, die einen Teil des strukturierten Trägers und zweckmäßigerweise jeweils einen Halbleiterkörper umfassen. Mittels des strukturierten Trägers wird ein Chipträger gebildet, der den Halbleiterkörper mechanisch stabilisiert.
  • Die Erhebungen sind insbesondere zur mechanischen Stabilisierung der Chipträger vorgesehen. Im Bereich zwischen den Erhebungen, also in den Bereichen, in denen die Halbleiterkörper befestigt werden, können die Chipträger besonders dünn ausgeführt werden. So können Halbleiterchips hergestellt werden, bei denen der thermische Widerstand des Chipträgers verringert ist, wodurch die im Betrieb des Halbleiterchips erzeugte Wärme verbessert aus dem Halbleiterkörper abgeführt werden kann. Die Effizienz der Strahlungserzeugung kann so gesteigert werden. Weiterhin kann die Gefahr einer Ausbildung einer thermischen Linse in dem Halbleiterkörper verringert werden.
  • Ferner wird durch die Erhebungen eine ausreichende Stabilität gewährleistet, sodass die Halbleiterchips zuverlässig montiert werden können. Die Montage der Halbleiterchips kann beispielsweise in einem Gehäuse für ein optoelektronisches Bauelement oder auf einem Montageträger, etwa einer Leiterplatte, erfolgen.
  • Die Halbleiterkörper weisen vorzugsweise jeweils eine Halbleiterschichtenfolge auf, die weiterhin bevorzugt einen zur Erzeugung von Strahlung vorgesehenen aktiven Bereich umfasst. Die Halbleiterschichtenfolge wird vorzugsweise epitaktisch, etwa mittels MBE oder MOVPE, abgeschieden.
  • In einer bevorzugten Ausgestaltung ist der strukturierte Träger mittels der Erhebungen gitterartig strukturiert ausgebildet. Dies ist insbesondere bei einer matrixförmigen Anordnung der Halbleiterchips auf dem Substrat zweckmäßig.
  • Das Vereinzeln des Verbunds erfolgt vorzugsweise im Bereich der Erhebungen des strukturierten Trägers. Auf diese Weise kann ein Halbleiterchip mit einem Chipträger hergestellt werden, bei dem der Chipträger im Randbereich eine erhöhte Dicke aufweist. Mit anderen Worten kann der Chipträger eine rahmenartig ausgebildete Verstärkung aufweisen, die den Halbleiterkörper in lateraler Richtung, vorzugsweise vollständig, umlaufen kann. Ein geringer thermischer Widerstand des Chipträgers bei gleichzeitig guter mechanischer Stabilität kann so vereinfacht erzielt werden.
  • In einer bevorzugten Ausgestaltung werden die Erhebungen durch bereichsweises Entfernen des Trägermaterials zwischen den Erhebungen ausgebildet. Bevorzugt erfolgt das Ausbilden der Erhebungen mittels Mikrostrukturierung, etwa mechanisch, beispielsweise mittels Sägens, oder chemisch, beispielsweise mittels nasschemischen oder trockenchemischen Ätzens.
  • Der strukturierte Träger enthält vorzugsweise ein Material mit hoher thermischer Leitfähigkeit. Weiterhin ist das Trägermaterial vorzugsweise zuverlässig und auf einfache Weise strukturierbar.
  • Insbesondere eignet sich ein Träger, der ein Halbleitermaterial enthält oder aus einem Halbleitermaterial besteht. Gegenüber metallischen Trägern zeichnet sich ein auf Halbleitermaterial basierender Träger durch eine vereinfachte Strukturierbarkeit aus und kann weiterhin vereinfacht gedünnt werden. Beispielsweise kann der strukturierte Träger Silizium, Germanium oder Galliumarsenid enthalten oder aus einem solchen Material bestehen. Insbesondere Silizium zeichnet sich durch eine gute Mikrostrukturierbarkeit aus und ist als großflächiges sowie kostengünstiges Trägermaterial verfügbar.
  • Vor dem Vereinzeln weist der Verbund vorzugsweise eine Grenzfläche auf, auf der die Halbleiterkörper angeordnet und weiterhin bevorzugt befestigt sind. Die Erhebungen sind vorzugsweise auf derselben Seite der Grenzfläche angeordnet wie die Halbleiterkörper.
  • In dem Verbund können die Erhebungen die Halbleiterkörper in einer senkrecht zur Grenzfläche verlaufenden Richtung überragen. Je größer die senkrechte Ausdehnung der Erhebungen ist, desto stabiler kann der Halbleiterchip ausgeführt werden, ohne hierbei den thermischen Widerstand des Chipträgers zu vergrößern.
  • In einer bevorzugten Ausgestaltung wird der Verbund auf der den Halbleiterkörpern abgewandten Seite der Grenzfläche gedünnt. Die Dicke des Chipträgers unterhalb des Halbleiterkörpers kann so noch im Verbund weiter verringert werden.
  • In einer bevorzugten Weiterbildung beträgt die Ausdehnung des Verbunds senkrecht zur Grenzfläche auf der den Halbleiterkörpern abgewandten Seite nach dem Dünnen zwischen einschließlich 5 μm und einschließlich 70 μm, bevorzugt zwischen einschließlich 10 μm und einschließlich 50 μm, besonders bevorzugt zwischen einschließlich 10 μm und einschließlich 30 μm. Je geringer die vertikale Ausdehnung des Chipträgers unterhalb des Halbleiterkörpers ist, desto geringer ist der thermische Widerstand des Chipträgers. Andererseits wird durch eine größere Ausdehnung entlang dieser Richtung die mechanische Stabilität des Chipträgers gefördert.
  • In einer bevorzugten Ausgestaltung ist die Ausdehnung des Verbunds senkrecht zur Grenzfläche auf der den Halbleiterkörpern zugewandten Seite der Grenzfläche nach dem Dünnen größer als auf der den Halbleiterkörpern abgewandten Seite. Durch das Dünnen können also Halbleiterchips hergestellt werden, bei denen der Chipträger im Bereich des Halbleiterkörpers eine besonders geringe Dicke aufweist, und gleichzeitig der Chipträger aufgrund der auf der dem Halbleiterkörper zugewandten Seite der Grenzfläche vergleichsweise großen vertikalen Ausdehnung eine hohe mechanische Stabilität besitzt.
  • In einer bevorzugten Weiterbildung ist die Ausdehnung des Verbunds senkrecht zur Grenzfläche auf der dem Halbleiterkörper zugewandten Seite der Grenzfläche nach dem Dünnen mindestens 1,5-mal so groß, besonders bevorzugt mindestens doppelt so groß, wie auf der dem Halbleiterkörper abgewandten Seite. Die mechanische Stabilität des Chipträgers bei gleichzeitig guter Wärmeabfuhr kann so weiter gesteigert werden.
  • In einer Ausgestaltungsvariante wird die Grenzfläche mittels des strukturierten Trägers gebildet. Die Halbleiterkörper sind also auf dem strukturierten Träger angeordnet.
  • Weiterhin können die mittels des strukturierten Trägers gebildeten Chipträger jeweils einstückig ausgeführt sein.
  • In einer bevorzugten Weiterbildung sind die Erhebungen beim Herstellen des Verbunds von dem Substrat beabstandet. Die Positionierung des Substrats mit den Halbleiterkörpern relativ zum strukturierten Träger kann also derart erfolgen, dass die Halbleiterkörper an der Grenzfläche befestigt werden, wobei sich die Erhebungen nicht vollständig in die Zwischenräume des Substrats hinein erstrecken. Es verbleibt also ein Freiraum zwischen den Erhebungen des strukturierten Trägers und dem Substrat im Bereich der Zwischenräume. Im Verbund kann die mechanische Verbindung von Substrat und strukturiertem Träger demnach ausschließlich über die Halbleiterkörper erfolgen.
  • In einer bevorzugten Ausgestaltung werden die Zwischenräume vor dem Positionieren des strukturierten Trägers relativ zu dem Substrat so ausgebildet, dass sich diese Zwischenräume in das Substrat hinein erstrecken. Das Substrat ist beim Ausbilden des Verbunds also bereits vorstrukturiert. Bevorzugt erstrecken sich die Zwischenräume mindestens 10 μm, besonders bevorzugt mindestens 20 μm, in das Substrat hinein.
  • Das Substrat kann das Aufwachssubstrat für die Halbleiterschichtenfolge sein. Die Zwischenräume erstrecken sich also nicht nur in die, vorzugsweise epitaktisch gewachsene Halbleiterschichtenfolge des Halbleiterkörpers, sondern auch in das Aufwachssubstrat hinein.
  • Die laterale Anordnung der Zwischenräume und der Erhebungen ist zweckmäßigerweise derart aneinander angepasst, dass das Substrat und der strukturierte Träger kammartig ineinander greifen können.
  • Nach dem Herstellen des Verbunds kann das Aufwachssubstrat zumindest bereichsweise gedünnt oder entfernt werden. Die Halbleiterkörper können hierbei mittels des strukturierten Trägers mechanisch stabilisiert werden. Das Aufwachssubstrat ist hierfür nicht mehr erforderlich.
  • Ein Halbleiterchip, bei dem das Aufwachssubstrat zumindest bereichsweise gedünnt oder entfernt ist, wird auch als Dünnfilm-Halbleiterchip bezeichnet.
  • Ein Dünnfilm-Halbleiterchip, etwa ein Dünnfilm-Leuchtdioden-Chip, kann sich weiterhin im Rahmen der vorliegenden Anmeldung durch mindestens eines der folgenden charakteristischen Merkmale auszeichnen:
    • – an einer zu einem Trägerelement, etwa dem Chipträger, hin gewandten ersten Hauptfläche eines Halbleiterkörpers, der eine Halbleiterschichtenfolge mit einem aktiven Bereich umfasst, insbesondere einer Epitaxieschichtenfolge, ist eine Spiegelschicht aufgebracht oder, etwa als Bragg-Spiegel in der Halbleiterschichtenfolge integriert, ausgebildet, die zumindest einen Teil der in der Halbleiterschichtenfolge erzeugten Strahlung in diese zurückreflektiert;
    • – die Halbleiterschichtenfolge weist eine Dicke im Bereich von 20 μm oder weniger, insbesondere im Bereich von 10 μm auf; und/oder
    • – die Halbleiterschichtenfolge enthält mindestens eine Halbleiterschicht mit zumindest einer Fläche, die eine Durchmischungsstruktur aufweist, die vorzugsweise als optische Durchmischungsstruktur ausgeführt ist und die weiterhin im Idealfall zu einer annähernd ergodischen Verteilung des Lichtes in der Halbleiterschichtenfolge führt, d. h. sie weist ein möglichst ergodisch stochastisches Streuverhalten auf.
  • Ein Grundprinzip eines Dünnfilm-Leuchtdiodenchips ist beispielsweise in I. Schnitzer et al., Appl. Phys. Lett. 63 (16), 18. Oktober 1993, 2174–2176 beschrieben, deren Offenbarungsgehalt insofern hiermit durch Rückbezug in die vorliegende Anmeldung aufgenommen wird.
  • In einer weiteren bevorzugten Ausgestaltung wird der strukturierte Träger im Verbund derart gedünnt, dass die Dicke des strukturierten Trägers im Bereich zwischen den Erhebungen zwischen einschließlich 5 μm und einschließlich 70 μm, bevorzugt zwischen einschließlich 10 μm und einschließlich 50 μm, besonders bevorzugt zwischen einschließlich 10 μm und einschließlich 30 μm, beträgt. Die für die Wärmeabfuhr im Betrieb der Halbleiterchips maßgebliche Dicke des strukturierten Trägers kann durch das Dünnen verringert werden, wodurch die Leistungsfähigkeit der Halbleiterchips gesteigert werden kann.
  • In einer bevorzugten Weiterbildung wird vor dem Herstellen des mechanisch stabilen Verbunds auf die Halbleiterkörper und/oder auf die Grenzfläche, etwa auf den strukturierten Träger zwischen den Erhebungen, eine Verbindungsschicht aufgebracht. Die Verbindungsschicht kann beispielsweise ein Lot oder ein Klebemittel enthalten.
  • Weitergehend kann zwischen der Grenzfläche und den Halbleiterkörpern eine Benetzungsschicht vorgesehen sein. Durch die Benetzungsschicht kann eine mechanisch stabile Befestigung der Halbleiterkörper vereinfacht erzielt werden. Insbesondere kann auf die Halbleiterkörper die Verbindungsschicht und auf die Grenzfläche die Benetzungsschicht aufgebracht werden oder umgekehrt.
  • In einer alternativen Ausgestaltungsvariante wird die Grenzfläche mittels des Substrats gebildet. In diesem Fall sind die Halbleiterkörper vorzugsweise bereits vor dem Herstellen des mechanisch stabilen Verbunds auf dem Substrat angeordnet und weiterhin bevorzugt an diesem befestigt. Das Substrat ist hierbei vorzugsweise von dem Aufwachssubstrat für die Halbleiterschichtenfolge verschieden. Nach der Befestigung der Halbleiterkörper kann das Aufwachssubstrat für die Halbleiterschichtenfolge bereichsweise oder vollständig entfernt oder gedünnt werden. Die Halbleiterkörper können hierbei durch das Substrat mechanisch stabilisiert werden.
  • Das Substrat enthält vorzugsweise ein Material mit einer hohen thermischen Leitfähigkeit. Beispielsweise kann das Substrat einen Halbleiter, etwa Silizium, Germanium oder Galliumarsenid enthalten oder aus einem solchen Material bestehen.
  • Alternativ oder ergänzend kann das Substrat ein Metall, etwa Nickel, Molybdän oder Tantal, enthalten oder aus Metall bestehen. Ein solches Substrat kann sich bereits bei sehr geringen Dicken durch eine hohe Stabilität auszeichnen.
  • Weiterhin kann das Substrat auch eine Keramik, etwa Aluminiumnitrid oder Bornitrid, enthalten. Ein keramisches Material kann eine hohe mechanische Stabilität bei gleichzeitig hoher thermischer Leitfähigkeit aufweisen.
  • In einer bevorzugten Weiterbildung ist der strukturierte Träger im Verbund im Bereich zwischen den Erhebungen von den Halbleiterkörpern beabstandet. Der strukturierte Träger grenzt im Verbund also nicht unmittelbar an die Halbleiterkörper an.
  • Die Erhebungen des strukturierten Trägers werden beim Herstellen des Verbunds vorzugsweise stoffschlüssig mit dem Substrat verbunden. Bei einer stoffschlüssigen Verbindung werden die, bevorzugt vorgefertigten, Verbindungspartner mittels atomarer und/oder molekularer Kräfte zusammengehalten. Bevorzugt ist die stoffschlüssige Verbindung mittels einer Befestigungsschicht, etwa eines Klebemittels oder eines Lots, gebildet.
  • In einer bevorzugten Ausgestaltung wird der strukturierte Träger nach dem Herstellen des Verbunds im Bereich zwischen den Erhebungen vollständig entfernt. Somit verbleiben nur die Erhebungen des strukturierten Trägers im Verbund.
  • Der Chipträger kann mittels des Substrats und der an dem Substrat mittels der Verbindungsschicht befestigten Erhebungen gebildet sein. Mittels der mechanischen Stabilisierung durch die Erhebungen kann der Chipträger derart ausgebildet werden, dass das Substrat, auf dem der Halbleiterkörper angeordnet ist, weitgehend gedünnt werden kann. Die Bruchgefahr für ein derart dünnes Substrat wird mittels der Verstärkung durch die Erhebungen vermindert.
  • In einer bevorzugten Weiterbildung wird das Substrat im Verbund derart gedünnt, dass die Dicke des Substrats zwischen einschließlich 5 μm und einschließlich 70 μm, bevorzugt zwischen einschließlich 10 μm und einschließlich 50 μm, besonders bevorzugt zwischen einschließlich 10 μm und einschließlich 30 μm, beträgt. Die Dicke des Chipträgers unterhalb des Halbleiterchips kann so auf einfache Weise verringert werden. Im Betrieb im Halbleiterkörper, insbesondere im aktiven Bereich, erzeugte Wärme kann so verbessert durch den Chipträger hindurch aus dem Halbleiterchip abgeführt werden. Durch eine verbesserte Wärmeabfuhr kann im Betrieb die Temperatur im Halbleiterkörper, insbesondere im aktiven Bereich, gesenkt werden. Thermisch induzierte Verluste bei der Strahlungserzeugung, etwa infolge von erhöhter nichtstrahlender Rekombination, können so verringert werden.
  • Weiterhin kann das Ausbilden einer thermischen Linse im Halbleiterkörper vermindert werden.
  • Das Dünnen des Verbunds, insbesondere das Dünnen des Substrats und/oder das Dünnen des strukturierten Trägers, und/oder gegebenenfalls das Entfernen oder Dünnen des Aufwachssubstrats kann insbesondere mechanisch, etwa mittels Schleifens, Läppens oder Polierens und/oder chemisch, etwa mittels nasschemischen oder trockenchemischen Ätzens, erfolgen. Alternativ oder ergänzend kann auch kohärente Strahlung Anwendung finden, beispielsweise in einem Laser-Ablöseverfahren (laser lift-off, LLO).
  • Ein Halbleiterchip weist gemäß einer Ausführungsform einen Halbleiterkörper und einen Chipträger mit einer Grenzfläche auf. Auf der Grenzfläche ist der Halbleiterkörper befestigt. Der Chipträger weist auf der dem Halbleiterkörper zugewandten Seite der Grenzfläche zumindest eine Erhebung auf, die den Halbleiterkörper in einer zur Grenzfläche senkrechten Richtung überragt.
  • Der Halbleiterkörper weist vorzugsweise eine Halbleiterschichtenfolge auf, die weiterhin bevorzugt einen aktiven Bereich umfasst.
  • Die Erhebung ist dafür vorgesehen, den Chipträger mechanisch zu stabilisieren. Vorzugsweise ist die Erhebung derart ausgebildet, dass der Chipträger im Bereich unterhalb des Halbleiterkörpers eine geringe Dicke aufweist. Die Abfuhr von im Betrieb des Halbleiterchips erzeugter Wärme durch den Chipträger hindurch wird so verbessert.
  • Im Unterschied hierzu wäre bei einem ebenen Chipträger, insbesondere bei einem auf Halbleitermaterial basierenden Chipträger, gleicher Dicke eine ausreichende mechanische Stabilität nicht mehr gewährleistet. Mittels der Erhebung kann also die für die Wärmeabfuhr maßgebliche Dicke des Chipträgers bei guter mechanischer Stabilität weitergehend verringert werden.
  • In einer bevorzugten Ausgestaltung umläuft die zumindest eine Erhebung den Halbleiterchip in lateraler Richtung. Die Erhebung kann also rahmenartig ausgeführt sein.
  • Unterhalb des Halbleiterkörpers beträgt eine Dicke des Chipträgers vorzugsweise zwischen einschließlich 5 μm und einschließlich 70 μm, besonders bevorzugt zwischen einschließlich 10 μm und einschließlich 50 μm, am meisten bevorzugt zwischen einschließlich 10 μm und einschließlich 30 μm.
  • Im Unterschied hierzu beträgt die Dicke von herkömmlichen ebenen Chipträgern, die auf Halbleitermaterial basieren, mindestens 100 μm, um eine ausreichende mechanische Stabilität zu gewährleisten. Im für die Wärmeabfuhr maßgeblichen Bereich unterhalb des Halbleiterkörpers ist die Dicke des beschriebenen Chipträgers gegenüber den Randbereichen des Chipträgers verringert. Auch bei gleicher Gesamthöhe des Chipträgers kann also die Wärmeabfuhr aus dem Halbleiterkörper erheblich verbessert werden.
  • In einer bevorzugten Ausgestaltung ist die Ausdehnung des Chipträgers senkrecht zur Grenzfläche auf der dem Halbleiterkörper zugewandten Seite der Grenzfläche größer als auf der dem Halbleiterkörper abgewandten Seite. Die mechanische Stabilität des Chipträgers wird so vorwiegend mittels der zumindest einen Erhebung erzielt, welche von der Grenzfläche aus gesehen halbleiterkörperseitig angeordnet ist.
  • Bevorzugt ist die Ausdehnung des Chipträgers senkrecht zur Grenzfläche auf der dem Halbleiterkörper zugewandten Seite der Grenzfläche mindestens 1,5-mal so groß, besonders bevorzugt mindestens doppelt so groß, wie die Ausdehnung des Chipträgers auf der dem Halbleiterkörper abgewandten Seite der Grenzfläche.
  • In einer bevorzugten Ausgestaltung beträgt die maximale laterale Ausdehnung der Erhebung im Querschnitt vorzugsweise zwischen einschließlich 50 μm und einschließlich 1 mm, besonders bevorzugt zwischen einschließlich 100 μm und einschließlich 300 μm. So kann eine geringe Größe des Chipträgers bei gleichzeitig guter mechanischer Stabilität vereinfacht erzielt werden.
  • Der Chipträger, insbesondere die Erhebung, enthält vorzugsweise ein Halbleitermaterial, etwa Silizium, Germanium oder Galliumarsenid oder besteht aus einem solchen Halbleitermaterial. Insbesondere Silizium zeichnet sich durch eine gute Mikrostrukturierbarkeit aus.
  • In einer Ausgestaltungsvariante weist der Chipträger zumindest zwei Teile auf, die stoffschlüssig, insbesondere über eine Befestigungsschicht, miteinander verbunden sind. Die Grenzfläche verläuft vorzugsweise in einer Trennebene zwischen den Teilen des Chipträgers. Der Chipträger kann beispielsweise ein Trägerteil und ein Stabilisierungsteil aufweisen, wobei eine Hauptfläche des Trägerteils die Grenzfläche bildet, auf der der Halbleiterkörper angeordnet ist. Das, vorzugsweise rahmenartig ausgeführte, Stabilisierungsteil kann mittels der Erhebung gebildet und weiterhin auf derselben Hauptfläche des Trägerteils angeordnet sein wie der Halbleiterchip.
  • Das Stabilisierungsteil und das Trägerteil können bezüglich des Materials voneinander verschieden sein. So kann beispielsweise das Material für das Stabilisierungsteil hinsichtlich einer guten Strukturierbarkeit und das Material für das Trägerteil hinsichtlich einer hohen thermischen Leitfähigkeit gewählt werden. Vorzugsweise enthält das Stabilisierungsteil eines der im Zusammenhang mit dem strukturierten Träger genannten Halbleitermaterialien, insbesondere Silizium, oder besteht aus einem solchen Material. Das Trägerteil kann insbesondere eines der im Zusammenhang mit dem Substrat genannten Materialien, etwa einen Halbleiter wie beispielsweise Germanium, eine Keramik oder ein Metall enthalten oder aus einem solchen Material bestehen.
  • Alternativ können das Stabilisierungsteil und das Trägerteil bezüglich des Materials gleichartig ausgeführt sein.
  • In einer alternativen Ausgestaltungsvariante ist der Chipträger einstückig ausgebildet. Auf eine Befestigungsschicht zwischen dem Trägerteil und dem Stabilisierungsteil kann in diesem Fall verzichtet werden.
  • In einer bevorzugten Ausgestaltung weist die zumindest eine Erhebung seitens des Halbleiterkörpers eine Seitenflanke auf, die senkrecht zur Grenzfläche verläuft. Eine solche Seitenflanke kann insbesondere mittels trockenchemischen Ätzens hergestellt werden.
  • Durch die senkrechte Seitenflanke kann die laterale Ausdehnung des Chipträgers bei gleicher Größe des Halbleiterkörpers minimiert werden.
  • Alternativ kann die zumindest eine Erhebung seitens des Halbleiterkörpers eine Seitenflanke aufweisen, die in einem von 90° verschiedenen Winkel zur Grenzfläche verläuft. Vorzugsweise verjüngt sich die Erhebung hierbei mit zunehmendem Abstand zur Grenzfläche.
  • Der Winkel zur Grenzfläche beträgt vorzugsweise zwischen einschließlich 30° und einschließlich 60°. Eine derartige Seitenflanke ist insbesondere mittels nasschemischen Ätzens auf einfache Weise herstellbar.
  • In einer bevorzugten Weiterbildung weist der Chipträger auf der dem Halbleiterkörper abgewandten Seite der Grenzfläche eine Montagefläche auf, die für die Befestigung des Halbleiterchips vorgesehen ist. Der Chipträger ist also zwischen der Montagefläche und dem Halbleiterkörper angeordnet.
  • Der Halbleiterchip ist vorzugsweise zur Erzeugung von Strahlung vorgesehen. Hierbei kann der Halbleiterchip im Betrieb optisch gepumpt werden oder bei Anliegen einer externen elektrischen Spannung Strahlung erzeugen.
  • Weiterhin bevorzugt enthält der Halbleiterchip ein III–V-Verbindungshalbleitermaterial. Solche Verbindungshalbleitermaterialien sind zur Erzeugung von Strahlung vom ultravioletten über den sichtbaren bis in den infraroten Spektralbereich besonders geeignet.
  • Der Halbleiterchip kann zur Erzeugung von kohärenter Strahlung vorgesehen sein und beispielsweise als oberflächenemittierender Halbleiterlaser, etwa als VCSEL (Vertical Cavity Surface Emitting Laser), als VECSEL (Vertical External Cavity Surface Emitting Laser) oder als Scheibenlaser (disk laser) ausgeführt sein. Weiterhin kann der Halbleiterchip auch als kantenemittierender Halbleiterlaser ausgebildet sein.
  • Alternativ oder ergänzend kann der Halbleiterchip auch zur Erzeugung von inkohärenter Strahlung vorgesehen sein. Hierfür kann der Halbleiterchip beispielsweise als Lumineszenzdiodenchip, etwa als Leuchtdiodenchip (LED-Chip) ausgeführt sein.
  • Für die Erzeugung teilkohärenter Strahlung kann der Halbleiterchip beispielsweise als RCLED-Chip (Resonant Cavity Light Emitting Diode) ausgeführt sein.
  • Das weiter oben beschriebene Verfahren ist zur Herstellung des beschriebenen Halbleiterchips besonders geeignet. Im Zusammenhang mit den Verfahren beschriebene Merkmale können daher auch für den Halbleiterchip herangezogen werden und umgekehrt.
  • Weitere Merkmale, vorteilhafte Ausgestaltungen und Zweckmäßigkeiten ergeben sich aus der folgenden Beschreibung der Ausführungsbeispiele in Verbindung mit den Figuren.
  • Es zeigen:
  • Die 1A bis 1G ein erstes Ausführungsbeispiel für ein Verfahren zur Herstellung einer Mehrzahl von Halbleiterchips anhand von schematisch in Schnittansicht dargestellten Zwischenschritten;
  • die 2A bis 2F ein zweites Ausführungsbeispiel für ein Verfahren zur Herstellung einer Mehrzahl von Halbleiterchips anhand von schematisch in Schnittansicht dargestellten Zwischenschritten;
  • die 3A und 3B ein erstes Ausführungsbeispiel für einen Halbleiterchip in schematischer Schnittansicht (3A) sowie in zugehöriger Aufsicht (3B); und
  • die 4A und 4B ein zweites Ausführungsbeispiel für einen Halbleiterchip in schematischer Schnittansicht (4A) und zugehöriger Aufsicht (4B).
  • Gleiche, gleichartige und gleich wirkende Elemente sind in den Figuren mit gleichen Bezugszeichen versehen.
  • Die Figuren sind jeweils schematische Darstellungen und daher nicht unbedingt maßstabsgetreu. Vielmehr können vergleichsweise kleine Elemente und insbesondere Schichtdicken zur Verdeutlichung übertrieben groß dargestellt sein.
  • In 1A ist ein Ausschnitt eines Substrats 8 gezeigt, auf dem eine Mehrzahl von Halbleiterkörpern 2 bereitgestellt wird. In dem dargestellten Ausschnitt sind zwei Halbleiterkörper 2 nebeneinander angeordnet.
  • Die Halbleiterkörper 2 umfassen vorzugsweise jeweils eine Halbleiterschichtenfolge. In der Halbleiterschichtenfolge kann ein zur Erzeugung von Strahlung vorgesehener aktiver Bereich ausgebildet sein (nicht explizit dargestellt). Die Halbleiterschichtenfolge wird vorzugsweise epitaktisch, etwa mittels MOVPE oder MBE, hergestellt. Das Substrat 8 kann hierbei als Aufwachssubstrat für die Halbleiterschichtenfolge des Halbleiterkörpers 2 dienen. Davon abweichend können die Halbleiterkörper aber auch auf einem Substrat bereitgestellt werden, das von dem Aufwachssubstrat verschieden ist.
  • Die Halbleiterkörper 2 sind durch Zwischenräume 25 in lateraler Richtung voneinander beabstandet. Die Zwischenräume 25 strecken sich halbleiterkörperseitig in das Substrat 8 hinein. Die Zwischenräume können sich mindestens 10 μm, bevorzugt mindestens 20 μm in das Substrat hinein erstrecken. Die Zwischenräume 25 können insbesondere chemisch, etwa mittels nasschemischen oder trockenchemischen Ätzens, hergestellt werden. Auf der dem Substrat 8 abgewandten Seite des Halbleiterkörpers 2 ist eine Verbindungsschicht 4 ausgebildet. Mittels der Verbindungsschicht können die Halbleiterkörper vereinfacht an einem Träger befestigt werden.
  • Die Verbindungsschicht 4 kann beispielsweise als eine Lotschicht ausgeführt sein und kann weiterhin bevorzugt ein Metall, etwa Gold, Zinn oder Indium, oder eine metallische Legierung, insbesondere mit zumindest einem der genannten Metalle, enthalten.
  • Weiterhin ist in 1A ein Ausschnitt eines strukturierten Trägers 33 dargestellt, der eine Mehrzahl von Erhebungen 35 aufweist. Die Erhebungen werden vorzugsweise durch Mikrostrukturierung hergestellt, wobei das Trägermaterial eines vorzugsweise ebenen Trägers zwischen den Erhebungen entfernt wird. Das Entfernen kann beispielsweise mechanisch und/oder chemisch, etwa mittels nasschemischen oder trockenchemischen Ätzens, erfolgen.
  • Der strukturierte Träger enthält bevorzugt ein Material, das sich durch eine gute Mikrostrukturierbarkeit, gute thermische Leitfähigkeit und/oder eine hohe mechanische Stabilität auszeichnet, oder besteht aus einem solchen Material.
  • Insbesondere enthält der strukturierte Träger vorzugsweise ein Halbleitermaterial oder besteht aus einem Halbleitermaterial. Beispielsweise eignet sich Silizium, Germanium oder Galliumarsenid.
  • Der strukturierte Träger 33 weist eine Grenzfläche 30 auf, die für die Befestigung der Halbleiterkörper 2 an dem strukturierten Träger 33 vorgesehen ist. Auf der Grenzfläche ist eine Benetzungsschicht 45 ausgebildet. Mittels der Benetzungsschicht kann eine mechanisch stabile Befestigung der Halbleiterkörper 2 an dem strukturierten Träger 33 vereinfacht hergestellt werden. Die Benetzungsschicht 45 kann im Bereich zwischen den Erhebungen 35 ausgebildet sein oder sich vollflächig über den strukturierten Träger erstrecken.
  • Wie in 1B dargestellt, werden das Substrat 8 mit den bereits ausgebildeten Zwischenräumen 25 zwischen den Halbleiterkörpern 2 und der strukturierte Träger derart zueinander positioniert, dass sich die Erhebungen 35 des strukturierten Trägers 33 in die Zwischenräume 25 hinein erstrecken. Das Substrat 8 und der strukturierte Träger 33 greifen also kammartig ineinander. Mittels der Verbindungsschicht 4 wird ein mechanisch stabiler Verbund 38 hergestellt, der den strukturierten Träger 33 und das Substrat 8 umfasst. Die Ausdehnung der Erhebungen 35 ist in vertikaler Richtung, also in einer senkrecht zu einer Haupterstreckungsebene des strukturierten Trägers 33 verlaufenden Richtung, derart an die Zwischenräume 25 angepasst, dass die Erhebungen 35 im Verbund von dem Substrat 8 beabstandet sind. Das Substrat 8 ist also nur über die Halbleiterkörper 2 mit dem strukturierten Träger 33 mechanisch verbunden. Ein nachfolgendes Entfernen des Substrats 8 wird so vereinfacht.
  • Die Erhebungen 35 werden also bereits vor dem Herstellen des Verbunds 38 ausgebildet. Die Erhebungen können halbleiterkörperseitig Seitenflanken 350 aufweisen, die schräg zur Grenzfläche 30 verlaufen. Bevorzugt beträgt der Winkel zur Grenzfläche zwischen einschließlich 30° und einschließlich 60°. Beispielsweise kann bei einem Träger aus Silizium mittels anisotropen nasschemischen Ätzens auf einfache Weise ein Winkel von etwa 54° hergestellt werden.
  • Nach dem Herstellen des Verbunds kann, wie in den 1C und 1D dargestellt, das Substrat 8 entfernt werden. In dem gezeigten Ausführungsbeispiel erfolgt das Entfernen zunächst, wie 1C zeigt, in einem mechanischen Schritt, wobei das Substrat auf eine Restdicke gedünnt wird. Das mechanische Dünnen kann beispielsweise mittels Schleifens, Läppens oder Polierens erfolgen.
  • Der verbleibende Teil des Substrats kann in einem nachfolgenden, vorzugsweise chemischen, Schritt entfernt werden. Dies kann beispielsweise mittels nasschemischen oder trockenchemischen Ätzens erfolgen. Nach dem Entfernen des Substrats 8 sind benachbarte Halbleiterkörper 2 nur noch über den strukturierten Träger 33 mechanisch miteinander verbunden.
  • In vertikaler Richtung überragen die Erhebungen 35 die Halbleiterkörper 2. Der strukturierte Träger 33 dient nunmehr der mechanischen Stabilisierung der Halbleiterkörper 2. Das Substrat 8 ist hierfür nicht mehr erforderlich.
  • Auf der den Halbleiterkörpern 2 abgewandten Seite kann der strukturierte Träger 33 gedünnt werden. Bevorzugt wird der strukturierte Träger derart gedünnt, dass die Dicke des strukturierten Trägers im Bereich zwischen den Erhebungen zwischen einschließlich 5 μm und einschließlich 70 μm, bevorzugt zwischen einschließlich 10 μm und einschließlich 50 μm, am meisten bevorzugt zwischen einschließlich 10 μm und einschließlich 30 μm, beträgt. Die Erhebungen 35 dienen hierbei der mechanischen Stabilisierung des strukturierten Trägers. Im Bereich unterhalb der Halbleiterkörper 2 kann der strukturierte Träger somit auf eine Dicke gedünnt werden, bei der eine ausreichende mechanische Stabilität ohne die Erhebungen, also im Falle eines ebenen Trägers, nicht mehr gewährleistet wäre.
  • Bezogen auf die Grenzfläche 30 kann die Ausdehnung des Verbunds 38 nach dem Dünnen auf der den Halbleiterkörpern 2 zugewandten Seite größer sein als auf der den Halbleiterkörpern abgewandten Seite. Bevorzugt ist die Ausdehnung des Verbunds senkrecht zur Grenzfläche auf der dem Halbleiterkörper zugewandten Seite der Grenzfläche nach dem Dünnen mindestens 1,5 Mal so groß, besonders bevorzugt mindestens doppelt so groß, wie auf der den Halbleiterkörpern abgewandten Seite.
  • Auf dem gedünnten strukturierten Träger 33 können auf der den Halbleiterkörpern 2 abgewandten Seite Montageschichten 6 ausgebildet werden. Hierbei weist vorzugsweise jeder Bereich des Verbunds 38, aus dem ein Halbleiterchip hervorgeht, jeweils eine Montageschicht auf. Die Montageschicht ist für eine vereinfachte Befestigung der Halbleiterchips, beispielsweise auf einer Leiterplatte, einer Wärmesenke oder in einem Gehäuse für ein optoelektronisches Bauelement, vorgesehen.
  • Die Montageschicht enthält vorzugsweise ein Metall, beispielsweise Gold, Platin, Titan, Silber, Aluminium oder Indium oder eine metallische Legierung mit zumindest einem der genannten Materialien.
  • Wie in 1G dargestellt, wird der Verbund 38 in eine Mehrzahl von separaten Halbleiterchips 1 vereinzelt. Das Vereinzeln kann beispielsweise mittels Spaltens, Brechens oder Sägens erfolgen. Auch ein chemisches Verfahren, etwa nasschemisches oder trockenchemisches Ätzen, kann für das Vereinzeln herangezogen werden.
  • Das Vereinzeln erfolgt hierbei in den Bereichen des strukturierten Trägers 33, in dem die Erhebungen 35 ausgebildet sind. So kann eine ausreichende mechanische Stabilität des strukturierten Trägers 33 auf einfache Weise gewährleistet werden.
  • Die Befestigung der Halbleiterkörper 2 an den jeweiligen Chipträgern 3 kann also bei dem beschriebenen Verfahren noch im Waferverbund erfolgen, so dass durch das Verfahren eine Vielzahl von Halbleiterchips gleichzeitig hergestellt werden kann.
  • Ein zweites Ausführungsbeispiel für ein Verfahren zur Herstellung einer Mehrzahl von Halbleiterchips ist anhand von den in den 2A bis 2F in schematischer Schnittansicht dargestellten Zwischenschritten veranschaulicht.
  • Wie in 2A dargestellt, wird auf einem Substrat 8 eine Mehrzahl von Halbleiterkörpern 2 bereitgestellt, die nebeneinander angeordnet sind. Die Halbleiterkörper sind jeweils durch Zwischenräume 25 voneinander beabstandet.
  • Die Zwischenräume 25 erstrecken sich bis zu einer Grenzfläche 30, auf der die Halbleiterkörper 2 angeordnet sind.
  • Die Halbleiterkörper 2 sind mittels einer Verbindungsschicht 4 an dem Substrat 8 befestigt. Das Substrat 8 ist also von dem Aufwachssubstrat für die Halbleiterschichtenfolge der Halbleiterkörper 2 verschieden.
  • Das Substrat enthält vorzugsweise ein Material mit einer hohen thermischen Leitfähigkeit. Beispielsweise kann das Substrat einen Halbleiter, etwa Silizium, Germanium oder Galliumarsenid, enthalten oder aus einem solchen Material bestehen.
  • Alternativ oder ergänzend kann das Substrat ein Metall, etwa Nickel, Molybdän oder Tantal, enthalten oder aus Metall bestehen. Ein solches Substrat kann sich bereits bei sehr geringen Dicken durch eine hohe Stabilität auszeichnen.
  • Weiterhin kann das Substrat auch eine Keramik, etwa Aluminiumnitrid oder Bornitrid, enthalten. Ein keramisches Material kann eine hohe mechanische Stabilität bei gleichzeitig hoher thermischer Leitfähigkeit aufweisen.
  • Das Befestigen der Halbleiterkörper 2 an dem, vorzugsweise ebenen, Substrat 8 kann hierbei im Waferverbund erfolgen. Das heißt, nach dem epitaktischen Aufwachsen der Halbleiterschichtenfolge, aus der die Halbleiterkörper 2 hervorgehen, auf dem Aufwachssubstrat wird die Halbleiterschichtenfolge an dem Substrat 8 befestigt. Nach der Befestigung an dem Substrat 8 kann das Aufwachssubstrat von der Halbleiterschichtenfolge entfernt werden, sodass die Halbleiterschichtenfolge auf dem Substrat 8 verbleibt. Das Entfernen des Aufwachssubstrats kann mechanisch und/oder chemisch erfolgen. Auch kohärente Strahlung kann, etwa in einem Laser-Ablöseverfahren (laser lift-off), Anwendung finden.
  • Nach dem Entfernen des Aufwachssubstrats können die Zwischenräume 25 mittels nasschemischen oder trockenchemischen Ätzens ausgebildet werden.
  • Auf der dem Substrat 8 abgewandten Seite der Halbleiterkörper 2 ist jeweils eine Kontaktschicht 7 auf den Halbleiterkörpern 2 angeordnet. Die Kontaktschicht 7 dient der externen elektrischen Kontaktierung der Halbleiterkörper 2. Die Kontaktschicht kann beispielsweise mittels Aufdampfens oder Aufsputterns hergestellt werden und enthält weiterhin bevorzugt ein Metall oder eine metallische Legierung. Insbesondere bei Halbleiterchips, die nicht für den Betrieb mit einer elektrischen externen Spannung vorgesehen sind, kann auf diese Kontaktschicht auch verzichtet werden.
  • Gegebenfalls können nach dem Entfernen des Aufwachssubstrats noch weitere Fertigungsschritte an den Halbleiterkörpern 2 durchgeführt werden. Beispielsweise kann die dem Substrat 8 jeweils abgewandte Oberfläche der Halbleiterkörper 2 mit einer Aufrauung versehen werden. Bei einem LED-Halbleiterchip kann so die Auskoppeleffizienz der erzeugten Strahlung verbessert werden.
  • Weiterhin wird ein strukturierter Träger 33 bereitgestellt, der eine Mehrzahl von Erhebungen 35 aufweist. Die Strukturierung des strukturierten Trägers 33 kann hierbei insbesondere wie im Zusammenhang mit 1A beschrieben erfolgen. Erhebungen 35 mit vertikal verlaufenden Seitenflanken 350 werden vorzugsweise mittels trockenchemischen Ätzens hergestellt.
  • Wie in 2B dargestellt, werden der strukturierte Träger 33 und das Substrat 8 derart zueinander positioniert, dass sich die Erhebungen 35 in die Zwischenräume 25 hinein erstrecken. Der strukturierte Träger 33 und das Substrat 8 werden mittels einer Befestigungsschicht 5 stoffschlüssig miteinander verbunden. Die Befestigungsschicht kann beispielsweise ein Klebemittel oder ein Lot enthalten.
  • Im Unterschied zu dem im Zusammenhang mit den 1A bis 1G beschriebenen ersten Ausführungsbeispiel ist in diesem Ausführungsbeispiel die Grenzfläche 30, auf der die Halbleiterkörper 2 angeordnet sind, mittels einer ebenen Oberfläche des Substrats 8 gebildet. Die Erhebungen 35 und die Halbleiterkörper 2 sind auf dieser Grenzfläche 30 des Substrats 8 angeordnet.
  • Im Verbund 38 ist der strukturierte Träger 33 im Bereich zwischen den Erhebungen 35 von den Halbleiterkörpern beabstandet. Die Halbleiterkörper 2 und der strukturierte Träger 33 sind also nur über das Substrat 8 und die Befestigungsschicht 5 miteinander mechanisch verbunden.
  • Nach dem Herstellen des Verbunds 38 kann das Substrat 8 auf der den Halbleiterkörpern 2 abgewandten Seite der Grenzfläche gedünnt werden. Ein Verbund 38 mit gedünntem Substrat ist in 2C schematisch dargestellt.
  • Das Substrat 8 wird im Verbund vorzugsweise derart gedünnt, dass die Dicke des Substrats zwischen einschließlich 5 μm und einschließlich 70 μm, bevorzugt zwischen einschließlich 10 μm und einschließlich 50 μm, besonders bevorzugt zwischen einschließlich 10 μm und einschließlich 30 μm, beträgt.
  • Die mechanische Stabilität des Verbunds 38 wird durch die Erhebungen 35 gewährleistet. So kann das Substrat 8 auf eine Dicke gedünnt werden, welche bei einem ebenen Substrat ohne die Erhebungen für eine ausreichende mechanische Stabilisierung nicht mehr genügen würde.
  • Alternativ zum Dünnen des Substrats kann das Substrat auch bereits in der gewünschten Enddicke bereitgestellt werden. Dies ist insbesondere für ein Substrat zweckmäßig, das nur vergleichsweise schwierig gedünnt werden kann, etwa für ein metallhaltiges oder keramikhaltiges Substrat.
  • Auf dem gedünnten Substrat kann, wie im Zusammenhang mit 1F beschrieben, eine Montageschicht 6 aufgebracht werden. Dies ist in 2D schematisch dargestellt.
  • Wie 2E zeigt, wird der strukturierte Träger 35 derart gedünnt, dass der strukturierte Träger im Bereich zwischen den Erhebungen 35 vollständig entfernt wird.
  • Dieses bereichsweise Entfernen des strukturierten Trägers kann mechanisch und/oder chemisch erfolgen.
  • Wie in 2F dargestellt, wird der Verbund 38 in eine Mehrzahl von Halbleiterchips 1 vereinzelt. Das Vereinzeln kann wie im Zusammenhang mit 1G beschrieben erfolgen.
  • Das beschriebene Verfahren muss nicht notwendigerweise in der angegebenen Reihenfolge durchgeführt werden. Beispielsweise können die Montageschichten 6 aufgebracht werden, bevor der strukturierte Träger 33 gedünnt wird.
  • Die 3A und 3B zeigen ein erstes Ausführungsbeispiel für einen Halbleiterchip in schematischer Schnittansicht (3A) und in zugehöriger schematischer Aufsicht (3B).
  • Der Halbleiterchip 1 umfasst einen Halbleiterkörper 2 und einen Chipträger 3. Der Chipträger ist also Teil des Halbleiterchips und stabilisiert den Halbleiterkörper 2 mechanisch. Auf der dem Halbleiterkörper 2 abgewandten Seite ist der Chipträger 3 eben ausgeführt. Eine Montage des Halbleiterchips wird so vereinfacht.
  • Der Halbleiterkörper 2 umfasst eine Halbleiterschichtenfolge, die einen zur Erzeugung von Strahlung vorgesehenen aktiven Bereich aufweist (nicht explizit dargestellt). Die Halbleiterschichtenfolge kann den Halbleiterkörper bilden.
  • Ein Aufwachssubstrat für die Halbleiterschichtenfolge des Halbleiterkörpers kann entfernt sein. Der Halbleiterchip 1 kann also als Dünnfilm-Halbleiterchip ausgeführt sein.
  • Der Halbleiterkörper 2 ist mittels einer Verbindungsschicht 4 auf einer Grenzfläche 30 des Chipträgers 3 angeordnet.
  • Der Chipträger 3 weist eine Erhebung 35 auf, die den Halbleiterkörper 2 in lateraler Richtung umläuft. Die Erhebung 35 ist hierbei als rahmenartige Stabilisierung ausgeführt. In senkrechter Richtung überragt die Erhebung 35 den Halbleiterkörper 2. Der Chipträger 3 wird mittels der Erhebung 35 mechanisch stabilisiert. Auf diese Weise kann der Bereich des Chipträgers, der unterhalb des Halbleiterkörpers 2 ausgebildet ist, bei guter mechanischer Stabilität besonders dünn sein. Vorzugsweise ist der Chipträger im Bereich unterhalb des Halbleiterkörpers zwischen einschließlich 5 μm und einschließlich 70 μm, bevorzugt zwischen einschließlich 10 μm und einschließlich 50 μm, am meisten bevorzugt zwischen einschließlich 10 μm und einschließlich 30 μm, dick. Je dünner der Chipträger 3 in diesem Bereich ist, desto besser kann im Betrieb des Halbleiterchips erzeugte Wärme aus dem Halbleiterkörper 2 abgeführt werden. Die Temperatur des Halbleiterkörpers, insbesondere des aktiven Bereichs, kann so im Betrieb vereinfacht reduziert werden.
  • Die vertikale Ausdehnung des Chipträgers auf der dem Halbleiterkörper zugewandten Seite der Grenzfläche 30, also die Höhe der Erhebung 35, ist vorzugsweise mindestens 1,5-mal, besonders bevorzugt mindestens doppelt so groß, wie auf der dem Halbleiterkörper abgewandten Seite. Beispielsweise kann die vertikale Ausdehnung der Erhebung zwischen 50 μm bis 80 μm betragen, während die vertikale Ausdehnung des Chipträgers 3 unterhalb des Halbleiterkörpers 2 eine Dicke von lediglich 10 μm bis 30 μm aufweist. Die Gesamthöhe des Chipträgers beträgt somit etwa 100 μm.
  • Bezogen auf die Grenzfläche 30 weist der Chipträger 3 also halbleiterkörperseitig eine größere vertikale Ausdehnung auf als auf der gegenüberliegenden Seite der Grenzfläche. Die für die Wärmeabfuhr maßgebliche Dicke des Chipträgers wird so vermindert. Gleichzeitig weist der Chipträger eine hinreichend hohe mechanische Stabilität auf, um den Halbleiterchip an einer für den Halbleiterchip vorgesehenen Montageposition zu befestigen. Die Befestigung des Halbleiterchips 1 kann beispielsweise auf einer Leiterplatte, auf einer Wärmesenke oder in einem Gehäuse für ein optoelektronisches Bauelement erfolgen.
  • Der Chipträger 3 ist in diesem Ausführungsbeispiel einstückig ausgeführt. Weiterhin enthält der Chipträger 3 vorzugsweise ein Material mit einer hohen thermischen Leitfähigkeit und einer gleichzeitig guten mikromechanischen Strukturierbarkeit.
  • Besonders bevorzugt enthält der Chipträger 3 Silizium oder besteht aus Silizium. Silizium zeichnet sich durch eine besonders gute, etwa mechanische oder chemische, Strukturierbarkeit aus. Auch andere Halbleitermaterialien, wie Germanium oder Galliumarsenid können Anwendung finden.
  • Auf der dem Halbleiterkörper 2 abgewandten Seite des Chipträgers 3 weist der Halbleiterchip eine Montageschicht 6 auf. Die Montageschicht dient der vereinfachten Montierbarkeit des Halbleiterchips.
  • Halbleiterkörperseitig weist der Chipträger 3 eine Seitenflanke 350 auf, die schräg zur Grenzfläche 30 verläuft. Die Erhebung verjüngt sich hierbei mit zunehmendem Abstand zur Grenzfläche.
  • Die Erhebung 35 weist im Querschnitt vorzugsweise eine Ausdehnung auf, die klein ist im Vergleich zur lateralen Ausdehnung des Halbleiterkörpers 2.
  • Weiterhin beträgt die maximale laterale Ausdehnung der Erhebung 35 im Querschnitt vorzugsweise zwischen einschließlich 50 μm und einschließlich 1 mm, besonders bevorzugt zwischen einschließlich 100 μm und einschließlich 300 μm.
  • In Aufsicht auf den Halbleiterchip füllt der Halbleiterkörper 2 vorzugsweise einen möglichst großen Teil der Grundfläche des Chipträgers 3. Je größer dieses Verhältnis ist, desto größer ist der Anteil der Halbleiterchipfläche, in der effektiv Strahlung erzeugt werden kann.
  • In Aufsicht auf den Halbleiterchip bedeckt der Halbleiterkörper 2 vorzugsweise mindestens 10% der Grundfläche des Chipträgers. Beispielsweise kann die Grundfläche des Chipträgers eine Größe von etwa 0,7 × 0,7 mm2 bei einer Größe des Halbleiterkörpers von 0,3 × 0,3 mm2 betragen. Dies entspricht einem Bedeckungsgrad von etwa 18%.
  • Der Halbleiterkörper 2, insbesondere der aktive Bereich, enthält vorzugsweise ein III–V-Halbleitermaterial.
  • III–V-Halbleitermaterialien sind zur Strahlungserzeugung im ultravioletten (InxGayAl1-x-yN) über den sichtbaren (InxGayAl1-x-yN, insbesondere für blaue bis grüne Strahlung, oder InxGayAl1-x-yP, insbesondere für gelbe bis rote Strahlung) bis in den infraroten (InxGayAl1-x-yAs) Spektralbereich besonders geeignet. Hierbei gilt jeweils 0 ≤ x ≤ 1, 0 ≤ y ≤ 1 und x + y ≤ 1, insbesondere mit x ≠ 1, y ≠ 1, x ≠ 0 und/oder y ≠ 0. Mit III–V-Halbleitermaterialien, insbesondere aus den genannten Materialsystemen, können weiterhin bei der Strahlungserzeugung hohe interne Quanteneffizienzen erzielt werden.
  • In dem gezeigten Ausführungsbeispiel ist der Halbleiterchip zur Erzeugung von kohärenter Strahlung vorgesehen und als ein oberflächenemittierender Halbleiterlaser, etwa als VECSEL oder als Scheibenlaser, ausgeführt. Für eine Strahlungserzeugung kann der Halbleiterkörper optisch gepumpt werden. Elektrische Kontakte, über die eine externe elektrische Spannung am Halbleiterkörper angelegt werden kann, sind also nicht erforderlich.
  • Im Betrieb des Halbleiterchips 1 im aktiven Bereich des Halbleiterkörpers 2 erzeugte Wärme kann durch den Chipträger 3 effektiv aus dem Halbleiterkörper abgeführt werden. Die Temperatur des aktiven Bereichs wird dadurch gesenkt. Die Gefahr eines vorzeitigen thermischen Überrollens wird so vermindert. Weiterhin kann die Ausbildung einer thermischen Linse im Halbleiterkörper verhindert oder zumindest vermindert werden.
  • Der Halbleiterkörper 2 kann aufgrund der schräg verlaufenden Seitenflanken 350 vereinfacht aus einer schräg zur vertikalen Richtung verlaufenden Richtung optisch gepumpt werden.
  • In den 4A und 4B ist ein weiteres Ausführungsbeispiel für einen Halbleiterchip 1 in schematischer Schnittansicht (4A) und zugehöriger schematischer Aufsicht (4B) dargestellt.
  • Dieses zweite Ausführungsbeispiel entspricht im Wesentlichen dem im Zusammenhang mit 3A und 3B beschriebenen ersten Ausführungsbeispiel. Im Unterschied hierzu ist der Halbleiterkörper 2 für die Umwandlung von elektrischer Energie in optische Strahlungsleistung vorgesehen. Im Betrieb des Halbleiterchips können Ladungsträger über eine Kontaktschicht 7 und über eine Montageschicht 6 von gegenüberliegenden Seiten in den Halbleiterkörper 2 injiziert werden. Der Chipträger 3 ist hierfür vorzugsweise elektrisch leitfähig ausgeführt.
  • Im Unterschied zum ersten Ausführungsbeispiel ist der Chipträger 3 mehrstückig ausgeführt und weist ein Trägerteil 31 und ein Stabilisierungsteil 32 auf. Das Trägerteil 31 und das Stabilisierungsteil 32 sind über eine Befestigungsschicht 5 mechanisch stabil miteinander verbunden. Das Stabilisierungsteil 32 ist hierbei mittels einer Erhebung 35 gebildet.
  • Die Erhebung 35 weist eine senkrecht verlaufende Seitenflanke 350 auf, die dem Halbleiterkörper 2 zugewandt ist. Die Grundfläche des Chipträgers 3 kann so in einer Aufsicht auf den Halbleiterchip bei gleicher Fläche des Halbleiterkörpers 2 verringert werden. Mit anderen Worten kann die effektive Fläche, in der im Halbleiterchip Strahlung erzeugt wird, bei gleicher Größe des Halbleiterchips vergrößert werden.
  • Die Befestigungsschicht 5 verläuft entlang einer Trennebene, in der die Grenzfläche 30 ausgebildet ist. Das Stabilisierungsteil 32 und der Halbleiterkörper 2 sind auf derselben Oberfläche des Trägerteils 31 angeordnet. Das heißt, der Halbleiterchip 1 ist derart ausgeführt, dass der Halbleiterkörper 2 und das die mechanische Stabilität des Halbleiterchips 1 bewerkstelligende Stabilisierungsteil 32 auf derselben Seite der Grenzfläche angeordnet sind, auf der der Halbleiterkörper befestigt ist. Im Unterschied hierzu erfolgt die mechanische Stabilisierung des Halbleiterkörpers bei einem herkömmlichen Halbleiterchip durch einen dicken Träger, der unterhalb des Halbleiterkörpers angeordnet ist.
  • Zwischen dem Halbleiterkörper 2 und dem Chipträger 3, bevorzugt zwischen dem Halbleiterkörper 2 und der Verbindungsschicht 4, ist eine Spiegelschicht 23 ausgebildet. Die Spiegelschicht 23 weist vorzugsweise eine für die im Halbleiterkörper 2 erzeugte Strahlung hohe Reflektivität auf. Die Spiegelschicht enthält vorzugsweise ein Metall, etwa Gold, Silber, Aluminium oder Rhodium oder eine metallische Legierung mit zumindest einem der genannten Materialien. Die Spiegelschicht ist vorzugsweise auf dem Halbleiterkörper abgeschieden, etwa mittels Sputterns oder Aufdampfens.
  • Zwischen der Spiegelschicht 23 und der Verbindungsschicht 4 kann eine Sperrschicht angeordnet sein (nicht explizit dargestellt). Mittels der Sperrschicht kann eine Diffusion von Material der Verbindungsschicht in die Spiegelschicht verhindert oder zumindest weitgehend verringert werden. Die Sperrschicht kann ein Metall, insbesondere zumindest ein Metall aus der Gruppe bestehend aus Titan, Platin, Wolfram und Nickel, enthalten.
  • Alternativ oder ergänzend kann in dem Halbleiterkörper 2 ein Bragg-Spiegel mittels einer Mehrzahl von aufeinander angeordneten Halbleiterschichtenpaaren gebildet sein.
  • Der Halbleiterchip 1 mit dem beschriebenen Chipträger 31 zeichnet sich durch einen besonders geringen Wärmewiderstand für im Halbleiterkörper 2 erzeugte Wärme aus. Die Wärme kann so besonders effizient aus dem Halbleiterchip 1 abgeführt werden. Der beschriebene Aufbau ist daher besonders für Hochleistungs-Halbleiterchips, etwa für Leuchtdioden mit einer elektrischen Aufnahmeleistung von mindestens 100 mW, bevorzugt mindestens 300 mW, geeignet. Der Halbleiterchip 1 kann hierbei auch als RCLED ausgeführt sein.
  • Das Trägerteil 31 und das Stabilisierungsteil 32 können bezüglich des verwendeten Materials verschieden sein. Insbesondere kann das Stabilisierungsteil 32 Silizium enthalten oder aus Silizium bestehen, während das Trägerteil einen von Silizium verschiedenen Halbleiter, etwa Ge oder GaAs, ein Metall, etwa Molybdän, Nickel oder Tantal, oder eine Keramik, etwa AlN oder BN, enthalten oder aus einem solchen Material bestehen kann.
  • Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele beschränkt. Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmale oder dies Kombination selbst nicht explizit in den Patentansprüchen oder den Ausführungsbeispielen angegeben ist.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Nicht-Patentliteratur
    • - I. Schnitzer et al., Appl. Phys. Lett. 63 (16), 18. Oktober 1993, 2174–2176 [0032]

Claims (37)

  1. Verfahren zur Herstellung einer Mehrzahl von Halbleiterchips (1) mit den Schritten: a) Bereitstellen einer Mehrzahl von Halbleiterkörpern (2) auf einem Substrat (8), wobei die Halbleiterkörper (2) durch Zwischenräume (25) voneinander beabstandet sind; b) Bereitstellen eines strukturierten Trägers (33), der eine Mehrzahl von Erhebungen (35) aufweist; c) Positionieren des strukturierten Trägers (33) relativ zu dem Substrat (8) derart, dass sich die Erhebungen (35) des strukturierten Trägers (33) in die Zwischenräume (25) zwischen den Halbleiterkörpern (2) hinein erstrecken; d) Herstellen eines mechanisch stabilen Verbunds (38), der das Substrat (8) und den strukturierten Träger (33) umfasst; und e) Vereinzeln des Verbunds (38) in eine Mehrzahl von Halbleiterchips (1).
  2. Verfahren nach Anspruch 1, wobei das Vereinzeln jeweils im Bereich der Erhebungen (35) des strukturierten Trägers (33) erfolgt.
  3. Verfahren nach Anspruch 1 oder 2, wobei die Erhebungen (35) durch bereichsweises Entfernen des Trägermaterials zwischen den Erhebungen (35) ausgebildet werden.
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei der strukturierte Träger (33) Si enthält oder aus Si besteht.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Verbund (38) vor dem Vereinzeln eine Grenzfläche (30) aufweist, auf der die Halbleiterkörper (2) angeordnet sind.
  6. Verfahren nach Anspruch 5, wobei die Erhebungen (35) die Halbleiterkörper (2) in einer senkrecht zur Grenzfläche (30) verlaufenden Richtung überragen.
  7. Verfahren nach Anspruch 5 oder 6, wobei der Verbund (38) auf der den Halbleiterkörpern (2) abgewandten Seite der Grenzfläche (30) gedünnt wird.
  8. Verfahren nach Anspruch 7, wobei die Ausdehnung des Verbunds (38) senkrecht zur Grenzfläche (30) auf der den Halbleiterkörpern (2) abgewandten Seite nach dem Dünnen zwischen einschließlich 5 μm und einschließlich 70 μm beträgt.
  9. Verfahren nach Anspruch 7 oder 8, wobei die Ausdehnung des Verbunds (38) senkrecht zur Grenzfläche auf der den Halbleiterkörpern (2) zugewandten Seite der Grenzfläche (30) nach dem Dünnen größer ist als auf der den Halbleiterkörpern (2) abgewandten Seite.
  10. Verfahren nach Anspruch 7 oder 8, wobei die Ausdehnung des Verbunds (38) senkrecht zur Grenzfläche (30) auf der den Halbleiterkörpern (2) zugewandten Seite der Grenzfläche (30) nach dem Dünnen mindestens doppelt so groß ist wie auf der den Halbleiterkörpern (2) abgewandten Seite.
  11. Verfahren nach einem der Ansprüche 5 bis 10, wobei die Grenzfläche (30) mittels des strukturierten Trägers (33) gebildet wird.
  12. Verfahren nach Anspruch 11, wobei der strukturierte Träger (33) einstückig ausgebildet wird.
  13. Verfahren nach Anspruch 11 oder 12, wobei die Erhebungen (35) beim Herstellen des Verbunds (38) von dem Substrat (8) beabstandet sind.
  14. Verfahren nach einem der Ansprüche 11 bis 13, wobei die Zwischenräume (25) vor Schritt c) so ausgebildet werden, dass sich diese in das Substrat (8) hinein erstrecken.
  15. Verfahren nach einem der Ansprüche 11 bis 14, wobei der strukturierte Träger (33) derart gedünnt wird, dass die Dicke des strukturierten Trägers (33) im Bereich zwischen den Erhebungen (25) zwischen einschließlich 5 μm und einschließlich 70 μm beträgt.
  16. Verfahren nach einem der Ansprüche 11 bis 15, wobei vor Schritt d) auf den strukturierten Träger (33) zwischen den Erhebungen (35) und/oder auf die Halbleiterkörper (2) eine Verbindungsschicht (4) aufgebracht wird.
  17. Verfahren nach einem der Ansprüche 11 bis 16, wobei der Halbleiterkörper eine Halbleiterschichtenfolge aufweist und das Substrat (8) das Aufwachssubstrat für die Halbleiterschichtenfolge ist.
  18. Verfahren nach Anspruch 17, wobei das Aufwachsubstrat (8) im Verbund zumindest bereichsweise gedünnt oder entfernt wird.
  19. Verfahren nach einem der Ansprüche 5 bis 10, wobei die Grenzfläche (30) mittels des Substrats (8) gebildet wird.
  20. Verfahren nach Anspruch 19, wobei die Halbleiterkörper (2) an dem Substrat (8) befestigt werden und nachfolgend ein Aufwachssubstrat für die Halbleiterschichtenfolge der Halbleiterkörper (2) entfernt wird.
  21. Verfahren nach Anspruch 19 oder 20, wobei der strukturierte Träger (33) im Verbund (38) zwischen den Erhebungen (35) von den Halbleiterkörpern (2) beabstandet ist.
  22. Verfahren nach einem der Ansprüche 19 bis 21, wobei die Erhebungen (35) in Schritt d) mittels einer Befestigungsschicht (5) mit dem Substrat verbunden werden.
  23. Verfahren nach einem der Ansprüche 19 bis 22, wobei der strukturierte Träger (33) nach Schritt d) zwischen den Erhebungen (35) vollständig entfernt wird.
  24. Verfahren nach einem der Ansprüche 19 bis 23, wobei das Substrat (8) im Verbund (38) derart gedünnt wird, dass die Dicke des Substrats (8) im Bereich zwischen den Erhebungen (35) zwischen einschließlich 5 μm und einschließlich 70 μm beträgt.
  25. Halbleiterchip (1) umfassend einen Halbleiterkörper (2) und einen Chipträger (3) mit einer Grenzfläche (30), auf der Halbleiterkörper (2) befestigt ist, wobei der Chipträger (3) auf der dem Halbleiterkörper (2) zugewandten Seite zumindest eine Erhebung (35) aufweist, die den Halbleiterkörper (2) in einer zur Grenzfläche (30) senkrechten Richtung überragt.
  26. Halbleiterchip nach Anspruch 25, wobei die zumindest eine Erhebung (35) den Halbleiterkörper (2) in lateraler Richtung umläuft.
  27. Halbleiterchip nach Anspruch 25 oder 26, wobei der Chipträger (3) im Bereich des Halbleiterkörpers (2) eine Dicke zwischen einschließlich 5 μm und einschließlich 70 μm aufweist.
  28. Halbleiterchip nach Anspruch 25 oder 26, wobei der Chipträger (3) im Bereich des Halbleiterkörpers (2) eine Dicke zwischen einschließlich 10 μm und einschließlich 30 μm aufweist.
  29. Halbleiterchip nach einem der Ansprüche 25 bis 28, wobei die Ausdehnung des Chipträgers (3) senkrecht zur Grenzfläche (30) auf der dem Halbleiterkörper (2) zugewandten Seite der Grenzfläche (30) mindestens doppelt so groß ist wie auf der dem Halbleiterkörper (2) abgewandten Seite.
  30. Halbleiterchip nach einem der Ansprüche 25 bis 29, wobei die zumindest eine Erhebung (35) Si enthält oder aus Si besteht.
  31. Halbleiterchip nach einem der Ansprüche 25 bis 30, wobei der Chipträger (3) ein Trägerteil (31) und ein Stabilisierungsteil (32) aufweist, die über eine Befestigungsschicht (5) miteinander verbunden sind, und wobei die Grenzfläche in einer Trennebene zwischen dem Trägerteil (31) und dem Stabilisierungsteil (32) verläuft.
  32. Halbleiterchip nach einem der Ansprüche 25 bis 30, wobei der Chipträger (3) einstückig ausgebildet ist.
  33. Halbleiterchip nach einem der Ansprüche 25 bis 32, wobei die zumindest eine Erhebung (35) seitens des Halbleiterkörpers (2) eine Seitenflanke (350) aufweist, die senkrecht zur Grenzfläche (30) verläuft.
  34. Halbleiterchip nach einem der Ansprüche 25 bis 32, wobei die zumindest eine Erhebung (35) seitens des Halbleiterkörpers (2) eine Seitenflanke (350) aufweist, die in einem von 90° verschiedenen Winkel zur Grenzfläche (30) verläuft.
  35. Halbleiterchip nach einem der Ansprüche 25 bis 34, der zur Erzeugung von kohärenter, inkohärenter oder teilkohährenter Strahlung vorgesehen ist.
  36. Halbleiterchip nach einem der Ansprüche 25 bis 35, der ein III–V-Verbindungshalbleitermaterial enthält.
  37. Halbleiterchip nach einem der Ansprüche 25 bis 36, der gemäß einem Verfahren nach einem der Ansprüche 1 bis 24 hergestellt ist.
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CN200880122155.5A CN101903995B (zh) 2007-12-20 2008-12-08 用于制造半导体芯片的方法以及半导体芯片
PCT/DE2008/002056 WO2009079982A2 (de) 2007-12-20 2008-12-08 Verfahren zur herstellung von halbleiterchips und halbleiterchip
KR1020107016080A KR20100105711A (ko) 2007-12-20 2008-12-08 반도체칩의 제조 방법 및 그에 대응되는 반도체칩
US12/746,096 US20110175238A1 (en) 2007-12-20 2008-12-08 Method for Producing Semiconductor Chips and Corresponding Semiconductor Chip
TW097148007A TW200937783A (en) 2007-12-20 2008-12-10 Method for the production of semiconductor chips and semiconductor chip

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8325778B2 (en) 2007-12-21 2012-12-04 Osram Opto Semiconductors Gmbh Surface emitting semiconductor laser and method for producing it
WO2018192882A1 (de) * 2017-04-20 2018-10-25 Osram Opto Semiconductors Gmbh Laserbarren und halbleiterlaser sowie verfahren zur herstellung von laserbarren und halbleiterlasern

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10109612B2 (en) * 2013-12-13 2018-10-23 Taiwan Semiconductor Manufacturing Company Tools and systems for processing semiconductor devices, and methods of processing semiconductor devices
CN113118966B (zh) * 2019-12-31 2022-08-16 清华大学 一种用于化学机械抛光的承载头及其使用方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4440935A1 (de) * 1994-11-17 1996-05-23 Ant Nachrichtentech Optische Sende- und Empfangseinrichtung
US6281032B1 (en) * 1998-04-22 2001-08-28 Sony Corporation Manufacturing method for nitride III-V compound semiconductor device using bonding
WO2004051894A1 (de) * 2002-12-04 2004-06-17 Infineon Technologies Ag Bidirektionales sende- und empfangsmodul
US20050062056A1 (en) * 2003-09-19 2005-03-24 Baugh Brenton A. Optoelectronic device packaging with hermetically sealed cavity and integrated optical element
US20050062119A1 (en) * 2003-09-19 2005-03-24 Kendra Gallup Optical receiver package
US6969204B2 (en) * 2002-11-26 2005-11-29 Hymite A/S Optical package with an integrated lens and optical assemblies incorporating the package

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6885522B1 (en) * 1999-05-28 2005-04-26 Fujitsu Limited Head assembly having integrated circuit chip covered by layer which prevents foreign particle generation
TWI289944B (en) * 2000-05-26 2007-11-11 Osram Opto Semiconductors Gmbh Light-emitting-diode-element with a light-emitting-diode-chip
DE10033502A1 (de) * 2000-07-10 2002-01-31 Osram Opto Semiconductors Gmbh Optoelektronisches Modul, Verfahren zu dessen Herstellung und dessen Verwendung
US6724794B2 (en) * 2001-06-29 2004-04-20 Xanoptix, Inc. Opto-electronic device integration
TW560018B (en) * 2001-10-30 2003-11-01 Asia Pacific Microsystems Inc A wafer level packaged structure and method for manufacturing the same
DE10308866A1 (de) * 2003-02-28 2004-09-09 Osram Opto Semiconductors Gmbh Beleuchtungsmodul und Verfahren zu dessen Herstellung
AT412928B (de) * 2003-06-18 2005-08-25 Guenther Dipl Ing Dr Leising Verfahren zur herstellung einer weissen led sowie weisse led-lichtquelle
US7622743B2 (en) * 2003-11-04 2009-11-24 Panasonic Corporation Semiconductor light emitting device, lighting module, lighting apparatus, and manufacturing method of semiconductor light emitting device
WO2005073621A1 (ja) * 2004-01-29 2005-08-11 Matsushita Electric Industrial Co., Ltd. Ｌｅｄ照明光源
JP4572312B2 (ja) * 2004-02-23 2010-11-04 スタンレー電気株式会社 Ｌｅｄ及びその製造方法
US20060012020A1 (en) * 2004-07-14 2006-01-19 Gilleo Kenneth B Wafer-level assembly method for semiconductor devices
US7296897B2 (en) * 2004-07-30 2007-11-20 Novalux, Inc. Projection display apparatus, system, and method
KR101131410B1 (ko) * 2005-02-23 2012-04-13 미쓰비시 가가꾸 가부시키가이샤 반도체 발광 디바이스용 부재 및 그 제조 방법, 그리고 그것을 사용한 반도체 발광 디바이스
US7884024B2 (en) * 2005-02-24 2011-02-08 Dcg Systems, Inc. Apparatus and method for optical interference fringe based integrated circuit processing
DE102005061553B4 (de) * 2005-12-22 2013-07-11 Infineon Technologies Ag Chipmodul
US7442564B2 (en) * 2006-01-19 2008-10-28 Cree, Inc. Dispensed electrical interconnections
US7282391B1 (en) * 2006-03-21 2007-10-16 International Business Machines Corporation Method for precision assembly of integrated circuit chip packages
DE102007030129A1 (de) * 2007-06-29 2009-01-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Mehrzahl optoelektronischer Bauelemente und optoelektronisches Bauelement
US7968899B2 (en) * 2007-08-27 2011-06-28 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. LED light source having improved resistance to thermal cycling

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4440935A1 (de) * 1994-11-17 1996-05-23 Ant Nachrichtentech Optische Sende- und Empfangseinrichtung
US6281032B1 (en) * 1998-04-22 2001-08-28 Sony Corporation Manufacturing method for nitride III-V compound semiconductor device using bonding
US6969204B2 (en) * 2002-11-26 2005-11-29 Hymite A/S Optical package with an integrated lens and optical assemblies incorporating the package
WO2004051894A1 (de) * 2002-12-04 2004-06-17 Infineon Technologies Ag Bidirektionales sende- und empfangsmodul
US20050062056A1 (en) * 2003-09-19 2005-03-24 Baugh Brenton A. Optoelectronic device packaging with hermetically sealed cavity and integrated optical element
US20050062119A1 (en) * 2003-09-19 2005-03-24 Kendra Gallup Optical receiver package

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
I. Schnitzer et al., Appl. Phys. Lett. 63 (16), 18. Oktober 1993, 2174-2176

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8325778B2 (en) 2007-12-21 2012-12-04 Osram Opto Semiconductors Gmbh Surface emitting semiconductor laser and method for producing it
WO2018192882A1 (de) * 2017-04-20 2018-10-25 Osram Opto Semiconductors Gmbh Laserbarren und halbleiterlaser sowie verfahren zur herstellung von laserbarren und halbleiterlasern
US11205885B2 (en) 2017-04-20 2021-12-21 Osram Oled Gmbh Laser bar and semiconductor laser and method of producing laser bars and semiconductor lasers

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Publication number Publication date
CN101903995A (zh) 2010-12-01
WO2009079982A2 (de) 2009-07-02
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WO2009079982A3 (de) 2009-10-15
US20110175238A1 (en) 2011-07-21
KR20100105711A (ko) 2010-09-29
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EP2223333A2 (de) 2010-09-01

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