KR20100105711A - 반도체칩의 제조 방법 및 그에 대응되는 반도체칩 - Google Patents

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KR20100105711A
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semiconductor
carrier
substrate
semiconductor body
chip
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스테판 일렉
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오스람 옵토 세미컨덕터스 게엠베하
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Abstract

복수 개의 반도체칩(1)의 제조 방법이 기술된다. 복수 개의 반도체 몸체(2)는 기판(8)상에 준비되고, 상기 반도체 몸체(2)는 사이 공간(25)을 통해 서로 이격된다. 구조화된 캐리어(33)가 준비되고, 상기 캐리어는 복수 개의 융기부(35)를 포함한다. 구조화된 캐리어(33)는 상기 기판(8)에 대해 상대적으로 배치되되, 상기 구조화된 캐리어(33)의 융기부가 상기 반도체 몸체들(2)간의 사이 공간(25)안으로 연장되도록 배치된다. 상기 기판(8) 및 구조화된 캐리어(33)를 포함한 기계적 안정적 결합물(38)이 형성된다. 상기 결합물(38)은 복수 개의 반도체칩(1)으로 개별화된다. 또한, 반도체칩도 기술된다.

Description

반도체칩의 제조 방법 및 그에 대응되는 반도체칩{METHOD FOR PRODUCING SEMICONDUCTOR CHIPS AND CORRESPONDING SEMICONDUCTOR CHIP}
본 출원은 반도체칩의 제조 방법 및 반도체칩에 관한 것이다.
본 특허 출원은 독일 특허 출원 10 2007 061469.3 및 10 2008 014121.6의 우선권을 청구하며, 그 개시 내용은 참조로 포함된다.
반도체칩의 동작 시 손실 공정은 반도체칩의 상당한 가열을 유발할 수 있다. 예를 들면, 광학적으로 펌핑된(pumped) 반도체 레이저, 가령 VECSEL(vertical external cavity surface emitting laser)의 경우, 복사를 생성하도록 제공된 활성 영역에서 온도가 150℃가 넘게 상승할 수 있다.
이는 반도체칩의 굴절률 구배를 유발할 수 있어, 대부분 불필요한 소위 "열 렌즈(thermal lens)"가 형성될 수 있다. 또한, 반도체 레이저의 온도가 상당히 증가하면, 펌핑 파워의 증가 시 반도체 레이저의 광학적 출력 파워가 더 이상 증가하지 않는다(열적 롤오버(thermal roll-over)).
본 발명의 과제는 활성 영역에서 생성된 열의 소산이 개선될 수 있는 반도체칩을 제조하는 방법을 제공하는 것이다. 또한, 특히 방열과 관련하여 개선된 특성을 가지는 반도체칩을 제공하는 것이기도 하다.
상기 과제는 독립 청구항에 따른 제조 방법 또는 반도체칩을 통해 해결된다. 유리한 형성예 및 발전예는 종속 청구항의 대상이다.
일 실시예에 따르면, 복수 개의 반도체칩의 제조 방법에서 복수 개의 반도체 몸체들이 기판상에 준비되고, 이때 반도체 몸체들은 사이 공간에 의해 서로 이격된다. 구조화된 캐리어가 준비되고, 상기 캐리어는 복수 개의 융기부들을 포함한다. 구조화된 캐리어는 기판에 대해 상대적으로 배치되되, 상기 구조화된 캐리어의 융기부가 상기 반도체 몸체들간의 사이 공간안으로 연장되도록 배치된다. 기판 및 구조화된 캐리어를 포함한 기계적으로 안정된 결합물이 제조된다. 상기 결합물은 복수 개의 반도체칩으로 개별화된다.
본 방법은 반드시 상기 열거한 순서대로 진행될 필요는 없다.
본 방법을 통해, 구조화된 캐리어의 일부 및 적합하게는 각각 하나의 반도체 몸체를 포함한 반도체칩이 간단히 제조될 수 있다. 구조화된 캐리어를 이용하여, 반도체 몸체를 기계적으로 안정화하는 칩 캐리어가 형성된다.
융기부는 특히 칩 캐리어의 기계적 안정을 위해 제공된다. 융기부들 사이의 영역, 즉 반도체 몸체가 고정된 영역들에서 칩 캐리어는 매우 얇게 설계될 수 있다. 따라서, 칩 캐리어의 열 저항이 감소하는 반도체칩이 제조될 수 있음으로써, 반도체칩의 동작 시 생성된 열이 반도체 몸체로부터 더욱 양호하게 소산될 수 있다. 그러므로, 복사 생성 효율이 증가할 수 있다. 또한, 반도체 몸체에서 열 렌즈의 형성 위험이 감소할 수 있다.
또한, 융기부를 통해 충분한 안정성이 보장됨으로써, 반도체칩이 신뢰할만하게 실장될 수 있다. 반도체칩은 예를 들면 광전 소자용 하우징에, 또는 가령 도체판과 같은 실장 캐리어상에서 실장될 수 있다.
바람직하게는, 반도체 몸체는 각각 하나의 반도체 층 시퀀스를 포함하고, 또한 바람직하게는 상기 반도체 층 시퀀스는 복사 생성을 위해 제공된 활성 영역을 포함한다. 바람직하게는, 반도체 층 시퀀스는 에피택시얼로, 가령 MBE 또는 MOVPE를 이용하여, 성장 기판상에 증착된다.
바람직한 형성예에서, 상기 구조화된 캐리어는 융기부를 이용하여 격자형으로 구조화되어 형성된다. 이는, 특히 기판상에서 반도체칩이 매트릭스형으로 배치되는 경우에 적합하다.
결합물의 개별화는 구조화된 캐리어의 융기부 영역에서 수행되는 것이 바람직하다. 이러한 방식으로, 칩 캐리어를 포함한 반도체칩이 제조될 수 있고, 이때 상기 칩 캐리어의 두께는 테두리 영역에서 더 두껍다. 바꾸어 말하면, 칩캐리어는 프레임형으로 형성된 보강부를 포함할 수 있고, 상기 보강부는 래터럴 방향(lateral direction)에서 반도체 몸체를 둘러싸고, 바람직하게는 완전히 둘러쌀 수 있다. 그러므로, 기계적 안정성이 양호함과 동시에 칩 캐리어의 낮은 열 저항이 간단히 얻어질 수 있다.
바람직한 형성예에서, 융기부는 융기부들 사이에서 캐리어 물질의 국부적 제거에 의해 형성된다. 바람직하게는, 융기부의 형성은 마이크로 구조화를 이용하며, 가령 기계적으로, 예를 들면 톱질을 이용하여 또는 화학적으로, 예를 들면 습식 화학 식각 또는 건식 화학 식각을 이용한다.
바람직하게는, 구조화된 캐리어는 열 전도도가 높은 물질을 함유한다. 또한, 바람직하게는, 캐리어 물질은 신뢰할 만하고 간단한 방식으로 구조화될 수 있다.
특히, 반도체 물질을 포함하거나 반도체 물질로 구성된 캐리어가 적합하다. 금속 캐리어에 비해, 반도체 물질계 캐리어는 간단한 구조화 가능성을 특징으로 하고, 또한, 간단히 얇아질 수 있다. 예를 들면, 구조화된 캐리어는 규소, 게르마늄 또는 갈륨비화물을 함유하거나 그러한 물질로 구성될 수 있다. 특히, 규소는 양호한 마이크로 구조화 가능성을 특징으로 하고, 비용이 효과적인 대면적 캐리어 물질로서 제공될 수 있다.
바람직하게는, 개별화 단계 전에, 상기 결합물은 경계면을 포함하고, 상기 경계면상에 반도체 몸체가 배치되고, 또한 바람직하게는 고정되어 있다. 바람직하게는, 융기부는 경계면에서 반도체 몸체와 동일한 측에 배치된다.
결합물에서 융기부는 상기 경계면에 대해 수직인 방향으로 반도체 몸체보다 돌출될 수 있다. 융기부의 수직 치수가 클수록, 반도체칩은 칩 캐리어의 열 저항 증가 위험없이 더 안정적으로 실시될 수 있다.
바람직한 형성예에서, 결합물은 반도체 몸체와 반대 방향인 경계면의 측에서 얇아진다. 결합물에서, 반도체 몸체 하부에 위치한 칩 캐리어의 두께는 더욱 감소할 수 있다.
바람직한 발전예에서, 반도체 몸체와 반대 방향인 측에서 경계면에 대해 수직인, 얇아진 이후의 결합물의 치수는 5 ㎛이상 70 ㎛이하, 바람직하게는 10 ㎛이상 50 ㎛이하, 더욱 바람직하게는 10 ㎛이상 30 ㎛이하이다. 반도체칩 하부에서 칩 캐리어의 수직 치수가 작을수록, 칩 캐리어의 열 저항도 더 낮다. 한편, 상기 방향을 따라 치수가 증가하면 칩 캐리어의 기계적 안정성에 도움이 된다.
바람직한 형성예에서, 반도체 몸체를 향한 경계면의 측에서 상기 경계면에 대해 수직인, 얇아진 이후의 결합물의 치수는 반도체 몸체와 반대 방향인 측에서의 경우보다 크다. 상기 얇게 하기를 통해 제조될 수 있는 반도체칩의 경우, 반도체 몸체의 영역에서 칩 캐리어의 두께가 매우 얇고, 그와 동시에 반도체 몸체를 향한 경계면의 측에서 칩 캐리어의 수직 치수가 비교적 커서 상기 칩 캐리어의 기계적 안정성이 높다.
바람직한 발전예에서, 반도체 몸체를 향한 경계면의 측에서 상기 경계면에 대해 수직인, 얇아진 이후의 결합물의 치수는 반도체 몸체와 반대 방향인 측에서의 경우에 비해 적어도 1.5배이고, 더욱 바람직하게는 2배이다. 양호한 방열과 동시에 칩 캐리어의 기계적 안정성이 더욱 향상될 수 있다.
형성 변형예에서, 경계면은 구조화된 캐리어를 이용하여 형성된다. 반도체 몸체는 구조화된 캐리어상에 배치된다.
또한, 구조화된 캐리어를 이용하여 형성된 칩 캐리어들은 각각 일체형으로 실시될 수 있다.
바람직한 발전예에서, 결합물의 제조 시 융기부는 기판으로부터 이격된다. 반도체 몸체를 포함한 기판이 구조화된 캐리어에 대해 상대적으로 배치되는 것은, 반도체 몸체가 경계면에 고정되도록 이루어질 수 있으며, 이때 융기부는 기판의 사이 공간안으로 완전히 연장되지 않는다. 구조화된 캐리어의 융기부 및 기판의 사이 공간 영역 사이에 자유 공간이 잔류한다. 결합물에서, 기판 및 구조화된 캐리어의 기계적 결합은 반도체 몸체에 의해서만 이루어질 수 있다.
바람직한 형성예에서, 기판에 대해 상대적인 상기 구조화된 캐리어의 배치 단계 전에 상기 사이 공간이 형성되되, 상기 사이 공간이 기판안으로 연장되도록 형성된다. 기판은, 결합물의 형성 시 이미 예비 구조화되어 있다. 바람직하게는, 사이 공간은 기판안으로 적어도 10 ㎛, 더욱 바람직하게는 적어도 20 ㎛ 연장된다.
기판은 반도체 층 시퀀스를 위한 성장 기판일 수 있다. 사이 공간은 반도체 몸체의 반도체 층 시퀀스, 바람직하게는 에피택시얼 성장된 반도체 층 시퀀스안으로 연장될 뿐만 아니라, 성장 기판안으로도 연장된다.
적합하게는, 사이 공간 및 융기부의 래터럴 치수는 서로 맞춰지되, 기판 및 구조화된 캐리어가 빗형으로 서로 맞물릴 수 있도록 맞춰진다.
결합물의 제조 후, 성장 기판은 적어도 국부적으로 얇아지거나 제거될 수 있다. 반도체 몸체는 구조화된 캐리어를 이용하여 기계적으로 안정될 수 있다. 이를 위해 성장 기판은 더 이상 필요하지 않다.
성장 기판이 적어도 국부적으로 얇아지거나 제거된 반도체칩은 박막 반도체칩이라고도 한다.
또한, 본 출원의 틀에서, 박막 반도체칩, 가령 박막 발광 다이오드칩은 이하의 특징적 특성들 중 적어도 하나로 특징지워질 수 있다:
- 활성 영역을 가진 반도체 층 시퀀스를 포함한 반도체 몸체, 특히 에피택시층 시퀀스에서 가령 칩 캐리어와 같은 캐리어 부재를 향해있는 제1주요면에 거울층이 배치되거나, 또는 가령 브래그 거울로서 반도체 층 시퀀스에 통합되어 형성되고, 상기 거울층은 반도체 층 시퀀스에서 생성된 복사의 적어도 일부를 상기 반도체 층 시퀀스에 재귀 반사함;
- 반도체 층 시퀀스의 두께는 20 ㎛이하의 범위, 특히 10 ㎛의 범위를 가짐; 그리고/또는
- 반도체 층 시퀀스는 혼합 구조를 가진 적어도 하나의 면을 구비한 적어도 하나의 반도체층을 포함하고, 상기 혼합 구조는 바람직하게는 이상적인 혼합 구조로서 설계되며, 또한 이상적인 경우에 반도체 층 시퀀스에서 광이 거의 에르고딕으로 분포하도록 유도하고, 즉 가능한 한 에르고딕적 확률적 산란 거동을 포함함.
박막 발광 다이오드칩의 기본 원리는 예를 들면 I. Schnitzer et al., Appl. Phys. Lett. 63(16), 1993.10.18, 2174-2176쪽에 기재되어 있으며, 그 개시 내용은 본 출원에 참조로 포함된다.
다른 바람직한 형성예에서, 구조화된 캐리어는 결합물에서 얇아지되, 융기부들 사이의 영역에서 상기 구조화된 캐리어의 두께가 5 ㎛이상 70 ㎛이하, 바람직하게는 10 ㎛이상 50 ㎛이하, 더욱 바람직하게는 10 ㎛이상 30 ㎛이하가 되도록 얇아진다. 반도체칩의 동작 시 방열을 위해 중요한 구조화된 캐리어의 두께는 상기 얇게 하기 단계를 통해 줄어들 수 있으며, 따라서 반도체칩의 성능이 향상될 수 있다.
바람직한 발전예에서, 기계적으로 안정된 결합물의 제조 전에, 반도체 몸체 및/또는 경계면상에, 가령 구조화된 캐리어상의 융기부들 사이에 결합층이 배치된다. 결합층은 예를 들면 땜납 또는 접착제를 포함할 수 있다.
또한, 경계면 및 반도체 몸체 사이에 습윤층이 제공될 수 있다. 습윤층에 의해, 기계적으로 안정된 반도체 몸체의 고정이 간단히 달성될 수 있다. 특히, 반도체 몸체상에 결합층이, 상기 경계면상에 습윤층이 배치될 수 있거나, 그 반대의 경우도 가능하다.
대안적 형성 변형예에서, 경계면은 기판을 이용하여 형성된다. 이러한 경우, 바람직하게는, 기계적으로 안정된 결합물의 제조 전에, 반도체 몸체는 이미 기판상에 배치되고, 더욱 바람직하게는 상기 기판에 고정된다. 이때 바람직하게는, 기판은 반도체 층 시퀀스를 위한 성장 기판과 다르다. 반도체 몸체의 고정 이후, 반도체 층 시퀀스를 위한 성장 기판은 국부적으로 또는 완전히 제거되거나 얇아질 수 있다. 반도체 몸체는 기판에 의해 기계적으로 안정될 수 있다.
바람직하게는, 기판은 열 전도도가 높은 물질을 함유한다. 예를 들면, 기판은 가령 규소, 게르마늄 또는 갈륨비화물과 같은 반도체를 포함하거나, 그러한 물질로 구성될 수 있다.
대안적 또는 보완적으로, 기판은 가령 니켈, 몰리브덴 또는 탄탈륨과 같은 금속을 포함하거나 금속으로 구성될 수 있다. 그러한 기판은 이미 매우 얇은 두께로도 높은 안정성을 특징으로 할 수 있다.
또한, 기판은 가령 알루미늄질화물 또는 붕소질화물과 같은 세라믹을 함유할 수 있다. 세라믹 물질은 열 전도도가 높은 동시에 기계적 안정성도 높을 수 있다.
바람직한 발전예에서, 구조화된 캐리어는 결합물에서 융기부들 사이의 영역에서 반도체 몸체로부터 이격된다. 구조화된 캐리어는 결합물에서 반도체 몸체에 직접 접하지 않는다.
결합물의 제조 시, 구조화된 캐리어의 융기부는 기판과 물질 접합식으로 결합되는 것이 바람직하다. 물질 접합식 결합의 경우, 결합짝, 바람직하게는 예비 제조된 결합짝이 원자간힘 및/또는 분자간힘을 이용하여 결합된다. 바람직하게는, 물질 접합식 결합은 가령 접착제 또는 땜납과 같은 고정층을 이용하여 이루어진다. 융기부는 결합물의 제조 시 고정층을 이용하여 기판과 결합될 수 있다.
바람직한 형성예에서, 구조화된 캐리어는 결합물의 제조 후 융기부들 사이의 영역에서 완전히 제거된다. 따라서, 구조화된 캐리어의 융기부만 결합물에 잔류한다.
칩 캐리어는 기판, 및 결합층을 이용하여 상기 기판에 고정된 융기부를 이용하여 형성될 수 있다. 융기부에 의한 기계적 안정화를 이용하여, 칩 캐리어는 반도체 몸체가 배치된 기판이 가능한 한 얇아질 수 있도록 형성될 수 있다. 상기와 같이 얇은 기판의 파괴 위험은 융기부에 의한 보강을 이용하여 감소한다.
바람직한 발전예에서, 기판은 결합물에서 얇아지되, 기판의 두께가 5 ㎛이상 70 ㎛이하, 바람직하게는 10 ㎛이상 50 ㎛이하, 더욱 바람직하게는 10 ㎛이상 30 ㎛이하가 되도록 얇아진다. 반도체칩의 하부에서 칩 캐리어의 두께는 간단한 방식으로 얇아질 수 있다. 동작 시 반도체 몸체, 특히 활성 영역에서 생성된 열은 개선된 방식으로 칩 캐리어를 통과하여 반도체칩으로부터 소산될 수 있다. 개선된 방열을 통해, 동작 시 반도체 몸체, 특히 활성 영역에서의 온도가 낮아질 수 있다. 복사 생성 시, 가령 비복사성 재조합의 증가에 따른 열 유도 손실은 감소할 수 있다. 또한, 반도체 몸체에서 열 렌즈 형성도 감소할 수 있다.
결합물의 얇게 하기, 특히 기판의 얇게 하기 및/또는 구조화된 캐리어의 얇게 하기 및/또는 경우에 따라서 성장 기판의 제거 또는 얇게 하기는 특히 기계적으로, 가령 그라인딩, 래핑 또는 폴리싱을 이용하여, 그리고/또는 화학적으로, 가령 습식 화학적 식각 또는 건식 화학적 식각을 이용하여 수행될 수 있다. 대안적 또는 보완적으로, 예를 들면 레이저 분리 공정(laser lift-off, LLO)에서 간섭성 복사가 사용될 수 있다.
일 실시예에 따른 반도체칩은 반도체 몸체, 및 경계면을 포함한 칩 캐리어를 포함한다. 상기 경계면상에 반도체 몸체가 고정된다. 칩 캐리어는 반도체 몸체를 향한 경계면의 측에서 적어도 하나의 융기부를 포함하고, 상기 융기부는 상기 경계면에 대해 수직인 방향으로 반도체 몸체보다 돌출된다.
바람직하게는, 반도체 몸체는 반도체 층 시퀀스를 포함하고, 더욱 바람직하게는, 상기 반도체 층 시퀀스는 활성 영역을 포함한다.
융기부는 칩 캐리어를 기계적으로 안정화하기 위해 제공된다. 바람직하게는, 융기부는, 반도체 몸체 하부의 영역에서 칩 캐리어가 얇은 두께를 가지도록 형성된다. 반도체칩의 동작 시 생성된 열을 칩 캐리어를 통과하여 소산시키는 것이 개선된다.
이와 달리, 평편한 칩 캐리어, 특히 반도체 물질계 칩 캐리어인 경우, 두께가 동일할 때 충분한 기계적 안정성이 더 이상 보장되지 않을 수 있다. 융기부를 이용하면, 기계적 안정성도 양호하면서도, 방열을 위해 중요한 칩 캐리어의 두께가 가능한 한 감소할 수 있다.
바람직한 형성예에서, 적어도 하나의 융기부는 래터럴 방향에서 반도체칩을 둘러싼다. 융기부는 프레임형으로 설계될 수 있다.
반도체 몸체의 영역, 특히 반도체 몸체의 하부에서 칩 캐리어의 두께는 바람직하게는 5 ㎛이상 70 ㎛이하, 더욱 바람직하게는 10 ㎛이상 50 ㎛이하, 가장 바람직하게는 10 ㎛이상 30 ㎛이하이다.
이와 달리, 종래의 반도체 물질계의 평편한 칩 캐리어의 두께는 충분한 기계적 안정성을 보장하기 위해 적어도 100 ㎛이다. 반도체 몸체의 하부에 위치하며 방열을 위해 중요한 영역에서, 상기 칩 캐리어의 두께는 칩 캐리어의 테두리 영역에 비해 감소한다. 칩 캐리어의 총 높이가 동일한 경우에도, 반도체 몸체로부터의 방열은 현저히 개선될 수 있다.
바람직한 형성예에서, 반도체 몸체를 향한 경계면의 측에서 상기 경계면에 대해 수직인 칩 캐리어의 치수는 반도체 몸체와 반대 방향인 측에서의 경우보다 크다. 칩 캐리어의 기계적 안정성은 주로 적어도 하나의 융기부를 이용하여 얻어지며, 상기 융기부는 경계면으로부터 보았을 때 반도체 몸체측에 배치된다.
바람직하게는, 반도체 몸체를 향한 경계면의 측에서 상기 경계면에 대해 수직인 칩 캐리어의 치수는 반도체 몸체와 반대 방향인 경계면의 측에서의 칩 캐리어의 치수에 비해 적어도 1.5배이고, 더욱 바람직하게는 적어도 2배이다.
바람직한 형성예에서, 단면도상의 융기부의 최대 래터럴 치수는 바람직하게는 50 ㎛이상 1 mm이하, 더욱 바람직하게는 100 ㎛이상 300 ㎛이하이다. 따라서, 기계적 안정성이 양호함과 동시에 작은 칩 캐리어 크기가 간단히 얻어질 수 있다.
바람직하게는, 칩 캐리어, 특히 융기부는 가령 규소, 게르마늄 또는 갈륨비화물과 같은 반도체 물질을 함유하거나 그러한 반도체 물질로 구성된다. 특히, 규소는 마이크로 구조화 가능성이 양호하다는 특징이 있다.
일 형성 변형예에서, 칩 캐리어는 적어도 2개의 부분을 포함하고, 상기 두 부분은 물질 접합식으로, 특히 고정층에 의해 서로 결합된다. 바람직하게는, 경계면은 칩 캐리어의 부분들 사이의 분리면에 연장된다. 칩 캐리어는 예를 들면 캐리어부 및 안정화부를 포함할 수 있고, 이때 캐리어부의 주요면은 경계면을 형성하며, 상기 경계면상에 반도체 몸체가 배치된다. 안정화부, 바람직하게는 프레임형으로 형성된 안정화부는 융기부를 이용하여 형성되며, 또한 반도체칩과 동일한 캐리어부의 주요면에 배치될 수 있다.
안정화부 및 캐리어부는 물질과 관련하여 서로 다를 수 있다. 따라서, 예를 들면 안정화부를 위한 물질은 양호한 구조화 가능성을 고려하여, 캐리어부를 위한 물질은 높은 열 전도도를 고려하여 선택될 수 있다. 바람직하게는, 안정화부는 구조화된 캐리어부와 관련하여 열거된 반도체 물질 중 하나, 특히 규소를 함유하거나 그러한 물질로 구성된다. 캐리어부는, 특히, 기판과 관련하여 열거된 물질들 중 하나, 가령 예를 들면 게르마늄과 같은 반도체, 세라믹 또는 금속을 포함하거나 그러한 물질로 구성될 수 있다.
또는, 안정화부 및 캐리어부는 물질과 관련하여 동일한 종류로 실시될 수 있다.
대안적 형성 변형예에서, 칩 캐리어는 일체형으로 형성된다. 이 경우, 캐리어부와 안정화부 사이의 고정층상은 생략될 수 있다.
바람직한 형성예에서, 적어도 하나의 융기부는 반도체 몸체의 측에서 측면 플랭크를 포함하고, 상기 측면 플랭크는 경계면에 대해 수직이다. 이러한 측면 플랭크는 특히 건식 화학적 식각을 이용하여 제조될 수 있다.
수직 측면 플랭크에 의해, 반도체 몸체의 크기가 동일할 때 칩 캐리어의 래터럴 치수는 최소화될 수 있다.
또는, 적어도 하나의 융기부는 반도체 몸체의 측에서 측면 플랭크를 포함할 수 있고, 상기 측면 플랭크는 경계면에 대해 90°와 다른 각을 이룬다. 바람직하게는, 융기부는 경계면과의 간격이 증가하면서 뾰족해진다.
바람직하게는, 경계면에 대한 각은 30°이상 60°이하이다. 상기와 같은 측면 플랭크는, 특히, 습식 화학적 식각을 이용하여 간단하게 제조될 수 있다.
바람직한 발전예에서, 칩 캐리어는 반도체 몸체와 반대 방향인 경계면의 측에서 실장면을 포함하고, 상기 실장면은 반도체칩의 고정을 위해 제공된다. 칩 캐리어는 실장면과 반도체 몸체 사이에 배치된다.
바람직하게는, 반도체칩은 복사 생성을 위해 제공된다. 이때, 반도체칩은 동작 시 광학적으로 펌핑될 수 있거나, 외부 전기 전압의 인가 시 복사를 생성할 수 있다.
또한 바람직하게는, 반도체칩은 III-V-화합물 반도체 물질을 포함한다. 그러한 화합물 반도체 물질은 자외 스펙트럼 영역으로부터 가시 스펙트럼 영역을 지나 적외 스펙트럼 영역에 이르기까지의 복사 생성에 매우 적합하다.
반도체칩은 간섭성 복사의 생성을 위해 제공될 수 있으며, 예를 들면 표면 방출형 반도체 레이저로서, 가령 VCSEL(vertical cavity surface emitting laser), VECSEL(vertical external cavity surface emitting laser) 또는 디스크레이저(disk laser)로 실시될 수 있다. 또한, 반도체칩은 모서리 방출형 반도체 레이저로 형성될 수 있다.
대안적 또는 보완적으로, 반도체칩은 비간섭성 복사의 생성을 위해 제공될 수 있다. 이를 위해, 반도체칩은 예를 들면 전계 발광 다이오드칩(luminescence diode chip), 가령 발광 다이오드칩(LED-chip)으로 실시될 수 있다.
부분 간섭성 복사의 생성을 위해, 반도체칩은 예를 들면 RCLED-칩(resonant cavity light emitting diode)로 실시될 수 있다.
앞서 기술한 방법은 기술된 반도체칩의 제조를 위해 매우 적합하다. 상기 방법과 관련하여 기술한 특징은 반도체칩을 위해 채용될 수 있고, 그 반대의 경우도 가능하다.
이하, 다른 이점, 유리한 형성예 및 적합성은 도면과 관련한 실시예의 기술로부터 도출된다.
도 1A 내지 1G는 복수 개의 반도체칩의 제조 방법에 대한 제1실시예의 중간 단계를 개략적 단면도로 도시한다.
도 2A 내지 2F는 복수 개의 반도체칩의 제조 방법에 대한 제2실시예의 중간 단계를 개략적 단면도로 도시한다.
도 3A 및 3B는 반도체칩의 제1실시예를 개략적 단면도(도 3A) 및 그에 속한 평면도(도 3B)로 도시한다.
도 4A 및 4B는 반도체칩의 제2실시예를 개략적 단면도(도 4A) 및 그에 속한 평면도(도 4B)로 도시한다.
동일하고, 동일한 종류이며 동일한 기능을 하는 요소는 도면에서 동일한 참조 번호를 가진다.
도면은 각각 개략적으로 도시된 것이며, 반드시 축척에 맞지는 않다. 오히려, 비교적 작은 요소 및 특히 층 두께는 명확한 도면을 위해 과장되어 크게 도시되어 있을 수 있다.
도 1A는 기판(8)의 세부도로, 상기 기판상에 복수 개의 반도체 몸체(2)가 준비된다. 도시된 세부도에서 2개의 반도체 몸체(2)는 나란히 배치된다.
바람직하게는, 반도체 몸체(2)는 각각 하나의 반도체 층 시퀀스를 포함한다. 반도체 층 시퀀스에는 복사 생성을 위해 제공된 활성 영역이 형성될 수 있다(명백히 도시되지 않음). 반도체 층 시퀀스는 바람직하게는 에피택시얼 제조되며, 가령 MOVPE 또는 MBE를 이용한다. 기판(8)은 반도체 몸체(2)의 반도체 층 시퀀스를 위한 성장 기판으로 역할할 수 있다. 이와 달리, 반도체 몸체는 성장 기판과 다른 기판상에 준비될 수 있다.
반도체 몸체(2)는 래터럴 방향에서 사이 공간(25)에 의해 서로 이격된다. 사이 공간(25)은 반도체 몸체측에서 기판(8)안으로 연장된다. 사이 공간은 기판안으로 적어도 10 ㎛, 바람직하게는 적어도 20 ㎛ 연장될 수 있다. 사이 공간(25)은 특히 화학적으로, 가령 습식 화학적 식각 또는 건식 화학적 식각을 이용하여 제조될 수 있다. 기판(8)과 반대 방향인 반도체 몸체(2)의 측에 결합층(4)이 형성된다. 결합층을 이용하면, 반도체 몸체는 간단히 캐리어에 고정될 수 있다.
결합층(4)은 예를 들면 땜납층으로 실시될 수 있으며, 또한 바람직하게는, 가령 금, 아연 또는 인듐과 같은 금속 또는 금속 합금, 특히 상기 열거한 금속 중 적어도 하나와의 금속 합금을 포함할 수 있다.
또한, 도 1A에는 구조화된 캐리어(33)의 세부도가 도시되어 있으며, 상기 캐리어는 복수 개의 융기부(35)를 포함한다. 바람직하게는, 융기부는 마이크로구조화에 의해 제조되며, 이때 융기부들 사이에서 바람직하게는 평편한 캐리어의 캐리어 물질은 제거된다. 상기 제거는 예를 들면 기계적으로 그리고/또는 화학적으로, 가령 습식 화학적 식각 또는 건식 화학적 식각을 이용하여 수행될 수 있다.
바람직하게는, 구조화된 캐리어는 양호한 마이크로구조화 가능성, 양호한 열전도도 및/또는 높은 기계적 안정성을 특징으로 하는 물질을 포함하거나 그러한 물질로 구성된다.
특히, 바람직하게는, 구조화된 캐리어는 반도체 물질을 포함하거나, 반도체 물질로 구성된다. 예를 들면, 규소, 게르마늄 또는 갈륨비화물이 적합하다.
구조화된 캐리어(33)는 경계면(30)을 포함하고, 상기 경계면은 상기 구조화된 캐리어(33)에 반도체 몸체(2)를 고정하기 위해 제공된다. 경계면상에 습윤층(45)이 형성된다. 습윤층을 이용하면, 구조화된 캐리어(33)에 반도체 몸체(2)가 기계적으로 안정되게 간단히 고정될 수 있다. 습윤층(45)은 융기부들(35) 사이의 영역에 형성되거나, 구조화된 캐리어에 걸쳐 전면으로 연장될 수 있다.
도 1B에 도시된 바와 같이, 반도체 몸체들(2)간의 사이 공간(25)이 이미 형성되어 있는 기판(8) 및 구조화된 캐리어가 서로에 대해 배치되되, 상기 구조화된 캐리어(33)의 융기부(35)가 상기 사이 공간(25)안으로 연장되도록 배치된다. 기판(8) 및 구조화된 캐리어(33)는 빗형으로 서로 맞물린다. 결합층(4)을 이용하면, 구조화된 캐리어(33) 및 기판(8)을 포함하는 기계적으로 안정된 결합물(38)이 제조된다. 융기부(35)의 치수는 수직 방향, 즉 구조화된 캐리어(33)의 주 연장면에 대해 수직인 방향으로 사이 공간(25)에 맞춰지되, 융기부(35)가 결합물에서 기판(8)으로부터 이격되도록 맞춰진다. 기판(8)은 반도체 몸체(2)에 의해서만 구조화된 캐리어(33)와 기계적으로 결합된다. 그 이후의 기판(8)의 제거는 간단해진다.
융기부(35)는 이미 결합물(38)의 제조 전에 형성된다. 융기부는 반도체 몸체측에 측면 플랭크(350)를 포함할 수 있고, 상기 측면 플랭크는 경계면(30)에 대해 경사진다. 바람직하게는, 경계면에 대한 각은 30°이상 60°이하이다. 예를 들면, 규소로 이루어진 캐리어의 경우, 이방성 습식 화학적 식각을 이용하여 간단히 약 54°의 각이 형성될 수 있다.
도 1C 및 1D에 도시된 바와 같이, 결합물의 제조 이후 기판(8)이 제거될 수 있다. 도시된 실시예에서, 우선, 도 1C에 도시된 바와 같이 기계적 단계의 제거가 이루어지며, 이때 기판은 잔여 두께로 얇아진다. 기계적 얇게 하기는 예를 들면 그라인딩, 래핑 또는 폴리싱을 이용하여 수행될 수 있다.
기판의 잔류한 부분은 그 이후의 단계, 바람직하게는 화학적 단계에서 제거될 수 있다. 이는 예를 들면 습식 화학적 식각 또는 건식 화학적 식각을 이용하여 수행될 수 있다. 기판(8)의 제거 이후, 인접한 반도체 몸체(2)는 구조화된 캐리어(33)에 의해서만 여전히 기계적으로 서로 결합된다.
수직 방향에서, 융기부(35)는 반도체 몸체(2)보다 돌출된다. 구조화된 캐리어(33)는 이제 반도체 몸체(2)의 기계적 안정화를 위한 역할을 한다. 이를 위해, 기판(8)은 더 이상 필요하지 않다.
반도체 몸체(2)와 반대 방향인 측에서, 구조화된 캐리어(33)는 얇게될 수 있다. 바람직하게는, 구조화된 캐리어는, 상기 구조화된 캐리어의 두께가 융기부들 사이의 영역에서 5 ㎛이상 70 ㎛이하, 바람직하게는 10 ㎛이상 50 ㎛이하, 가장 바람직하게는 10 ㎛이상 30 ㎛이하가 되도록 얇아진다. 융기부(35)는 구조화된 캐리어를 기계적으로 안정화하는 역할이다. 반도체 몸체(2)의 하부 영역에서, 구조화된 캐리어는, 융기부들 없이, 즉 평면 캐리어의 경우에 충분한 기계적 안정성이 더 이상 보장될 수 없을 두께가 되도록 얇아질 수 있다.
경계면(30)과 관련하여, 반도체 몸체(2)를 향한 측에서, 얇아진 이후의 결합물(38)의 치수는 반도체 몸체와 반대 방향인 측에서의 경우보다 클 수 있다. 바람직하게는, 반도체 몸체를 향한 경계면의 측에서 상기 경계면에 대해 수직인, 얇아진 이후의 결합물의 치수는 반도체 몸체와 반대 방향인 측에서의 경우보다 적어도 1.5배, 더욱 바람직하게는 적어도 2배이다.
얇아지고 구조화된 캐리어(33)상에는, 반도체 몸체(2)와 반대 방향인 측에서 실장층들(6)이 형성될 수 있다. 이때 바람직하게는, 결합물(38)에서 반도체칩이 형성될 각 영역은 각각 실장층을 포함한다. 실장층은 예를 들면 도체판상에, 히트 싱크상에 또는 광전 소자용 하우징에 반도체칩이 간단히 고정되도록 제공된다.
바람직하게는, 실장층은 예를 들면, 금, 백금, 티타늄, 은, 알루미늄 또는 인듐과 같은 금속 또는 상기 열거한 물질들 중 적어도 하나와의 금속 합금을 포함한다.
도 1G에 도시된 바와 같이, 결합물(38)은 복수 개의 별도 반도체칩(1)으로 개별화된다. 개별화는 예를 들면 쪼갬, 파괴 또는 톱질에 의해 이루어질 수 있다. 가령 습식 화학적 식각 또는 건식 화학적 식각과 같은 화학적 공정이 개별화 단계에 사용될 수 있다.
개별화는 구조화된 캐리어(33)에서 융기부(35)가 형성된 영역들에서 이루어진다. 그러므로, 구조화된 캐리어(33)의 충분한 기계적 안정성이 간단하게 보장될 수 있다.
기술된 방법의 경우, 각 칩 캐리어(3)에 반도체 몸체(2)의 고정은 웨이퍼 결합물에서도 수행될 수 있어서, 상기 방법에 의해 다수의 반도체칩들이 동시에 제조될 수 있다.
복수 개의 반도체칩의 제조 방법에 대한 제2실시예는 도 2A 내지 2F에 의거, 개략적 단면도로 도시된 중간 단계들에서 확인된다.
도 2A에 도시된 바와 같이, 기판(8)상에 나란히 배치된 복수 개의 반도체 몸체(2)가 준비된다. 반도체 몸체는 각각 사이 공간(25)에 의해 서로 이격된다.
사이 공간(25)은 반도체 몸체(2)가 배치된 경계면(30)에 이르기까지 연장된다.
반도체 몸체(2)는 결합층(4)을 이용하여 기판(8)에 고정된다. 기판(8)은 반도체 몸체(2)의 반도체 층 시퀀스를 위한 성장 기판과 다르다.
바람직하게는, 기판은 열 전도도가 높은 물질을 포함한다. 예를 들면, 기판은 가령 규소, 게르마늄 또는 갈륨비화물과 같은 반도체를 포함하거나, 그러한 물질로 구성될 수 있다.
대안적 또는 보완적으로, 기판은 가령 니켈, 몰리브덴 또는 탄탈륨과 같은 금속을 포함하거나 금속으로 구성될 수 있다. 그러한 기판은 이미 얇은 두께로도 높은 안정성을 특징으로 할 수 있다.
또한, 기판은 가령 알루미늄질화물 또는 붕소질화물과 같은 세라믹을 포함할 수 있다. 세라믹 물질은 열 전도도가 높음과 동시에 높은 기계적 안정성을 가질 수 있다.
기판(8), 바람직하게는 평편한 기판에의 반도체 몸체(2)의 고정은 웨이퍼 결합물에서도 수행될 수 있다. 즉, 성장 기판상에서 반도체 층 시퀀스의 에피택시얼 성장 이후, 반도체 층 시퀀스는 기판(8)에 고정된다. 상기 반도체 층 시퀀스로부터 반도체 몸체(2)가 발생한다. 기판(8)에의 고정 이후, 성장 기판은 반도체 층 시퀀스로부터 제거될 수 있어서, 반도체 층 시퀀스는 기판(8)상에 잔류한다. 성장 기판의 제거는 기계적으로 그리고/또는 화학적으로 이루어질 수 있다. 가령 레이저 분리 공정(laser lift-off)에서 간섭성 복사가 사용될 수 있다.
성장 기판의 제거 이후, 사이 공간(25)은 습식 화학적 식각 또는 건식 화학적 식각을 이용하여 형성될 수 있다.
기판(8)과 반대 방향인 반도체 몸체(2)의 측에서, 각각 하나의 접촉층(7)이 반도체 몸체(2)상에 배치된다. 접촉층(7)은 반도체 몸체(2)의 외부 전기 접촉 역할을 한다. 접촉층은 예를 들면 증발 증착 또는 스퍼터링을 이용하여 제조될 수 있고, 또한 바람직하게는 금속 또는 금속 합금을 포함한다. 특히, 외부 전기 전압을 이용한 동작을 위해 제공되지 않는 반도체칩의 경우, 이러한 접촉층은 생략될 수 있다.
경우에 따라서, 성장 기판의 제거 이후, 반도체 몸체(2)에 다른 제조 단계를 수행할 수 있다. 예를 들면, 기판(8)에 반대 방향인 반도체 몸체(2)의 각 표면은 거칠어질 수 있다. LED 반도체칩의 경우, 생성된 복사의 아웃커플링 효율은 개선될 수 있다.
또한, 복수 개의 융기부(35)를 포함하며 구조화된 캐리어(33)가 준비된다. 구조화된 캐리어(33)의 구조화는 특히 도 1A와 관련하여 기술된 바와 같이 수행될 수 있다. 수직 측면 플랭크(350)를 포함한 융기부(35)는 건식 화학적 식각을 이용하여 제조되는 것이 바람직하다.
도 2B에 도시된 바와 같이, 구조화된 캐리어(33) 및 기판(8)은 서로에 대해 배치되되, 융기부(35)가 사이 공간(25)안으로 연장되도록 배치된다. 구조화된 캐리어(33) 및 기판(8)은 고정층(5)을 이용하여 물질 접합식으로 서로 결합된다. 고정층은 예를 들면 접착제 또는 땜납을 포함할 수 있다.
도 1A 내지 1G와 관련하여 기술된 제1실시예와 달리, 상기 실시예에서, 반도체 몸체(2)가 배치된 경계면(30)은 기판(8)의 평편한 표면을 이용하여 형성된다. 융기부(35) 및 반도체 몸체(2)는 기판(8)의 상기 경계면(30)상에 배치된다.
결합물(38)에서 구조화된 캐리어(33)는 융기부들(35) 사이의 영역에서 반도체 몸체로부터 이격된다. 반도체 몸체(2) 및 구조화된 캐리어(33)는 기판(8) 및 고정층(5)에 의해서만 서로 기계적으로 결합된다.
결합물(38)의 제조 이후, 기판(8)은 반도체 몸체(2)와 반대 방향인 경계면의 측에서 얇아질 수 있다. 얇아진 기판을 포함하는 결합물(38)은 도 2C에 개략적으로 도시되어 있다.
바람직하게는, 기판(8)은 결합물에서 얇아지되, 기판의 두께가 5 ㎛이상 70 ㎛이하, 바람직하게는 10 ㎛이상 50 ㎛이하, 더욱 바람직하게는 10 ㎛이상 30 ㎛이하가 되도록 얇아진다.
결합물(38)의 기계적 안정성은 융기부(35)에 의해 보장된다. 따라서, 기판(8)은, 융기부 없이 평편한 기판의 경우에 충분한 기계적 안정성을 위해 더 이상 충분하지 않을 수 있는 두께가 될 때까지 얇아질 수 있다.
기판의 얇게 하기에 대한 대안적으로, 기판은 이미 원하는 최종 두께로 준비될 수 있다. 이는, 특히, 비교적 얇게 되기가 어려울 수 있는 기판, 가령 금속을 함유하거나 세라믹을 함유한 기판의 경우에 적합하다.
도 1F에 기술된 바와 같이 얇아진 기판상에 실장층(6)이 배치될 수 있다. 이는 도 2D에 개략적으로 도시되어 있다.
도 2E가 도시하는 바와 같이, 구조화된 캐리어(35)는 상기 구조화된 캐리어가 융기부들(35) 사이의 영역에서 완전히 제거되도록 얇아진다.
구조화된 캐리어의 국부적 제거는 기계적 및/또는 화학적으로 이루어질 수 있다.
도 2F에 도시된 바와 같이, 결합물(38)은 복수 개의 반도체칩(1)으로 개별화된다. 개별화는 도 1G와 관련하여 기술된 바와 같이 수행될 수 있다.
기술된 방법은 반드시 기재된 순서대로 수행될 필요는 없다. 예를 들면, 구조화된 캐리어(33)가 얇게 되기 전에, 실장층(6)이 배치될 수 있다.
도 3A 및 3B는 반도체칩의 제1실시예를 개략적 단면도(도 3A) 및 그에 속한 개략적 평면도(도 3B)로 도시한다.
반도체칩(1)은 반도체 몸체(2) 및 칩 캐리어(3)를 포함한다. 칩 캐리어는 반도체칩의 일부이며, 반도체 몸체(2)를 기계적으로 안정화한다. 반도체 몸체(2)와 반대 방향인 측에서 칩 캐리어(3)는 평편하게 실시된다. 반도체칩의 실장은 간단해진다.
반도체 몸체(2)는 복사 생성을 위해 제공된 활성 영역을 구비한(명백히 도시되지 않음) 반도체 층 시퀀스를 포함한다. 반도체 층 시퀀스는 반도체 몸체를 형성할 수 있다. 반도체 몸체의 반도체 층 시퀀스를 위한 성장 기판은 제거될 수 있다. 반도체칩(1)은 박막 반도체칩으로 실시될 수 있다.
반도체 몸체(2)는 결합층(4)을 이용하여 칩 캐리어(3)의 경계면(30)상에 배치된다.
칩 캐리어(3)는 래터럴 방향에서 반도체 몸체(2)를 둘러싸는 융기부(35)를 포함한다. 융기부(35)는 프레임형 안정화부로 실시된다. 융기부(35)는 수직 방향에서 반도체 몸체(2)보다 돌출된다. 칩 캐리어(3)는 융기부(35)를 이용하여 기계적으로 안정화된다. 이러한 방식으로, 반도체 몸체(2)의 하부에 형성된 칩 캐리어의 영역은 기계적 안정성이 양호하면서도 매우 얇을 수 있다. 바람직하게는, 반도체 몸체 하부 영역에서 칩 캐리어의 두께는 5 ㎛이상 70 ㎛이하, 바람직하게는 10 ㎛이상 50 ㎛이하, 가장 바람직하게는 10 ㎛이상 30 ㎛이하이다. 상기 영역에서 칩 캐리어(3)가 얇을수록, 반도체칩의 동작 시 생성된 열이 반도체 몸체(2)로부터 더 양호하게 소산될 수 있다. 반도체 몸체의 온도, 특히 활성 영역의 온도는 동작 중에 간단히 감소할 수 있다.
바람직하게는, 반도체 몸체를 향한 경계면(30)의 측에서 칩 캐리어의 수직 치수, 즉 융기부(35)의 높이는 반도체 몸체와 반대 방향인 측에서의 경우보다 적어도 1.5배, 더욱 바람직하게는 적어도 2배이다. 예를 들면, 융기부의 수직 치수는 50 ㎛ 내지 80 ㎛일 수 있는 반면, 반도체 몸체(2)의 하부에서 칩 캐리어(3)의 수직 치수는 10 ㎛ 내지 30 ㎛일 뿐인 두께를 가진다. 칩 캐리어의 총 높이는 약 100 ㎛이다.
경계면(30)과 관련하여, 반도체 몸체측에서 칩 캐리어(3)의 수직 치수는 그와 대향된 경계면의 측에서의 경우보다 더 크다. 방열을 위해 중요한 칩 캐리어의 두께는 감소한다. 이와 동시에, 칩 캐리어는 반도체칩을 위해 제공된 실장 위치에 상기 반도체칩을 고정하기에 충분히 높은 기계적 안정성을 가진다. 반도체칩(1)의 고정은 예를 들면 도체판상에, 히트 싱크상에 또는 광전 소자용 하우징에서 이루어질 수 있다.
상기 실시예에서, 칩 캐리어(3)는 일체형으로 실시된다. 또한, 바람직하게는, 칩 캐리어(3)는 열전도도가 높음과 동시에 마이크로 기계적 구조화 가능성이 양호한 물질을 포함한다.
더욱 바람직하게는, 칩 캐리어(3)는 규소를 함유하거나, 규소로 구성된다. 규소는 매우 양호한 구조화 가능성, 가령 기계적 또는 화학적 구조화 가능성을 특징으로 한다. 게르마늄 또는 갈륨비화물과 같은 서로 다른 반도체 물질도 사용될 수 있다.
반도체 몸체(2)와 반대 방향인 칩 캐리어(3)의 측에서 반도체칩은 실장층(6)을 포함한다. 실장층은 반도체칩이 간단히 실장될 수 있도록 하는 역할이다.
반도체 몸체측에서, 칩 캐리어(3)는 경계면(30)에 대해 경사진 측면 플랭크(350)를 포함한다. 융기부는 경계면과의 간격이 증가할수록 뾰족해진다.
융기부(35)는 단면에서 반도체 몸체(2)의 래터럴 치수에 비해 작은 치수를 가지는 것이 바람직하다.
또한, 융기부(35)의 단면에서 최대 래터럴 치수는 바람직하게는 50 ㎛이상 1 mm이하, 더욱 바람직하게는 100 ㎛이상 300 ㎛이하이다.
반도체칩의 평면도상에서, 반도체 몸체(2)는 칩 캐리어(3)의 바닥면의 가능한 한 많은 부분을 채운다. 이러한 비율이 클수록, 유효 복사가 생성될 수 있는 반도체칩면의 비율이 증가한다.
반도체칩의 평면도상에서, 반도체 몸체(2)는 칩 캐리어의 바닥면의 적어도 10%를 덮는 것이 바람직하다. 예를 들면, 반도체 몸체의 크기가 0.3×0.3 ㎟인 경우, 칩 캐리어의 바닥면은 약 0.7×0.7 ㎟일 수 있다. 이는 약 18%의 덮임율에 상응한다.
바람직하게는, 반도체 몸체(2), 특히 활성 영역은 III-V 반도체 물질을 포함한다.
III-V 반도체 물질은 자외 스펙트럼 영역(InxGayAl1 -x- yN)에서 가시 스펙트럼 영역(특히 청색 내지 녹색 복사를 위해 InxGayAl1 -x- yN, 또는 특히 황색 내지 적색 복사를 위한 InxGayAl1 -x- yP)을 지나 적외 스펙트럼 영역(InxGayAl1 -x- yAs)에 이르기까지의 복사 생성에 매우 적합하다. 이때, 각각 0≤x≤1, 0≤y≤1, x+y≤1이며, 특히 x≠1, y≠1, x≠0 및/또는 y≠0이다. 또한, III-V 반도체 물질, 특히 상기 열거한 물질계의 III-V 반도체 물질을 이용하면 복사 생성 시 내부 양자 효율이 높을 수 있다.
도시된 실시예에서, 반도체칩은 간섭성 복사의 생성을 위해 제공되며, 가령 VECSEL과 같은 표면 방출형 반도체 레이저 또는 디스크레이저로 실시된다. 복사 생성을 위해, 반도체 몸체는 광학적으로 펌핑될 수 있다. 외부 전기 전압이 반도체 몸체에 인가될 수 있도록 경유하는 전기 접촉부는 필요하지 않다.
반도체칩(1)의 동작 시, 반도체 몸체(2)의 활성 영역에서 생성된 열은 칩 캐리어(3)를 통해 효과적으로 반도체 몸체로부터 소산될 수 있다. 이를 통해, 활성 영역의 온도는 낮아진다. 때 이른 열적 오버롤 위험은 감소한다. 또한, 반도체 몸체에서 열 렌즈의 형성이 방지되거나 적어도 감소할 수 있다.
반도체 몸체(2)는 경사진 측면 플랭크(350)에 의해 수직 방향에 경사진 방향으로 간단히 광학적 펌핑될 수 있다.
도 4A 및 4B에는 반도체칩(1)의 다른 실시예가 개략적 단면도(도 4A) 및 그에 속한 개략적 평면도(도 4B)로 도시되어 있다.
제2실시예는 도 3A 및 3B와 관련하여 기술된 제1실시예와 실질적으로 상응한다. 이와 달리, 반도체 몸체(2)는 전기 에너지를 광학적 복사속으로 변환하기 위해 제공된다. 반도체칩의 동작 시, 전하 캐리어는 접촉층(7) 및 실장층(6)에 의해 서로 대향된 측들로부터 반도체 몸체(2)로 주입될 수 있다. 이를 위해, 칩 캐리어(3)는 전기 전도성인 것이 바람직하다.
제1실시예와 달리, 칩 캐리어(3)는 다부품으로 실시되고, 캐리어부(31) 및 안정화부(32)를 포함한다. 캐리어부(31) 및 안정화부(32)는 고정층(5)에 의해 서로 기계적으로 안정되게 결합된다. 안정화부(32)는 융기부(35)를 이용하여 형성된다.
융기부(35)는 수직 측면 플랭크(350)를 포함하고, 상기 측면 플랭크는 반도체 몸체(2)를 향해 있다. 반도체칩의 평면도상에서, 반도체 몸체(2)의 면적이 동일할 때, 칩 캐리어(3)의 바닥면은 감소할 수 있다. 바꾸어 말하면, 동일한 면적의 반도체칩인 경우에, 상기 반도체칩에서 복사가 생성되는 유효면이 증가할 수 있다.
고정층(5)은 경계면(30)이 형성된 분리면을 따라 연장된다. 안정화부(32) 및 반도체 몸체(2)는 캐리어부(31)의 동일한 표면상에 배치된다. 즉, 반도체칩(1)은 반도체 몸체(2), 및 반도체칩(1)의 기계적 안정성을 구현하는 안정화부(32)가 경계면의 동일한 측, 즉 반도체 몸체가 고정된 측상에 배치되도록 실시된다. 이와 달리, 종래의 반도체칩의 경우, 반도체 몸체의 기계적 안정화는 반도체 몸체의 하부에 배치된 두꺼운 캐리어에 의해 이루어진다.
반도체 몸체(2)와 칩 캐리어(3) 사이, 바람직하게는 반도체 몸체(2)와 결합층(4) 사이에는 거울층(23)이 형성된다. 바람직하게는, 거울층(23)은 반도체 몸체(2)에서 생성된 복사에 대한 반사도가 크다. 바람직하게는, 거울층은 가령 금, 은, 알루미늄 또는 로듐과 같은 금속 또는 상기 열거한 물질들 중 적어도 하나와의 금속 합금을 포함한다. 바람직하게는, 거울층은 반도체 몸체상에 증착되며, 가령 스퍼터링 또는 증발증착을 이용한다.
거울층(23)과 결합층(4) 사이에 공핍층이 배치될 수 있다(명백히 도시되지 않음). 공핍층을 이용하면, 결합층의 물질이 거울층으로 확산되는 것이 방지되거나, 적어도 가능한 한 감소할 수 있다. 공핍층은 금속, 특히 티타늄, 백금, 텅스텐 및 니켈로 이루어진 군으로부터의 적어도 하나의 금속을 포함할 수 있다.
대안적 또는 보완적으로, 반도체 몸체(2)에는 포개어 배치된 복수 개의 반도체층쌍들을 이용하여 브래그 거울이 형성될 수 있다.
기술된 칩 캐리어(31)를 포함하는 반도체칩(1)은 반도체 몸체(2)에서 생성된 열에 대해 열 저항이 매우 낮다는 특징이 있다. 열은 매우 효율적으로 반도체칩(1)으로부터 소산될 수 있다. 기술된 구성은 고성능 반도체칩, 가령 적어도 100 mW, 바람직하게는 적어도 300 mW인 전기적 입력 파워를 가진 발광 다이오드를 위해 적합하다. 이때, 반도체칩(1)은 RCLED로 실시될 수 있다.
캐리어부(31) 및 안정화부(32)는 사용된 물질과 관련하여 서로 다를 수 있다. 특히, 안정화부(32)는 규소를 함유하거나 규소로 구성될 수 있는 반면, 캐리어부는 규소와 다른 반도체, 가령 Ge 또는 GaAs와 같은 반도체, 가령 몰리브댄, 니켈 또는 탄탈륨과 같은 금속, 또는 가령 AlN 또는 BN과 같은 세라믹을 포함하거나, 그러한 물질로 구성될 수 있다.
본 발명은 실시예들에 따른 설명에 의하여 한정되지 않는다. 오히려, 본 발명은 각각의 새로운 특징 및 특징들의 각 조합을 포함하며, 이는 특히 특허 청구 범위에서의 특징들의 각 조합을 포괄하고, 비록 이러한 특징 또는 이러한 조합이 그 자체로 명백하게 특허 청구 범위 또는 실시예에 기술되지 않더라도 그러하다.

Claims (15)

  1. 복수 개의 반도체칩(1)을 제조하는 방법에 있어서,
    a) 기판(8)상에 복수 개의 반도체 몸체(2)를 준비하고, 상기 반도체 몸체(2)가 사이 공간(25)에 의해 서로 이격되도록 하는 단계;
    b) 복수 개의 융기부(35)를 포함하며 구조화된 캐리어(33)를 준비하는 단계;
    c) 상기 구조화된 캐리어(33)를 상기 기판(8)에 대해 상대적으로 배치하되, 상기 구조화된 캐리어(33)의 융기부(35)가 상기 반도체 몸체들(2)간의 사이 공간(25)안으로 연장되도록 배치하는 단계;
    d) 상기 기판(8) 및 상기 구조화된 캐리어(33)를 포함하며 기계적으로 안정된 결합물(38)을 제조하는 단계; 및
    e) 상기 결합물(38)을 복수 개의 반도체칩(1)으로 개별화하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 청구항 1에 있어서,
    상기 결합물(38)은 상기 개별화하는 단계 전에 경계면(30)을 포함하고, 상기 경계면상에 상기 반도체 몸체(2)가 배치되는 것을 특징으로 하는 방법.
  3. 청구항 2에 있어서,
    상기 결합물(38)은 상기 반도체 몸체(2)와 반대 방향인 경계면(30)의 측에서 얇아지는 것을 특징으로 하는 방법.
  4. 청구항 3에 있어서,
    얇아진 이후, 상기 반도체 몸체(2)를 향한 경계면(30)의 측에서 상기 경계면에 대해 수직인 결합물(38)의 치수는 상기 반도체 몸체(2)와 반대 방향인 측에서의 경우보다 큰 것을 특징으로 하는 방법.
  5. 청구항 2 내지 청구항 4 중 어느 한 항에 있어서,
    상기 경계면(30)은 상기 구조화된 캐리어(33)를 이용하여 형성되고, 상기 구조화된 캐리어(33)는 상기 융기부들(25) 사이의 영역에서 상기 구조화된 캐리어(33)의 두께가 5 ㎛이상 70 ㎛이하가 되도록 얇아지는 것을 특징으로 하는 방법.
  6. 청구항 5에 있어서,
    상기 반도체 몸체는 반도체 층 시퀀스를 포함하고, 이때 상기 기판(8)은 상기 반도체 층 시퀀스를 위한 성장 기판이고, 상기 성장 기판은 상기 결합물에서 적어도 국부적으로 얇아지거나 제거되는 것을 특징으로 하는 방법.
  7. 청구항 2 내지 청구항 4 중 어느 한 항에 있어서,
    상기 경계면(30)은 상기 기판(8)을 이용하여 형성되고, 상기 반도체 몸체(2)가 상기 기판(8)에 고정된 후, 상기 반도체 몸체(2)의 반도체 층 시퀀스를 위한 성장 기판이 제거되는 것을 특징으로 하는 방법.
  8. 청구항 7에 있어서,
    상기 구조화된 캐리어(33)는 상기 d) 단계에서 상기 융기부들(35) 사이에서 완전히 제거되는 것을 특징으로 하는 방법.
  9. 청구항 7 또는 청구항 8에 있어서,
    상기 기판(8)은 상기 결합물(38)에서 얇아지되, 상기 융기부들(35) 사이의 영역에서 상기 기판(8)의 두께가 5 ㎛이상 70 ㎛이하가 되도록 얇아지는 것을 특징으로 하는 방법.
  10. 반도체 몸체(2), 및 상기 반도체 몸체(2)가 고정된 경계면(30)을 구비한 칩 캐리어(3)를 포함하는 반도체칩(1)에 있어서,
    상기 칩 캐리어(3)는 상기 반도체 몸체(2)를 향한 측에서 적어도 하나의 융기부(35)를 포함하고, 상기 융기부는 상기 경계면(30)에 대해 수직인 방향으로 상기 반도체 몸체(2)보다 돌출된 것을 특징으로 하는 반도체칩.
  11. 청구항 10에 있어서,
    상기 칩 캐리어(3)는 상기 반도체 몸체(2)의 영역에서 10 ㎛이상 30 ㎛이하의 두께를 가지는 것을 특징으로 하는 반도체칩.
  12. 청구항 10 또는 청구항 11에 있어서,
    상기 적어도 하나의 융기부(35)는 Si를 함유하거나 Si로 구성되는 것을 특징으로 하는 반도체칩.
  13. 청구항 10 내지 청구항 12 중 어느 한 항에 있어서,
    상기 칩 캐리어(3)는 캐리어부(31) 및 안정화부(32)를 포함하고, 상기 캐리어부 및 상기 안정화부는 고정층(5)에 의해 서로 결합되며, 상기 경계면은 상기 캐리어부(31)와 상기 안정화부(32) 사이의 분리면에 연장되는 것을 특징으로 하는 반도체칩.
  14. 청구항 10 내지 청구항 12 중 어느 한 항에 있어서,
    상기 칩 캐리어(3)는 일체형으로 형성되는 것을 특징으로 하는 반도체칩.
  15. 청구항 10 내지 청구항 14 중 어느 한 항에 있어서,
    청구항 1 내지 청구항 9 중 어느 한 항에 따른 방법에 따라 제조되는 것을 특징으로 하는 반도체칩.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008008595A1 (de) 2007-12-21 2009-06-25 Osram Opto Semiconductors Gmbh Oberflächenemittierender Halbleiterlaser und Verfahren zu dessen Herstellung
US10109612B2 (en) * 2013-12-13 2018-10-23 Taiwan Semiconductor Manufacturing Company Tools and systems for processing semiconductor devices, and methods of processing semiconductor devices
DE102017108385A1 (de) * 2017-04-20 2018-10-25 Osram Opto Semiconductors Gmbh Laserbarren und Halbleiterlaser sowie Verfahren zur Herstellung von Laserbarren und Halbleiterlasern
CN113118966B (zh) * 2019-12-31 2022-08-16 清华大学 一种用于化学机械抛光的承载头及其使用方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4440935A1 (de) * 1994-11-17 1996-05-23 Ant Nachrichtentech Optische Sende- und Empfangseinrichtung
JP4126749B2 (ja) * 1998-04-22 2008-07-30 ソニー株式会社 半導体装置の製造方法
US6885522B1 (en) * 1999-05-28 2005-04-26 Fujitsu Limited Head assembly having integrated circuit chip covered by layer which prevents foreign particle generation
TWI292227B (en) * 2000-05-26 2008-01-01 Osram Opto Semiconductors Gmbh Light-emitting-dioed-chip with a light-emitting-epitaxy-layer-series based on gan
DE10033502A1 (de) * 2000-07-10 2002-01-31 Osram Opto Semiconductors Gmbh Optoelektronisches Modul, Verfahren zu dessen Herstellung und dessen Verwendung
US6724794B2 (en) * 2001-06-29 2004-04-20 Xanoptix, Inc. Opto-electronic device integration
TW560018B (en) * 2001-10-30 2003-11-01 Asia Pacific Microsystems Inc A wafer level packaged structure and method for manufacturing the same
US6969204B2 (en) * 2002-11-26 2005-11-29 Hymite A/S Optical package with an integrated lens and optical assemblies incorporating the package
AU2002360892A1 (en) * 2002-12-04 2004-06-23 Infineon Technologies Ag Bidirectional emitting and receiving module
DE10308866A1 (de) * 2003-02-28 2004-09-09 Osram Opto Semiconductors Gmbh Beleuchtungsmodul und Verfahren zu dessen Herstellung
AT412928B (de) * 2003-06-18 2005-08-25 Guenther Dipl Ing Dr Leising Verfahren zur herstellung einer weissen led sowie weisse led-lichtquelle
US6998691B2 (en) * 2003-09-19 2006-02-14 Agilent Technologies, Inc. Optoelectronic device packaging with hermetically sealed cavity and integrated optical element
US6900509B2 (en) * 2003-09-19 2005-05-31 Agilent Technologies, Inc. Optical receiver package
JP2007511065A (ja) * 2003-11-04 2007-04-26 松下電器産業株式会社 半導体発光装置、照明モジュール、照明装置、および半導体発光装置の製造方法
CN1860329A (zh) * 2004-01-29 2006-11-08 松下电器产业株式会社 Led照明光源
JP4572312B2 (ja) * 2004-02-23 2010-11-04 スタンレー電気株式会社 Ｌｅｄ及びその製造方法
US20060012020A1 (en) * 2004-07-14 2006-01-19 Gilleo Kenneth B Wafer-level assembly method for semiconductor devices
WO2006015133A2 (en) * 2004-07-30 2006-02-09 Novalux, Inc. Projection display apparatus, system, and method
CN101128516B (zh) * 2005-02-23 2012-03-21 三菱化学株式会社 半导体发光器件用部件及其制造方法以及使用了该部件的半导体发光器件
US7884024B2 (en) * 2005-02-24 2011-02-08 Dcg Systems, Inc. Apparatus and method for optical interference fringe based integrated circuit processing
DE102005061553B4 (de) * 2005-12-22 2013-07-11 Infineon Technologies Ag Chipmodul
US7442564B2 (en) * 2006-01-19 2008-10-28 Cree, Inc. Dispensed electrical interconnections
US7282391B1 (en) * 2006-03-21 2007-10-16 International Business Machines Corporation Method for precision assembly of integrated circuit chip packages
DE102007030129A1 (de) * 2007-06-29 2009-01-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Mehrzahl optoelektronischer Bauelemente und optoelektronisches Bauelement
US7968899B2 (en) * 2007-08-27 2011-06-28 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. LED light source having improved resistance to thermal cycling

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