DE102005053274A1

DE102005053274A1 - Verfahren zum Herstellen einer Mehrzahl von Halbleiterchips und Halbleiterbauelement

Info

Publication number: DE102005053274A1
Application number: DE102005053274A
Authority: DE
Inventors: Wolfgang Reill; Tony Albrecht; Stephan Dr. Lutgen
Original assignee: Osram Opto Semiconductors GmbH
Current assignee: Ams Osram International GmbH
Priority date: 2005-09-30
Filing date: 2005-11-08
Publication date: 2007-04-12
Also published as: US20100124246A1; US8178372B2

Abstract

Bei einem Verfahren zum Herstellen einer Mehrzahl von Halbleiterchips (6) in einem Waferverbund wird eine Halbleiterschichtenfolge (2) auf ein Aufwachssubstrat (1) aufgewachsen, eine Metallisierung (3) auf die Halbleiterschichtenfolge (2) aufgebracht, eine Metallschicht (4) galvanisch auf die Metallisierung (3) abgeschieden und nachfolgend die Halbleiterschichtenfolge (2) zu einzelnen Halbleiterchips (6) strukturiert und vereinzelt. Die galvanisch aufgebrachte Metallschicht (4) ist insbesondere als Wärmespreizer zur Abfuhr der von den Halbleiterchips (6) erzeugten Wärme geeignet.

Description

Die Erfindung betrifft ein Verfahren zum Herstellen einer Mehrzahl von Halbleiterchips im Waferverbund und ein Halbleiterbauelement.
Halbleiterbauelemente, insbesondere optoelektronische Halbleiterbauelemente, werden in der Regel durch Aufbringen einer Halbleiterschichtenfolge auf ein Aufwachssubstrat, und eine nachfolgende Strukturierung und Vereinzelung des auf diese Weise erzeugten Halbleiterwafers zu einer Vielzahl von Halbleiterchips hergestellt. Insbesondere bei Hochleistungs-Halbleiterbauelementen, bei deren Betrieb eine hohe Verlustleistung auftritt, die als Wärme von dem Bauelement abgeführt werden muss, werden die Halbleiterchips oftmals in dem Bauelement auf eine Wärmesenke montiert, zum Beispiel mittels einer Lötverbindung. Die Lötmontage einzelner Halbleiterchips auf eine Wärmesenke ist in der Regel mit einem vergleichsweise hohen Herstellungsaufwand verbunden.

Bei der Herstellung optoelektronischer Bauelemente, beispielsweise LEDs oder Halbleiterlasern, ist es oftmals wünschenswert, ein für das epitaktische Aufwachsen einer Halbleiterschichtenfolge des optoelektronischen Bauelements verwendetes Aufwachssubstrat nachträglich von dem Halbleiterwafer abzutrennen. Dies ist insbesondere dann von Vorteil, wenn das Aufwachssubstrat aus einem vergleichsweise hochwertigen Material, insbesondere Saphir, SiC oder GaN, besteht. Beispielsweise wird bei der sogenannten Dünnfilm-Technologie zunächst die Halbleiterschichtenfolge eines optoelektronischen Bauelements epitaktisch auf einem Aufwachssubstrat aufgewachsen, und nachfolgend die Halbleiterschichtenfolge an einer dem Aufwachssubstrat gegenüberliegenden Oberfläche mit einem mechanisch stabilen und in der Regel elektrisch leitfähigen Träger, beispielsweise aus Germanium, verbunden, bevor das Aufwachssubstrat entfernt wird. Die Verbindung der Halbleiterschichtenfolge mit dem Träger erfolgt in der Regel durch Waferbonden oder ein Lötverfahren. Das Waferbonden oder Löten erfordert dabei einen vergleichsweise großen Herstellungsaufwand, um die Ausbildung von Lunkern oder das Abscheiden von Partikeln auf der epitaktischen Halbleiterschichtenfolge zu vermeiden.

Der Erfindung liegt die Aufgabe zugrunde, ein verbessertes Verfahren zum Herstellen einer Mehrzahl von Halbleiterchips im Waferverbund anzugeben, bei dem eine auf ein Aufwachssubstrat aufgebrachte Halbleiterschichtenfolge mit vergleichsweise geringem Herstellungsaufwand mit einer Schicht versehen wird, die insbesondere als mechanisch stabiler Träger für die Halbleiterchips geeignet ist, sich durch ein gute Wärmeleitfähigkeit auszeichnet und somit als Wärmespreizer fungieren kann. Weiterhin soll ein Halbleiterbauelement angegeben werden, das mindestens einen Halbleiterchip mit einer derartigen Schicht enthält.

Diese Aufgabe wird durch ein Verfahren gemäß Patentanspruch 1 und ein Halbleiterbauelement gemäß Patentanspruch 17 oder 18 gelöst.

Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand der abhängigen Ansprüche.

Bei dem erfindungsgemäßen Verfahren zum Herstellen einer Mehrzahl von Halbleiterchips in einem Waferverbund wird eine Halbleiterschichtenfolge auf ein Aufwachssubstrat aufgewachsen, eine Metallisierung auf die Halbleiterschichtenfolge aufgebracht, eine Metallschicht galvanisch auf die Metallisierung abgeschieden, und nachfolgend die Halbleiterschichtenfolge zu einzelnen Halbleiterchips strukturiert und vereinzelt.

Dadurch, dass die galvanische Abscheidung der Metallschicht auf Waferebene, also noch vor der Strukturierung und Vereinzelung der Halbleiterschichtenfolge zu einzelnen Halbleiterchips, erfolgt, wird die Halbleiterschichtenfolge mit vergleichsweise geringem Herstellungs- und Kostenaufwand mit einer elektrisch und thermisch leitfähigen Schicht versehen, die insbesondere als Wärmespreizer geeignet ist.

Das erfindungsgemäße Verfahren ist somit insbesondere für die Herstellung von Halbleiterbauelementen geeignet, bei deren Betrieb eine vergleichsweise hohe Verlustleistung in Form von Wärme abgeführt werden muss. Besonders bevorzugt wird das Verfahren zur Herstellung einer Mehrzahl von optoelektronischen Halbleiterchips, insbesondere LEDs, Laserdioden, oberflächenemittierenden Halbleiterlasern wie zum Beispiel VCSEL oder VECSEL, Solarzellen, Detektoren oder Modulatoren eingesetzt. Alternativ kann das Verfahren auch bei der Herstellung von Halbleiterbauelementen wie zum Beispiel Mikroprozessoren oder Speichermedien, die beispielsweise auf Silizium oder Germanium basieren, angewandt werden.

Die galvanisch hergestellte Metallschicht enthält vorzugsweise ein Metall mit einer hohen Wärmeleitfähigkeit, insbesondere Gold, Silber oder Kupfer. Die Dicke der Metallschicht be trägt vorzugsweise 30 μm oder mehr. Weiterhin ist die Metallschicht bevorzugt nicht dicker als 300 μm. Die galvanisch aufgebrachte Metallschicht weist also vorteilhaft eine Dicke zwischen einschließlich 30 μm und einschließlich 300 μm auf und ist somit in der Regel wesentlich dicker als die Halbleiterschichtenfolge, deren Dicke typischerweise weniger als 10 μm beträgt.

Die galvanisch aufgebrachte Metallschicht fungiert vorteilhaft als mechanisch stabiler Träger der Halbleiterschichtenfolge und kann zum Beispiel eine Durchbiegung der Halbleiterschichtenfolge bei nachfolgenden Prozessschritten, insbesondere bei einer Montage der Halbleiterchips nach der Vereinzelung, vermindern.

Weiterhin kann die Metallschicht vorteilhaft auch auf eine Halbleiterschichtenfolge galvanisch abgeschieden werden, die eine nicht planare Struktur aufweist. In diesem Fall kann die von der nicht planaren Struktur der Halbleiterschichtenfolge abgewandte Oberfläche der galvanisch aufgebrachten Metallschicht zumindest weitgehend planar sein, insbesondere wenn die Metallschicht eine im Vergleich zu den Höhendifferenzen der nicht planaren Struktur große Dicke aufweist. Eine nachfolgende Montage der Halbleiterchips auf einen Träger, insbesondere auf ebene Träger, wird auf diese Weise vereinfacht. Der Herstellungsaufwand ist dabei im Vergleich zu einer Montage der Halbleiterchips auf einen strukturierten Träger, beispielsweise eine strukturierte Wärmesenke, vergleichsweise gering.

Die Metallisierung wird vorzugsweise vor der galvanischen Abscheidung der Metallschicht mit einer Maskenschicht versehen, um die Metallschicht strukturiert abscheiden zu können.

Insbesondere kann die Maskenschicht in Form eines Chiprasters strukturiert sein. Dies ist so zu verstehen, dass die Maskenschicht eine Mehrzahl von Ausnehmungen aufweist, deren Querschnittsfläche zumindest näherungsweise gleich einer Querschnittsfläche der Halbleiterchips ist, die durch die nachfolgende Strukturierung und Vereinzelung aus der Halbleiterschichtenfolge hergestellt werden. Beispielsweise kann die Maskenschicht rechteckige oder quadratische Ausnehmungen mit einer Kantenlänge zwischen einschließlich 10 μm und einschließlich 5000 μm aufweisen. Die Metallschicht wird vorteilhaft derart strukturiert aufgebracht, dass die Halbleiterschichtenfolge später derart zu Halbleiterchips vereinzelt werden kann, dass jedem Halbleiterchip genau ein Bereich der strukturierten Metallschicht zugeordnet ist.

Alternativ ist es auch möglich, dass die Maskenschicht derart strukturiert ist, dass die Halbleiterchips nach der Vereinzelung einen oder mehrere mit der galvanisch aufgebrachten Metallschicht versehene Teilbereiche aufweisen. Auf diese Weise können vorteilhaft strukturierte elektrische Kontakte, beispielsweise für einen Trapezlaser, hergestellt werden.

Die Maskenschicht ist vorzugsweise ein Fotolackschicht oder eine nicht elektrisch leitfähige dielektrische Schicht. Die Dicke der Maskenschicht ist vorteilhaft an die Dicke der Metallschicht angepasst, die galvanisch abgeschieden wird. Insbesondere wird also eine Maskenschicht verwendet, deren Dicke 30 μm oder mehr beträgt.

Nach dem galvanischen Aufbringen kann die Metallschicht an einer von der Halbleiterschichtenfolge abgewandten Oberfläche mit einem Zwischenträger verbunden werden. Der Zwischenträger ist zum Beispiel ein Glassubstrat oder ein Siliziumwafer. Bevorzugt wird der Zwischenträger mit einer Wachsschicht oder einer Folie mit der Metallschicht verbunden, um den Zwischenträger später mit geringem Aufwand wieder entfernen zu können.

Das Verbinden der Metallschicht mit einem Zwischenträger ist insbesondere dann vorteilhaft, wenn die Metallschicht strukturiert auf die Halbleiterschichtenfolge aufgebracht ist und das Aufwachssubstrat von der Halbleiterschichtenfolge entfernt werden soll. Durch den Zwischenträger wird die mechanische Handhabbarkeit der Halbleiterschichtenfolge beim Ablösen des Aufwachssubstrats und/oder bei weiteren Prozessschritten, insbesondere bei einer Strukturierung der Halbleiterschichtenfolge zu einzelnen Halbleiterchips, erleichtert.

Vorteilhaft wird das Aufwachssubstrat nach dem galvanischen Abscheiden der Metallschicht entfernt. Beispielsweise kann das Aufwachssubstrat mit einem Ätzprozess von der Halbleiterschichtenfolge entfernt werden. Im Fall eines transparenten Aufwachssubstrats, insbesondere eines Saphir-Substrats, kann auch ein Laser-Lift-Off-Verfahren zum Abtrennen des Aufwachssubstrats von der Halbleiterschichtenfolge verwendet werden.

Alternativ zu der Verbindung der Metallschicht mit einem Zwischenträger kann die galvanisch aufgebrachte Metallschicht selbst als mechanisch stabiler Träger für die Halbleiterschichtenfolge fungieren, insbesondere wenn sie ganzflächig auf die Halbleiterschichtenfolge aufgebracht ist. Vorzugsweise weist die galvanisch aufgebrachte Metallschicht in diesem Fall eine Dicke von 70 μm oder mehr auf. Insbesondere kann die galvanisch aufgebrachte Metallschicht als mechanisch stabiler Träger der Halbleiterschichtenfolge für nachfolgende Prozessschritte an der dem Aufwachssubstrat zugewandten Seite der Halbleiterschichtenfolge, zum Beispiel einem Entfernen des Aufwachssubstrats und nachfolgende Beschichtungs- und/oder Strukturierungsprozesse, vorgesehen sein. Dabei kann vorteilhaft auf die Verbindung der vom Aufwachssubstrat abgewandten Oberfläche der Halbleiterschichtenfolge mit einem Träger mittels Waferbondens oder Lötens verzichtet werden. Dies ist insbesondere deshalb vorteilhaft, weil die Gefahr des Entstehens von Lunkern und/oder der Ablagerung von unerwünschten Partikeln auf der Halbleiterschichtenfolge bei der galvanischen Abscheidung der Metallschicht im Vergleich zum Waferbonden oder Löten vorteilhaft gering ist.

Die galvanische Abscheidung der Metallschicht hat im Vergleich zur Verbindung der Halbleiterschichtenfolge mit einem Träger durch ein Lötverfahren den Vorteil, dass die galvanische Abscheidung bei einer vergleichsweise geringen Prozesstemperatur erfolgen kann. Beispielsweise kann die Metallschicht bei einer Temperatur zwischen einschließlich 20 °C und einschließlich 100 °C galvanisch abgeschieden werden.

Die vergleichsweise geringe Prozesstemperatur bei der galvanischen Abscheidung der Metallschicht ist insbesondere dann vorteilhaft, wenn das Halbleitermaterial, auf dem die Halbleiterschichtenfolge basiert, und die Metallschicht unterschiedliche thermische Ausdehnungskoeffizienten aufweisen. Dies ist beispielsweise bei einer auf einem Arsenidverbindungshalbleiter, wie zum Beispiel GaAs, basierenden Halbleiterschichtenfolge der Fall, die einen thermischen Ausdehnungskoeffizienten von etwa 6·10^–6 K^–1 aufweist, auf die eine Goldschicht galvanisch aufgebracht ist, die einen thermischen Ausdehnungskoeffizienten von etwa 14·10^–6 K^–1 aufweist.

Das Strukturieren der Halbleiterschichtenfolge zu Halbleiterchips erfolgt vorzugsweise nach dem Entfernen des Aufwachssubstrats. Beim Strukturieren der Halbleiterschichtenfolge zu Halbleiterchips werden Teilbereiche der Halbleiterschichtenfolge, die die Größe eines Halbleiterchips aufweisen, voneinander separiert, vorzugsweise durch die Erzeugung von Ätzgräben mittels eines Ätzprozesses, zum Beispiel durch nasschemisches Ätzen oder durch einen Trockenätzprozess. Die strukturierte Halbleiterschichtenfolge wird danach vorteilhaft mit einer Schutzschicht, zum Beispiel einem Fotolack, versehen.

Nachfolgend wird die Halbleiterschichtenfolge mittels eines Trennprozesses, zum Beispiel Sägen, Lasertrennen oder Ätzen, zu einzelnen Halbleiterchips vereinzelt. Bei dem Trennprozess werden die Metallisierung und/oder die Metallschicht durchtrennt. Vor dem Trennprozess besteht die Möglichkeit, die Halbleiterchips unter Verwendung der Metallisierung als Rückseitenkontakt hinsichtlich ihrer elektronischen und/oder optischen Eigenschaften zu vermessen und entsprechend zu kennzeichnen.

Nach der Vereinzelung können die Halbleiterchips beispielsweise in einer Nutzenmontage in ein Bauelementgehäuse oder auf einen Trägerkörper, zum Beispiel eine Wärmesenke, montiert werden. Dabei können alternativ zu Lötverfahren auch Klebe- oder Klemmtechniken angewandt werden, die mit einem vergleichsweise geringen Herstellungs- und Kostenaufwand verbunden sind.

Ein Halbleiterbauelement gemäß der Erfindung enthält mindestens einen Halbleiterchip, der eine Halbleiterschichtenfolge und eine auf die Halbleiterschichtenfolge aufgebrachte Metal lisierung enthält, wobei auf die Metallisierung eine Metallschicht aufgebracht ist, die vorzugsweise galvanisch abgeschieden ist und insbesondere eine Goldschicht, eine Silberschicht oder eine Kupferschicht ist.

Die Dicke der Metallschicht beträgt bevorzugt 30 μm oder mehr. Weiterhin beträgt die Dicke der Metallschicht vorteilhaft nicht mehr als 300 μm. In diesem Fall ist die Metallschicht ausreichend dick, dass sie als Wärmespreizer und/oder Träger für die Halbleiterschichtenfolge geeignet ist, andererseits aber noch ausreichend dünn, dass der Halbleiterchip zur Montage in ein Gehäuse mit vergleichsweise geringer Bauhöhe, insbesondere in ein LED-Gehäuse, geeignet ist.

Ein zum Aufwachsen, insbesondere zum epitaktischen Aufwachsen der Halbleiterschichtenfolge geeignetes Aufwachssubstrat ist in dem Halbleiterchip vorzugsweise nicht enthalten. Ein zum Aufwachsen der Halbleiterschichtenfolge verwendetes Aufwachssubstrat kann beispielsweise mittels eines Ätzprozesses oder eines Laser-Lift-Off-Verfahrens von der Halbleiterschichtenfolge des Halbleiterchips entfernt worden sein.

Vorzugsweise ist das Halbleiterbauelement ein optoelektronisches Bauelement, zum Beispiel ein strahlungsempfangendes oder ein strahlungsemittierendes optoelektronisches Bauelement. Insbesondere kann das optoelektronische Bauelement eine Lumineszenzdiode, zum Beispiel eine LED, oder eine Laserdiode sein. Alternativ kann das optoelektronische Bauelement auch ein oberflächenimitierender Halbleiterlaser, beispielsweise ein VCSEL (Vertical Cavity Surface Emitting Laser) oder ein VECSEL (Vertical External Cavity Surface Emitting Laser) sein.

Der Halbleiterchip ist bevorzugt auf einen Träger, zum Beispiel ein Bauelementgehäuse oder eine Wärmesenke, montiert. Die Metallschicht ist vorteilhaft zwischen dem Träger und der Halbleiterschichtenfolge angeordnet. Die Metallschicht kann auf diese Weise insbesondere als Wärmespreizer fungieren, d.h. sie weitet den von dem Halbleiterchip ausgehenden Wärmefluss parallel zu ihrer Schichtebene auf und gibt die von dem Halbleiterchip erzeugte Wärme an den Träger ab.

Die Erfindung wird im Folgenden anhand von Ausführungsbeispielen im Zusammenhang mit den 1 bis 6 näher erläutert.
Es zeigen:
1A, 1B, 1C, 1D, 1E, 1F, 1G und 1H eine schematische Darstellung eines Ausführungsbeispiels des Verfahrens gemäß der Erfindung anhand von Zwischenschritten,
2 eine schematische Darstellung eines Querschnitts durch ein erstes Ausführungsbeispiel eines Halbleiterbauelements gemäß der Erfindung,
3 eine schematische Darstellung eines Querschnitts durch ein zweites Ausführungsbeispiel eines Halbleiterbauelements gemäß der Erfindung,
4 eine schematische Darstellung eines Querschnitts durch ein drittes Ausführungsbeispiel eines Halbleiterbauelements gemäß der Erfindung,
5 eine schematische Darstellung eines Querschnitts durch ein viertes Ausführungsbeispiel eines Halbleiterbauelements gemäß der Erfindung, und
6A, 6B, 6C, 6D, 6E, 6F, 6G, 6H und 6I eine schematische Darstellung eines weiteren Ausführungsbeispiels eines Verfahrens gemäß der Erfindung anhand von Zwischenschritten.
Gleiche oder gleichwirkende Elemente sind in den Figuren mit den gleichen Bezugszeichen versehen. Die dargestellten Elemente sind nicht als maßstabsgerecht anzusehen, vielmehr können einzelne Elemente zum besseren Verständnis übertrieben groß dargestellt sein.
Bei dem in 1A dargestellten Zwischenschritt bei einem ersten Ausführungsbeispiel eines erfindungsgemäßen Verfahrens ist eine Halbleiterschichtenfolge 2 auf ein Aufwachssubstrat 1 aufgewachsen worden. Das Aufwachssubstrat 1 ist zum Beispiel ein Halbleitersubstrat, insbesondere aus GaAs, GaN oder SiC, oder ein Saphir-Substrat. Das Aufwachssubstrat 1 kann vor dem Aufwachsen der Halbleiterschichtenfolge 2 gedünnt werden, zum Beispiel auf eine Dicke von weniger als 200 μm. Beispielsweise kann das Aufwachssubstrat 1 ein 115 μm dickes GaAs-Substrat sein.
Die Halbleiterschichtenfolge 2 ist bevorzugt epitaktisch auf das Aufwachssubstrat 1 aufgewachsen, zum Beispiel durch metallorganische Gasphasenepitaxie (MOVPE) oder ein anderes epitaktisches Aufwachsverfahren. Die Dicke der Halbleiterschichtenfolge 2 beträgt typischerweise etwa 5 μm bis etwa 10 μm.
Die Halbleiterschichtenfolge 2 ist vorzugsweise eine zur Herstellung eines strahlungsemittierenden oder strahlungsempfangenden optoelektronischen Halbleiterbauelements geeignete Halbleiterschichtenfolge. Insbesondere kann die Halbleiterschichtenfolge 2 auf einem Nitridverbindungshalbleiter, Arsenidverbindungshalbleiter oder Phosphidverbindungshalbleiter basieren. Dies bedeutet, dass die Halbleiterschichtenfolge 2 vorzugsweise In_xAl_yGa_1-x-yN oder In_xAl_yGa_1-x-yAs oder In_xAl_yGa_1-x-yP umfasst, wobei 0 ≤ x ≤ 1, 0 ≤ y ≤ 1 und x + y ≤ 1 gilt.
Bei dem in 1B dargestellten Zwischenschritt ist eine Metallisierung 3 auf die Halbleiterschichtenfolge 2 aufgebracht worden. Die Metallisierung 3 kann beispielsweise eine Dicke von etwa 1 μm aufweisen. Die Metallisierung 3 kann beispielsweise durch ein PVD-Verfahren, insbesondere mittels Sputtern, auf die Halbleiterschichtenfolge 2 aufgebracht werden. Die Metallisierung 3 ist aus einer oder mehreren elektrisch leitfähigen Schichten gebildet, die jeweils ein Metall oder eine Metalllegierung enthalten. Vorzugsweise ist die Metallisierung 3 eine Schicht oder Schichtenfolge, die zur Ausbildung eines p- oder n-seitigen Kontakts zur angrenzenden Halbleiterschichtenfolge 2 geeignet ist. Insbesondere kann die Metallisierung 3 eine Cr/Pt/Au-Schichtenfolge sein. Weiterhin kann die Metallisierung 3 eine reflektionserhöhende Schicht sein, die zum Beispiel Ag, Au oder Al enthält. Dies ist insbesondere dann vorteilhaft, wenn aus der Halbleiterschichtenfolge 2 strahlungsemittierende optoelektronische Halbleiterchips hergestellt werden.
Bei dem in 1C schematisch dargestellten Zwischenschritt ist eine Metallschicht 4 galvanisch auf der Metallisierung 3 abgeschieden worden. Die galvanisch abgeschiedene Metallschicht 4 weist eine Dicke von 30 μm oder mehr, bevorzugt im Bereich zwischen einschließlich 30 μm und einschließlich 300 μm, auf. Bei der galvanischen Abscheidung der Metallschicht 4 fungiert die zuvor aufgebrachte Metallisierung 3 als elektrische Kontaktschicht.
Die galvanische Abscheidung der Metallschicht 4 erfolgt vorteilhaft bei einer vergleichsweise geringen Prozesstemperatur von typischerweise etwa 20 °C bis 100 °C. Dies ist insbesondere dann vorteilhaft, wenn eine Metallschicht 4 galvanisch abgeschieden wird, deren thermischer Ausdehnungskoeffizient von dem thermischen Ausdehnungskoeffizienten der Halbleiterschichtenfolge 2 abweicht, da aufgrund der geringen Prozesstemperatur bei der galvanischen Abscheidung im Vergleich zu bei höheren Prozesstemperaturen durchgeführten Lötverfahren oder Waferbondverfahren nur vergleichsweise geringe mechanische Spannungen auftreten. Derartige mechanische Spannungen könnten ansonsten zur Rissbildung führen.
Die Metallschicht 4 besteht vorzugsweise aus einem Metall mit einer hohen Wärmeleitfähigkeit. Insbesondere kann die Metallschicht 4 eine Goldschicht, eine Kupferschicht oder eine Silberschicht sein. Aufgrund der vergleichsweise großen Dicke und guten Wärmeleitfähigkeit stellt die galvanisch aufgebrachte Metallschicht 4 bei den nachfolgenden Prozessschritten einen mechanisch stabilen Träger und einen effizienten Wärmespreizer dar.
Bei einer bevorzugten Ausführungsform der Erfindung wird, wie in 1D schematisch dargestellt, das Aufwachssubstrat 1 von der Halbleiterschichtenfolge 2 abgelöst. Bei einem transparenten Aufwachssubstrat 1, zum Beispiel einem Saphir-Substrat, kann das Ablösen mit einem Laser-Lift-Off-Verfahren erfolgen. Alternativ kann das Aufwachssubstrat 1 auch mittels eines Ätzprozesses oder auf andere Weise von der Halbleiterschichtenfolge 2 abgelöst werden.
Nach dem Ablösen des Aufwachssubstrats 1 kann eine Schicht oder Schichtenfolge 5, wie in 1E dargestellt, auf die von der Metallschicht 4 abgewandte Seite der Halbleiterschichtenfolge 2 aufgebracht werden. Die Schicht oder Schichtenfolge 5 ist zum Beispiel eine Kontaktmetallisierung, die zur Ausbildung eines der Metallisierung 3 gegenüberliegenden zweiten elektrischen Kontakts der Halbleiterschichtenfolge 2 vorgesehen ist.
Weiterhin kann die Schicht oder Schichtenfolge 5 auch eine reflektionsmindernde Schicht oder Schichtenfolge sein, die insbesondere Reflektionsverluste beim Strahlungseintritt oder -austritt aus der Halbleiterschichtenfolge 2 bei einem optoelektronischen Bauelement vermindert. In diesem Fall kann die Schicht oder Schichtenfolge 5 insbesondere eine oder mehrere dielektrische Schichten, zum Beispiel eine SiO2-Schicht oder eine SiN-Schicht, enthalten.
Bei einem weiteren in 1F dargestellten Zwischenschritt ist die Halbleiterschichtenfolge 2 einschließlich der aufgebrachten Schicht oder Schichtenfolge 5 zu Halbleiterchips 6 strukturiert worden. Die Strukturierung kann beispielsweise durch nasschemisches Ätzen oder einen Trockenätzprozess erfolgen.
Nach der Strukturierung besteht die Möglichkeit, die Halbleiterchips 6 jeweils an einer Kontaktschicht 5 und an der gegenüberliegenden Metallisierung 3 zu kontaktieren und auf diese Weise die Halbleiterchips 6 hinsichtlich ihrer elektrischen und/oder optischen Eigenschaften zu vermessen und gegebenenfalls entsprechend zu markieren.
Bei dem in 1G dargestellten Zwischenschritt ist vorteilhaft eine Schutzschicht 7 auf die Halbleiterchips 6 einschließlich ihrer Seitenflanken 8 aufgebracht worden. Durch die Schutzschicht 7, die beispielsweise ein Fotolack ist, werden die Halbleiterchips 6, insbesondere deren Seitenflanken 8, vor einer Beschädigung bei einem nachfolgenden Trennprozess zur Vereinzelung der Halbleiterchips 6 geschützt. Auf diese Weise wird vorteilhaft die Gefahr vermindert, dass an den Seitenflanken 8 der Halbleiterschichtenfolge 2 Mikrorisse auftreten oder ein beispielsweise in der Halbleiterschichtenfolge 2 enthaltener pn-Übergang kurzgeschlossen wird.
Bei dem in 1H dargestellten Zwischenschritt sind die Halbleiterchips 6 durch ein Zertrennen der Metallschicht 4 einschließlich der Metallisierung 3 vereinzelt worden. Das Vereinzeln der Halbleiterchips 6 erfolgt zum Beispiel durch Sägen, Lasertrennen oder Ätzen. Weiterhin ist bei den in 1H dargestellten Halbleiterchips die zuvor aufgebrachte Schutzschicht 7 nach dem Zertrennen von den Halbleiterchips 6 entfernt worden.
Die vereinzelten Halbleiterchips 6 können in einem nachfolgenden Verfahrensschritt in ein Halbleiterbauelement montiert werden, beispielsweise durch Löten, Kleben oder eine Klemmtechnik, um auf diese Weise zum Beispiel eines der in den 2, 3, 4 oder 5 dargestellten Halbleiterbauelemente gemäß der Erfindung herzustellen.
Das in 2 dargestellte erste Ausführungsbeispiel eines Halbleiterbauelements gemäß der Erfindung ist ein strahlungs emittierendes optoelektronisches Bauelement, das einen Halbleiterchip 6 enthält, der eine Halbleiterschichtenfolge 2 aufweist. Insbesondere kann das in 2 dargestellte optoelektronische Bauelement eine Lumineszenzdiode sein.
Die Halbleiterschichtenfolge 2 enthält eine strahlungsemittierende aktive Schicht 9, aus der elektromagnetische Strahlung 12, beispielsweise infrarote, sichtbare oder ultraviolette Strahlung, emittiert wird. Die aktive Schicht 9 enthält vorzugsweise ein III-V-Verbindungshalbleitermaterial, insbesondere In_xAl_yGa_1-x-yN, In_xAl_yGa_1-x-yP oder In_xAl_yGa_1-x-yAs mit 0 ≤ x ≤ 1, 0 ≤ y ≤ 1 und x + y ≤ 1. Die aktive Schicht 9 ist zum Beispiel als Single-Heterostruktur, Doppel-Heterostruktur, Einfach-Quantentopfstruktur oder Mehrfach-Quantentopfstruktur ausgebildet. Die Bezeichnung Quantentopfstruktur umfasst im Rahmen der Anmeldung jegliche Struktur, bei der Ladungsträger durch Einschluss ("confinement") eine Quantisierung ihrer Energiezustände erfahren. Insbesondere beinhaltet die Bezeichnung Quantentopfstruktur keine Angabe über die Dimensionalität der Quantisierung. Sie umfasst somit unter anderem Quantentröge, Quantendrähte und Quantenpunkte und jede Kombination dieser Strukturen.
Weiterhin enthält der Halbleiterchip 6 eine Metallisierung 3. Die Metallisierung 3 ist zum Beispiel eine Cr/Pt/Au-Schichtenfolge, die insbesondere zur elektrischen Kontaktierung der Halbleiterschichtenfolge 2 dient. Als weiterer elektrischer Kontakt des optoelektronischen Bauelements ist zum Beispiel eine auf die Halbleiterschichtenfolge 2 aufgebrachte Kontaktschicht oder Kontaktschichtenfolge 5 vorgesehen. Die Kontaktschicht 5 ist vorzugsweise eine transparente Kontaktschicht, die insbesondere ein transparentes leitfähiges Oxid (TCO) wie beispielsweise ITO enthalten kann. Die Kontaktschicht 5 kann auch strukturiert auf die Halbleiterschichtenfolge 2 aufgebracht sein (nicht dargestellt). Auf diese Weise kann beispielsweise ein Teilbereich der Strahlungsaustrittsfläche 13 des optoelektronischen Bauelements von der Kontaktschicht ausgespart sein, um Absorptionsverluste zu vermindern.
An die Metallisierung 3 grenzt eine galvanisch aufgebrachte Metallschicht 4 an, die ein Metall mit einer vergleichsweise hohen Wärmeleitfähigkeit enthält. Die Metallschicht 4 ist vorzugsweise eine Goldschicht, eine Kupferschicht oder eine Silberschicht und weist vorteilhaft eine Dicke zwischen einschließlich 30 μm und einschließlich 300 μm auf. Von der aktiven Schicht 3 aus gesehen liegt die Metallschicht 4 der Strahlungsaustrittsfläche 13 des optoelektronischen Bauelements gegenüber.
An der von der Halbleiterschichtenfolge 2 abgewandten Seite der Metallschicht 4 ist der Halbleiterchip 6, beispielsweise mit einer Lotschicht 10, mit einem Träger 11 verbunden. Der Träger 11 ist beispielsweise ein Leiterrahmen, eine Metallkernplatine oder ein keramischer Träger, der insbesondere AlN enthalten kann.
Weiterhin kann der Träger 11 auch eine Wärmesenke für das optoelektronische Bauelement sein. Dazu kann der Träger 11 ein Metall oder eine Metalllegierung mit einer hohen Wärmeleitfähigkeit, zum Beispiel Kupfer, enthalten und/oder von einer Flüssigkeit durchströmte Mikrokanäle aufweisen. Die beim Betrieb des optoelektronischen Bauelements entstehende Wärme wird über die als Wärmespreizer fungierende Metallschicht 4 effektiv von der Halbleiterschichtenfolge 2 abgeführt und beispielsweise über den Träger 11 abgegeben. Es ist dabei von Vorteil, dass zwischen der Halbleiterschichtenfolge 2 und der Metallschicht 4 kein Aufwachssubstrat vorhanden ist, durch das ansonsten die Wärmeabfuhr erschwert würde.
Das in 3 dargestellte zweite Ausführungsbeispiel eines Halbleiterbauelements gemäß der Erfindung ist ein strahlungsempfangendes optoelektronisches Bauelement, zum Beispiel ein Strahlungsdetektor oder eine Solarzelle. Es enthält einen Halbleiterchip 6, der eine Halbleiterschichtenfolge 2 mit einer strahlungsempfindlichen Schicht 16 enthält. In der strahlungsempfindlichen Schicht 16 wird die an der Strahlungseintrittsfläche 15 in den Halbleiterchip 6 eintretende elektromagnetische Strahlung 14 detektiert. Die Strahlungseintrittsfläche 15 ist zum Beispiel die Oberfläche einer vorzugsweise transparenten p-Kontaktschicht 5. Der p-Kontaktschicht 5 liegt von der strahlungsempfindlichen Schicht 16 aus gesehen eine n-Kontaktmetallisierung 3 gegenüber, die vorzugsweise eine die auftreffende Strahlung 14 reflektierende Schicht ist. Auf diese Weise werden Absorptionsverluste in der Kontaktmetallisierung 3 und/oder der Metallschicht 4 vermindert.
Weitere vorteilhafte Ausgestaltungen des den 3 dargestellte zweiten Ausführungsbeispiels entsprechen dem in 2 dargestellten ersten Ausführungsbeispiel. Insbesondere fungiert die galvanisch hergestellte Metallschicht 4 vorteilhaft als Wärmespreizer für die in dem strahlungsempfangenden optoelektronischen Bauelement entstehende Wärme.
Bei dem in 4 dargestellten Halbleiterbauelement gemäß einem dritten Ausführungsbeispiel der Erfindung handelt es sich um einen oberflächenemittierenden Halbleiterlaser mit externem Resonator (VECSEL). Die Halbleiterschichtenfolge 2 des oberflächenemittierenden Halbleiterlasers enthält eine strahlungsemittierende aktive Schicht 9, die innerhalb eines Laserresonators angeordnet ist. Der Laserresonator wird durch einen ersten, außerhalb des Halbleiterchips 6 angeordneten externen Resonatorspiegel 17 und einen innerhalb des Halbleiterchips 6 angeordneten zweiten Resonatorspiegel 18 gebildet, bei dem es sich insbesondere um einen Bragg-Spiegel handeln kann.
Die strahlungsemittierende aktive Schicht 9 wird zum Beispiel durch eine Pumpstrahlungsquelle 19, die Pumpstrahlung 20 in den Halbleiterchip 6 einstrahlt, optisch gepumpt. Die Pumpstrahlungsquelle 19 ist zum Beispiel eine Laserdiode.
Alternativ kann auch ein optisches Pumpen der aktiven Schicht 9 durch monolithisch in den Halbleiterchip integrierte Pumplaser oder ein elektrisches Pumpen durch Strominjektion in die strahlungsemittierende aktive Schicht 9 vorgesehen sein (nicht dargestellt). Weiterhin ist es abweichend von dem in 4 dargestellten Ausführungsbeispiel auch möglich, dass der oberflächenemittierende Halbleiterlaser als VCSEL ausgeführt ist, bei dem auch der erste Resonatorspiegel in den Halbleiterchip integriert ist. Derartige verschiedene Ausführungsformen oberflächenemittierender Halbleiterlaser sind dem Fachmann an sich bekannt und werden daher an dieser Stelle nicht näher erläutert.
In dem Laserresonator des oberflächenemittierenden Halbleiterlasers ist vorzugsweise ein zur Frequenzkonversion der emittierten Strahlung 12 geeignetes Element 21 enthalten. Das Frequenzkonversionselement 21 ist vorzugsweise ein nicht linearer optischer Kristall. Mittels des Frequenzkonversionselements 21 wird vorteilhaft eine Frequenzvervielfachung, insbesondere eine Frequenzverdoppelung, der emittierten La serstrahlung 12 erzielt. Beispielsweise kann auf diese Weise aus der aktiven Schicht 9 emittierte infrarote Strahlung in sichtbares Licht, insbesondere in grünes oder blaues sichtbares Licht, konvertiert werden.
Wie bei den beiden zuvor beschriebenen Ausführungsbeispielen fungiert die galvanisch hergestellte Metallschicht 4 als Wärmespreizer und führt so vorteilhaft die von dem oberflächenemittierenden Halbleiterlaser erzeugte Wärme an die Umgebung oder einen Träger 11, zum Beispiel eine Wärmesenke, ab. Ansonsten gelten die bei den zuvor dargestellten Ausführungsbeispielen beschriebenen vorteilhaften Ausgestaltungen auch für das dritte Ausführungsbeispiel.
Das in 5 dargestellte vierte Ausführungsbeispiel eines Halbleiterbauelements gemäß der Erfindung ist ein kantenemittierender Halbleiterlaser. Die Halbleiterschichtenfolge 2 des kantenemittierenden Halbleiterlasers enthält eine aktive Schicht 9, aus der Strahlung 12 in eine parallel zur Ebene der aktiven Schicht 9 verlaufende Richtung emittiert wird. Der Laserresonator des Halbleiterlasers wird durch die Seitenflanken 8 des Halbleiterchips 6 ausgebildet, wobei die Seitenflanken 8 vorzugsweise eine reflektionserhöhende Beschichtung (nicht dargestellt) aufweisen.
Im Gegensatz zu den zuvor beschriebenen Ausführungsbeispielen ist das Aufwachssubstrat 1 bei der Herstellung des kantenemittierenden Halbleiterlasers nicht entfernt worden und somit weiterhin im Halbleiterchip 6 enthalten. Auf ein Entfernen des Aufwachssubstrats 1 kann bei der Herstellung des kantenemittierenden Halbleiterlasers vorteilhaft verzichtet werden, da es nicht in der Emissionsrichtung der emittierten Laserstrahlung 12 angeordnet ist.
Um den kantenemittierenden Halbleiterlaser elektrisch zu kontaktieren, ist das Aufwachssubstrat 1 vorteilhaft ein elektrisch leitfähiges Substrat, insbesondere ein n-dotiertes Substrat. Zur elektrischen Kontaktierung des Substrats 1 ist beispielsweise eine n-Kontaktschicht 5 auf die von der Halbleiterschichtenfolge 2 abgewandte Oberfläche des Aufwachssubstrats 1 aufgebracht. Ein zweiter elektrischer Kontakt des kantenemittierenden Halbleiterlasers wird durch die Metallisierung 3 ausgebildet, die auf der dem Aufwachssubstrat 1 gegenüberliegenden Seite der Halbleiterschichtenfolge 2 angeordnet ist und vorzugsweise den p-seitigen Kontakt der Halbleiterschichtenfolge 2 ausbildet.
Die von dem kantenemittierenden Halbleiterlaser erzeugte Wärme wird vorteilhaft durch die an die Metallisierung 3 angrenzende galvanisch hergestellte Metallschicht 4 an einen Träger 11, der insbesondere eine Wärmesenke ist, abgeführt.
Ein weiteres Ausführungsbeispiel eines Verfahrens gemäß der Erfindung ist in den 6A bis 6I anhand von Zwischenschritten dargestellt.
Die in den 6A und 6B dargestellten Zwischenschritte des Aufwachsens einer Halbleiterschichtenfolge 2 auf ein Aufwachssubstrat 1 und des Aufbringens einer Metallisierung 3 auf die Halbleiterschichtenfolge 2 entsprechen den in den 1A und 1B dargestellten Zwischenschritten und werden daher an dieser Stelle nicht näher erläutert.
Im Gegensatz zu dem zuvor beschriebenen ersten Ausführungsbeispiel des erfindungsgemäßen Verfahrens wird, wie in 6C dargestellt, nach dem Aufbringen der Metallisierung 3 auf die Halbleiterschichtenfolge 2 eine Maskenschicht 22 auf die Metallisierung 3 aufgebracht. Die Maskenschicht 22 ist vorzugsweise eine Fotolackschicht oder eine dielektrische Schicht. Die Dicke der Maskenschicht 22 ist vorteilhaft an die Dicke der im folgenden Verfahrensschritt galvanisch aufgebrachten Metallschicht 4 angepasst. Vorzugsweise beträgt die Dicke der Maskenschicht mehr als 30 μm. Die Maskenschicht 22 ist bevorzugt in Form eines Chiprasters strukturiert. Dies bedeutet, dass die Maskenschicht 22 eine Vielzahl von Ausnehmungen 23 aufweist, die durch Stege 24 voneinander separiert sind, wobei die Ausnehmungen 23 in einer parallel zur Maskenschicht 22 verlaufenden Ebene vorzugsweise einen rechteckigen oder quadratischen Querschnitt mit Kantenlängen zwischen einschließlich 10 μm und einschließlich 5000 μm aufweisen.
Auf die mit der Maskenschicht 22 versehene Metallisierung 3 wird in einem folgenden Verfahrensschritt, wie in 6D schematisch dargestellt, eine Metallschicht 4 abgeschieden, deren Dicke vorteilhaft mindestens 30 μm und bevorzugt nicht mehr als 300 μm beträgt. Die Metallschicht 4 kann insbesondere eine Silberschicht, eine Goldschicht oder eine Kupferschicht sein.
Insbesondere bei vergleichsweise dicken galvanisch aufgebrachten Metallschichten 4 kann es gegebenenfalls erforderlich sein, die von dem Aufwachssubstrat 1 abgewandte Oberfläche 25 der Metallschicht 4 zu planarisieren, zum Beispiel durch Schleifen, Läppen oder Polieren. Um die mechanische Handhabbarkeit zu verbessern, kann das Aufwachssubstrat 1 während der galvanischen Abscheidung der Metallschicht 4 und/oder bei einem nachfolgenden Planarisierungsprozess vorübergehend an der von der Halbleiterschichtenfolge 2 abgewandten Oberfläche mit einem Hilfsträger 26 verbunden werden. Die Verbindung des Aufwachssubstrats 1 mit dem Hilfsträger 26 erfolgt vorzugsweise mit einem Wachsschicht 27. In diesem Fall kann der Hilfsträger 26 mit vergleichsweise geringem Aufwand wieder von dem Aufwachssubstrat 1 abgelöst werden.
Nachfolgend kann die Maskenschicht 22 entfernt werden und/oder eine oder mehrere weitere Schichten auf die Metallschicht 4 aufgebracht werden, zum Beispiel eine Lotschicht 28. Die Lotschicht 28 weist zum Beispiel eine Dicke zwischen etwa 1 μm und etwa 7 μm auf. Insbesondere kann die Lotschicht 28 für eine nachfolgende Lötmontage der mit dem erfindungsgemäßen Verfahren hergestellten Halbleiterchips auf einen Träger, zum Beispiel eine Wärmesenke oder einen Leiterrahmen, vorgesehen sein.
Bei dem in 6E dargestellten Zwischenschritt des erfindungsgemäßen Verfahrens ist der Wafer an einer von der Halbleiterschichtenfolge 2 abgewandten Seite der Metallschicht 4 oder der gegebenenfalls aufgebrachten Lotschicht 28 mit einem Zwischenträger 29 verbunden worden. Der Zwischenträger 29 ist beispielsweise ein Glassubstrat oder ein Siliziumwafer, und zum Beispiel mit einer Folie oder Wachsschicht 30 mit der Metallschicht 4 oder gegebenenfalls der Lotschicht 28 verbunden. Weiterhin wurde bei dem in 6E dargestellten Zwischenschritt der zuvor mit dem Aufwachssubstrat 1 verbundene Zwischenträger 26 wieder entfernt.
Die in den folgenden 6F, 6G und 6H beschriebenen Zwischenschritte des Verfahrens wurden bereits im Zusammenhang mit den 1E, 1F und 1G im Detail erläutert und werden daher an dieser Stelle nur kurz zusammengefasst.
Bei dem in 6F dargestellten Zwischenschritt wurde das Aufwachssubstrat 1 von der Halbleiterschichtenfolge 2 entfernt und eine Schicht oder Schichtenfolge 5, zum Beispiel eine reflektionsmindernde Schicht, auf die Halbleiterschichtenfolge 2 aufgebracht.
Bei dem in 6G dargestellten Zwischenschritt des erfindungsgemäßen Verfahrens wurde die Halbleiterschichtenfolge 2 zu einzelnen Halbleiterchips strukturiert.
In einem weiteren Zwischenschritt ist, wie in 6H dargestellt, auf die Halbleiterschichtenfolge 2 einschließlich der gegebenenfalls aufgebrachten Schicht oder Schichtenfolge 5 eine Schutzschicht 7 aufgebracht worden.
Bei dem in 6I dargestellten Zwischenschritt wurde die Metallisierung 3 durchtrennt, um die Halbleiterchips 6 zu vereinzeln, und nachfolgend die Schutzschicht 7 von den Halbleiterchips 6 entfernt. Da die Metallschicht 4 bereits in einem Chipraster strukturiert ist, muss die vergleichsweise dicke Metallschicht 4 vorteilhaft nicht durchtrennt werden, um die Halbleiterchips 6 zu vereinzeln.
Die noch auf dem Zwischenträger 29 angeordneten Halbleiterchips 6 können nachfolgend mittels Nutzenmontage weiter verarbeitet werden. Beispielsweise werden die Halbleiterchips 6 von dem Zwischenträger 29 abgenommen und auf einen Träger oder in ein Bauelementgehäuse montiert, zum Beispiel durch Herstellen eine Lötverbindung mittels der Lotschicht 28. Insbesondere kann mit dem erfindungsgemäßen Verfahren eines der in den 2, 3, 4 oder 5 dargestellten optoelektronischen Halbleiterbauelemente hergestellt werden.
Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele beschränkt. Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den Patentansprüchen oder Ausführungsbeispielen angegeben ist.

Claims

Verfahren zum Herstellen einer Mehrzahl von Halbleiterchips (6) im Waferverbund, bei dem – eine Halbleiterschichtenfolge (2) auf ein Aufwachssubstrat (1) aufgewachsen wird, – eine Metallisierung (3) auf die Halbleiterschichtenfolge (2) aufgebracht wird, – eine Metallschicht (4) galvanisch auf die Metallisierung (3) abgeschieden wird, und – nachfolgend die Halbleiterschichtenfolge (2) zu einzelnen Halbleiterchips (6) strukturiert und vereinzelt wird.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Dicke der Metallschicht (4) 30 μm oder mehr beträgt.
Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Dicke der Metallschicht (4) 300 μm oder weniger beträgt.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Metallschicht (4) Au, Ag oder Cu enthält.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Metallisierung (3) vor der galvanischen Abscheidung der Metallschicht (4) mit einer Maskenschicht (22) versehen wird.
Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die Maskenschicht (22) in Form eines Chiprasters strukturiert wird.
Verfahren nach Anspruch 5 oder 6, dadurch gekennzeichnet, dass die Maskenschicht (22) eine Dicke von 30 μm oder mehr aufweist.
Verfahren nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, dass die Maskenschicht (22) eine Fotolackschicht oder eine dielektrische Schicht ist.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Metallschicht (4) an einer von der Halbleiterschichtenfolge (2) abgewandten Seite mit einem Zwischenträger (29) verbunden wird.
Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass der Zwischenträger (29) ein Glassubstrat oder ein Siliziumwafer ist.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Aufwachsubstrat (1) nach dem galvanischen Abscheiden der Metallschicht (4) von der Halbleiterschichtenfolge (2) entfernt wird.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Metallschicht (4) während und/oder nach der Entfernung des Aufwachssubstrats (1) zumindest vorübergehend als Träger der Halbleiterschichtenfolge (2) fungiert.
Verfahren nach einem der Ansprüche 11 oder 12, dadurch gekennzeichnet, dass das Strukturieren der Halbleiterschichtenfolge (2) zu Halbleiterchips (6) nach dem Entfernen des Aufwachsubstrats (1) erfolgt.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Halbleiterschichtenfolge (2) nach der Strukturierung und vor der Vereinzelung zu Halbleiterchips (6) mit einer Schutzschicht (7) versehen wird.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Metallschicht (4) und/oder die Metallisierung (3) beim Vereinzeln der Halbleiterchips (6) durchtrennt wird.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Halbleiterchips (6) nach der Vereinzelung mittels Nutzenmontage in ein Bauelementgehäuse oder auf einen Träger (11) montiert werden.
Halbleiterbauelement, dadurch gekennzeichnet, dass es mindestens einen gemäß einem Verfahren nach einem der Patentansprüche 1 bis 16 hergestellten Halbleiterchip (6) enthält.
Halbleiterbauelement mit mindestens einem Halbleiterchip (6), der eine Halbleiterschichtenfolge (2) und eine auf die Halbleiterschichtenfolge (2) aufgebrachte Metallisierung (3) enthält, dadurch gekennzeichnet, dass eine Metallschicht (4) galvanisch auf die Metallisierung (3) aufgebracht ist.
Halbleiterbauelement nach Anspruch 17 oder 18, dadurch gekennzeichnet, dass die Metallschicht (4) eine Dicke von 30 μm oder mehr aufweist.
Halbleiterbauelement nach einem der Ansprüche 17 bis 19, dadurch gekennzeichnet, dass die Metallschicht (4) eine Dicke von 300 μm oder weniger aufweist.
Halbleiterbauelement nach einem der Ansprüche 17 bis 20, dadurch gekennzeichnet, dass die Metallschicht (4) Au, Ag oder Cu enthält.
Halbleiterbauelement nach einem der Ansprüche 17 bis 21, dadurch gekennzeichnet, dass der Halbleiterchip (6) kein Aufwachssubstrat enthält.
Halbleiterbauelement nach einem der Ansprüche 17 bis 22, dadurch gekennzeichnet, dass das Halbleiterbauelement ein optoelektronisches Bauelement ist.
Halbleiterbauelement nach Anspruch 23, dadurch gekennzeichnet, dass das optoelektronische Bauelement eine Lumineszenzdiode oder ein Halbleiterlaser ist.
Halbleiterbauelement nach Anspruch 24, dadurch gekennzeichnet, dass der Halbleiterlaser ein oberflächenemittierender Halbleiterlaser ist.
Halbleiterbauelement nach einem der Ansprüche 17 bis 25, dadurch gekennzeichnet, dass der Halbleiterchip (6) auf einen Träger (11) montiert ist, wobei die Metallschicht (4) zwischen der Halbleiterschichtenfolge (2) und dem Träger (11) angeordnet ist.
Halbleiterbauelement nach Anspruch 26, dadurch gekennzeichnet, dass der Träger (11) eine Wärmesenke ist.
Halbleiterbauelement nach einem der Ansprüche 17 bis 27, dadurch gekennzeichnet, dass die Metallschicht (4) als Wärmespreizer fungiert.