WO2013131729A1 - Verfahren zur herstellung eines optoelektronischen halbleiterchips - Google Patents

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WO2013131729A1
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semiconductor layer
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Britta Goeoetz
Juergen Moosburger
Andreas Ploessl
Matthias Sabathil
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Osram Opto Semiconductors Gmbh
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Definitions

  • Growth substrate is transferred to a replacement carrier, which is often electrically isolated from the semiconductor layer sequence.
  • Specify semiconductor chips At least another object of certain embodiments is to provide an optoelectronic semiconductor chip.
  • Semiconductor chips provided a growth substrate on which an opto-electronic semiconductor layer sequence is grown.
  • the semiconductor layer sequence by means of an epitaxial process, for example
  • MOVPE metal-organic gas phase epitaxy
  • MBE Molecular Beam Epitaxy
  • the optoelectronic semiconductor chip can be used as light
  • emitting semiconductor chip for example in the form of a light-emitting diode chip or a laser diode chip, or as a light-detecting semiconductor chip, for example in the form of a photodiode chip or a photovoltaic cell, be formed.
  • the optoelectronic semiconductor chip can vary depending on
  • Wavelength an optoelectronic semiconductor layer sequence based on different semiconductor material systems For a long-wave infrared to red radiation, a semiconductor layer sequence based on In x Ga y Al x is, for example - y As suitable for red to yellow radiation is for example a semiconductor layer sequence based on In x Ga y Al X - Y P suitable and for short-wave visible, ie in particular for green to blue, radiation and / or for UV radiation, for example, a semiconductor layer sequence based on In x Ga y Alix x y N is suitable, in each case 0 ⁇ x ⁇ 1 and 0 ⁇ ⁇ 1 applies.
  • an optoelectronic semiconductor layer sequence based on an antimonide for example InSb, GaSb, AlSb or a combination thereof, may be suitable for long-wave infrared radiation.
  • the growth substrate may be an insulator material or a
  • the growth substrate may include or may be sapphire, GaAs, GaP, GaN, InP, SiC, Si, and / or Ge.
  • the optoelectronic semiconductor layer sequence may have an active region, for example a conventional pn junction, a double heterostructure, a single quantum well structure (SQW structure) or a multiple quantum well structure (MQW structure).
  • an active region for example a conventional pn junction, a double heterostructure, a single quantum well structure (SQW structure) or a multiple quantum well structure (MQW structure).
  • Quantum well structure includes in the context of the application
  • quantum well structure does not include information about the
  • the Semiconductor layer sequence may comprise, in addition to the active region, further functional layers and functional regions, such as p-doped or n-doped ones
  • Charge carrier transport layers undoped or p- or n-doped confinement, cladding or waveguide layers, barrier layers, planarization layers, buffer layers, protective layers and / or electrodes and combinations thereof.
  • the structures described here relating to the active region or the further functional layers and regions are the person skilled in the art in particular
  • Mirror layer or the plurality of mirror layers a metal, particularly preferably silver, or be it.
  • combinations of layers with one or more transparent conductive oxides and with one or more mirror metals or with one or more transparent dielectric materials and with one or more mirror metals are also possible as a mirror layer.
  • the growth process can in particular in the wafer composite
  • a growth substrate in the form of a wafer is provided, onto which the optoelectronic semiconductor layer sequence is grown over a large area.
  • the grown optoelectronic semiconductor layer sequence can in a further process step into individual
  • semiconductor chips are isolated. Furthermore, the semiconductor layer sequence is preferably transferred to a carrier element before separation and the growth substrate can be thinned, that is to say at least
  • the carrier element is then singulated together with the semiconductor layer sequence, for example to form light-emitting or light-absorbing semiconductor chips or solar cells.
  • Carrier element as a carrier substrate may also be referred to as so-called thin-film semiconductor chips, in the case of light-emitting thin-film semiconductor chips as a thin-film LED chips.
  • Semiconductor layer sequence is a reflective layer, in particular a mirror layer, applied or formed, the at least part of the in the
  • the semiconductor layer sequence has a thickness in the range of 20 microns or less, in particular in the range between 4 ym and 10 ym;
  • the semiconductor layer sequence contains at least one semiconductor layer with at least one surface which has a mixed-through structure which, in the ideal case, leads to an approximately ergodic distribution of the light in the semiconductor layer sequence, that is to say it has as ergodically stochastic scattering behavior as possible.
  • a thin-film light-emitting diode chip is, to a good approximation, a Lambertian surface radiator. The basic principle of a thin-film light-emitting diode chip is described, for example, in the publication I. Schnitzer et al. , Appl. Phys. Lett. 63 (16), 18 October 1993, 2174 - 2176.
  • Thin-film semiconductor chip can also from a
  • the optoelectronic semiconductor chip can be applied, by means of which the optoelectronic semiconductor chip can be contacted electrically.
  • Contact areas may be in relation to the growth direction on the same or on different sides of the
  • Optoelectronic semiconductor layer sequence can be arranged. Furthermore, the transmission of the optoelectronic
  • Aerosolabscheidebacters an electrically insulating material Aerosolabscheidebacters an electrically insulating material
  • Semiconductor layer sequence on a growth substrate Forming an electrically insulating layer on a side facing away from the growth substrate
  • At least partially removing the growth substrate after the formation of the electrically insulating layer At least partially removing the growth substrate after the formation of the electrically insulating layer.
  • the side of the semiconductor layer sequence facing away from the growth substrate can be formed by a side of the semiconductor layer sequence opposite the growth substrate.
  • the side of the semiconductor layer sequence facing away from the growth substrate is replaced by the
  • the electrically insulating layer can by means of
  • the electrically insulating layer also indirectly on the Semiconductor layer sequence are applied, that is, on a layer arranged on the semiconductor layer sequence, such as a mirror layer.
  • a layer arranged on the semiconductor layer sequence such as a mirror layer.
  • the layer applied by means of aerosol deposition has, in particular, an electrically insulating material which is in the form of particles
  • Aerosol deposition method (ADM) a powder of electrically insulating material
  • the size of the particles of the powder may preferably be greater than or equal to 10 nm and less than or equal to 2 ⁇ .
  • Material can be provided in a powder chamber, which can also be referred to as an aerosol chamber and which has a gas inlet and a gas outlet.
  • a gas preferably an inert gas, for example helium, nitrogen or even air, can be conducted into the powder chamber.
  • the gas is a part of the particles of the electrically insulating material as
  • Coating chamber passed which preferably has a lower pressure than the powder chamber.
  • the aerosol deposition process in the coating chamber may be included Room temperature, so about 300 K, be performed.
  • one or more filters and / or a classifier for setting suitable particle sizes may be arranged between the powder chamber and the coating chamber.
  • the aerosol with the particles of the electrically insulating material emerges in the coating chamber through a nozzle and is irradiated by the nozzle onto an element to be coated, ie onto the
  • aerosol can be applied to the
  • the jet can also be expanded with the aerosol
  • the gas of the aerosol acts as an accelerating gas, since the particles contained in it via the gas stream to be coated
  • the gas flow and the nozzle geometry are set up so that the particles can be applied at a speed of greater than or equal to 100 m / s and less than or equal to 500 m / s.
  • the nozzle is moved relative to the substrate to be coated over the substrate to allow large-area application of the particles. This process can also be referred to as "scanning".
  • the electrically insulating layer can be obtained by selective choice of the material or materials of the particles, the particle size distribution and the spray conditions, for example of the
  • the liquid dispersion medium can be dispensed with in Aerosolabscheideclar. Furthermore, that can
  • Temperatures are performed as a sintering process, in particular, for example, even at room temperature, since the necessary for the "caking" of the particles energy to form the electrically insulating layer on the kinetic
  • Energy can be provided in the gas stream, while in sintering the energy required for this is known to be supplied by heating to high temperatures.
  • Aerosolabscheideclar can thus a higher efficiency and a higher process compatibility for the preparation of the electrically insulating layer in comparison to in the
  • Aerosolabscheidevons the following parameters are particularly suitable, the limits of the specified ranges are included:
  • coating substrate moved: 0.125 mm / s to 10 mm / s;
  • Substrate 1 mm to 40 mm.
  • Aerosolabscheidevons specified here deposition rates of several micrometers per minute are at least locally possible and layer thicknesses up to 0.1 mm can be effectively realized.
  • the electrically insulating layer can also be used in particular and be designed such that
  • topographical differences on the semiconductor layer sequence can be compensated, for example by locally metered more or less electrically insulating material is deposited.
  • a mechanical planarization step following the aerosol deposition process is also possible if the electrically insulating layer has a sufficient layer thickness for this purpose.
  • the electrically insulating material comprises or is a ceramic material.
  • the ceramic material may, for example, be selected from AlN, BN, Al 2 O 3 , SiC, BeO, Si 3 N 4 or a mixture thereof.
  • the insulating material may also be
  • A1N, BN, SiC, BeO and diamond can be used especially when high thermal conductivity is to be achieved.
  • Al 2 O 3 and S1 3 N 4 can be used in particular when the
  • Thermal conductivity may also be slightly lower and a chemically inert layer is desired.
  • the aerosol deposition method has the advantage that it can be carried out at room temperature.
  • the electrically insulating layer thus produced preferably has a crystalline or at least
  • the electrically insulating layer as also described below, can have a good thermal conductivity.
  • Aerosolabscheide Kunststoff already at
  • Room temperature stable layers can be generated, while conventional, conventional in semiconductor technology methods for coating typically do not provide the ability to produce at moderate temperatures, ie temperatures in the range of room temperature, an electrically insulating layer in reliable quality.
  • the method described here also offers by the use of the Aerosolabscheide Kunststoffe Kunststoff new options in the choice of materials for the electrically insulating layer.
  • thermal oxide layers on silicon are used as barrier layers, which due to the low thermal resistance
  • thermal conductivity of Si0 2 glass of about 1 W / mK simultaneously act as a thermal insulation layer.
  • the thermal insulation is undesirable.
  • Aerosol deposition method in contrast, as previously mentioned crystalline layers, preferably produce no detectable amorphous intermediate layers, which can lead to a good thermal conductivity in the electrically insulating layer.
  • an electrically insulating layer of A1N may be formed whose thermal conductivity similar to a ceramic disc of A1N, which is prepared for example by sintering, in the range of about 100 W / mK.
  • the electrically conductive material has particles with different thermal expansion coefficients. As a result, it may be possible to adapt the thermal expansion coefficient of the electrically insulating layer in a targeted manner, for example by means of a suitable material composition and / or
  • the electrically insulating layer can preferably be adapted to the expansion coefficient of the semiconductor layer sequence, so that no thermomechanical voltages occur between the electrically insulating layer and the semiconductor layer sequence during later operation of the optoelectronic semiconductor chip, where it can heat, for example.
  • the electrically insulating layer may also comprise at least two layers of different electrically insulating materials, for example the aforementioned materials.
  • a first layer of A1N or another of the aforementioned materials can be applied, which has a high thermal conductivity.
  • a second layer of Al 2 O 3 or SI 3 N 4 can be applied, which has a high chemical resistance.
  • the desired properties can be generated for the electrically insulating layer as required by a combination of different electrically insulating materials in one or more layers.
  • the deposition of the particles of the electrically insulating material can be carried out in a structured manner. For example, that can
  • Separation process via a suitable mask selectively in selected areas on the semiconductor layer sequence, so that, for example, in a wafer composite only those areas of the semiconductor layer sequence are provided with the electrically insulating layer forming the later semiconductor chip.
  • the singulation lines remain in the formation of the electrical
  • the separation lines can be formed, for example, as so-called separation trenches, which can thus be excluded from an electrical insulation in a selective deposition of the electrically insulating layer.
  • the electrically insulating layer which may be structured, for example, is formed into a forming process subsequent to the application before being singulated with an intermediate carrier material.
  • the intermediate carrier material may be, for example, a plastic material which is produced by transfer molding,
  • Injection molding or compression molding is formed on the electrically insulating layer.
  • the intermediate carrier material may in particular be a handling of the semiconductor layer sequence with the electrically insulating layer, in particular for
  • Isolation facilitate. After separating it can Intermediate carrier material are at least partially removed, so that the electrically insulating layer can be at least partially exposed after the separation.
  • the removal of the intermediate carrier material for the at least partial exposure of the electrically insulating layer can take place, for example, by means of grinding.
  • a mirror layer as described above is applied to the optoelectronic layer
  • the metal layer can be applied, for example, by a galvanic process.
  • Metal layer may, for example, copper and / or silver and have a thickness of up to 100 ⁇ .
  • the metal layer can be applied in a structured manner in areas which after a separation of the
  • the metal layer at a thickness of up to 100 ⁇ form metal platforms, which subsequently
  • Ambient conditions is, for example, silver. to
  • hermetic sealing can be the electrically insulating
  • Layer preferably A1N and / or AI 2 O 3 have.
  • the electrically insulating layer forms a carrier element for the
  • the electrically insulating layer has a thickness such that the finished optoelectronic
  • Semiconductor chip or the semiconductor layer sequence of the finished optoelectronic semiconductor chip can be supported by the electrically insulating layer.
  • the electrically insulating layer may for example have a thickness of about 0.1 mm.
  • the electrically insulating layer is an electrical insulating layer
  • the electrically insulating layer in this case have a thickness of about 10 ⁇ .
  • the Bonding layer can be formed for example by one or more metal layers or by an adhesive layer.
  • the electrically insulating layer is formed as a carrier element, the
  • a circuit board, a housing or a ceramic substrate to mount For example, a circuit board, a housing or a ceramic substrate to mount.
  • a carrier element can be applied in particular on the connecting layer on the electrically insulating layer.
  • the carrier element may be made of silicon and applied by soldering or gluing in a joining process.
  • the connecting layer has one or more metal layers, on which a metallic reinforcing layer by means of a
  • Electroplating process or by means of a spraying process, in particular by means of cold plasma coating, is applied.
  • the metallic reinforcing layer can thereby
  • insulating material is an electrically insulating layer on the semiconductor layer sequence is produced, either as a full replacement carrier or
  • Carrier element or as a sufficiently thick electrical barrier layer may be formed, so that according to some Embodiments can be completely dispensed with a so-called wafer bonding for applying an additional support member as a replacement carrier.
  • thick electrical barrier layer may be formed, so that according to some Embodiments can be completely dispensed with a so-called wafer bonding for applying an additional support member as a replacement carrier.
  • Insulation layers that provide sufficient reliability, are deposited quickly in the form of electrically insulating layer.
  • FIGS. 1A to 1E are schematic representations of
  • Figures 2A to 2E are schematic representations of
  • FIGS. 3A to 3F are schematic representations of
  • FIGS. 4A to 4H are schematic representations of
  • FIGS. 1A to 1E show an exemplary embodiment of a method for producing an optoelectronic device
  • a growth substrate 1 is provided on which a
  • Optoelectronic semiconductor layer sequence 2 is grown.
  • the optoelectronic semiconductor layer sequence 2 is embodied purely by way of example as a light-emitting semiconductor layer sequence which has an active region which is in the
  • the semiconductor layer sequence 2 may have features as described in the general part. In particular, the semiconductor layer sequence 2 is based on the one shown
  • Embodiment on a nitride compound semiconductor material, a phosphide compound semiconductor material or an arsenide compound semiconductor material can be performed on a nitride compound semiconductor material, a phosphide compound semiconductor material or an arsenide compound semiconductor material.
  • the growth substrate 1 can be
  • the substrate includes or be sapphire, GaAs, GaP, GaN, InP, SiC, Si and / or Ge.
  • a mirror layer 3 is applied, which may comprise or consist of silver.
  • an electrically insulating layer 4 is used instead of an otherwise usual joining step for mounting a replacement carrier
  • the growth substrate 1 with the optoelectronic arranged thereon is applied.
  • the growth substrate 1 with the optoelectronic arranged thereon is applied.
  • Semiconductor layer sequence 2 and the mirror layer 3 applied over it are arranged in a coating chamber into which an aerosol is sprayed by means of a nozzle.
  • the aerosol contains particles of an electrically insulating material, which are sprayed onto the mirror layer 3 by a gas, which can also be referred to as accelerating gas or carrier gas.
  • a powder with the particles of the electrically insulating material is provided in a powder or aerosol chamber, depending on the desired
  • the particles of the gas By feeding the gas into the aerosol chamber, which may be helium, nitrogen or air, for example, the particles of the gas
  • electrically insulating material in the gas can be supplied to the coating chamber as an aerosol.
  • Impurities and / or a filter for selecting a specific particle size (classifier) may be present.
  • the Process parameters here can be, for example, the process parameters described above in the general part.
  • Semiconductor layer sequence 2 and the mirror layer 3 of about 300 K performed.
  • the gas flow of the carrier gas as well as the nozzle geometry are selected such that the particles of the aerosol are applied at a speed of approximately greater than or equal to 100 m / s and less than or equal to 500 m / s.
  • the jet is widened with the aerosol, in particular linearly fanned out.
  • a diamond powder may be provided as the electrically insulating material, so that the electrically insulating layer can also be applied, for example, as a diamond layer having a particularly good thermal conductivity.
  • the electrically insulating layer can also be applied, for example, as a diamond layer having a particularly good thermal conductivity.
  • the growth substrate 1 is removed, so that the
  • Semiconductor layer sequence 2 is exposed.
  • the semiconductor layer sequence 2 are patterned, so that via the mirror layer 3, the electrically insulating layer 4 facing side of
  • Semiconductor layer sequence 2 can be contacted. Furthermore, it may also be possible to arrange electrical contact regions on the same side of the semiconductor layer sequence 2 and to one of the contact regions through a via through the semiconductor layer sequence 2 with the side facing away from the contact regions of the semiconductor layer sequence 2
  • Semiconductor chip 101 may in particular be formed as a thin-film semiconductor chip described above in the general part.
  • Optoelectronic semiconductor chip 101 for example, on a support, such as a lead frame, a housing or a ceramic substrate, can be applied.
  • a support such as a lead frame, a housing or a ceramic substrate.
  • Connecting layer 7 may for example a
  • Semiconductor chip 101 soldered or mounted by silver sintering is preferably a connecting layer 7 a
  • Metal layer or a metal layer sequence applied for example, a layer sequence of Ti / Ni / Ag, the
  • the fabrication of the optoelectronic semiconductor chip 101 is shown by way of example on a single semiconductor chip, in particular a composite of semiconductor chips can also be produced in a wafer-based method, so that individual components are produced by singulation from the wafer composite
  • FIGS. 2A to 2E A further exemplary embodiment of a method for producing an optoelectronic semiconductor chip 102 is shown in FIGS. 2A to 2E.
  • FIGS. 2A and 2B The process steps shown in FIGS. 2A and 2B, in which an optoelectronic semiconductor layer sequence 2 and, moreover, a mirror layer 3 are applied to a growth substrate 1, correspond to the method steps of the previous exemplary embodiment.
  • an electrically insulating layer 4 is applied by means of an aerosol deposition method, for which purpose
  • the electrically insulating layer 4 is applied in the form of an electrical insulating layer with a thickness of about 10 ⁇ .
  • the electrically insulating layer 4 is made of, for example, A1N or BN. A thickness of about 10 ⁇ sufficient to achieve a sufficiently reliable insulating effect by the electrically insulating layer 4 and, for example, topographical
  • the electrically insulating layer 4 may be based on Dielectric strength of each material produced in terms of their thickness are also optimized and
  • a connecting layer 8 is applied to the electrically insulating layer 4 and a carrier element 5 is applied thereto
  • Bonding layer 8 can be formed for example by a thin metal layer, which serves as a preparation for a galvanic process, so that then on the bonding layer 8 as a carrier element 5, a reinforcing layer is applied by electroplating.
  • a reinforcing layer is applied by electroplating.
  • the material for the support member 5 for example, copper or, if the thermal conductivity is of less interest, nickel may be used.
  • the carrier element 5 in the form of a metallic reinforcing layer can also be applied by a conventional spraying method or, for example, by cold plasma coating in one
  • the carrier element 5 can be applied, for example, by means of soldering or gluing.
  • the bonding layer 8 may be solderable
  • Adhesive layer are formed.
  • a carrier element 5 for example, silicon can be used as a replacement carrier in these cases.
  • Such a carrier element has the advantage that in a later separation no Trennschleif- or etching processes must be used, but plasma etching can be used.
  • the growth substrate 1 is removed and electrical contact regions 6 are applied to the exposed side of the semiconductor layer sequence 2 or the mirror layer 3, whereby, if appropriate after one
  • a further connection layer can be applied to the side of the carrier element 5 facing away from the semiconductor layer sequence 2, in order to apply the
  • Optoelectronic semiconductor chip 102 to be mounted on a support.
  • a further exemplary embodiment of a method for producing an optoelectronic semiconductor chip 103 is shown in FIGS. 3A to 3F.
  • the metal layer 9 may have a thickness of up to 100 ⁇ and have a metal with high thermal conductivity, such as copper or silver, or consist thereof.
  • the mirror layer 3 and the metal layer 9 subsequently become mirror layer regions 31 and metal layer regions 91 structured.
  • the metal layer regions 91 are arranged in regions which after a separation of the
  • the mirror layer regions 31 and the metal layer regions 91 are enclosed by an electrically insulating layer 4 applied by means of aerosol deposition and thus hermetically encased by the latter.
  • A1N is suitable as an electrically insulating material for the electrical
  • the electrically insulating layer 4 can also be produced, for example, from Al 2 O 3 or S1 3 N 4 . Furthermore, it is also possible for the electrically insulating layer 4 to have at least two layers, for example an AIN layer, to which a coating of an Al 2 O 3 layer or of a SiO 3 N 4 layer is applied.
  • Aerosol deposition methods may include such insulating
  • the growth substrate 1 is peeled off.
  • the growth substrate 1 is peeled off.
  • the optoelectronic semiconductor chip 103 shown in FIG. 3F thus has a semiconductor layer sequence 2 on one side
  • a metal layer 9 is arranged and the mirror layer 3 and the metal layer 9 are enclosed by the applied by an Aerosolabscheidevons electrically insulating layer 4.
  • the applied by means of aerosol deposition is electrical
  • FIGS. 4A to 4H A further exemplary embodiment of a method for producing optoelectronic semiconductor chips 104 is shown in FIGS. 4A to 4H.
  • a growth substrate 1 is formed on a growth substrate 1
  • an electrically insulating layer 4 is applied on the mirror layer 3 by means of an aerosol deposition method, which can be carried out, for example, as in connection with the exemplary embodiment of FIGS. 1A to IE.
  • the electrically insulating layer 4 is provided with a
  • Pages of the exposed regions of the semiconductor layer sequence 2 and the mirror layer regions 31 can additionally be covered with the material of the electrically insulating layer 4.
  • the material of the electrically insulating layer 4 can additionally be covered with the material of the electrically insulating layer 4.
  • the regions or the core surfaces of the later semiconductor chip 104 are thus localized by means of aerosol deposition Ceramic pedestals or ceramic base in the form of the layer areas 41 applied. These ceramic bases are advantageously produced from a ceramic with a high thermal conductivity, for example A1N, and extend over the entire later semiconductor chip 104.
  • the electrically insulating layer in the form of the layer regions 41 in a molding process with an intermediate carrier material such as
  • Plastic material formed as shown in Figure 4D.
  • the intermediate carrier material 11 can be applied by means of a transfer molding process.
  • Intermediate carrier material 11 can act in particular as a temporary stabilization carrier.
  • the growth substrate 1 is removed.
  • Semiconductor layer sequence 2 which protrude beyond the layer regions 41, are removed.
  • electrical contact regions 6 are exposed on the exposed side of the semiconductor layer sequence 2 as well as on an exposed one
  • the composite is singulated by a grinding step.
  • Fig. 4H the composite is singulated by a grinding step.
  • the optoelectronic semiconductor chip 104 shown in FIG. 4H thus has a semiconductor layer sequence 2 on one side
  • Mirror layer 3 a base as a carrier element 5 in the form of applied by means of aerosol deposition electrically
  • insulating layer 4 is arranged.
  • the base in the form of applied by means of aerosol deposition electrically
  • Insulating layer 4 also covers the side surfaces of the mirror layer 3 and the semiconductor layer sequence 2 and thus encloses them. Side surfaces of the base may, as shown in FIG. 4H, be covered with the intermediate carrier material 11.
  • the respectively shown electrically insulating layers 4 can be produced from one material, from several layers with different materials or also from one or more layers, each with different materials.
  • the production of the electrically insulating layers 4 shown to use particles of the electrically insulating material with different coefficients of thermal expansion, so that the thermal expansion of the electrically insulating layer 4 to the
  • Semiconductor layer sequence 2 can be adjusted.
  • the electrically insulating layer 4 not to cover a large area in each case but structurally applied only in the areas corresponding to the later finished semiconductor chips 101, 102, 103, 104, so that the areas in which a
  • the methods and optoelectronic semiconductor chips shown in the exemplary embodiments may have further or alternative features as described in the general part.

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Abstract

Es wird ein Verfahren zur Herstellung eines optoelektronischen Halbleiterchips angegeben mit den Schritten: Aufwachsen einer optoelektronischen Halbleiterschichtenfolge (2) auf einem Aufwachssubstrat (1), Ausbilden einer elektrisch isolierenden Schicht (4) auf einer dem Aufwachssubstrat (1) abgewandten Seite der optoelektronischen Halbleiterschichtenfolge (2) durch Abscheidung von Partikeln eines elektrisch isolierenden Materials mittels eines Aerosolabscheideverfahrens, zumindest teilweises Entfernen des Aufwachssubstrats (1) nach dem Ausbilden der elektrisch isolierenden Schicht (4). Weiterhin wird ein optoelektronischer Halbleiterchip angegeben.

Description

Beschreibung
VERFAHREN ZUR HERSTELLUNG EINES OPTOELEKTRONISCHEN HALBLEITERCHIPS
Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 10 212 101 889.8, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird. Es werden ein Verfahren zur Herstellung eines
optoelektronischen Halbleiterchips und ein optoelektronischer Halbleiterchip angegeben.
Es sind Leuchtdiodenchips bekannt, bei denen eine Licht emittierende Halbleiterschichtenfolge von einem
Aufwachssubstrat auf einen Ersatzträger übertragen wird, der oft elektrisch isoliert von der Halbleiterschichtenfolge ist.
Bislang werden zwei Ansätze zur elektrischen Isolation der optoelektronisch aktiven Leuchtdiodenstruktur und der
Anschlussfläche zur Chipmontage verfolgt, nämlich entweder die Verwendung von isolierendem Material als Ersatzträger oder die Verwendung einer elektrisch isolierenden
Zwischenschicht. Diese Ansätze erfordern also entweder einen Fügeschritt oder die Abscheidung einer isolierenden Schicht aus der Gasphase.
Im Falle der Verwendung eines isolierenden Materials als Ersatzträger wird beispielsweise in der Druckschrift R. Horng et al . , AlGalnP/AuBe/glass light-emitting diodes fabricated by wafer bonding technology, Applied Physics Letters 75, 154- 156, 1999, vorgeschlagen, Glas als elektrisch isolierenden Ersatzträger zu verwenden, das mit einer AuBe-Schicht beschichtet ist und auf das bei 450°C während 15 Minuten auf den p+-Kontakt aus GaAs einer AlGalnP- Halbleiterschichtenfolge gebondet wird. Ein solcher
Fügeschritt erfolgt unter allen praktisch relevanten
Umständen bei erhöhter Temperatur, was entweder die Wahl des zu fügenden isolierenden Materials auf Stoffe mit einer geeigneten thermischen Ausdehnung einschränkt, die zum
Aufwachssubstrat passt, oder aufwändige Niedertemperatur- Fügeprozesse erfordert, um Schäden aufgrund
thermomechanischer Verspannungen zu vermeiden, die aus dem unterschiedlichen Kontraktionsverhalten des Aufwachssubstrats und des isolierenden Materials des Ersatzträgers erwachsen können . Bei der Verwendung einer elektrisch isolierenden
Zwischenschicht wird die Licht emittierende
Halbleiterschichtenfolge von einem elektrisch leitenden
Ersatzträger elektrisch isoliert. Beispielsweise beschreibt die Druckschrift R. Horng et al . , AlGalnP light emitting diodes with mirror Substrates fabricated by wafer bonding, Applied Physics Letters 75, 3054-3056, 1999, die Verwendung einer Si-Scheibe mit einer 300 nm dicken Si02-Schicht , die durch thermische Oxidation hergestellt wird, sodass die Si- Scheibe als Ersatzträger elektrisch isoliert bei 300°C während 20 Minuten mittels AuBe als haftungsvermittelnder Metallschicht gegen den p+-Kontakt aus GaAs einer AlGalnP- Leuchtdiode gebondet werden kann. Soll im Gegensatz hierzu die Abscheidung einer elektrisch isolierenden Zwischenschicht aus der Gasphase erfolgen, so ist dies in der Praxis auf recht dünne Schichten beschränkt, mit denen kaum eine
zuverlässige Isolation erreicht werden kann, da die
elektrisch isolierende Schicht selbst entweder nicht
ausreichend durchschlägstest ist oder aber an der Chipkante einen Überschlag zwischen den benachbarten leitfähigen
Schichten nicht wirksam verhindern kann.
Zumindest eine Aufgabe von bestimmten Ausführungsformen ist es, ein Verfahren zur Herstellung eines optoelektronischen
Halbleiterchips anzugeben. Zumindest eine weitere Aufgabe von bestimmten Ausführungsformen ist es, einen optoelektronischen Halbleiterchip anzugeben. Diese Aufgaben werden durch Verfahren und Gegenstände gemäß den unabhängigen Patentansprüchen gelöst. Vorteilhafte
Ausführungsformen und Weiterbildungen des Gegenstands sind in den abhängigen Ansprüchen gekennzeichnet und gehen weiterhin aus der nachfolgenden Beschreibung und den Zeichnungen hervor.
Gemäß zumindest einer Ausführungsform wird bei einem
Verfahren zur Herstellung eines optoelektronischen
Halbleiterchips ein Aufwachssubstrat bereit gestellt, auf dem eine optoelektronische Halbleiterschichtenfolge aufgewachsen wird. Besonders bevorzugt kann die Halbleiterschichtenfolge mittels eines Epitaxieverfahrens, beispielsweise
metallorgansicher Gasphasenepitaxie (MOVPE) oder
Molekularstrahlepitaxie (MBE) , auf einem Aufwachssubstrat aufgewachsen werden.
Der optoelektronische Halbleiterchip kann als Licht
emittierender Halbleiterchip, beispielsweise in Form eines Leuchtdiodenchips oder eines Laserdiodenchips, oder als Licht detektierender Halbleiterchip, beispielsweise in Form eines Photodiodenchips oder einer Photovoltaikzelle, ausgebildet sein. Der optoelektronische Halbleiterchip kann je nach
Wellenlänge eine optoelektronische Halbleiterschichtenfolge auf der Basis von verschiedenen Halbleitermaterialsystemen aufweisen. Für eine langwellige, infrarote bis rote Strahlung ist beispielsweise eine Halbleiterschichtenfolge auf Basis von InxGayAli-x-yAs geeignet, für rote bis gelbe Strahlung ist beispielsweise eine Halbleiterschichtenfolge auf Basis von InxGayAli-x-yP geeignet und für kurzwellige sichtbare, also insbesondere für grüne bis blaue, Strahlung und/oder für UV- Strahlung ist beispielsweise eine Halbleiterschichtenfolge auf Basis von InxGayAli-x_yN geeignet, wobei jeweils 0 < x < 1 und 0 < γ < 1 gilt. Weiterhin kann eine optoelektronische Halbleiterschichtenfolge basierend auf einem Antimonid, beispielsweise InSb, GaSb, AlSb oder eine Kombination daraus, geeignet sein für langwellige Infrarotstrahlung. Das Aufwachssubstrat kann ein Isolatormaterial oder ein
Halbleitermaterial, beispielsweise ein oben genanntes
Verbindungshalbleitermaterialsystem, umfassen. Insbesondere kann das Aufwachssubstrat Saphir, GaAs, GaP, GaN, InP, SiC, Si und/oder Ge umfassen oder aus einem solchen Material sein.
Die optoelektronische Halbleiterschichtenfolge kann einen aktiven Bereich aufweisen, beispielsweise einen herkömmlichen pn-Übergang, eine Doppelheterostruktur, eine Einfach- Quantentopfstruktur ( SQW-Struktur ) oder eine Mehrfach- Quantentopfstruktur (MQW-Struktur ) . Die Bezeichnung
Quantentopfstruktur umfasst im Rahmen der Anmeldung
insbesondere jegliche Struktur, bei der Ladungsträger durch Einschluss ( "confinement " ) eine Quantisierung ihrer
Energiezustände erfahren können. Insbesondere beinhaltet die Bezeichnung Quantentopfstruktur keine Angabe über die
Dimensionalität der Quantisierung. Sie umfasst somit unter anderem Quantentröge, Quantendrähte und Quantenpunkte und jede Kombination dieser Strukturen. Die Halbleiterschichtenfolge kann neben dem aktiven Bereich weitere funktionelle Schichten und funktionelle Bereiche umfassen, etwa p- oder n-dotierte
Ladungsträgertransportschichten, undotierte oder p- oder n- dotierte Confinement- , Cladding- oder Wellenleiterschichten, Barriereschichten, Planarisierungsschichten, Pufferschichten, Schutzschichten und/oder Elektroden sowie Kombinationen daraus aufweisen. Die hier beschriebenen Strukturen den aktiven Bereich oder die weiteren funktionellen Schichten und Bereiche betreffend sind dem Fachmann insbesondere
hinsichtlich Aufbau, Funktion und Struktur bekannt und werden von daher an dieser Stelle nicht näher erläutert.
Weiterhin können beispielsweise auf einer dem
Aufwachssubstrat abgewandten Seite der
Halbleiterschichtenfolge eine oder mehrere Spiegelschichten aufgebracht werden. Insbesondere können die eine
Spiegelschicht oder die mehreren Spiegelschichten ein Metall, besonders bevorzugt Silber, aufweisen oder daraus sein.
Weiterhin sind als Spiegelschicht auch Kombinationen von Schichten mit einem oder mehreren transparenten leitenden Oxiden und mit einem oder mehreren Spiegelmetallen oder mit einem oder mehreren transparenten dielektrischen Materialien und mit einem oder mehreren Spiegelmetallen möglich.
Der Aufwachsprozess kann insbesondere im Waferverbund
stattfinden. Mit anderen Worten wird ein Aufwachssubstrat in Form eines Wafers bereitgestellt, auf den großflächig die optoelektronische Halbleiterschichtenfolge aufgewachsen wird. Die aufgewachsene optoelektronische Halbleiterschichtenfolge kann in einem weiteren Verfahrensschritt in einzelne
Halbleiterchips vereinzelt werden. Weiterhin wird die Halbleiterschichtenfolge vorzugsweise vor dem Vereinzeln auf ein Trägerelement übertragen und das Aufwachssubstrat kann gedünnt werden, also zumindest
teilweise oder ganz entfernt werden. Das Trägerelement wird dann mit der Halbleiterschichtenfolge zusammen vereinzelt, beispielsweise zur Bildung von Licht emittierenden oder Licht absorbierenden Halbleiterchips oder Solarzellen.
Halbleiterchips, die anstelle des Aufwachssubstrats ein
Trägerelement als Trägersubstrat aufweisen, können auch als so genannte Dünnfilm-Halbleiterchips bezeichnet werden, im Fall von Licht emittierenden Dünnfilm-Halbleiterchips auch als Dünnfilm-Leuchtdiodenchips.
Ein Dünnfilm-Leuchtdiodenchip kann sich insbesondere durch folgende charakteristische Merkmale auszeichnen:
an einer zu dem Trägersubstrat hingewandten ersten
Hauptfläche einer Licht emittierenden
Halbleiterschichtenfolge ist eine reflektierende Schicht, insbesondere eine Spiegelschicht, aufgebracht oder ausgebildet, die zumindest einen Teil der in der
Halbleiterschichtenfolge erzeugten elektromagnetischen Strahlung in diese zurückreflektiert;
die Halbleiterschichtenfolge weist eine Dicke im Bereich von 20ym oder weniger, insbesondere im Bereich zwischen 4 ym und 10 ym auf; und
die Halbleiterschichtenfolge enthält mindestens eine Halbleiterschicht mit zumindest einer Fläche, die eine Durchmischungsstruktur aufweist, die im Idealfall zu einer annähernd ergodischen Verteilung des Lichtes in der Halbleiterschichtenfolge führt, das heißt, sie weist ein möglichst ergodisch stochastisches Streuverhalten auf. Ein Dünnfilm-Leuchtdiodenchip ist in guter Näherung ein Lambert ' scher Oberflächenstrahler. Das Grundprinzip eines Dünnschicht-Leuchtdiodenchips ist beispielsweise in der Druckschrift I. Schnitzer et al . , Appl . Phys . Lett. 63 (16), 18. Oktober 1993, 2174 - 2176 beschrieben.
Eine als Solarzelle in Dünnfilmtechnik ausgebildete
Halbleiterschichtenfolge oder ein Licht absorbierender
Dünnfilm-Halbleiterchip können ebenfalls von einer
Spiegelschicht auf der dem Trägerelement zugewandten Seite profitieren, da sich die optische Weglänge für das
einfallende Licht vergrößern und praktisch verdoppeln lässt. In Mehrfachsolarzellen, wie sie für so genannte
Konzentratorzellen diskutiert und erprobt werden, kann durch die Spiegelschicht zumindest die dem Trägerelement
nächstliegende Zelle, die typischerweise die kleinste
Bandlücke aufweist, von der Spiegelschicht profitieren. Da die Spiegelschicht die zur Absorption zur Verfügung stehende Weglänge verdoppeln kann, kann diese Zellenschicht dünner gehalten werden. Dadurch kann es möglich sein, dass sich die Gesamteffizienz verbessert, da dünnere Zellen in besserer Qualität herstellbar sein können und oft auch bessere
Spannungswerte liefern können. Weiterhin können auf der optoelektronischen
Halbleiterschichtenfolge elektrische Kontaktbereiche
aufgebracht werden, mittels derer der optoelektronische Halbleiterchip elektrisch kontaktiert werden kann. Die
Kontaktbereiche können in Bezug auf die Aufwachsrichtung auf der derselben oder auf verschiedenen Seiten der
optoelektronischen Halbleiterschichtenfolge angeordnet werden . Weiterhin kann das Übertragen der optoelektronischen
Halbleiterschichtenfolge auf ein Trägerelement einen
Verfahrensschritt aufweisen, bei dem auf einer dem
Aufwachssubstrat abgewandten Seite der optoelektronischen Halbleiterschichtenfolge durch Abscheidung von Partikeln eines elektrisch isolierenden Materials mittels eines
Aerosolabscheideverfahrens eine elektrisch isolierende
Schicht aufgebracht wird. Gemäß einer besonders bevorzugt Ausführungsform weist ein Verfahren zur Herstellung eines optoelektronischen
Halbleiterchips die folgenden Schritte auf:
- Aufwachsen einer optoelektronischen
Halbleiterschichtenfolge auf einem Aufwachssubstrat . - Ausbilden einer elektrisch isolierenden Schicht auf einer dem Aufwachssubstrat abgewandten Seite der
optoelektronischen Halbleiterschichtenfolge durch
Abscheidung von Partikeln eines elektrisch isolierenden Materials mittels eines Aerosolabscheideverfahrens.
- Zumindest teilweises Entfernen des Aufwachssubstrats nach dem Ausbilden der elektrisch isolierenden Schicht.
Insbesondere kann die dem Aufwachssubstrat abgewandte Seite der Halbleiterschichtenfolge durch eine dem Aufwachssubstrat gegenüberliegende Seite der Halbleiterschichtenfolge gebildet sein. Mit anderen Worten wird die dem Aufwachssubstrat abgewandte Seite der Halbleiterschichtenfolge durch die
Oberseite der zuletzt auf das Aufwachssubstrat aufgebrachten Schicht der Halbleiterschichtenfolge gebildet. Die elektrisch isolierende Schicht kann mittels des
Aerosolabscheideverfahrens direkt auf der
Halbleiterschichtenfolge aufgebracht werden. Weiterhin kann die elektrisch isolierende Schicht auch mittelbar auf der Halbleiterschichtenfolge aufgebracht werden, also auf einer auf der Halbleiterschichtenfolge angeordneten Schicht, etwa einer Spiegelschicht. Gemäß einer weiteren Ausführungsform weist ein
optoelektronischer Halbleiterchip eine mittels eines
Aerosolabscheideverfahrens aufgebrachte elektrisch
isolierende Schicht auf. Die mittels Aerosolabscheidung aufgebrachte Schicht weist insbesondere ein elektrisch isolierendes Material auf, das in Form von Partikeln
abgeschieden wurde. Die vorab und im Folgenden beschriebenen Merkmale und Ausführungsformen gelten gleichermaßen für das Verfahren zur Herstellung des optoelektronischen
Halbleiterchips als auch für den optoelektronischen
Halbleiterchip.
Gemäß zumindest einer Ausführungsform wird bei dem
Aerosolabscheideverfahren (ADM: "aerosol deposition method") ein Pulver des elektrisch isolierenden Materials
bereitgestellt. Die Größe der Partikel des Pulvers kann bevorzugt größer oder gleich 10 nm und kleiner oder gleich 2 μιη sein. Insbesondere kann das elektrisch isolierende
Material in einer Pulverkammer bereitgestellt werden, die auch als Aerosolkammer bezeichnet werden kann und die über eine Gaszuleitung und eine Gasableitung verfügt. Mittels der Gaszuleitung kann ein Gas, bevorzugt ein inertes Gas, beispielsweise Helium, Stickstoff oder auch Luft, in die Pulverkammer geleitet werden. Mittels des Gases wird ein Teil der Partikel des elektrisch isolierenden Materials als
Aerosol im Gas über die Gasableitung in eine
Beschichtungskammer geleitet, die bevorzugt einen niedrigeren Druck als die Pulverkammer aufweist. Insbesondere kann das Aerosolabscheideverfahren in der Beschichtungskammer bei Zimmertemperatur, also etwa 300 K, durchgeführt werden.
Zwischen der Pulverkammer und der Beschichtungskammer können beispielsweise noch ein oder mehrere Filter und/oder ein Klassifikator zur Einstellung geeigneter Partikelgrößen angeordnet sein. Das Aerosol mit den Partikeln des elektrisch isolierenden Materials tritt in der Beschichtungskammer durch eine Düse aus und wird durch die Düse strahlartig auf ein zu beschichtendes Element, also auf die
Halbleiterschichtenfolge, gerichtet. Der Strahl mit dem
Aerosol kann beispielsweise punktuell auf die zu
beschichtende Halbleiterschichtenfolge treffen. Weiterhin kann der Strahl mit dem Aerosol auch aufgeweitet,
insbesondere beispielsweise linear aufgefächert, auf die zu beschichtende Halbleiterschichtenfolge treffen. Das Gas des Aerosols wirkt als Beschleunigungsgas, da über den Gasstrom die darin enthaltenen Partikel auf die zu beschichtende
Oberfläche gesprüht werden. Bevorzugt werden der Gasstrom sowie die Düsengeometrie so eingerichtet, dass die Partikel mit einer Geschwindigkeit von größer oder gleich 100 m/s und kleiner oder gleich 500 m/s aufgebracht werden können. Die Düse wird relativ zum zu beschichtenden Substrat über das Substrat bewegt, um ein großflächiges Aufbringen der Partikel zu ermöglichen. Dieser Vorgang kann auch als „Abrastern" bezeichnet werden.
Durch das Aerosolabscheideverfahren kann die elektrisch isolierende Schicht durch gezielte Wahl des Materials oder der Materialien der Partikel, der Partikelgrößenverteilung sowie der AufSprühbedingungen, also beispielsweise des
Gasstroms und/oder der Düsengeometrie, mit gewünschten
Eigenschaften hergestellt werden. Im Vergleich zu üblichen Beschichtungsverfahren wie etwa Vakuumbedampfung, chemischer Gasphasenabscheidung, Sputtern oder Ionenplattieren ist mit dem Aerosolabscheidverfahren ein qualitativ und quantitativ effizientes Aufbringen des elektrisch isolierenden Materials in Form einer unstrukturierten oder strukturierten Schicht möglich. Im Vergleich zu Sinterverfahren, bei denen
üblicherweise Dispersionsmittel-haltige Pasten mit den gewünschten Materialpartikeln aufgebracht werden, kann beim Aerosolabscheideverfahren auf die flüssigen Dispersionsmittel verzichtet werden. Weiterhin kann das
Aerosolabscheideverfahren bei deutlich niedrigeren
Temperaturen als ein Sinterverfahren durchgeführt werden, insbesondere beispielsweise auch bei Raumtemperatur, da die zum „Zusammenbacken" der Partikel nötige Energie zur Bildung der elektrisch isolierenden Schicht über die kinetische
Energie im Gasstrom bereitgestellt werden kann, während bei Sinterverfahren die dafür nötige Energie bekanntermaßen durch die Erhitzung auf hohe Temperaturen geliefert wird. Das
Aerosolabscheideverfahren kann somit eine höhere Effizienz sowie eine höhere Prozessverträglichkeit zur Herstellung der elektrisch isolierenden Schicht im Vergleich zu in der
Halbleitertechnik üblichen Verfahren bieten.
Insbesondere können zur Durchführung des
Aerosolabscheideverfahrens folgende Parameter besonders geeignet sein, wobei die Grenzen der angegebenen Bereiche jeweils eingeschlossen sind:
- Druck in der Beschichtungskammer : 0,05 kPa bis 2 kPa;
- Druck in der Aerosolkammer: 10 kPa bis 80 kPa;
- Größe der Düsenöffnung: 5 x 0,3 mm2; 10 x 0,4 mm2;
- Beschleunigungsgas: He, N2, Luft;
- Verbrauch an Beschleunigungsgas: 1 1/min bis 10 1/min;
- Temperatur des zu beschichteten Substrats während der
AbScheidung: 300 K;
- beschichtbare Fläche: 40 x 40 mm2 bis 400 x 400 mm2; - Geschwindigkeit, mit der sich die Düse über das zu
beschichtende Substrat bewegt: 0,125 mm/s bis 10 mm/s;
- Abstand zwischen der Düse und dem zu beschichtenden
Substrat: 1 mm bis 40 mm.
Mittels des hier angegebenen Aerosolabscheideverfahrens sind Abscheideraten von mehreren Mikrometern pro Minute zumindest lokal möglich und Schichtdicken bis 0,1 mm können effektiv realisiert werden.
Die elektrisch isolierende Schicht kann insbesondere auch genutzt werden und derart ausgebildet sein, dass
topografische Unterschiede auf der Halbleiterschichtenfolge ausgeglichen werden, etwa indem lokal dosiert mehr oder weniger elektrisch isolierendes Material abgeschieden wird.
Alternativ dazu ist auch ein an das Aerosolabscheideverfahren anschließender mechanischer Planarisierungsschritt möglich, wenn die elektrisch isolierende Schicht eine ausreichende Schichtdicke hierfür aufweist.
Gemäß einer weiteren Ausführungsform weist das elektrisch isolierende Material ein Keramikmaterial auf oder ist daraus. Das Keramikmaterial kann beispielsweise ausgewählt sein aus A1N, BN, A1203, SiC, BeO, Si3N4 oder einer Mischung daraus. Weiterhin kann das isolierende Material auch ein
Diamantpulver aufweisen oder daraus sein. A1N, BN, SiC, BeO und Diamant können insbesondere verwendet werden, wenn eine hohe thermische Leitfähigkeit erzielt werden soll. AI2O3 und S13N4 können insbesondere verwendet werden, wenn die
thermische Leitfähigkeit auch etwas niedriger sein kann und eine chemisch inerte Schicht gewünscht ist. Wie vorab beschrieben weist das Aerosolabscheideverfahren den Vorteil auf, dass es bei Zimmertemperatur durchgeführt werden kann. Die so hergestellte elektrisch isolierende Schicht weist bevorzugt eine kristalline oder zumindest
polykristalline Struktur auf. Dadurch kann die elektrisch isolierende Schicht, wie auch weiter unten beschrieben ist, eine gute thermische Leitfähigkeit aufweisen. Insbesondere können durch das Aerosolabscheideverfahren bereits bei
Zimmertemperatur stabile Schichten erzeugt werden, während herkömmliche, in der Halbleitertechnologie übliche Verfahren zur Schichtherstellung typischerweise nicht die Möglichkeit bieten, bei gemäßigten Temperaturen, also Temperaturen im Bereich der Zimmertemperatur, eine elektrisch isolierende Schicht in zuverlässiger Qualität zu erzeugen.
Das hier beschriebene Verfahren bietet weiterhin durch die Verwendung des Aerosolabscheideverfahrens neue Möglichkeiten bei der Materialwahl für die elektrisch isolierende Schicht. Insbesondere ist es möglich, eine elektrische Isolation bei gleichzeitig geringem thermischem Widerstand zu erzielen. Im Vergleich dazu werden, wie oben beschrieben ist, im Stand der Technik beispielsweise thermische Oxidschichten auf Silizium als Sperrschichten benutzt, die aufgrund der geringen
thermischen Leitfähigkeit von Si02~Glas von etwa 1 W/mK gleichzeitig als thermische Isolationsschicht wirken. Die thermische Isolation ist aber unerwünscht. Das
Aerosolabscheideverfahren kann im Gegensatz hierzu wie vorab erwähnt kristalline Schichten, bevorzugt ohne erkennbare amorphe Zwischenschichten, erzeugen, was zu einer guten thermischen Leitfähigkeit in der elektrisch isolierenden Schicht führen kann. Anstelle des im Stand der Technik verwendeten S1O2 für elektrisch isolierende Schichten kann beispielsweise eine elektrisch isolierende Schicht aus A1N gebildet werden, deren thermische Leitfähigkeit ähnlich einer keramischen Scheibe aus A1N, die beispielsweise durch Sintern hergestellt wird, im Bereich von über 100 W/mK liegen kann. Gemäß einer weiteren Ausführungsform weist das elektrisch leitende Material Partikel mit unterschiedlichen thermischen Ausdehnungskoeffizienten auf. Dadurch kann es möglich sein, den thermischen Ausdehnungskoeffizienten der elektrisch isolierenden Schicht gezielt anzupassen, beispielsweise durch eine geeignete Materialzusammensetzung und/oder
Partikelgröße. Die elektrisch isolierende Schicht kann dadurch vorzugsweise an den Ausdehnungskoeffizienten der Halbleiterschichtenfolge angepasst werden, sodass im späteren Betrieb des optoelektronischen Halbleiterchips, bei dem sich dieser beispielsweise erwärmen kann, keine thermomechanischen Spannungen zwischen der elektrisch isolierenden Schicht und der Halbleiterschichtenfolge auftreten.
Gemäß einer weiteren Ausführungsform kann die elektrisch isolierende Schicht auch zumindest zwei Schichten aus unterschiedlichen elektrisch isolierenden Materialien, beispielsweise den vorab genannten Materialien, aufweisen. Beispielsweise kann eine erste Schicht aus A1N oder einem anderen der vorab genannten Materialien aufgebracht werden, das eine hohe thermische Leitfähigkeit aufweist. Auf dieser kann beispielsweise eine zweite Schicht aus AI2O3 oder SI3N4 aufgebracht werden, das eine hohe chemische Beständigkeit aufweist. Somit können für die elektrisch isolierende Schicht je nach Anforderung durch eine Kombination unterschiedlicher elektrisch isolierender Materialien in einer oder in mehreren Schichten die gewünschten Eigenschaften erzeugt werden. Gemäß einer weiteren Ausführungsform kann die Abscheidung der Partikel des elektrisch isolierenden Materials strukturiert vorgenommen werden. Beispielsweise kann das
Abscheideverfahren über eine geeignete Maske selektiv in ausgewählten Bereichen auf der Halbleiterschichtenfolge erfolgen, so dass beispielsweise in einem Waferverbund nur diejenigen Bereiche der Halbleiterschichtenfolge mit der elektrisch isolierenden Schicht versehen werden, die die späteren Halbleiterchip bilden.
Gemäß einer weiteren Ausführungsform wird eine Vereinzelung der Halbleiterschichtenfolge nach dem Aufbringen der
elektrisch isolierenden Schicht entlang von
Vereinzelungslinien durchgeführt. Besonders bevorzugt bleiben die Vereinzelungslinien beim Ausbilden der elektrisch
isolierenden Schicht frei vom elektrisch isolierenden
Material. Die Vereinzelungslinien können dabei beispielsweise als so genannte Trenngräben ausgebildet werden, die bei einer selektiven Abscheidung der elektrisch isolierenden Schicht somit von einer elektrischen Isolation ausgenommen werden können .
Gemäß einer weiteren Ausführungsform wird die elektrisch isolierende Schicht, die beispielsweise strukturiert sein kann, in einem an das Aufbringen anschließenden Formverfahren vor einem Vereinzeln mit einem Zwischenträgermaterial umformt. Das Zwischenträgermaterial kann beispielsweise ein Kunststoffmaterial sein, das durch Spritzpressen,
Spritzgießen oder Formpressen an die elektrisch isolierende Schicht angeformt wird. Das Zwischenträgermaterial kann insbesondere eine Handhabung der Halbleiterschichtenfolge mit der elektrisch isolierenden Schicht, insbesondere zur
Vereinzelung, erleichtern. Nach dem Vereinzeln kann das Zwischenträgermaterial zumindest teilweise entfernt werden, sodass die elektrisch isolierende Schicht nach dem Vereinzeln zumindest teilweise freigelegt werden kann. Das Entfernen des Zwischenträgermaterials zur zumindest teilweisen Freilegung der elektrisch isolierenden Schicht kann beispielsweise mittels Schleifens erfolgen.
Gemäß einer weiteren Ausführungsform wird vor dem Ausbilden der elektrisch isolierenden Schicht eine Spiegelschicht wie weiter oben beschrieben auf die optoelektronische
Halbleiterschichtenfolge aufgebracht. Die elektrisch
isolierende Schicht wird anschließend auf der der
Halbleiterschichtenfolge abgewandten Seite der Spiegelschicht aufgebracht .
Gemäß einer weiteren Ausführungsform wird auf der
Spiegelschicht eine Metallschicht aufgebracht, auf der dann anschließend die elektrisch isolierende Schicht ausgebildet wird. Insbesondere kann die Metallschicht beispielsweise durch ein Galvanik-Verfahren aufgebracht werden. Die
Metallschicht kann beispielsweise Kupfer und/oder Silber aufweisen und eine Dicke von bis zu 100 μιη haben.
Insbesondere kann die Metallschicht strukturiert in Bereichen aufgebracht werden, die nach einem Vereinzeln der
Halbleiterschichtenfolge, das nach dem Aufbringen der
elektrisch isolierenden Schicht auf der Metallschicht
erfolgt, die optoelektronischen Halbleiterchips bilden. Mit anderen Worten kann die Metallschicht auf voneinander
getrennten Oberflächenbereichen aufgebracht werden, die die Bereiche der Halbleiterschichtenfolge definieren, die nach dem Vereinzeln einzelne optoelektronische Halbleiterchips bilden. Insbesondere kann die Metallschicht von der
elektrisch isolierenden Schicht umschlossen werden. Besonders bevorzugt wird die Metallschicht von der elektrisch
isolierenden Schicht hermetisch ummantelt. Beispielsweise kann die Metallschicht bei einer Dicke von bis zu 100 μιη Metallpodeste bilden, die durch die anschließend
durchgeführte Aerosolabscheidung zur Bildung der elektrisch isolierenden Schicht von dieser hermetisch ummantelt werden. Somit kann für die Metallschicht beispielsweise ein Material verwendet werden, das empfindlich gegenüber
Umgebungsbedingungen ist, beispielsweise Silber. Zur
hermetischen Abdichtung kann die elektrisch isolierende
Schicht bevorzugt A1N und/oder AI2O3 aufweisen.
Gemäß einer weiteren Ausführungsform bildet die elektrisch isolierende Schicht ein Trägerelement für die
optoelektronische Halbleiterschichtenfolge. Das bedeutet, dass die elektrisch isolierende Schicht eine derartige Dicke aufweist, dass der fertiggestellte optoelektronische
Halbleiterchip beziehungsweise die Halbleiterschichtenfolge des fertiggestellten optoelektronischen Halbleiterchips durch die elektrisch isolierende Schicht getragen werden kann.
Hierzu kann die elektrisch isolierende Schicht beispielsweise eine Dicke von etwa 0,1 mm aufweisen.
Gemäß einer weiteren Ausführungsform ist die elektrisch isolierende Schicht als elektrische Isolierschicht
ausgebildet, die zwischen der Halbleiterschichtenfolge und einem zusätzlich aufgebrachten Trägerelement angeordnet ist. Beispielsweise kann die elektrisch isolierende Schicht in diesem Fall eine Dicke von etwa 10 μιη aufweisen.
Gemäß einer weiteren Ausführungsform wird auf der der
Halbleiterschichtenfolge abgewandten Seite der elektrisch isolierenden Schicht eine Verbindungsschicht aufgebracht. Die Verbindungsschicht kann beispielsweise durch eine oder mehrere Metallschichten oder durch eine KlebstoffSchicht gebildet werden. Im Fall, dass die elektrisch isolierende Schicht als Trägerelement ausgebildet ist, kann die
Verbindungsschicht aus einer oder mehreren Metallschichten oder aus einer KlebstoffSchicht auf der elektrisch
isolierenden Schicht vorgesehen sein, um den
optoelektronischen Halbleiterchip auf einem Träger,
beispielsweise einer Leiterplatte, einem Gehäuse oder einem Keramiksubstrat, montieren zu können. Ist die elektrisch isolierende Schicht als elektrische Isolierschicht und nicht als Trägerelement ausgebildet, kann insbesondere auf der Verbindungsschicht auf der elektrisch isolierenden Schicht ein Trägerelement aufgebracht werden. Beispielsweise kann das Trägerelement aus Silizium sein und durch Löten oder Kleben in einem Fügeprozess aufgebracht werden. Alternativ dazu ist es auch möglich, dass die Verbindungsschicht eine oder mehrere Metallschichten aufweist, auf die als Trägerelement eine metallische Verstärkungsschicht mittels eines
Galvanikverfahrens oder mittels eines Sprühverfahrens, insbesondere mittels Kaltplasmabeschichtung, aufgebracht wird. Die metallische Verstärkungsschicht kann dabei
beispielsweise aus Kupfer und/oder Nickel gebildet werden. Bei dem hier beschriebene Verfahren und dem hier
beschriebenen optoelektronischen Halbleiterchip ist es mit Vorteil möglich, dass mittels des Aerosolabscheideverfahrens durch die Abscheidung von Partikeln des elektrisch
isolierenden Materials eine elektrisch isolierende Schicht auf der Halbleiterschichtenfolge hergestellt wird, die entweder als vollwertiger Ersatzträger beziehungsweise
Trägerelement oder aber als ausreichend dicke elektrische Sperrschicht ausgebildet sein kann, sodass gemäß einigen Ausführungsformen ganz auf ein so genanntes Wafer-Bonding zum Aufbringen eines zusätzlichen Trägerelements als Ersatzträger verzichtet werden kann. Insbesondere können dicke
Isolationsschichten, die eine ausreichend Zuverlässigkeit bieten, in Form der elektrisch isolierenden Schicht schnell abgeschieden werden.
Weitere Vorteile, vorteilhafte Ausführungsformen und
Weiterbildungen ergeben sich aus den im Folgenden in
Verbindung mit den Figuren beschriebenen
Ausführungsbeispielen .
Es zeigen: Figuren 1A bis IE schematische Darstellungen von
Verfahrensschritten eines Verfahrens zur Herstellung eines optoelektronischen
Halbleiterchips gemäß einem Ausführungsbeispiel, Figuren 2A bis 2E schematische Darstellungen von
Verfahrensschritten eines Verfahrens zur
Herstellung eines optoelektronischen
Halbleiterchips gemäß einem weiteren
Ausführungsbeispiel ,
Figuren 3A bis 3F schematische Darstellungen von
Verfahrensschritten eines Verfahrens zur
Herstellung eines optoelektronischen
Halbleiterchips gemäß einem weiteren
Ausführungsbeispiel und
Figuren 4A bis 4H schematische Darstellungen von
Verfahrensschritten eines Verfahrens zur
Herstellung von optoelektronischen Halbleiterchips gemäß einem weiteren Ausführungsbeispiel. In den Ausführungsbeispielen und Figuren können gleiche, gleichartige oder gleich wirkende Elemente jeweils mit denselben Bezugszeichen versehen sein. Die dargestellten Elemente und deren Größenverhältnisse untereinander sind nicht als maßstabsgerecht anzusehen, vielmehr können einzelne Elemente, wie zum Beispiel Schichten, Bauteile, Bauelemente und Bereiche, zur besseren Darstellbarkeit und/oder zum besseren Verständnis übertrieben groß dargestellt sein. In den Figuren 1A bis IE ist ein Ausführungsbeispiel für ein Verfahren zur Herstellung eines optoelektronischen
Halbleiterchips 101 gezeigt.
In einem ersten Verfahrensschritt gemäß Figur 1A wird ein Aufwachssubstrat 1 bereitgestellt, auf dem eine
optoelektronische Halbleiterschichtenfolge 2 aufgewachsen wird. In diesem sowie in den weiteren Ausführungsbeispielen ist die optoelektronische Halbleiterschichtenfolge 2 rein exemplarisch als Licht emittierende Halbleiterschichtenfolge ausgebildet, die einen aktiven Bereich aufweist, der im
Betrieb des optoelektronischen Halbleiterchips 101 Licht abstrahlt. Die Halbleiterschichtenfolge 2 kann Merkmale gemäß der Beschreibung im allgemeinen Teil aufweisen. Insbesondere basiert die Halbleiterschichtenfolge 2 im gezeigten
Ausführungsbeispiel auf einem Nitrid-Verbindungs- Halbleitermaterial , einem Phosphid-Verbindungs- Halbleitermaterial oder einem Arsenid-Verbindungs- Halbleitermaterial . Das Aufwachssubstrat 1 kann
dementsprechend beispielsweise Saphir, GaAs, GaP, GaN, InP, SiC, Si und/oder Ge umfassen oder daraus sein.
In einem weiteren Verfahrensschritt gemäß Figur 1B wird auf der dem Aufwachssubstrat 1 abgewandten Seite der Halbleiterschichtenfolge 2 eine Spiegelschicht 3 aufgebracht, die Silber aufweisen oder daraus bestehen kann.
In einem weiteren Verfahrensschritt gemäß Figur IC wird anstelle eines sonst üblichen Fügeschritts zur Montage eines Ersatzträgers eine elektrisch isolierende Schicht 4 als
Trägerelement 5 auf der dem Aufwachssubstrat abgewandten und insbesondere gegenüberliegenden Seite der
Halbleiterschichtenfolge 2 auf der Spiegelschicht 3
aufgebracht. Hierzu wird das Aufwachssubstrat 1 mit der darauf angeordneten optoelektronischen
Halbleiterschichtenfolge 2 und der darüber aufgebrachten Spiegelschicht 3 in einer Beschichtungskammer angeordnet, in die mittels einer Düse ein Aerosol gesprüht wird. Das Aerosol enthält Partikel eines elektrisch isolierenden Materials, die durch ein Gas, das auch als Beschleunigungsgas oder Trägergas bezeichnet werden kann, auf die Spiegelschicht 3 aufgesprüht werden . Hierzu wird in einer Pulver- beziehungsweise Aerosolkammer ein Pulver mit den Partikeln des elektrisch isolierenden Materials bereitgestellt, das je nach gewünschten
Eigenschaften der elektrisch isolierenden Schicht 4
Korngrößen im Bereich von größer oder gleich 10 nm und kleiner oder gleich 2 μιη aufweist. Durch Zuleitung des Gases in die Aerosolkammer, das beispielsweise Helium, Stickstoff oder Luft sein kann, verteilen sich die Partikel des
elektrisch isolierenden Materials im Gas und können so der Beschichtungskammer als Aerosol zugeführt werden. Dabei können zwischen der Aerosolkammer und der Beschichtungskammer beispielsweise noch ein Filter zur Beseitigung von
Verunreinigungen und/oder ein Filter zur Auswahl einer bestimmten Partikelgröße (Klassifikator) vorhanden sein. Die Prozessparameter hierbei können beispielsweise die oben im allgemeinen Teil beschriebenen Prozessparameter sein.
Insbesondere wird das Aerosolabscheideverfahren bei
Zimmertemperatur, also bei einer Temperatur der
Halbleiterschichtenfolge 2 und der Spiegelschicht 3 von etwa 300 K, durchgeführt. Der Gasstrom des Trägergases sowie auch die Düsengeometrie werden derart gewählt, dass die Partikel des Aerosols mit einer Geschwindigkeit von etwa größer oder gleich 100 m/s und kleiner oder gleich 500 m/s aufgebracht werden. Besonders bevorzugt wird der Strahl mit dem Aerosol aufgeweitet, insbesondere linear aufgefächert. Durch eine relative Bewegung der Düse entlang der Haupterstreckungsebene der Halbleiterschichtenfolge 2 beziehungsweise der
Spiegelschicht 3, also parallel zu dieser, wird durch
Abrastern ganzflächig eine im gezeigten Ausführungsbeispiel etwa 0,1 mm dicke isolierende Schicht aus A1N aufgebracht. Diese ist dick und stabil genug, um ein Trägerelement 5 für einen später fertiggestellten optoelektronischen
Halbleiterchip 101 zu bilden.
Alternativ hierzu kann als elektrisch isolierendes Material beispielsweise auch ein Diamantpulver bereitgestellt werden, sodass die elektrisch isolierende Schicht beispielsweise auch als Diamantschicht mit einer besonders guten thermischen Leitfähigkeit aufgebracht werden kann. Alternativ hierzu ist auch ein anderes der oben im allgemeinen Teil genannten
Materialien oder eine Kombination dieser möglich.
In einem weiteren Verfahrensschritt gemäß Figur 1D wird das Aufwachssubstrat 1 entfernt, sodass die
Halbleiterschichtenfolge 2 freigelegt wird. Das Ablösen des Aufwachssubstrats 1 kann beispielsweise durch ein dem
Fachmann bekanntes Laser-Lift-Off-Verfahren erfolgen. In einem weiteren Verfahrensschritt gemäß Figur IE werden auf der freigelegten Seite elektrische Kontaktbereiche 6 zur Kontaktierung der optoelektronischen Halbleiterschichtenfolge 2 aufgebracht. Hierzu kann, wie in Figur IE gezeigt,
beispielsweise auch ein Teil der Halbleiterschichtenfolge 2 strukturiert werden, sodass über die Spiegelschicht 3 die der elektrisch isolierenden Schicht 4 zugewandte Seite der
Halbleiterschichtenfolge 2 kontaktiert werden kann. Weiterhin kann es auch möglich sein, elektrische Kontaktbereiche auf derselben Seite der Halbleiterschichtenfolge 2 anzuordnen und einen der Kontaktbereiche durch eine Durchkontaktierung durch die Halbleiterschichtenfolge 2 mit der den Kontaktbereichen abgewandten Seite der Halbleiterschichtenfolge 2 zu
kontaktieren. Der in Figur IE gezeigte optoelektronische
Halbleiterchip 101 kann insbesondere als oben im allgemeinen Teil beschriebener Dünnfilm-Halbleiterchip ausgebildet sein.
Wie durch die gestrichelte Linie angedeutet ist, kann auf der der Halbleiterschichtenfolge 2 abgewandten Seite der
elektrisch isolierenden Schicht 4 eine Verbindungsschicht 7 aufgebracht werden, mittels derer der fertiggestellte
optoelektronische Halbleiterchip 101 beispielsweise auf einem Träger, etwa einem Leiterrahmen, einem Gehäuse oder einem Keramiksubstrat, aufgebracht werden kann. Die
Verbindungsschicht 7 kann beispielsweise eine
Klebstoffschicht aufweisen. Soll der optoelektronische
Halbleiterchip 101 gelötet oder durch Silbersintern montiert werden, wird als Verbindungsschicht 7 bevorzugt eine
Metallschicht oder eine Metallschichtenfolge aufgebracht, beispielsweise eine Schichtenfolge aus Ti/Ni/Ag, die
aufgedampft werden kann. Obwohl die Fertigung des optoelektronischen Halbleiterchips 101 exemplarisch an einem einzelnen Halbleiterchip gezeigt ist, kann insbesondere auch ein Verbund von Halbleiterchips in einem Wafer-basierten Verfahren hergestellt werden, sodass durch Vereinzelung aus dem Waferverbund einzelne
Halbleiterchips herausgelöst werden können.
In den Figuren 2A bis 2E ist ein weiteres Ausführungsbeispiel für ein Verfahren zur Herstellung eines optoelektronischen Halbleiterchips 102 gezeigt.
Die in den Figuren 2A und 2B gezeigten Verfahrensschritte, in denen auf einem Aufwachssubstrat 1 eine optoelektronische Halbleiterschichtenfolge 2 und darüber eine Spiegelschicht 3 aufgebracht werden, entsprechen dabei den Verfahrensschritten des vorherigen Ausführungsbeispiels.
In einem weiteren Verfahrensschritt gemäß Figur 2C wird mittels eines Aerosolabscheideverfahrens eine elektrisch isolierende Schicht 4 aufgebracht, wobei hierzu
beispielsweise ein Verfahren verwendet werden kann, wie es in Verbindung mit dem vorherigen Ausführungsbeispiel beschrieben ist. Im Vergleich zum Ausführungsbeispiel der Figuren 1A bis IE wird die elektrisch isolierende Schicht 4 jedoch in Form einer elektrischen Isolierschicht mit einer Dicke von etwa 10 μιη aufgebracht. Die elektrisch isolierende Schicht 4 wird beispielsweise aus A1N oder aus BN hergestellt. Eine Dicke von etwa 10 μιη reicht aus, um eine ausreichend zuverlässige isolierende Wirkung durch die elektrisch isolierende Schicht 4 zu erzielen und beispielsweise auch topografische
Unterschiede auf der Halbleiterschichtenfolge 2
beziehungsweise der Spiegelschicht 3 auszugleichen. Die elektrisch isolierende Schicht 4 kann anhand der Durchschlagfestigkeit des jeweils erzeugten Materials hinsichtlich ihrer Dicke auch optimiert werden und
beispielsweise auch kleiner oder größer als 10 ym sein. In einem weiteren Verfahrensschritt gemäß Figur 2D wird auf der elektrisch isolierenden Schicht 4 eine Verbindungsschicht 8 aufgebracht und auf dieser ein Trägerelement 5. Die
Verbindungsschicht 8 kann beispielsweise durch eine dünne Metallschicht gebildet werden, die als Vorbereitung für ein Galvanikverfahren dient, sodass auf der Verbindungsschicht 8 anschließend als Trägerelement 5 eine Verstärkungsschicht mittels Galvanik aufgebracht wird. Als Material für das Trägerelement 5 kann beispielsweise Kupfer oder, wenn die Wärmeleitfähigkeit von geringerem Interesse ist, Nickel verwendet werden. Alternativ hierzu kann das Trägerelement 5 in Form einer metallischen Verstärkungsschicht auch durch ein konventionelles Sprühverfahren aufgebracht werden oder beispielsweise durch Kaltplasmabeschichtung in einem
kaltaktiven Atmosphärenplasma.
Alternativ dazu kann das Trägerelement 5 beispielsweise auch mittels Löten oder Kleben aufgebracht werden. Im Falle von Löten kann die Verbindungsschicht 8 durch eine lötbare
Metallschicht und ein Lot gebildet werden. Im Falle einer Klebeverbindung kann die Verbindungsschicht 8 durch eine
KlebstoffSchicht gebildet werden. Als Trägerelement 5 kann in diesen Fällen beispielsweise Silizium als Ersatzträger verwendet werden. Ein solches Trägerelement hat den Vorteil, dass bei einem späteren Vereinzeln keine Trennschleif- oder Ätzprozesse verwendet werden müssen, sondern Plasmaätzen eingesetzt werden kann. In weiteren Verfahrensschritten werden wie beim vorherigen Ausführungsbeispiel das Aufwachssubstrat 1 entfernt und elektrische Kontaktbereiche 6 auf der freigelegten Seite der Halbleiterschichtenfolge 2 beziehungsweise der Spiegelschicht 3 aufgebracht, wodurch, gegebenenfalls nach einem
Vereinzelungsschritt, der in Figur 2E gezeigte
optoelektronische Halbleiterchip 102 fertiggestellt wird. Wie in Verbindung mit dem vorherigen Ausführungsbeispiel
beschrieben ist, kann auf der der Halbleiterschichtenfolge 2 abgewandten Seite des Trägerelements 5 noch eine weitere Verbindungsschicht aufgebracht werden, um den
optoelektronischen Halbleiterchip 102 auf einen Träger montieren zu können. In den Figuren 3A bis 3F ist ein weiteres Ausführungsbeispiel für ein Verfahren zur Herstellung eines optoelektronischen Halbleiterchips 103 gezeigt.
Wie in Figur 3A gezeigt ist, werden wie bei den vorherigen Ausführungsbeispielen auf einem Aufwachssubstrat 1
großflächig eine Halbleiterschichtenfolge 2 und darüber eine Spiegelschicht 3 aufgebracht.
In einem weiteren Verfahrensschritt gemäß Figur 3B wird auf der dem Aufwachssubstrat 1 abgewandten Seite der
Spiegelschicht 3 eine Metallschicht 9 aufgebracht,
beispielsweise durch ein Galvanikverfahren. Die Metallschicht 9 kann dabei eine Dicke von bis zu 100 μιη aufweisen und ein Metall mit hoher thermischer Leitfähigkeit, beispielsweise Kupfer oder Silber, aufweisen oder daraus bestehen.
Wie in Figur 3C gezeigt ist, werden die Spiegelschicht 3 und die Metallschicht 9 anschließend in Spiegelschichtbereiche 31 und Metallschichtbereiche 91 strukturiert. Alternativ hierzu ist es auch möglich, beispielsweise auf der Spiegelschicht 3 strukturierte Metallschichtbereiche 91 aufzubringen und die Spiegelschicht 3 anschließend in die Spiegelschichtbereiche 31 zu strukturieren. Die Metallschichtbereiche 91 sind dabei in Bereichen angeordnet, die nach einem Vereinzeln der
Halbleiterschichtenfolge 2, wie in einem späteren
Verfahrensschritt gezeigt ist, die optoelektronischen
Halbleiterchips 103 bilden.
In einem weiteren Verfahrensschritt gemäß Figur 3D werden die Spiegelschichtbereiche 31 und die Metallschichtbereiche 91 mit einer mittels Aerosolabscheidung aufgebrachten elektrisch isolierenden Schicht 4 umschlossen und somit von dieser hermetisch ummantelt. Hierzu eignet sich insbesondere A1N als elektrisch isolierendes Material für die elektrisch
isolierende Schicht 4, die gleichzeitig als Trägerelement 5 für die später fertiggestellten Halbleiterchips 103
ausgebildet ist. Wenn die thermische Leitfähigkeit weniger wichtig ist als beispielsweise eine chemische Beständigkeit, kann die elektrisch isolierende Schicht 4 beispielsweise auch aus AI2O3 oder S13N4 hergestellt werden. Weiterhin ist es auch möglich, dass die elektrisch isolierende Schicht 4 zumindest zwei Schichten aufweist, beispielsweise eine AIN-Schicht, auf die ein Überzug aus einer Al203-Schicht oder einer S13N4- Schicht aufgebracht wird. Durch das hier beschriebene
Aerosolabscheideverfahren können derartige isolierende
Schichten oder Schichtkombinationen effizient aufgebracht werden. Alternativ hierzu ist es auch möglich einen Überzug aus einer Al203-Schicht oder einer Si3N4-Schicht auf die elektrisch isolierende Schicht 4 mittels eines anderen
Verfahrens als der Aerosolabscheidung aufzubringen. beispielsweise mittels chemischer Gasphasenabscheidung (CVD: „chemical vapor deposition") .
In einem weiteren Verfahrensschritt gemäß Figur 3E wird das Aufwachssubstrat 1 abgelöst. Entlang von schematisch
gezeigten Vereinzelungslinien 10 wird der in Figur 3E
gezeigte Verbund zu einzelnen optoelektronischen
Halbleiterchips 103 vereinzelt, wie in Figur 3F gezeigt ist. Wie bereits in Verbindung mit den vorherigen
Ausführungsbeispielen beschrieben ist, werden noch
elektrische Kontaktbereiche 6 auf der durch Ablösung des Aufwachssubstrats 1 freigelegten Seite der
Halbleiterschichtenfolge 2 aufgebracht. Der in Figur 3F gezeigte optoelektronische Halbleiterchip 103 weist somit eine Halbleiterschichtenfolge 2 auf einer
Spiegelschicht 3 auf, wobei auf einer der
Halbleiterschichtenfolge 2 abgewandten Seite der
Spiegelschicht 3 eine Metallschicht 9 angeordnet ist und die Spiegelschicht 3 und die Metallschicht 9 von der mittels eines Aerosolabscheideverfahrens aufgebrachten elektrisch isolierenden Schicht 4 umschlossen sind. Insbesondere ist die mittels Aerosolabscheidung aufgebrachte elektrisch
isolierende Schicht 4 auf den Seitenflächen der
Spiegelschicht 3 und der Metallschicht 9 sowie auf der der Halbleiterschichtenfolge 2 gegenüberliegenden
Rückseitenfläche der Metallschicht 9 aufgebracht.
In den Figuren 4A bis 4H ist ein weiteres Ausführungsbeispiel für ein Verfahren zur Herstellung von optoelektronischen Halbleiterchips 104 gezeigt. Wie in den vorherigen Ausführungsbeispielen wird, wie in Figur 4A gezeigt ist, auf einem Aufwachssubstrat 1 eine
Halbleiterschichtenfolge 2 und darüber eine Spiegelschicht 3 aufgebracht .
In einem weiteren Verfahrensschritt gemäß Figur 4B wird auf der Spiegelschicht 3 eine elektrisch isolierende Schicht 4 mittels eines Aerosolabscheideverfahrens aufgebracht, das beispielsweise wie in Verbindung mit dem Ausführungsbeispiel der Figuren 1A bis IE ausgeführt werden kann. Insbesondere wird die elektrisch isolierende Schicht 4 mit einer
derartigen Dicke aufgebracht, dass sie für die später fertiggestellten optoelektronischen Halbleiterchips 104 als Trägerelement 5 fungieren kann.
In einem weiteren Verfahrensschritt gemäß Figur 4C werden die elektrisch isolierende Schicht 4, die Spiegelschicht 3 sowie zumindest teilweise die Halbleiterschichtenfolge 2 in
Bereiche strukturiert, die den später fertiggestellten optoelektronischen Halbleiterchips 104 entsprechen. Die
Seiten der freigelegten Bereiche der Halbleiterschichtenfolge 2 sowie der Spiegelschichtbereiche 31 können zusätzlich mit dem Material der elektrisch isolierenden Schicht 4 bedeckt werden. Alternativ hierzu ist es auch möglich, zuerst die Spiegelschicht und gegebenenfalls auch die
Halbleiterschichtenfolge 2 zu strukturieren und erst
anschließend die elektrisch isolierende Schicht in Form der Schichtbereiche 41 aufzubringen. Anstelle eines sonst üblichen Fügeschritts zur Montage eines Ersatzträgers werden somit bei dem hier gezeigten Verfahren lokalisiert auf die Bereiche beziehungsweise die Kernflächen des späteren Halbleiterchips 104 mittels Aerosolabscheidung Keramikpodeste beziehungsweise Keramiksockel in Form der Schichtbereiche 41 aufgebracht. Diese Keramiksockel werden vorteilhaft aus einer Keramik mit einer hohen thermischen Leitfähigkeit, beispielsweise A1N, hergestellt und erstrecken sich über jeweils den gesamten späteren Halbleiterchip 104.
Um eine ausreichende Stabilität für die weitere Verarbeitung des Verbundes zu erreichen, wird die elektrisch isolierende Schicht in Form der Schichtbereiche 41 in einem Formverfahren mit einem Zwischenträgermaterial, etwa einem
Kunststoffmaterial , umformt, wie in Figur 4D gezeigt ist. Beispielsweise kann das Zwischenträgermaterial 11 mittels eines Spritzpressverfahrens aufgebracht werden. Das
Zwischenträgermaterial 11 kann insbesondere als temporärer Stabilisierungsträger wirken.
In einem weiteren Verfahrensschritt gemäß Figur 4E wird das Aufwachssubstrat 1 entfernt. Danach wird die
Halbleiterschichtenfolge 2 in einem weiteren
Verfahrensschritt, wie in Figur 4F gezeigt ist, so weit strukturiert, dass bevorzugt diejenigen Teile der
Halbleiterschichtenfolge 2, die über die Schichtbereiche 41 hinausragen, entfernt werden. In einem weiteren Verfahrensschritt gemäß Figur 4G werden, wie in den vorherigen Ausführungsbeispielen beschrieben ist, elektrische Kontaktbereiche 6 auf die freigelegte Seite der Halbleiterschichtenfolge 2 sowie auf einen freigelegten
Bereich der Spiegelschichtbereiche 31 aufgebracht.
Anschließend wird der Verbund, wie in Figur 4H gezeigt ist, durch einen Schleifschritt vereinzelt. Dabei werden die
Schichtbereiche 41 der elektrisch isolierenden Schicht, die die Trägerelemente 5 in Form von Keramiksockeln für die so hergestellten optoelektronischen Halbleiterchips 104 bilden, zumindest teilweise freigelegt. Der in Figur 4H gezeigte optoelektronische Halbleiterchip 104 weist somit eine Halbleiterschichtenfolge 2 auf einer
Spiegelschicht 3 auf, wobei auf einer der
Halbleiterschichtenfolge 2 abgewandten Seite der
Spiegelschicht 3 ein Sockel als Trägerelement 5 in Form der mittels Aerosolabscheidung aufgebrachten elektrisch
isolierenden Schicht 4 angeordnet ist. Der Sockel in Form der mittels Aerosolabscheidung aufgebrachten elektrisch
isolierenden Schicht 4 bedeckt auch die Seitenflächen der Spiegelschicht 3 und der Halbleiterschichtenfolge 2 und umschließt diese somit. Seitenflächen des Sockels können, wie in Figur 4H gezeigt ist, mit dem Zwischenträgermaterial 11 bedeckt sein.
Bei den hier beschriebenen Ausführungsbeispielen können die jeweils gezeigten elektrisch isolierenden Schichten 4 aus einem Material, aus mehreren Schichten mit verschiedenen Materialien oder auch aus einer oder mehreren Schichten mit jeweils verschiedenen Materialien hergestellt werden.
Weiterhin ist es auch möglich, zur Herstellung der gezeigten elektrisch isolierenden Schichten 4 Partikel des elektrisch isolierenden Materials mit unterschiedlichen thermischen Ausdehnungskoeffizienten zu verwenden, sodass die thermische Ausdehnung der elektrisch isolierenden Schicht 4 an die
Ausdehnungserfordernisse der jeweiligen
Halbleiterschichtenfolge 2 angepasst werden kann.
Bei den hier beschriebenen Verfahren ist es auch möglich, die elektrisch isolierende Schicht 4 jeweils nicht großflächig sondern strukturiert nur in den Bereichen aufzubringen, die den später fertiggestellten Halbleiterchips 101, 102, 103, 104 entsprechen, sodass die Bereiche, in denen eine
Vereinzelung stattfindet, jeweils frei von der elektrisch isolierenden Schicht 4 bleiben.
Die in den Ausführungsbeispielen gezeigten Verfahren und optoelektronischen Halbleiterchips können weitere oder alternative Merkmale, wie im allgemeinen Teil beschrieben, aufweisen.
Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele auf diese beschränkt. Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den
Patentansprüchen oder Ausführungsbeispielen angegeben ist.

Claims

Patentansprüche
1. Verfahren zur Herstellung eines optoelektronischen
Halbleiterchips mit den Schritten:
- Aufwachsen einer optoelektronischen
Halbleiterschichtenfolge (2) auf einem Aufwachssubstrat (1) ,
- Ausbilden einer elektrisch isolierenden Schicht (4) auf einer dem Aufwachssubstrat (1) abgewandten Seite der optoelektronischen Halbleiterschichtenfolge (2) durch Abscheidung von Partikeln eines elektrisch isolierenden Materials mittels eines Aerosolabscheideverfahrens,
- zumindest teilweises Entfernen des Aufwachssubstrats (1) nach dem Ausbilden der elektrisch isolierenden Schicht (4) .
2. Verfahren nach Anspruch 1, bei dem das elektrisch
isolierende Material ein Keramikmaterial, insbesondere ausgewählt aus A1N, BN, AI2O3, BeO, SiC, S13N4 oder ein Diamantpulver aufweist.
3. Verfahren nach einem der vorherigen Ansprüche, bei dem das elektrisch isolierende Material Partikel mit
unterschiedlichen thermischen Ausdehnungskoeffizienten aufweist .
4. Verfahren nach einem der vorherigen Ansprüche, bei dem das Aerosolabscheideverfahren bei Zimmertemperatur durchgeführt wird.
5. Verfahren nach einem der vorherigen Ansprüche, bei dem die Halbleiterschichtenfolge (2) nach dem Aufbringen der elektrisch isolierenden Schicht (4) in einzelne
Halbleiterchips (101, 102, 103, 104) vereinzelt
Verfahren nach dem vorherigen Anspruch, bei dem die Vereinzelung entlang von Vereinzelungslinien (10) durchgeführt wird, die beim Ausbilden der elektrisch isolierenden Schicht (4) frei vom elektrisch
isolierenden Material bleiben.
Verfahren nach Anspruch 5 oder 6, bei dem die elektrisch isolierende Schicht (4) vor dem Vereinzeln in einem Formverfahren mit einem Zwischenträgermaterial (11) umformt wird und die elektrisch isolierende Schicht (4, 41) durch zumindest teilweises Entfernen des
Zwischenträgermaterials (11) nach dem Vereinzeln zumindest teilweise freigelegt wird.
Verfahren nach einem der vorherigen Ansprüche, bei dem vor dem Ausbilden der elektrisch isolierenden Schicht (4) eine Spiegelschicht (3) auf die optoelektronische Halbleiterschichtenfolge (2) aufgebracht wird und die elektrisch isolierende Schicht (4) auf der der
Halbleiterschichtenfolge (2) abgewandten Seite der Spiegelschicht (3) aufgebracht wird.
Verfahren nach dem vorherigen Anspruch, bei dem auf die Spiegelschicht (3) eine Metallschicht (9, 91)
aufgebracht wird und auf der Metallschicht (9, 91) die elektrisch isolierende Schicht (4) ausgebildet wird, wobei die Metallschicht (9, 91) bevorzugt strukturiert in Bereichen ausgebildet werden kann, die nach einem Vereinzeln der Halbleiterschichtenfolge (2), das nach dem Aufbringen der elektrisch isolierenden Schicht (4) erfolgt, die optoelektronischen Halbleiterchips (101, 12, 103, 104) bilden.
10. Verfahren nach Anspruch 9, bei dem die Metallschicht (9, 91) von der elektrisch isolierenden Schicht (4)
umschlossen wird.
11. Verfahren nach einem der vorherigen Ansprüche, bei dem die elektrisch isolierende Schicht 4 als Trägerelement 5 für den Halbleiterchip (101, 102, 103, 104) ausgebildet ist .
12. Verfahren nach einem der vorherigen Ansprüche, bei dem auf der der Halbleiterschichtenfolge (2) abgewandten Seite der elektrisch isolierenden Schicht (4) eine
Verbindungsschicht (7, 8) aufgebracht wird, die durch eine oder mehrere Metallschichten oder durch eine
Klebstoffschicht gebildet wird.
13. Verfahren nach Anspruch 12, bei dem auf der
Verbindungsschicht (8) ein Trägerelement (5),
insbesondere ein Trägerelement aus Silizium, aufgebracht wird .
14. Verfahren nach Anspruch 12, bei dem die
Verbindungsschicht (8) durch eine oder mehrere
Metallschichten gebildet wird, auf die als Trägerelement (5) eine metallische Verstärkungsschicht mittels eines Galvanikverfahrens oder mittels eines Sprühverfahrens, insbesondere mittels Kaltplasmabeschichtung, aufgebracht wird . Optoelektronischer Halbleiterchip mit einer
Halbleiterschichtenfolge (2) auf einer Spiegelschicht (3), wobei auf einer der Halbleiterschichtenfolge (2) abgewandten Seite der Spiegelschicht (3) eine
Metallschicht (9) angeordnet ist und wobei die
Spiegelschicht (3) und die Metallschicht (9) von einer mittels eines Aerosolabscheideverfahrens aufgebrachten elektrisch isolierenden Schicht 4 umschlossen sind.
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