WO2023276624A1 - 発光体、発光体の製造方法および製造装置、発光素子およびその製造方法、並びに電子機器 - Google Patents

発光体、発光体の製造方法および製造装置、発光素子およびその製造方法、並びに電子機器 Download PDF

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WO2023276624A1
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佳伸 川口
剛 神川
賢太郎 村川
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京セラ株式会社
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Definitions

  • the present disclosure relates to light emitters.
  • an anode and a cathode are formed on one side of a chip including a semiconductor layer. If the current path from the anode to the cathode includes a portion parallel to the c-plane of the semiconductor layer, the luminous efficiency will decrease.
  • a light emitter includes a base semiconductor section containing a nitride semiconductor, a compound semiconductor section containing the nitride semiconductor and positioned above the base semiconductor section, a first electrode and a second electrode,
  • the base semiconductor portion has a first portion and a second portion having a lower density of threading dislocations extending in a thickness direction than the first portion, and at least a portion of the first electrode and the second electrode. is positioned on the compound semiconductor portion, and at least part of the first electrode is positioned above the second portion.
  • FIG. 1 is a schematic diagram showing the configuration of a light emitting device according to this embodiment;
  • FIG. It is a flow chart which shows an example of a manufacturing method of a luminous body concerning this embodiment.
  • 1 is a perspective view showing the configuration of a light emitter according to Example 1.
  • FIG. 3 is a plan view showing the configuration of a compound semiconductor section;
  • FIG. 1 is a cross-sectional view showing the configuration of a light emitter according to Example 1.
  • FIG. 4 is a cross-sectional view showing another configuration of the light emitter of Example 1.
  • FIG. 4 is a cross-sectional view showing another configuration of the light emitter of Example 1.
  • FIG. 4 is a cross-sectional view showing another configuration of the light emitter of Example 1.
  • FIG. 4 is a cross-sectional view showing another configuration of the light emitter of Example 1.
  • FIG. 4 is a cross-sectional view showing another configuration of the light emitter of Example 1.
  • FIG. 4 is a cross-sectional view showing another configuration of the light emitter of Example 1.
  • FIG. 4 is a cross-sectional view showing another configuration of the light emitter of Example 1.
  • FIG. 4 is a perspective view showing another configuration of the light emitter of Example 1.
  • FIG. FIG. 17 is a top view and cross-sectional view of FIG.
  • FIG. 16; 4 is a perspective view showing another configuration of the light emitter of Example 1.
  • FIG. 4 is a cross-sectional view showing another configuration of the light emitting device according to Example 1.
  • FIG. 4 is a cross-sectional view showing another configuration of the light emitting device according to Example 1.
  • FIG. 4 is a cross-sectional view showing another configuration of the light emitting device according to Example 1.
  • FIG. 4 is a cross-sectional view showing another configuration of the light emitting device according to Example 1.
  • FIG. 1 is a perspective
  • FIG. 1 is a perspective view showing a configuration of a light-emitting substrate (semiconductor laser array) according to Example 1;
  • FIG. 4 is a perspective view showing another configuration of the light emitting substrate according to Example 1.
  • FIG. 5 is a flow chart showing an example of a method for manufacturing a light emitting device according to Example 1.
  • FIG. FIG. 28 is a schematic cross-sectional view showing a method of manufacturing the light emitting device of FIG. 27; 28 is a plan view showing a method of manufacturing the light emitting device of FIG. 27;
  • FIG. FIG. 5 is a schematic cross-sectional view showing another example of the method for manufacturing the light-emitting device according to Example 1;
  • FIG. 5 is a schematic cross-sectional view showing another example of the method for manufacturing the light-emitting device according to Example 1; 4 is a cross-sectional view showing an example of lateral growth of a base semiconductor portion (ELO semiconductor layer) in Example 1.
  • FIG. FIG. 11 is a cross-sectional view showing the configuration of a light emitter according to Example 2;
  • FIG. 11 is a perspective view showing the configuration of a light-emitting module of Example 4;
  • FIG. 12 is a perspective view showing another configuration of the light emitting module of Example 4;
  • FIG. 11 is a schematic diagram showing the configuration of an electronic device according to Example 5;
  • FIG. 1 is a perspective view showing the configuration of a light emitter according to this embodiment.
  • the light emitter 21 according to the present embodiment includes a base semiconductor portion 8 containing a nitride semiconductor, a compound semiconductor portion 9 containing the nitride semiconductor and positioned above the base semiconductor portion 8, It has a first electrode E1 and a second electrode E2.
  • the base semiconductor portion 8 has a first portion B1 and a second portion B2 in which the density of threading dislocations extending in the thickness direction (Z direction) is lower than that of the first portion B1.
  • At least part of the first electrode E ⁇ b>1 and at least part of the second electrode E ⁇ b>2 are located on the compound semiconductor portion 9 .
  • At least part of the first electrode E1 may be positioned above the second part B2.
  • the direction from the base semiconductor portion 8 to the compound semiconductor portion 9 is defined as an upward direction.
  • the base semiconductor portion 8 may be the base semiconductor layer 8 and the compound semiconductor portion 9 may be the compound semiconductor layer 9 .
  • Light emitter 21 may be a light emitting diode (LED) chip or a semiconductor laser chip.
  • the base semiconductor portion 8 of the light emitter 21 includes the second portion B2 (low-defect portion) having a low density of threading dislocations, the luminous efficiency and reliability can be improved in a configuration in which the first and second electrodes E1 and E2 are provided on one side of the chip. can enhance sexuality. This is because threading dislocations cause heat generation.
  • the second portion B2 of the base semiconductor portion 8 and the first electrode E1 may overlap in plan view.
  • "Two members overlap” means that at least a part of one member overlaps another member in a plan view (including transparent plan view) in the thickness direction of each member, and these may or may not be in contact with each other.
  • Examples include GaN-based semiconductors, AlN (aluminum nitride), InAlN (indium aluminum nitride), and InN (indium nitride).
  • a GaN-based semiconductor is a semiconductor containing gallium atoms (Ga) and nitrogen atoms (N), and typical examples include GaN, AlGaN, AlGaInN, and InGaN.
  • the base semiconductor portion 8 may be of a doped type (for example, n-type containing donors) or non-doped type.
  • the base semiconductor portion 8 containing a nitride semiconductor can be formed by an ELO (Epitaxial Lateral Overgrowth) method.
  • ELO Epilateral Lateral Overgrowth
  • a base semiconductor portion 8 is laterally grown on a template substrate having a mask pattern (selective growth mask) including openings and mask portions (described later).
  • a low-defect portion (second portion B2) having a low threading dislocation density can be formed on the mask portion. Since the number of threading dislocations (dislocations extending in the thickness direction) inherited by the compound semiconductor portion 9 (for example, the GaN-based semiconductor layer) on the second portion B2 is reduced, the luminous efficiency can be increased.
  • FIG. 2 is a schematic diagram showing the configuration of the light emitting device according to this embodiment.
  • the light emitting substrate 22 according to this embodiment includes a plurality of light emitters 21 (chips) and a support substrate SK on which the plurality of light emitters 21 are mounted.
  • the light emitting element 23 according to this embodiment includes one or more light emitters 21 and a support ST on which the one or more light emitters 21 are mounted.
  • the light emitter 21, the light emitting substrate 22, a light emitting element 23, and a light emitting module, which will be described later, may be collectively referred to as a light emitting device.
  • FIG. 3 is a flow chart showing an example of a method for manufacturing a light emitter according to this embodiment.
  • the step of preparing the template substrate (ELO growth substrate) after the step of preparing the template substrate (ELO growth substrate), the step of forming the base semiconductor portion 8 using the ELO method, the step of forming the compound semiconductor portion 9, the steps of forming the first and and forming the second electrodes E1 and E2.
  • FIG. 4 is a block diagram showing an example of a luminous body manufacturing apparatus according to this embodiment.
  • a light emitter manufacturing apparatus 70 of FIG. 4 includes a semiconductor forming section 72 for forming a base semiconductor section 8 and a compound semiconductor section 9 on a template substrate, and an electrode forming section 73 for forming first and second electrodes E1 and E2. , and a control unit 74 that controls the semiconductor forming unit 72 and the electrode forming unit 73 .
  • the semiconductor formation unit 72 may include a MOCVD (Metal Organic Chemical Vapor Deposition) device, and the control unit 74 may include a processor and memory.
  • the control unit 74 may be configured to control the semiconductor formation unit 72 and the electrode formation unit 73 by executing a program stored in an internal memory, a communicable communication device, or an accessible network, for example.
  • the above program and a recording medium storing the above program are also included in this embodiment.
  • FIG. 5 is a perspective view showing the configuration of a light emitter according to Example 1.
  • FIG. 6 is a plan view showing the configuration of the compound semiconductor section.
  • FIG. 7 is a cross-sectional view showing the configuration of a light emitter according to Example 1.
  • the light emitter 21 according to Example 1 includes a base semiconductor portion 8, a compound semiconductor portion 9 positioned on the base semiconductor portion 8, a first electrode E1 as an anode, a cathode and a second electrode E2.
  • the light emitter 21 can also be called a semiconductor laser chip.
  • the base semiconductor portion 8 and the compound semiconductor portion 9 are nitride semiconductor layers (eg, GaN-based semiconductor layers), and the base semiconductor portion 8 is an n-type semiconductor layer having donors. 5 and the like, the ⁇ 11-20> direction of the base semiconductor portion 8 is the X direction, the ⁇ 1-100> direction is the Y direction, and the ⁇ 0001> direction is the Z direction (thickness direction).
  • the base semiconductor portion 8 is a self-supporting layer that does not have a supporting member.
  • the upper surface of the base semiconductor portion 8 is in contact with the compound semiconductor portion 9, and the lower surface 8U of the base semiconductor portion 8 is exposed (the lower surface 8U in chip units). is exposed, but may not be exposed after mounting).
  • the base semiconductor portion 8 includes a first portion B1 including threading dislocations KD extending in the Z direction, and a second portion B2 and a third portion B3 having a lower threading dislocation density than the first portion B1.
  • the second portion B2, the first portion B1 and the third portion B3 are arranged in this order in the X direction, and the first portion B1 is positioned between the second portion B2 and the third portion B3.
  • the first portion B1 is a portion located above the opening of the mask layer 6 when the base semiconductor portion 8 was formed by the ELO method (described later).
  • the threading dislocation densities of the second portion B2 and the third portion B3 are 1 ⁇ 5 or less (for example, 5 ⁇ 10 6 /cm 2 or less) of the threading dislocation density of the first portion B1.
  • the compound semiconductor portion 9 is formed by sequentially forming a first-type (n-type) semiconductor layer 9N having donors, an active layer 9K, and a second-type (p-type) semiconductor layer 9P having acceptors.
  • the first type semiconductor layer 9N is formed by forming a first contact layer 9A, a first clad layer 9B, and a first optical guide layer 9C in this order.
  • the second-type semiconductor layer 9P comprises an electron blocking layer 9D, a second optical guide layer 9E, a second cladding layer 9F, and a second contact layer 9G formed in this order.
  • E1 anode
  • the second electrode E2 is provided on the same side of the base semiconductor portion 8 as the first electrode E1.
  • the second electrode E2 is in contact with the first contact layer 9A, and the first and second electrodes E1 and E2 do not have to overlap in plan view.
  • a portion of the compound semiconductor portion 9 is dug down to the first contact layer 9A, and the second electrode E2 is formed so as to be in contact with the first contact layer 9A exposed in the dug portion 9Q of the compound semiconductor portion 9. may be formed.
  • the first electrode E1 is positioned, for example, on the (0001) plane of the second-type semiconductor layer 9P (second contact layer 9G), and the second electrode E2 is positioned on the first-type semiconductor layer 9N (first contact layer 9A).
  • the region of the first contact layer 9A in contact with the second electrode E2 has the same thickness as the other regions, but the region of the first contact layer 9A in contact with the second electrode E2 , may have a thickness smaller than that of other regions.
  • the second electrode E2 cathode
  • the upper surface of the thin film portion (the contact surface with the second electrode E2) may be the (0001) plane of the first contact layer 9A, which is, for example, a nitride semiconductor layer.
  • the c-plane ((0001) plane) of the first contact layer 9A (for example, n-GaN layer) is exposed, and the c-plane of the first contact layer 9A is provided with the second contact layer 9A.
  • the electrode E2 cathode
  • the contact resistance can be lowered (compared to the case of making contact with the -c plane).
  • the c-plane is a gallium polar plane, and the ⁇ c-plane is a nitrogen polar plane.
  • the first electrode E1 and the second electrode E2 are arranged in the X direction (first direction).
  • the first and second electrodes E1 and E2 have a shape whose longitudinal direction is the Y direction (second direction).
  • the X-direction size WC of the second electrode E2 may be smaller than the X-direction size W3 of the third portion B3.
  • the X-direction size WC of the second electrode E2 may be larger than the X-direction size of the first electrode E1.
  • the first electrode E1 has a first region L1 in contact with the ridge portion RJ, and in plan view, the entire first region L1 is the second portion B2 (low defect portion) of the base semiconductor portion 8. may overlap with The X-direction size WR of the first region L1 may be smaller than the X-direction size W2 of the second portion B2.
  • the compound semiconductor portion 9 has an optical resonator LK including a pair of resonance facets F1 and F2, and a resonance length (resonator length) K1, which is the distance between the pair of resonance facets F1 and F2, is 200 ⁇ m or less. be.
  • the resonance length K1 may be 20 [ ⁇ m] or more and 200 [ ⁇ m] or less.
  • Each of the resonance facets F1 and F2 is the m-plane of the compound semiconductor portion 9 and is included in the cleavage plane of the compound semiconductor portion 9 . That is, each of the resonance facets F1 and F2 can be formed by m-plane cleavage of the compound semiconductor portion 9, which is a nitride semiconductor layer (for example, a GaN-based semiconductor layer). At least one of the base semiconductor portion 8 and the compound semiconductor portion 9 may have a scribe trace (a trace of a cleavage starting point) for cleavage. Note that the resonance facets F1 and F2 can also be formed by etching.
  • Each of the resonance facets F1 and F2 is covered with a reflector film UF (for example, a dielectric film), and the light reflectance of the resonance facet F1 on the light exit surface side is, for example, 50% or more.
  • the light reflectance of the resonance facet F2 on the light reflecting surface side is higher than the light reflectance of the resonance facet F1.
  • the reflector film UF can be formed over the entire cleaved plane (m-plane) of the base semiconductor portion 8 and the compound semiconductor portion 9 .
  • the first electrode E1 overlaps the optical resonator LK and the second portion B2 of the base semiconductor portion 8 in plan view.
  • the Y-direction lengths of the first and second electrodes E1 and E2 may be smaller than the resonance length K1. In this way, the first and second electrodes E1 and E2 do not hinder the cleavage of the compound semiconductor portion 9.
  • the optical resonator LK includes a portion of each of the first-type semiconductor layer 9N, the active layer 9K, and the second-type semiconductor layer 9P (the portion overlapping the first electrode E1 in plan view).
  • the optical resonator LK is a part of each of the first clad layer 9B, the first optical guide layer 9C, the active layer 9K, the second optical guide layer 9E, and the second clad layer 9F (the first electrode E1 in plan view). overlap)).
  • the refractive index decreases in the order of the active layer 9K, the first optical guide layer 9C, and the first clad layer 9B.
  • the refractive index decreases in order of the cladding layer 9F. Therefore, the light generated by coupling the holes supplied from the first electrode E1 and the electrons supplied from the second electrode E2 in the active layer 9K enters the optical resonator LK (in particular, the active layer 9K). Confined, lasing occurs by stimulated emission and feedback action in the active layer 9K. Laser light generated by laser oscillation is emitted from the light emission area EA of the resonance facet F1 on the emission surface side.
  • the resonance facets F1 and F2 are formed by m-plane cleavage, they are excellent in planarity and perpendicularity to the c-plane (parallelism of the resonance facets F1 and F2), and have high light reflectance. Therefore, the mirror loss can be reduced, and stable laser oscillation is possible even with a short resonance length of 200 ⁇ m or less, which is difficult to reduce the mirror loss. Since the resonance facets F1 and F2 are formed on the second portion B2, which is a low-dislocation portion, the planarity of the cleavage plane is excellent, and high light reflectance is realized.
  • the compound semiconductor portion 9 includes a ridge portion (current confinement portion) RJ that overlaps the first electrode E1 in plan view. overlaps the first electrode E1). Insulating films DF are provided on both sides of the ridge portion RJ.
  • the refractive index of the insulating film DF may be smaller than the refractive indices of the second optical guide layer 9E and the second cladding layer 9F.
  • the entire ridge portion RJ overlaps the second portion B2 (low dislocation portion) of the base semiconductor portion 8 (the ridge portion RJ does not overlap the first portion B1).
  • the current path from the first electrode E1 to the first-type semiconductor layer 9N through the active layer 9K is formed in the portion (low dislocation portion) overlapping the second portion B2 in plan view, and the active layer 9K Luminous efficiency is enhanced. This is because the threading dislocations hinder the movement of electric charges and cause a decrease in light emission efficiency.
  • the sum T1 of the thickness of the base semiconductor portion 8 and the thickness of the compound semiconductor portion 9 can be 50 [ ⁇ m] or less. If the sum T1 of the thicknesses is too large, it becomes difficult to cleave so that the resonance length becomes 200 ⁇ m or less.
  • the base semiconductor portion 8 includes a base facet (cleavage facet of the base semiconductor portion 8) flush with the resonance facet F1, and the density of dislocations (dislocations measured by CL on the cleavage facet, mainly basal plane dislocations) at the base facet is , the threading dislocation density of the second portion B2 or higher.
  • At least one of the pair of resonance facets F1 and F2 (for example, the resonance facet F2 on the reflecting surface side) has a surface roughness greater than that of the side face 9S (see FIG. 6), which is the a-plane of the compound semiconductor portion 9. can be made smaller.
  • the a-plane is the (11-20) plane of the compound semiconductor portion 9, which is a nitride semiconductor layer.
  • Example 1 a power of, for example, 200 [mW] or less is supplied between the first and second electrodes E1 and E2, and a low power consumption and low output light emitter can be realized due to the short resonance length of 200 ⁇ m or less. can.
  • the configuration in which the first and second electrodes E1 and E2 are provided on one side of the chip generally has the disadvantage of a long current path and a large electrical resistance. ), this point is almost no problem.
  • mounting flip-chip mounting
  • the lower surface (back surface) of the base semiconductor portion 8 may include a region 8C where the surface roughness is locally increased (rough surface region where the surface is rougher than the surroundings). At least one of a convex portion and a concave portion may occur in the region 8C. For example, a plurality of randomly shaped ridges and a plurality of randomly shaped depressions may be formed.
  • the region 8C may be a region corresponding to the first portion B1 (for example, the central region).
  • the region 8C may be formed so as not to overlap the ridge portion RJ in plan view. Heat dissipation may be enhanced by the region 8C.
  • a dielectric film made of the same material as the reflector film UF may be formed on at least part of the region 8C.
  • FIG. 8 is a cross-sectional view showing another configuration of the light emitter of Example 1.
  • FIG. 8 with respect to the first electrode E1, regions other than the first region L1 may overlap the first portion B1 in plan view. Further, regions other than the first region L1 may be located on the insulating film DF.
  • FIGS. 9 and 10 are cross-sectional views showing another configuration of the light emitter of Example 1.
  • FIG. As shown in FIGS. 9 and 10, the second electrode E2 positioned in the dug portion 9Q of the compound semiconductor portion may overlap the first portion B1 of the base semiconductor portion 8 in plan view.
  • FIG. 11 is a cross-sectional view showing another configuration of the light emitter of Example 1.
  • the thickness of the second electrode E2 may be greater than the thickness of the first electrode E1, and the top surfaces of the first electrode E1 and the second electrode E2 may be flush with each other.
  • the first electrode E1 and the second electrode E2 may be made of different conductive materials.
  • FIG. 12 is a cross-sectional view showing another configuration of the light emitter of Example 1.
  • the compound semiconductor portion 9 has a bank portion BK, the top surfaces of the ridge portion RJ and the bank portion BK are aligned, and a portion of the second electrode E2 is located on the bank portion BK.
  • the bank portion BK may overlap the first portion B1 of the base semiconductor portion 8 in plan view. This facilitates mounting on a submount or the like (flip-chip mounting).
  • the structure (layer structure) of the ridge portion RJ and the bank portion BK may be the same.
  • the second electrode E2 may have a second region L2 located on the first-type semiconductor layer 9N and a third region L3 located on the second-type semiconductor layer 9P. good.
  • the third region L3 may overlap the first portion B1 of the base semiconductor portion 8 in plan view.
  • FIG. 13 is a cross-sectional view showing another configuration of the light emitter of Example 1.
  • FIG. 13 at least part of the second electrode E2 may be located on the compound semiconductor portion 9, specifically, on the first-type (n-type) semiconductor layer 9N of the compound semiconductor portion 9. good.
  • FIG. 14 is a cross-sectional view showing another configuration of the light emitter of Example 1.
  • the entire second electrode E2 may overlap the first portion B1 in plan view.
  • the first-type semiconductor layer 9N, the active layer 9K, the second-type semiconductor layer 9P (including the ridge portion RJ), and the first electrode are provided above the second portion B2 and the third portion B3 of the base semiconductor portion 8, the first-type semiconductor layer 9N, the active layer 9K, the second-type semiconductor layer 9P (including the ridge portion RJ), and the first electrode are provided.
  • E1 may be provided.
  • FIG. 15 is a cross-sectional view showing another configuration of the light emitter of Example 1.
  • the first electrode E1 is located on the semipolar plane PJ of the second-type semiconductor layer 9P
  • the second electrode E2 is located on the semipolar plane NJ of the first-type semiconductor layer 9N.
  • a semipolar plane is, for example, an r plane that is oblique to the c plane, which is a polar plane.
  • the first and second electrodes E1 and E2 may be provided on non-polar planes (a-plane, m-plane) perpendicular to the c-plane.
  • FIG. 16 is a perspective view showing another configuration of the light emitter of Example 1.
  • FIG. 17 is a top view and a cross-sectional view of FIG. 16.
  • the second electrode E2 has a second region L2 positioned on the first contact layer 9A and a third region L3 positioned on the second-type semiconductor layer 9P. This reduces the difference in top surface level between the first electrode E1 and the third region L3, facilitating mounting.
  • the second electrode E2 may have a concave portion UB on its surface.
  • FIG. 18 is a perspective view showing another configuration of the light emitter of Example 1.
  • FIG. 19 is a top view and cross-sectional view of FIG. 18.
  • the compound semiconductor portion 9 has a bank portion BK, the upper surfaces of the ridge portion RJ and the bank portion BK are aligned, and the second electrode E2 is formed on the first contact layer 9A. It has a second region L2 located and a third region L3 located on the bank BK. By doing so, the upper surface levels of the first electrode E1 and the third region L3 are matched, which facilitates mounting.
  • the second electrode E2 has a concave portion UB on its surface.
  • FIG. 18 shows the case where the removal of the second-type (p-type) semiconductor layer during ridge formation is performed only near the sides of the ridge.
  • the second electrode E2 is made larger than the first electrode E1, and especially the area of the third region L3 is made large.
  • the larger the area of the third region L3 (the larger the bonding area), the stronger the bonding to the supporting substrate, and the easier the handling in the subsequent process.
  • the shape of the first electrode E1 or the second electrode E2 may be a shape (for example, a shape having an alignment mark) that can be used for alignment (positioning) during bonding.
  • FIG. 20 is a cross-sectional view showing the configuration of the light-emitting element according to Example 1.
  • the light-emitting element 23 includes a light-emitting body 21 including a base semiconductor portion 8 and a compound semiconductor portion 9 and a support ST holding the light-emitting body 21 .
  • Materials for the support ST include Si, SiC, AlN, and the like.
  • the support ST is arranged such that the compound semiconductor portion 9 and the first and second electrodes E1 and E2 are positioned between the support ST and the base semiconductor portion 8 . That is, the light emitter 21 is mounted on the support ST in a junction-down manner.
  • the support ST includes a conductive first pad P1 and a second pad P2, the first electrode E1 being connected to the first pad P1 via the first junction A1, the second electrode E2 being the second junction It is connected to the second pad P2 via A2.
  • the second joint portion A2 is thicker than the first joint portion A1, and the difference in thickness between the first and second joint portions A1 and A2 is equal to or greater than the thickness of the compound semiconductor portion 9. This enables connection between the first and second electrodes E1 and E2 and the first and second pads P1 and P2 located on the same plane. That is, the light emitting element 23 functions as a COS (Chip on Submount).
  • FIG. 21 is a perspective view showing the configuration of the light-emitting element according to Example 1.
  • the light-emitting device 23 includes a light-emitting body 21 and a support ST.
  • the support ST has two wide parts SH having a width larger than the resonance length of the light emitter 21, and a mounting part SB located between the two wide parts SH and having a width smaller than the resonance length.
  • the light-emitting body 21 is positioned above the mounting portion SB so that the width direction (Y direction) of the mounting portion SB and the direction of the resonance length coincide with each other. F2 protrudes from the receiver SB.
  • the mounting portion SB is formed between two notches C1 and C2 facing each other in the direction (Y direction) defining the resonance length, and the resonance end surface F1 is positioned on the notch C1. , the resonance facet F2 is located on the cutout portion C2.
  • the shape of the cutouts C1 and C2 can be, for example, rectangular in a plan view in the Z direction.
  • the support ST includes a T-shaped first pad P1 and a second pad P2.
  • the first pad P1 is positioned on the wide width portion SH and is positioned on the mounting portion J1 whose length in the Y direction is longer than the resonance length K1, and on the mounting portion SB whose length in the Y direction is longer than the resonance length K1. and a small contact portion Q1.
  • the second pad P2 is positioned on the wide portion SH and is positioned on the mounting portion J2 whose length in the Y direction is longer than the resonance length K1, and on the mounting portion SB whose length in the Y direction is longer than the resonance length K1. and a small contact portion Q2.
  • the contact portions Q1 and Q2 are arranged in the X direction on the upper surface of the mounting portion SB, the first joint portion A1 is formed on the contact portion Q1, and the second joint portion A2 is formed on the contact portion Q2.
  • the first joint A1 contacts the first electrode E1 of the light emitter 21 and the second joint A2 contacts the second electrode E2 of the light emitter 21 .
  • Solders such as AuSi and AuSn can be used as materials for the first and second joints A1 and A2.
  • the resonance facets F1 and F2 of the light emitter 21 are covered with the reflector film UF.
  • a dielectric film SF made of the same material as the reflector film UF may be formed.
  • FIG. 22 is a cross-sectional view showing another configuration of the light emitting device according to Example 1.
  • the cutouts C1 and C2 are rectangular in plan view in the Z direction, but the invention is not limited to this.
  • the cutouts C1 and C2 may be trapezoidal with short sides on the placement section SB side.
  • FIG. 23 and 24 are cross-sectional views showing another configuration of the light emitting device according to Example 1.
  • FIG. 23 In the light-emitting element 23 of FIG. 23, a plurality of light-emitting bodies 21 are arranged on the support ST in a direction (X direction) perpendicular to the direction defining the resonance length so that the directions of the resonance lengths are aligned.
  • First and second pads P ⁇ b>1 and P ⁇ b>2 may be provided corresponding to body 21 .
  • an optical device such as a photodiode PD may be provided in the notch C1 of the support ST. By doing so, the emission intensity of the light emitter 21 can be feedback-controlled.
  • FIG. 25 is a perspective view showing the configuration of a light-emitting substrate (semiconductor laser array) according to Example 1.
  • the light emitting substrate 22 includes a support substrate SK and a plurality of light emitters 21 .
  • a plurality of light-emitting bodies 21 are arranged in a matrix on the support substrate SK in a direction defining the resonance length (Y-direction) and a direction orthogonal thereto (X-direction) so that the directions of the resonance lengths are aligned.
  • the first and second pads P1 and P2 and the first and second joints A1 and A2 may be provided.
  • the support substrate SK is, for example, a Si substrate, a SiC substrate, or the like, provided with a plurality of recesses HL (rectangular in plan view) in a matrix, and non-recesses are provided with a plurality of first pads P1, a plurality of second pads P2, a plurality of It can be formed by providing a first joint portion A1 and a plurality of second joint portions A2.
  • FIG. 26 is a perspective view showing another configuration of the light emitting substrate according to Example 1.
  • FIG. 25 a two-dimensional arrangement type light emitting substrate in which a plurality of light emitters 21 are arranged in a matrix is horizontally divided (divided into rows extending in the X direction), and a one-dimensional arrangement type (bar substrate) as shown in FIG. shape).
  • the one-dimensional arrangement facilitates the formation of the reflector films UF on the pair of resonance end faces F1 and F2.
  • FIG. 28A to 28D are schematic cross-sectional views showing a method of manufacturing the light emitting device of FIG. 29 is a plan view showing a method of manufacturing the light emitting device of FIG. 27.
  • a step of preparing a template substrate 7 including a base substrate UK and a mask layer 6 and a first semiconductor layer S1 (and a third A step of forming a semiconductor layer S3) (described later), a step of forming a second semiconductor layer S2 (and a fourth semiconductor layer S4) that is the source of the compound semiconductor portion 9, a first semiconductor layer S1, and a ridge portion.
  • the mask layer 6 is removed by etching, and the laminate LB is joined to the support substrate SK in a state in which the first and second joint portions A1 and A2 (for example, solder) of the support substrate SK are heated and melted.
  • the bonding portion (downward protruding portion) of the back surface of the first semiconductor layer S1 with the base substrate UK is broken, and the first semiconductor layer S1 is separated from the template substrate 7 .
  • the laminate LB is cleaved (m-plane cleavage of the first and second semiconductor layers S1 and S2, which are nitride semiconductor layers) on the support substrate SK to form a pair of resonance facets F1 and F2.
  • a two-dimensional arrangement type light emitting substrate 22 (see FIG. 25) is formed.
  • the two-dimensionally arranged light-emitting substrate is divided into rows to form one-dimensionally arranged (bar-shaped) light-emitting substrates 22 (see FIG. 26).
  • reflector films UF are formed on the resonance end faces F1 and F2 of the one-dimensionally arranged light emitting substrate 22 .
  • the support substrate SK is divided into a plurality of supports ST, and one or more light emitters 21 are held on each support ST, thereby forming a plurality of light emitting elements 23 .
  • the reflector film UF (for example, dielectric film) is formed not only on the cleaved planes (m-planes) of the base semiconductor portion 8 and the compound semiconductor portion 9, but also on the side surfaces of the support ST parallel to the resonance facets F1 and F2. (including the side surface of the mounting portion SB).
  • FIG. 30 and 31 are schematic cross-sectional views showing another example of the method for manufacturing the light-emitting device according to Example 1.
  • FIG. 30 a plurality of one-dimensionally arranged light emitting substrates 22 (see FIG. 26) are stacked in the Z direction so that the back surfaces of the base semiconductor portions 8 face each other.
  • a reflecting mirror film UF can also be deposited on F2 at the same time.
  • FIG. 31 when the support substrate SK is divided into a plurality of supports ST, each support ST holds a plurality of light emitters 21, thereby forming the light emitting element 23 shown in FIG. 23 and the like. You can also
  • (Base semiconductor part) 32 is a cross-sectional view showing an example of lateral growth of the base semiconductor portion (ELO semiconductor layer) in Example 1.
  • the base substrate UK includes the main substrate 1 and the base layer 4 on the main substrate 1, and the seed layer 3, which is the surface layer of the base layer 4, is exposed from the opening K of the mask portion 5.
  • an initial growth layer SL is formed on the seed layer 3, and then the first semiconductor layer S1 can be laterally grown from the initial growth layer SL.
  • the initial growth layer SL is a starting point of lateral growth of the first semiconductor layer S1 and a part of the first portion B1 of the base semiconductor portion 8 .
  • the initial growth is performed immediately before the edge of the initial growth layer SL climbs over the upper surface of the mask portion 5 (at the stage where it is in contact with the upper end of the side surface of the mask portion 5) or immediately after it climbs over the upper surface of the mask portion 5.
  • the film formation of the layer SL can be stopped (that is, at this timing, the ELO film formation conditions can be switched from the c-axis direction film formation conditions to the a-axis direction film formation conditions).
  • the material is less likely to be consumed in the growth of the first semiconductor layer S1 in the thickness direction.
  • Layer S1 can be grown laterally at high speed.
  • the initial growth layer SL may be formed with a thickness of, for example, 2.0 ⁇ m or more and 3.0 ⁇ m or less.
  • Example 1 an n-type GaN layer is used as the first semiconductor layer S1 to form the base semiconductor portion 8, and an ELO film of Si-doped GaN (gallium nitride) is formed on the template substrate 7 using an MOCVD apparatus.
  • the width of the mask portion 5 is 50 ⁇ m
  • the width of the opening K is 5 ⁇ m
  • the width of the first semiconductor layer S1 is 53 ⁇ m
  • the width (size in the X direction) of the low-defect portions B2 and B3 is 24 ⁇ m
  • the thickness was 5 ⁇ m.
  • a heterosubstrate having a lattice constant different from that of the nitride semiconductor can be used for the main substrate 1 of FIG.
  • hetero-substrates include single-crystal silicon (Si) substrates, sapphire (Al 2 O 3 ) substrates, silicon carbide (SiC) substrates, and the like.
  • the plane orientation of the main substrate 1 is, for example, the (111) plane of a silicon substrate, the (0001) plane of a sapphire substrate, and the 6H—SiC (0001) plane of a SiC substrate.
  • a buffer layer 2 and a seed layer 3 can be provided in order from the main substrate 1 side as the base layer 4 in FIG.
  • both (the main substrate and the seed layer) melt together.
  • the buffer layer 2 may have at least one of the effect of increasing the crystallinity of the seed layer 3 and the effect of relaxing the internal stress of the first semiconductor layer S1.
  • the seed layer 3 is not limited to the configuration in which the entire mask portion 5 is overlapped. Since the seed layer 3 only needs to be exposed through the openings K, the seed layer 3 may be locally formed so as not to partially or wholly overlap the mask portion 5 .
  • the opening K of the mask layer 6 exposes the seed layer 3 and functions as a growth start hole for starting the growth of the first semiconductor layer S1.
  • has a function of a selective growth mask for lateral growth of Mask layer 6 may be a mask pattern including mask portion 5 and opening K.
  • a silicon oxide film (SiOx), a titanium nitride film (TiN, etc.), a silicon nitride film (SiNx), a silicon oxynitride film (SiON), and a metal film having a high melting point (for example, 1000° C. or higher) are used.
  • a single layer film containing any one of or a laminated film containing at least two of these can be used.
  • a silicon oxide film having a thickness of about 100 nm to 4 ⁇ m (preferably about 150 nm to 2 ⁇ m) is formed on the underlying layer 4 by sputtering, and a resist is applied to the entire surface of the silicon oxide film. After that, the resist is patterned by photolithography to form a resist having a plurality of striped openings. After that, a portion of the silicon oxide film is removed by a wet etchant such as hydrofluoric acid (HF) or buffered hydrofluoric acid (BHF) to form a plurality of openings K, and the resist is removed by organic cleaning to remove the mask layer 6. It is formed.
  • a wet etchant such as hydrofluoric acid (HF) or buffered hydrofluoric acid (BHF)
  • the openings K have a longitudinal shape (slit shape) and are periodically arranged in the a-axis direction (X direction) of the first semiconductor layer S1.
  • the width of the opening K is about 0.1 ⁇ m to 20 ⁇ m. As the width of each opening decreases, the number of threading dislocations propagating from each opening to the first semiconductor layer S1 decreases. Also, the width (the size in the X direction) of the low defect portions B2 and B3 can be increased.
  • a small amount of the silicon oxide film decomposes and evaporates during the formation of the ELO semiconductor layer, and may be incorporated into the ELO semiconductor layer. There are merits.
  • the mask layer 6 may be a single layer film of a silicon nitride film or a silicon oxynitride film, or may be a laminated film in which a silicon oxide film and a silicon nitride film are formed in this order on the underlying layer 4.
  • 4 may be a laminated film in which a silicon nitride film and a silicon oxide film are formed in this order, or a laminated film in which a silicon nitride film, a silicon oxide film and a silicon nitride film are formed in this order on an underlying layer.
  • the template substrate 7 including the main substrate 1 and the mask layer 6 (mask pattern) on the main substrate 1 may be used.
  • the template substrate 7 may have a growth suppression region (for example, a region for suppressing crystal growth in the Z direction) corresponding to the mask portion 5 and a seed region corresponding to the opening K.
  • a growth suppression region and a seed region can be formed on the main substrate 1, and the base semiconductor section 8 can be formed on the growth suppression region and the seed region using the ELO method.
  • the compound semiconductor portion 9 can be formed using, for example, an MOCVD apparatus.
  • the first contact layer 9A is, for example, an n-type GaN layer
  • the first clad layer 9B is, for example, an n-type AlGaN layer
  • the first optical guide layer 9C is, for example, an n-type GaN layer
  • the active layer 9K is, for example, A MQW (Multi-Quantum Well) structure including an InGaN layer, a p-type AlGaN layer for the electron blocking layer 9D, a p-type GaN layer for the second optical guide layer 9E, and a p-type GaN layer for the second clad layer 9F, for example
  • a p-type GaN layer for example, can be used for the p-type AlGaN layer and the second contact layer 9G.
  • Metal films containing at least one of Ni, Rh, Pd, Cr, Au, W, Pt, Ti and Al A single layer film or a multilayer film containing at least one of a conductive oxide film containing at least one of Zn, In, and Sn can be used.
  • a single layer film or laminated film containing oxides or nitrides of Si, Al, Zr, Ti, Nb, and Ta can be used.
  • a first semiconductor layer S1 (ELO semiconductor layer) forming the base semiconductor portion 8 and a second semiconductor layer S2 forming the compound semiconductor portion 9 are continuously formed by the same film forming apparatus (for example, MOCVD apparatus). It can also be filmed.
  • the intermediate substrate with the first semiconductor layer S1 formed thereon may be temporarily removed from the film forming apparatus, and the second semiconductor layer S2 may be formed on the first semiconductor layer S1 by another apparatus.
  • the second semiconductor layer S2 is formed after forming an n-type GaN layer (for example, about 0.1 ⁇ m to about 3 ⁇ m thick) to serve as a buffer during re-growth on the first semiconductor layer S1.
  • Dielectrics such as SiO 2 , Al 2 O 3 , AlN, AlON, Nb 2 O 5 , Ta 2 O 5 and ZrO 2 can be used as the material of the reflector film UF covering the resonance facets F 1 and F 2 .
  • the reflector film UF may be a multilayer film.
  • the reflector film UF can be formed by electron beam evaporation, electron cyclotron resonance sputtering, chemical vapor deposition, or the like.
  • Example 1 a silicon substrate can be used for each of the main substrate 1 used for ELO of the base semiconductor portion 8, the support substrate SK, and the support ST. By doing so, it is difficult for defective joining due to the difference in thermal expansion coefficient to occur during joining, and there are advantages in terms of large diameter, heat dissipation, workability, and cost.
  • the light emitter 21 has a structure in which the first and second electrodes E1 and E2 are provided on one side (single-sided electrode structure), the side of the first-type semiconductor layer 9N connected to the second electrode E2 and the side of the second-type semiconductor layer 9N connected to the second electrode E2
  • the surfaces of the semiconductor layer 9P connected to the first electrode E1 can both be the (0001) plane (c-plane) of the GaN-based semiconductor.
  • the substrate for crystal growth for example, a GaN substrate
  • the semiconductor layer is fabricated so that the surface is the (0001) plane, the contact surface of the anode is the (0001) plane, and the contact surface of the cathode is the (0001) plane.
  • the contact surface is the back surface of the substrate for crystal growth, that is, the (000-1) surface.
  • the current flows laterally between the anode and the cathode. The path may become longer and the drive voltage may increase. Therefore, the single-side electrode structure of a GaN-based semiconductor laser has conventionally been used only when the substrate for crystal growth is insulating and an electrode cannot be formed on the back surface (for example, a sapphire substrate).
  • the contact resistance is higher than when the (0001) plane is used as the cathode connection surface.
  • the (000-1) plane is processed by etching or the like to expose various planes to the surface.
  • the substrate for crystal growth (main substrate) is conductive, or the main substrate is removed and the conductive base semiconductor portion is located on the back side, so that a double-sided electrode structure can be obtained. Even in this case, there is an advantage of using a single-sided electrode structure. With a short resonance length, the drive current is originally small, and in applications such as AR (augmented reality) glasses that do not require high optical output, it is driven near the threshold current, so the series resistance rise that causes the voltage rise according to the current value is large. not a problem. On the other hand, by using the (0001) plane as the connection surface of the cathode, there is an advantage that the contact resistance is reduced (lower power consumption), and mounting on a submount (support substrate SK, etc.) is also facilitated. .
  • FIG. 33 is a cross-sectional view showing the configuration of a light emitter according to Example 2.
  • the light emitter 21 includes a base semiconductor portion 8, a compound semiconductor portion 9 positioned on the base semiconductor portion 8, a first electrode E1 as an anode, and a second electrode E2 as a cathode.
  • the light emitter 21 can also be referred to as an LED (light emitting diode) chip.
  • the compound semiconductor portion 9 is formed by sequentially forming a first-type (n-type) semiconductor layer 9N having donors, an active layer 9K, and a second-type (p-type) semiconductor layer 9P having acceptors. At least part of the first electrode E1 is located on the (0001) plane of the second-type semiconductor layer 9P, and at least part of the second electrode E2 is located on the (0001) plane of the first-type semiconductor layer 9N. do.
  • the entire first electrode E1 overlaps the second portion B2 (low dislocation portion) of the base semiconductor portion 8 (the first electrode E1 does not overlap the first portion B1). In this way, the current path from the first electrode E1 to the first-type semiconductor layer 9N through the active layer 9K is formed in the portion (low dislocation portion) overlapping the second portion B2 in plan view, and the active layer 9K Luminous efficiency is enhanced.
  • the base semiconductor portion 8 can be a GaN layer, but is not limited to this.
  • An InGaN layer which is a GaN-based semiconductor layer, can also be formed as the ELO semiconductor layer. Lateral deposition of the InGaN layer is performed at low temperatures, eg, below 1000.degree. This is because, at high temperatures, the vapor pressure of indium increases and it is not effectively incorporated into the film. Lowering the film formation temperature has the effect of reducing the mutual reaction between the mask portion 5 and the InGaN layer. In addition, the InGaN layer has the effect of being less reactive with the mask portion 5 than the GaN layer. When indium is incorporated into the InGaN layer at an In composition level of 1% or more, the reactivity with the mask portion 5 is further reduced. Triethylgallium (TEG) can be used as the gallium source gas.
  • TAG Triethylgallium
  • FIG. 34 is a perspective view showing the configuration of the light-emitting module of Example 4.
  • the light-emitting module 24 (light-emitting device) of FIG. 34 is a surface-mounted package, and includes a housing 35 and a light-emitting element 23 (see FIG. 23, for example).
  • the light-emitting element 23 includes a plurality of light-emitting bodies 21 , and is provided so that the side surface of the support ST (the surface parallel to the resonance end surface) faces the bottom surface 37 of the housing 35 .
  • each light emitter 21 faces the top surface 34 (transparent plate) of the housing 35 , and laser light is emitted from the top surface 34 of the housing 35 .
  • the light emitting element 23 is connected to an external connection pin 33 via a wire 31 .
  • FIG. 35 is a perspective view showing another configuration of the light emitting module of Example 4.
  • the light emitting module 24 of FIG. 35 is a TO-CAN mounted package, and includes a stem 38 and a light emitting element 23 (see FIG. 21, for example).
  • the light emitting element 23 is arranged on a heat block 36 protruding from the base of the stem 38 .
  • the first and second pads P1 and P2 of the light emitting element 23 are connected to external connection pins 33 via wires 31 .
  • the light emitting element 23 itself has a CoS structure, die bonding to a submount is not required. This solves the problem of difficulty in handling when the resonance length is short or the chip width is narrow.
  • the light-emitting element 23 has first and second pads P1 and P2 that satisfy size requirements for wire bonding on the support ST.
  • first and second pads P1 and P2 are electrically connected to the first and second electrodes (anode/cathode) of the light emitter 21 (semiconductor laser chip), external connection pins 33 of the package and the It is sufficient to electrically connect the first and second pads P1 and P2 with wires 31.
  • FIG. 1 is sufficient to electrically connect the first and second pads P1 and P2 with wires 31.
  • FIG. 36 is a schematic diagram illustrating the configuration of an electronic device according to the fifth embodiment;
  • the electronic equipment 50 of FIG. 36 includes the light emitting device GD (21 to 24) described in Examples 1 to 4, and a controller 80 including a processor and controlling the light emitting device GD.
  • Examples of the electronic device 50 include a lighting device, a display device, a communication device, an information processing device, a medical device, an electric vehicle (EV), and the like.

Abstract

発光体は、窒化物半導体を含むベース半導体部と、窒化物半導体を含み、ベース半導体部よりも上方に位置する化合物半導体部と、第１電極および第２電極とを備え、ベース半導体部は、第１部と、厚み方向に伸びた貫通転位の密度が第１部よりも少ない第２部とを有し、第１電極の少なくとも一部と、第２電極の少なくとも一部とが化合物半導体部上に位置するとともに、第１電極の少なくとも一部が第２部の上方に位置する。

Description

発光体、発光体の製造方法および製造装置、発光素子およびその製造方法、並びに電子機器
　本開示は、発光体に関する。
　特許文献１に記載の窒化物半導体レーザでは、半導体層を含むチップの片面にアノードおよびカソードが形成されている。アノードからカソードへの電流経路に、半導体層のｃ面平行な向きとなる部分が含まれると、発光効率が低下する。
日本国特開２０００－４９４１５号公報
　本開示にかかる発光体は、窒化物半導体を含むベース半導体部と、窒化物半導体を含み、前記ベース半導体部よりも上方に位置する化合物半導体部と、第１電極および第２電極とを備え、前記ベース半導体部は、第１部と、厚み方向に伸びた貫通転位の密度が前記第１部よりも少ない第２部とを有し、前記第１電極の少なくとも一部と、前記第２電極の少なくとも一部とが、前記化合物半導体部上に位置するとともに、前記第１電極の少なくとも一部が、前記第２部の上方に位置する。
本実施形態に係る発光体の構成を示す斜視図である。 本実施形態に係る発光デバイスの構成を示す模式図である。 本実施形態にかかる発光体の製造方法の一例を示すフローチャートである。 本実施形態にかかる発光体の製造装置の一例を示すブロック図である。 実施例１に係る発光体の構成を示す斜視図である。 化合物半導体部の構成を示す平面図である。 実施例１に係る発光体の構成を示す断面図である。 実施例１の発光体の別構成を示す断面図である。 実施例１の発光体の別構成を示す断面図である。 実施例１の発光体の別構成を示す断面図である。 実施例１の発光体の別構成を示す断面図である。 実施例１の発光体の別構成を示す断面図である。 実施例１の発光体の別構成を示す断面図である。 実施例１の発光体の別構成を示す断面図である。 実施例１の発光体の別構成を示す断面図である。 実施例１の発光体の別構成を示す斜視図である。 図１６の上面図および断面図である。 実施例１の発光体の別構成を示す斜視図である。 図１８の上面図および断面図である。 実施例１に係る発光素子の構成を示す断面図である。 実施例１に係る発光素子の構成を示す斜視図である。 実施例１に係る発光素子の別構成を示す断面図である。 実施例１に係る発光素子の別構成を示す断面図である。 実施例１に係る発光素子の別構成を示す断面図である。 実施例１に係る発光基板（半導体レーザアレイ）の構成を示す斜視図である。 実施例１に係る発光基板の別構成を示す斜視図である。 実施例１にかかる発光デバイスの製造方法の一例を示すフローチャートである。 図２７の発光デバイスの製造方法を示す模式的断面図である。 図２７の発光デバイスの製造方法を示す平面図である。 実施例１にかかる発光デバイスの製造方法の別例を示す模式的な断面図である。 実施例１にかかる発光デバイスの製造方法の別例を示す模式的な断面図である。 実施例１における、ベース半導体部（ＥＬＯ半導体層）の横方向成長の一例を示す断面図である。 実例例２に係る発光体の構成を示す断面図である。 実施例４の発光モジュールの構成を示す斜視図である。 実施例４の発光モジュールの別構成を示す斜視図である。 実施例５に係る電子機器の構成を示す模式図である。
　〔発光体〕
　図１は、本実施形態に係る発光体の構成を示す斜視図である。図１に示すように、本実施形態に係る発光体２１は、窒化物半導体を含むベース半導体部８と、窒化物半導体を含み、ベース半導体部８よりも上方に位置する化合物半導体部９と、第１電極Ｅ１および第２電極Ｅ２とを備える。ベース半導体部８は、第１部Ｂ１と、厚み方向（Ｚ方向）に伸びた貫通転位の密度が第１部Ｂ１よりも少ない第２部Ｂ２とを有する。第１電極Ｅ１の少なくとも一部と、第２電極Ｅ２の少なくとも一部とが化合物半導体部９上に位置する。第１電極Ｅ１の少なくとも一部が第２部Ｂ２の上方に位置していてもよい。以下では、ベース半導体部８から化合物半導体部９への方向を上方向とする。発光体２１では、ベース半導体部８がベース半導体層８であってもよく、化合物半導体部９が化合物半導体層９であってもよい。発光体２１は、発光ダイオード（ＬＥＤ）チップ、あるいは半導体レーザチップであってもよい。
　発光体２１のベース半導体部８は、貫通転位の密度が少ない第２部Ｂ２（低欠陥部）を含むため、チップの片面に第１および第２電極Ｅ１・Ｅ２を設ける構成において発光効率、信頼性を高めることができる。貫通転位は、発熱の原因となるからである。
　本実施形態では、平面視において、ベース半導体部８の第２部Ｂ２と第１電極Ｅ１とが重なっていてもよい。「２つの部材が重なる」とは、各部材の厚み方向に視る平面視（透視的平面視を含む）において一方の部材の少なくとも一部が他の部材に重なることを意味しており、これらの部材が接触していてもよいし、接触していなくてもよい。
　ベース半導体部８および化合物半導体部９に含まれる窒化物半導体は、例えば、ＡｌｘＧａyＩｎｚＮ（０≦ｘ≦１；０≦ｙ≦１；０≦ｚ≦１；ｘ＋ｙ＋ｚ＝１）と表すことができ、具体例として、ＧａＮ系半導体、ＡｌＮ（窒化アルミニウム）、ＩｎＡｌＮ（窒化インジウムアルミニウム）、ＩｎＮ（窒化インジウム）を挙げることができる。ＧａＮ系半導体とは、ガリウム原子（Ｇａ）および窒素原子（Ｎ）を含む半導体であり、典型的な例として、ＧａＮ、ＡｌＧａＮ、ＡｌＧａＩｎＮ、ＩｎＧａＮを挙げることができる。ベース半導体部８は、ドープ型（例えば、ドナーを含むｎ型）でもノンドープ型でもよい。
　窒化物半導体を含むベース半導体部８は、ＥＬＯ（Epitaxial Lateral Overgrowth）法によって形成することができる。ＥＬＯ法においては、例えば、開口部およびマスク部を含むマスクパターン（選択成長マスク）を有するテンプレート基板上に、ベース半導体部８を横方向に成長させる（後述）。こうすれば、マスク部上に貫通転位密度が小さい低欠陥部（第２部Ｂ２）を形成することができる。第２部Ｂ２上の化合物半導体部９（例えば、ＧａＮ系半導体層）に引き継がれる貫通転位（厚み方向に伸びる転位）は少なくなるため、発光効率を高めることができる。
　〔発光デバイス〕
　図２は、本実施形態に係る発光デバイスの構成を示す模式図である。本実施形態に係る発光基板２２は、複数の発光体２１（チップ）と、複数の発光体２１が載置された支持基板ＳＫとを含む。本実施形態に係る発光素子２３は、１個以上の発光体２１と、１個以上の発光体２１が載置された支持体ＳＴとを含む。以下では、発光体２１、発光基板２２、発光素子（a light emitting element）２３、および後述の発光モジュールをまとめて発光デバイス（a light emitting device）と称することがある。
　〔発光体の製造〕
　図３は、本実施形態にかかる発光体の製造方法の一例を示すフローチャートである。図３の製造方法では、テンプレート基板（ＥＬＯ成長用基板）を準備する工程の後に、ベース半導体部８をＥＬＯ法を用いて形成する工程と、化合物半導体部９を形成する工程と、第１および第２電極Ｅ１・Ｅ２を形成する工程とを行う。
　図４は、本実施形態にかかる発光体の製造装置の一例を示すブロック図である。図４の発光体の製造装置７０は、テンプレート基板上にベース半導体部８および化合物半導体部９を形成する半導体形成部７２と、第１および第２電極Ｅ１・Ｅ２を形成する電極形成部７３と、半導体形成部７２および電極形成部７３を制御する制御部７４とを備える。
　半導体形成部７２はＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）装置を含んでいてもよく、制御部７４がプロセッサおよびメモリを含んでいてもよい。制御部７４は、例えば、内蔵メモリ、通信可能な通信装置、またはアクセス可能なネットワーク上に格納されたプログラムを実行することで半導体形成部７２および電極形成部７３を制御する構成でもよい。上記プログラムおよび上記プログラムが格納された記録媒体等も本実施形態に含まれる。
　〔実施例１〕
　（構成）
　図５は、実施例１に係る発光体の構成を示す斜視図である。図６は、化合物半導体部の構成を示す平面図である。図７は、実施例１に係る発光体の構成を示す断面図である。図５～図７に示すように、実例例１に係る発光体２１は、ベース半導体部８と、ベース半導体部８上に位置する化合物半導体部９と、アノードである第１電極Ｅ１と、カソードである第２電極Ｅ２とを備える。発光体２１は、半導体レーザチップと称することもできる。
　ベース半導体部８および化合物半導体部９は、窒化物半導体層（例えば、ＧａＮ系半導体層）であり、ベース半導体部８は、ドナーを有するｎ型半導体層である。図５等では、ベース半導体部８の＜１１－２０＞方向をＸ方向、＜１－１００＞方向をＹ方向、＜０００１＞方をＺ方向（厚み方向）としている。
　ベース半導体部８は、支持材をもたない自立層であり、ベース半導体部８の上面は化合物半導体部９と接触し、ベース半導体部８の下面８Ｕは露出している（チップ単位では下面８Ｕが露出しているが、実装後は露出しない場合もある）。
　ベース半導体部８は、Ｚ方向に伸びた貫通転位ＫＤを含む第１部Ｂ１と、貫通転位密度が第１部Ｂ１よりも小さい、第２部Ｂ２および第３部Ｂ３とを含む。第２部Ｂ２、第１部Ｂ１および第３部Ｂ３は、Ｘ方向にこの順に並び、第１部Ｂ１は、第２部Ｂ２および第３部Ｂ３の間に位置する。第１部Ｂ１は、ベース半導体部８をＥＬＯ法で形成した際、マスク層６の開口部上に位置していた部分である（後述）。第２部Ｂ２および第３部Ｂ３の貫通転位密度は、第１部Ｂ１の貫通転位密度の１／５以下（例えば、５×１０６／ｃｍ２以下）である。
　化合物半導体部９は、ドナーを有する第１型（ｎ型）半導体層９Ｎ、活性層９Ｋ、およびアクセプタを有する第２型（ｐ型）半導体層９Ｐがこの順に形成されて成る。第１型半導体層９Ｎは、第１コンタクト層９Ａ、第１クラッド層９Ｂ、および第１光ガイド層９Ｃがこの順に形成されて成る。第２型半導体層９Ｐは、電子ブロッキング層９Ｄ、第２光ガイド層９Ｅ、第２クラッド層９Ｆ、および第２コンタクト層９Ｇがこの順に形成されて成り、第２コンタクト層９Ｇ上に第１電極Ｅ１（アノード）が形成される。
　第２電極Ｅ２は、ベース半導体部８に対して第１電極Ｅ１と同じ側に設けられる。第２電極Ｅ２は第１コンタクト層９Ａと接触し、平面視において第１および第２電極Ｅ１・Ｅ２は重なっていなくてよい。具体的には、化合物半導体部９の一部が第１コンタクト層９Ａまで掘り込まれ、化合物半導体部９の掘り込み部９Ｑに露出した第１コンタクト層９Ａと接触するように第２電極Ｅ２が形成されていてよい。第１電極Ｅ１は、例えば、第２型半導体層９Ｐ（第２コンタクト層９Ｇ）の（０００１）面上に位置し、第２電極Ｅ２は、第１型半導体層９Ｎ（第１コンタクト層９Ａ）の（０００１）面上に位置する。なお、実施例１では、第１コンタクト層９Ａの第２電極Ｅ２と接触する領域はその他の領域と同じ厚みを有しているが、第１コンタクト層９Ａの第２電極Ｅ２と接触する領域は、その他の領域よりも小さい厚みを有していてもよい。例えば、第１コンタクト層９Ａの一部を掘り込むことで、第１コンタクト層９Ａに、周囲よりも膜厚の小さい薄膜部を形成し、この薄膜部と接触するように第２電極Ｅ２（カソード）を設けてもよい。薄膜部の上面（第２電極Ｅ２との接触面）が、例えば窒化物半導体層である第１コンタクト層９Ａの（０００１）面であってもよい。
　化合物半導体部９をエッチング等で掘り込む場合に、第１コンタクト層９Ａ（例えば、ｎ－ＧａＮ層）のｃ面（（０００１）面）を露出させ、第１コンタクト層９Ａのｃ面に第２電極Ｅ２（カソード）を接触させることで、（－ｃ面に接触させる場合と比較して）接触抵抗を下げることができる。なお、ｃ面はガリウム極性面、－ｃ面は窒素極性面である。
　平面視においては、第１電極Ｅ１および第２電極Ｅ２がＸ方向（第１方向）に並ぶ。第１および第２電極Ｅ１・Ｅ２は、Ｙ方向（第２方向）を長手方向とする形状である。第２電極Ｅ２のＸ方向のサイズＷＣが、第３部Ｂ３のＸ方向のサイズＷ３よりも小さくてもよい。第２電極Ｅ２のＸ方向のサイズＷＣが第１電極Ｅ１のＸ方向のサイズよりも大きくてもよい。
　図７に示すように第１電極Ｅ１は、リッジ部ＲＪと接する第１領域Ｌ１を有し、平面視において、第１領域Ｌ１の全体がベース半導体部８の第２部Ｂ２（低欠陥部）と重なっていてもよい。第１領域Ｌ１のＸ方向のサイズＷＲは、第２部Ｂ２のＸ方向のサイズＷ２よりも小さくてもよい。
　化合物半導体部９は、一対の共振端面Ｆ１・Ｆ２を含む光共振器ＬＫを有し、一対の共振端面Ｆ１・Ｆ２間の距離である共振長（共振器長）Ｋ１が２００〔μｍ〕以下である。共振長Ｋ１は、２０〔μｍ〕以上２００〔μｍ〕以下であってよい。共振端面Ｆ１・Ｆ２それぞれが、化合物半導体部９のｍ面であり、化合物半導体部９の劈開面に含まれる。すなわち、共振端面Ｆ１・Ｆ２それぞれは、窒化物半導体層（例えば、ＧａＮ系半導体層）である化合物半導体部９をｍ面劈開して形成することができる。ベース半導体部８および化合物半導体部９の少なくとも一方に、劈開のためのスクライブ跡（劈開起点の跡）が存在していてもよい。なお、共振端面Ｆ１・Ｆ２をエッチングで形成することもできる。
　共振端面Ｆ１・Ｆ２それぞれは、反射鏡膜ＵＦ（例えば、誘電体膜）で覆われており、光出射面側の共振端面Ｆ１の光反射率がたとえば５０％以上である。光反射面側の共振端面Ｆ２の光反射率は、共振端面Ｆ１の光反射率よりも大きい。図５および図７では図示していないが、反射鏡膜ＵＦは、ベース半導体部８および化合物半導体部９の劈開面（ｍ面）全体に形成することができる。
　第１電極Ｅ１は、平面視において光共振器ＬＫと重なり、かつベース半導体部８の第２部Ｂ２と重なる。第１および第２電極Ｅ１・Ｅ２のＹ方向の長さが、共振長Ｋ１よりも小さくてもよい。こうすれば、化合物半導体部９の劈開を行うときに第１および第２電極Ｅ１・Ｅ２がその妨げにならない。
　光共振器ＬＫは、第１型半導体層９Ｎ、活性層９Ｋ、および第２型半導体層９Ｐそれぞれの一部（平面視で第１電極Ｅ１と重なる部分）を含む。例えば、光共振器ＬＫは、第１クラッド層９Ｂ、第１光ガイド層９Ｃ、活性層９Ｋ、第２光ガイド層９Ｅ、および第２クラッド層９Ｆそれぞれの一部（平面視で第１電極Ｅ１と重なる部分）を含んで成る。
　光共振器ＬＫでは、活性層９Ｋ、第１光ガイド層９Ｃ、第１クラッド層９Ｂの順に屈折率（光屈折率）が小さくなり、かつ、活性層９Ｋ、第２光ガイド層９Ｅ、第２クラッド層９Ｆの順に屈折率が小さくなる。したがって、第１電極Ｅ１から供給される正孔と第２電極Ｅ２から供給される電子とが活性層９Ｋ内で結合して生じた光は、光共振器ＬＫ（特に、活性層９Ｋ）内に閉じ込められ、活性層９Ｋにおける誘導放出および帰還作用によってレーザ発振が生じる。レーザ発振によって生じたレーザ光は、出射面側の共振端面Ｆ１の光出射領域ＥＡから出射する。
　共振端面Ｆ１・Ｆ２は、ｍ面劈開で形成されるため、平面性およびｃ面に対する垂直性（共振端面Ｆ１・Ｆ２の平行性）に優れ、高い光反射率を有する。このため、ミラー損失を小さくすることができ、ミラー損失を小さくするのが困難な２００μｍ以下の短共振長においても安定的なレーザ発振が可能となる。共振端面Ｆ１・Ｆ２は、低転位部である第２部Ｂ２上に形成されるため、劈開面の平面性が優れており、高い光反射率が実現される。
　化合物半導体部９は、平面視で第１電極Ｅ１と重なるリッジ部（電流狭窄部）ＲＪを含み、リッジ部ＲＪには、第２クラッド層９Ｆおよび第２光ガイド層９Ｅの一部（平面視で第１電極Ｅ１と重なる部分）が含まれる。また、リッジ部ＲＪの両側には、絶縁膜ＤＦが設けられる。絶縁膜ＤＦの屈折率は、第２光ガイド層９Ｅおよび第２クラッド層９Ｆの屈折率よりも小さくてもよい。リッジ部ＲＪおよび絶縁膜ＤＦを設けることで、第１電極Ｅ１および第１型半導体層９Ｎ間の電流経路がアノード側で狭窄され、共振器ＬＫ内で効率的に発光させることができる。
　平面視においては、リッジ部ＲＪの全体がベース半導体部８の第２部Ｂ２（低転位部）と重なる（リッジ部ＲＪは第１部Ｂ１と重ならない）。こうすれば、第１電極Ｅ１から活性層９Ｋを経て第１型半導体層９Ｎに到る電流経路は、平面視で第２部Ｂ２と重なる部分（低転位部）に形成され、活性層９Ｋにおける発光効率が高められる。貫通転位は電荷の移動を阻害し、発光効率の低下を招くからである。
　実施例１では、ベース半導体部８の厚みおよび化合物半導体部９の厚みの和Ｔ１は、５０〔μｍ〕以下とすることができる。この厚みの和Ｔ１が大き過ぎると共振長が２００μｍ以下となるように劈開することが難しくなる。
　ベース半導体部８は、共振端面Ｆ１と面一となるベース端面（ベース半導体部８の劈開面）を含み、ベース端面における転位（劈開面においてＣＬ測定される転位、主として基底面転位）の密度が、第２部Ｂ２の貫通転位密度以上であってもよい。また、一対の共振端面Ｆ１・Ｆ２の少なくとも一方（例えば、反射面側の共振端面Ｆ２）の表面粗さを、化合物半導体部９のａ面である側面９Ｓ（図６参照）の表面粗さよりも小さくすることができる。ａ面とは、窒化物半導体層である化合物半導体部９の（１１－２０）面である。
　実施例１では、第１および第２電極Ｅ１・Ｅ２間に、例えば２００〔ｍＷ〕以下の電力が供給され、２００μｍ以下の短共振長ゆえの低消費電力低出力の発光体を実現することができる。チップ片面に第１および第２電極Ｅ１・Ｅ２を設ける構成は、一般的には、電流経路が長くなり、電気抵抗が大きくなるデメリットがあるが、実施例１のような短共振長（低出力）の場合はこの点がほぼ問題とならない。そして、サブマウント等への実装（フリップチップ実装）が行い易いというメリットが得られる。
　ベース半導体部８の下面（裏面）に、局所的に表面粗さが大きくなっている領域８Ｃ（周囲よりも表面が荒くなっている表面荒れ領域）が含まれてよい。領域８Ｃは、凸部および凹部の少なくとも一方が生じていてもよい。例えば、ランダム形状の複数の隆起部、ランダム形状の複数の凹みが形成されてもよい。領域８Ｃが第１部Ｂ１に対応する領域（例えば、中央領域）でもよい。領域８Ｃは、平面視でリッジ部ＲＪと重ならないように形成されてよい。領域８Ｃによって放熱性を高めてもよい。領域８Ｃの少なくとも一部に反射鏡膜ＵＦと同材料の誘電体膜が形成されていてよい。
　図８は実施例１の発光体の別構成を示す断面図である。図８に示すように、第１電極Ｅ１については、第１領域Ｌ１以外の領域が平面視で第１部Ｂ１と重なっていてもよい。また、第１領域Ｌ１以外の領域が絶縁膜ＤＦ上に位置していてもよい。
　図９および図１０は実施例１の発光体の別構成を示す断面図である。図９および図１０に示すように、化合物半導体部の掘り込み部９Ｑに位置する第２電極Ｅ２が、平面視でベース半導体部８の第１部Ｂ１と重なっていてもよい。
　図１１は実施例１の発光体の別構成を示す断面図である。図１１に示すように、第２電極Ｅ２の厚みは、第１電極Ｅ１の厚みよりも大きく、第１電極Ｅ１および第２電極Ｅ２は上面レベルが揃っていてもよい。第１電極Ｅ１および第２電極Ｅ２が、材料の異なる導電材で構成されていてもよい。
　図１２は実施例１の発光体の別構成を示す断面図である。図１２に示すように、化合物半導体部９はバンク部ＢＫを有し、リッジ部ＲＪおよびバンク部ＢＫは上面レベルが揃っており、第２電極Ｅ２の一部がバンク部ＢＫ上に位置していてもよい。平面視においてバンク部ＢＫがベース半導体部８の第１部Ｂ１と重なっていてもよい。こうすれば、サブマウント等への実装（フリップチップ実装）が行い易くなる。リッジ部ＲＪおよびバンク部ＢＫの構造（層構成）は同一でよい。
　図１２に示すように、第２電極Ｅ２は、第１型半導体層９Ｎ上に位置する第２領域Ｌ２と、第２型半導体層９Ｐ上に位置する第３領域Ｌ３とを有していてもよい。第３領域Ｌ３は、平面視でベース半導体部８の第１部Ｂ１と重なっていてもよい。
　図１３は実施例１の発光体の別構成を示す断面図である。図１３に示すように、第２電極Ｅ２の少なくとも一部が、化合物半導体部９上、具体的には、化合物半導体部９の第１型（ｎ型）半導体層９Ｎ上に位置していてもよい。
　図１４は実施例１の発光体の別構成を示す断面図である。図１４に示すように、第２電極Ｅ２の全体が平面視で第１部Ｂ１と重なる構成でもよい。また、ベース半導体部８の第２部Ｂ２および第３部Ｂ３それぞれの上方に、第１型半導体層９Ｎ、活性層９Ｋ、第２型半導体層９Ｐ（リッジ部ＲＪを含む）、および第１電極Ｅ１を設けてもよい。このように第２部Ｂ２および第３部Ｂ３の双方にリッジ部を設けることで、発光体の取れ数を多くできたり、１チップとした際に両者の発光点間隔が小さくなり光の集積密度が上がり光学設計が容易になったり、両者の波長の違いによりスペックルノイズ対策としたりすることができる。
　図１５は実施例１の発光体の別構成を示す断面図である。図１５に示すように、第１電極Ｅ１は、第２型半導体層９Ｐの半極性面ＰＪ上に位置し、第２電極Ｅ２は、第１型半導体層９Ｎの半極性面ＮＪ上に位置していてもよい。半極性面とは、極性面であるｃ面に対して斜めをなす、例えばｒ面である。なお、第１および第２電極Ｅ１・Ｅ２を、ｃ面に対して直角をなす非極性面（ａ面、ｍ面）上に設けてもよい。
　図１６は実施例１の発光体の別構成を示す斜視図である。図１７は、図１６の上面図および断面図である。図１６・図１７に示す例では、第２電極Ｅ２は、第１コンタクト層９Ａ上に位置する第２領域Ｌ２と、第２型半導体層９Ｐ上に位置する第３領域Ｌ３とを有する。こうすれば、第１電極Ｅ１および第３領域Ｌ３間の上面レベルの差が小さくなり、実装し易くなる。この場合、第２電極Ｅ２は、表面に凹部ＵＢを有していてもよい。
　図１８は実施例１の発光体の別構成を示す斜視図である。図１９は、図１８の上面図および断面図である。図１８・図１９に示す例では、化合物半導体部９がバンク部ＢＫを有し、リッジ部ＲＪおよびバンク部ＢＫは上面レベルが揃っており、第２電極Ｅ２は、第１コンタクト層９Ａ上に位置する第２領域Ｌ２と、バンクＢＫ上に位置する第３領域Ｌ３とを有する。こうすれば、第１電極Ｅ１および第３領域Ｌ３の上面レベルが一致し、実装し易くなる。この場合、第２電極Ｅ２は、表面に凹部ＵＢを有する。
　図１８は、リッジ形成時の第２型（ｐ型）半導体層の除去をリッジ脇近傍のみ行った場合である。第２電極Ｅ２を第１電極Ｅ１よりも大きくし、特に第３領域Ｌ３の面積を大きくしている。第３領域Ｌ３の面積が大きい（接合面積が大きい）ほど、より強固に支持基体に接合させることができ、後工程でのハンドリングが容易になる。第１電極Ｅ１が接するリッジ部ＲＪの脇には絶縁膜（酸化シリコン、窒化シリコン等）が存在しているが、金属と絶縁膜の接着力は一般に弱いため、成長基板からの剥離（後述）の際にその箇所で電極剥離が起こりうる。そのため、第１電極Ｅ１の面積を大きくするよりも、第３領域Ｌ３（絶縁膜のない箇所の第２電極Ｅ２）の面積を大きくするのがよい。第１電極Ｅ１あるいは第２電極Ｅ２電極の形状は、接合の際のアライメント（位置合わせ）に利用できるような形状（例えば、アライメントマークを有する形状）であってもよい。
　なお、第３領域Ｌ３について、カソードである第２電極Ｅ２と、第２型（ｐ型）半導体層９Ｐとのコンタクト抵抗は十分高いために電流は流れず、両者は短絡しない。
　図２０は、実施例１に係る発光素子の構成を示す断面図である。発光素子２３は、ベース半導体部８および化合物半導体部９を含む発光体２１と、発光体２１を保持する支持体ＳＴとを備える。支持体ＳＴの材料としては、Ｓｉ、ＳｉＣ、ＡｌＮ等が挙げられる。支持体ＳＴは、支持体ＳＴとベース半導体部８との間に化合物半導体部９並びに第１および第２電極Ｅ１・Ｅ２が位置するように配される。すなわち、発光体２１は支持体ＳＴに対してジャンクションダウン型に実装される。
　支持体ＳＴは、導電性の第１パッドＰ１および第２パッドＰ２を含み、第１電極Ｅ１は第１接合部Ａ１を介して第１パッドＰ１に接続され、第２電極Ｅ２は第２接合部Ａ２を介して第２パッドＰ２に接続される。第２接合部Ａ２は第１接合部Ａ１よりも厚みが大きく、第１および第２接合部Ａ１・Ａ２の厚みの差は、化合物半導体部９の厚み以上である。これにより、第１および第２電極Ｅ１・Ｅ２と、同一平面に位置する第１および第２パッドＰ１・Ｐ２との接続が可能となる。すなわち、発光素子２３は、ＣＯＳ(Chip on Submount)として機能する。
　図２１は、実施例１に係る発光素子の構成を示す斜視図である。図２１に示すように、発光素子２３は、発光体２１と支持体ＳＴを含む。支持体ＳＴは、発光体２１の共振長よりも大きな幅を有する２つの幅広部ＳＨと、２つの幅広部ＳＨの間に位置し、共振長よりも小さい幅を有する載置部ＳＢとを有する。発光体２１は、載置部ＳＢの幅方向（Ｙ方向）と共振長の方向とが一致するように、載置部ＳＢの上方に位置しており、平面視において、一対の共振端面Ｆ１・Ｆ２が載置部ＳＢからはみ出している。換言すれば、載置部ＳＢは、共振長を規定する方向（Ｙ方向）に向かい合う２つの切り欠き部Ｃ１・Ｃ２の間に形成されており、共振端面Ｆ１が切り欠き部Ｃ１上に位置し、共振端面Ｆ２が切り欠き部Ｃ２上に位置する。切り欠き部Ｃ１・Ｃ２の形状は、例えば、Ｚ方向に視る平面視において矩形とすることができる。
　支持体ＳＴは、Ｔ字形状の第１パッドＰ１および第２パッドＰ２を含む。第１パッドＰ１は、幅広部ＳＨ上に位置し、Ｙ方向の長さが共振長Ｋ１よりも大きい実装部Ｊ１と、載置部ＳＢ上に位置し、Ｙ方向の長さが共振長Ｋ１よりも小さいコンタクト部Ｑ１とを含む。第２パッドＰ２は、幅広部ＳＨ上に位置し、Ｙ方向の長さが共振長Ｋ１よりも大きい実装部Ｊ２と、載置部ＳＢ上に位置し、Ｙ方向の長さが共振長Ｋ１よりも小さいコンタクト部Ｑ２とを含む。コンタクト部Ｑ１・Ｑ２は、載置部ＳＢの上面にＸ方向に並び、コンタクト部Ｑ１上に第１接合部Ａ１が形成され、コンタクト部Ｑ２上に第２接合部Ａ２が形成される。第１接合部Ａ１は発光体２１の第１電極Ｅ１に接触し、第２接合部Ａ２は発光体２１の第２電極Ｅ２に接触する。第１および第２接合部Ａ１・Ａ２の材料として、ＡｕＳｉ、ＡｕＳｎ等のはんだを用いることができる。
　発光体２１の共振端面Ｆ１・Ｆ２は、反射鏡膜ＵＦで覆われているが、支持体ＳＴの側面のうち、共振端面Ｆ１・Ｆ２と平行な面（例えば、載置部ＳＢの側面）に反射鏡膜ＵＦと同材料で構成された誘電体膜ＳＦが形成されていてもよい。
　図２２は、実施例１に係る発光素子の別構成を示す断面図である。図２１では切り欠き部Ｃ１・Ｃ２がＺ方向に視る平面視で矩形となっているがこれに限定されない。図２２のように、切り欠き部Ｃ１・Ｃ２が載置部ＳＢ側を短辺とする台形でもよい。
　図２３および図２４は、実施例１に係る発光素子の別構成を示す断面図である。図２３の発光素子２３では、支持体ＳＴ上に、複数の発光体２１が、共振長の方向が揃うように、共振長を規定する方向と直交する方向（Ｘ方向）に並べられ、各発光体２１に対応して第１および第２パッドＰ１・Ｐ２が設けられていてもよい。なお、図２４に示すように、支持体ＳＴの切り欠き部Ｃ１に、フォトダイオードＰＤ等の光デバイスを設けてもよい。こうすれば、発光体２１の発光強度をフィードバック制御することができる。
　図２５は、実施例１に係る発光基板（半導体レーザアレイ）の構成を示す斜視図である。発光基板２２は、支持基板ＳＫと、複数の発光体２１を備える。発光基板２２では、支持基板ＳＫ上に、複数の発光体２１が、共振長の方向が揃うように、共振長を規定する方向（Ｙ方向）およびこれに直交する方向（Ｘ方向）にマトリクス状に並べられ、各発光体２１に対応して、第１および第２パッドＰ１・Ｐ２並びに第１および第２接合部Ａ１・Ａ２が設けられていてもよい。
　支持基板ＳＫは、例えば、Ｓｉ基板、ＳｉＣ基板等に複数の凹部ＨＬ（平面視で矩形）をマトリクス状に設け、非凹部に、複数の第１パッドＰ１、複数の第２パッドＰ２、複数の第１接合部Ａ１、および複数の第２接合部Ａ２を設けることで形成可能である。
　図２６は、実施例１に係る発光基板の別構成を示す斜視図である。図２５のような、複数の発光体２１がマトリクス状に並ぶ、２次元配置型の発光基板を横分断（Ｘ方向に伸びる行ごとに分割）し、図２６のような一次元配置型（バー状）の発光基板２２とすることもできる。一次元配置型とすることで、一対の共振端面Ｆ１・Ｆ２への反射鏡膜ＵＦの形成が容易になる。
　（製法）
　図２７は、実施例１にかかる発光デバイスの製造方法の一例を示すフローチャートである。図２８は、図２７の発光デバイスの製造方法を示す模式的断面図である。図２９は、図２７の発光デバイスの製造方法を示す平面図である。図２７～図２９に示す製造方法では、下地基板ＵＫおよびマスク層６を含むテンプレート基板７を準備する工程と、ＥＬＯ法で、ベース半導体部８の元になる第１半導体層Ｓ１（および第３半導体層Ｓ３）を形成する工程（後述）と、化合物半導体部９の元になる第２半導体層Ｓ２（および第４半導体層Ｓ４）を形成する工程と、第１半導体層Ｓ１、リッジ部を含む第２半導体層Ｓ２、並びに第１電極Ｅ１および第２電極Ｅ２等を有する積層体ＬＢを形成する工程と、積層体ＬＢを支持基板ＳＫに接合し、第１半導体層Ｓ１とテンプレート基板７とを離隔する工程と、支持基板ＳＫ上で積層体ＬＢの劈開を行い、一対の共振端面Ｆ１・Ｆ２（を含む光共振器ＬＫ）を形成する工程と、一対の共振端面Ｆ１・Ｆ２それぞれに反射鏡膜ＵＦを形成する工程と、支持基板ＳＫを複数の支持体ＳＴに分割する工程とを含む。
　積層体ＬＢの形成後にマスク層６をエッチング除去し、支持基板ＳＫの第１および第２接合部Ａ１・Ａ２（例えば、はんだ）を加熱溶融させた状態で積層体ＬＢを支持基板ＳＫに接合することで、第１半導体層Ｓ１裏面の、下地基板ＵＫとの結合部（下方突出部）が破断し、第１半導体層Ｓ１がテンプレート基板７から離隔する。その後、支持基板ＳＫ上で、積層体ＬＢの劈開（窒化物半導体層である第１および第２半導体層Ｓ１・Ｓ２のｍ面劈開）を行い、一対の共振端面Ｆ１・Ｆ２を形成する。これにより、２次元配置型の発光基板２２（図２５参照）が形成される。次いで、２次元配置型の発光基板を行ごとに分割し、１次元配置型（棒状）の発光基板２２（図２６参照）を形成する。次いで、１次元配置型の発光基板２２の共振端面Ｆ１・Ｆ２に反射鏡膜ＵＦを成膜する。その後、支持基板ＳＫを複数の支持体ＳＴに分割し、各支持体ＳＴに１以上の発光体２１を保持させることで、複数の発光素子２３を形成する。反射鏡膜ＵＦ（例えば、誘電体膜）は、ベース半導体部８および化合物半導体部９の劈開面（ｍ面）のみならず、支持体ＳＴの側面のうち、共振端面Ｆ１・Ｆ２と平行な面（載置部ＳＢの側面を含む）に形成されていてもよい。
　図３０および図３１は、実施例１にかかる発光デバイスの製造方法の別例を示す模式的断面図である。図３０に示すように、複数の１次元配置型の発光基板２２（図２６参照）を、ベース半導体部８の裏面同士が対向するようにＺ方向に重ね、各発光基板２２の共振端面Ｆ１・Ｆ２に反射鏡膜ＵＦを同時成膜することもできる。また、図３１に示すように、支持基板ＳＫを複数の支持体ＳＴに分割する際に、各支持体ＳＴに複数の発光体２１を保持させることで、図２３等に示す発光素子２３を形成することもできる。
　（ベース半導体部）
　図３２は、実施例１における、ベース半導体部（ＥＬＯ半導体層）の横方向成長の一例を示す断面図である。図３２に示すように、下地基板ＵＫは、主基板１と主基板１上の下地層４とを含み、マスク部５の開口部Ｋから下地層４の表層であるシード層３が露出する。ＥＬＯ法では、まず、シード層３上にイニシャル成長層ＳＬを形成し、その後、イニシャル成長層ＳＬから第１半導体層Ｓ１を横方向成長させることができる。イニシャル成長層ＳＬは、第１半導体層Ｓ１の横方向成長の起点であり、ベース半導体部８の第１部Ｂ１の一部である。ＥＬＯ成膜条件を適宜制御することによって、第１半導体層Ｓ１をＺ方向（ｃ軸方向）に成長させたり、Ｘ方向（ａ軸方向）に成長させたりする制御が可能である。
　ここでは、イニシャル成長層ＳＬのエッジが、マスク部５の上面に乗りあがる直前（マスク部５の側面上端に接している段階）、またはマスク部５の上面に乗り上がった直後のタイミングでイニシャル成長層ＳＬの成膜を止める（すなわち、このタイミングで、ＥＬＯ成膜条件を、ｃ軸方向成膜条件からａ軸方向成膜条件に切り替える）ことができる。こうすれば、イニシャル成長層ＳＬがマスク部５からわずかに突出している状態から横方向成膜を行なうため、第１半導体層Ｓ１の厚み方向への成長に材料が消費され難くなり、第１半導体層Ｓ１を高速で横方向成長させることができる。イニシャル成長層ＳＬは、例えば、２．０μｍ以上３．０μｍ以下の厚さに形成すればよい。
　実施例１では、ベース半導体部８の元になる第１半導体層Ｓ１を、ｎ型ＧａＮ層とし、ＭＯＣＶＤ装置を用いてテンプレート基板７上に、ＳｉドープのＧａＮ（窒化ガリウム）のＥＬＯ成膜を行った。ＥＬＯ成膜条件の一例として、基板温度：１１２０℃、成長圧力：５０ｋＰａ、ＴＭＧ（トリメチルガリウム）：２２ｓｃｃｍ、ＮＨ３：１５ｓｌｍ、Ｖ／ＩＩＩ＝６０００（ＩＩＩ族原料の供給量に対する、Ｖ族原料の供給量の比）を採用することができる。なお、マスク部５上においてその両側から横方向成長する第１および第３半導体層Ｓ１・Ｓ３が会合する前にこれらの横方向成長を停止させた。
　マスク部５の幅は５０μｍ、開口部Ｋの幅は５μｍ、第１半導体層Ｓ１の横幅は５３μｍ、低欠陥部Ｂ２・Ｂ３の幅（Ｘ方向のサイズ）は２４μｍ、第１半導体層Ｓ１の層厚は５μｍであった。第１半導体層Ｓ１のアスペクト比は、５３μｍ／５μｍ＝１０．６となり、高いアスペクト比が実現された。
　図３２の主基板１には、窒化物半導体と異なる格子定数を有する異種基板を用いることができる。異種基板としては、単結晶のシリコン（Ｓｉ）基板、サファイア（Ａｌ２Ｏ３）基板、シリコンカーバイド（ＳｉＣ）基板等を挙げることができる。主基板１の面方位は、例えば、シリコン基板の（１１１）面、サファイア基板の（０００１）面、ＳｉＣ基板の６Ｈ－ＳｉＣ（０００１）面である。
　図３２の下地層４として、主基板１側から順に、バッファ層２およびシード層３を設けることができる。例えば、主基板１にシリコン基板を用い、シード層３にＧａＮ系半導体を用いた場合、両者（主基板とシード層）が溶融し合うため、例えば、ＡｌＮ層およびＳｉＣ（炭化シリコン）層の少なくとも一方を含むバッファ層２を設けることで、溶融が低減される。バッファ層２が、シード層３の結晶性を高める効果、第１半導体層Ｓ１の内部応力を緩和する効果の少なくとも一方を有していてもよい。シード層３と溶融し合わない主基板１を用いた場合には、バッファ層２を設けない構成も可能である。なお、図３２のように、シード層３がマスク部５の全体と重なる構成に限定されない。シード層３は開口部Ｋから露出すればよいため、シード層３を、マスク部５の一部または全部と重ならないように局所的に形成してもよい。
　マスク層６の開口部Ｋは、シード層３を露出させ、第１半導体層Ｓ１の成長を開始させる成長開始用ホールの機能を有し、マスク層６のマスク部５は、第１半導体層Ｓ１を横方向成長させる選択成長用マスクの機能を有する。マスク層６は、マスク部５および開口部Ｋを含むマスクパターンであってよい。
　マスク層６として、例えば、シリコン酸化膜（ＳｉＯｘ）、窒化チタン膜（ＴｉＮ等）、シリコン窒化膜（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯＮ）、および高融点（例えば１０００℃以上）をもつ金属膜のいずれか１つを含む単層膜、またはこれらの少なくとも２つを含む積層膜を用いることができる。
　例えば、下地層４上に、スパッタ法を用いて厚さ１００ｎｍ程度～４μｍ程度（好ましくは１５０ｎｍ程度～２μｍ程度）のシリコン酸化膜を全面形成し、シリコン酸化膜の全面にレジストを塗布する。その後、フォトリソグラフィー法を用いてレジストをパターニングし、ストライプ状の複数の開口部を持ったレジストを形成する。その後、フッ酸（ＨＦ）、バッファードフッ酸（ＢＨＦ）等のウェットエッチャントによってシリコン酸化膜の一部を除去して複数の開口部Ｋとし、レジストを有機洗浄で除去することでマスク層６が形成される。
　開口部Ｋは長手形状（スリット状）であり、第１半導体層Ｓ１のａ軸方向（Ｘ方向）に周期的に配列される。開口部Ｋの幅は、０．１μｍ～２０μｍ程度とする。各開口部の幅が小さいほど、各開口部から第１半導体層Ｓ１に伝搬する貫通転位の数は減少する。また、低欠陥部Ｂ２・Ｂ３の幅（Ｘ方向のサイズ）を大きくすることができる。
　シリコン酸化膜は、ＥＬＯ半導体層の形成中に微量ながら分解、蒸発し、ＥＬＯ半導体層に取り込まれてしまうことがあるが、シリコン窒化膜、シリコン酸窒化膜は、高温で分解、蒸発し難いというメリットがある。
　そこで、マスク層６を、シリコン窒化膜あるいはシリコン酸窒化膜の単層膜としてもよいし、下地層４上にシリコン酸化膜およびシリコン窒化膜をこの順に形成した積層膜としてもよいし、下地層４上にシリコン窒化膜およびシリコン酸化膜をこの順に形成した積層体膜としてもよいし、下地層上にシリコン窒化膜、シリコン酸化膜およびシリコン窒化膜をこの順に形成した積層膜としてもよい。
　ＥＬＯ法を用いてベース半導体部８を形成する場合、主基板１および主基板１上のマスク層６（マスクパターン）を含むテンプレート基板７を用いてよい。テンプレート基板７が、マスク部５に対応する成長抑制領域（例えば、Ｚ方向の結晶成長を抑制する領域）と、開口部Ｋに対応するシード領域とを有してよい。例えば、主基板１上に成長抑制領域およびシード領域を形成し、成長抑制領域およびシード領域上に、ＥＬＯ法を用いてベース半導体部８を形成することもできる。
　（化合物半導体部等）
　化合物半導体部９は、例えばＭＯＣＶＤ装置を用いて形成することができる。第１コンタクト層９Ａには、例えばｎ型ＧａＮ層、第１クラッド層９Ｂには、例えばｎ型ＡｌＧａＮ層、第１光ガイド層９Ｃには、例えばｎ型ＧａＮ層、活性層９Ｋには、例えばＩｎＧａＮ層を含むＭＱＷ（Multi-Quantum Well）構造、電子ブロッキング層９Ｄには、例えばｐ型ＡｌＧａＮ層、第２光ガイド層９Ｅには、例えばｐ型ＧａＮ層、第２クラッド層９Ｆには、例えばｐ型ＡｌＧａＮ層、第２コンタクト層９Ｇには、例えばｐ型ＧａＮ層を用いることができる。
　発光体２１の各層の厚みについては、ベース半導体部８＞第１クラッド層９Ｂ＞第１光ガイド層９Ｃ＞活性層９Ｋ、かつ、ベース半導体部８＞第２クラッド層９Ｆ＞第２光ガイド層９Ｅ＞活性層９Ｋとすることができる。また、化合物半導体部９の各層の屈折率（活性層９Ｋで生じる光の屈折率）について、第１クラッド層９Ｂ＜第１光ガイド層９Ｃ＜活性層９Ｋ、かつ絶縁膜ＤＦ＜第２クラッド層９Ｆ＜第２光ガイド層９Ｅ＜活性層９Ｋとすることができる。
　第１および第２電極Ｅ１・Ｅ２並びに第１および第２パッドＰ１・Ｐ２には、例えば、Ｎｉ、Ｒｈ、Ｐｄ，Ｃｒ、Ａｕ、Ｗ、Ｐｔ、Ｔｉ、Ａｌの少なくとも１つを含む金属膜（合金膜でもよい）と、Ｚｎ、Ｉｎ、Ｓｎの少なくとも１つを含む導電性酸化物膜の少なくとも一方を含む、単層膜あるいは多層膜を用いることができる。リッジ部ＲＪを覆う絶縁膜ＤＦには、例えば、Ｓｉ、Ａｌ、Ｚｒ、Ｔｉ、Ｎｂ、Ｔａの酸化物あるいは窒化物を含む、単層膜または積層膜を用いることができる。
　ベース半導体部８の元になる第１半導体層Ｓ１（ＥＬＯ半導体層）と、化合物半導体部９の元になる第２半導体層Ｓ２とを同じ成膜装置（例えば、ＭＯＣＶＤ装置）で連続的に成膜することもできる。第１半導体層Ｓ１が成膜された状態の中間基板を一旦成膜装置から取り出し、別の装置によって、第１半導体層Ｓ１上の第２半導体層Ｓ２を成膜することもできる。この場合、第１半導体層Ｓ１上に、再成長の際のバッファとなるｎ型のＧａＮ層（例えば、厚さ０．１μｍ程度～３μｍ程度）を形成した後に、第２半導体層Ｓ２を形成してもよい。
　共振端面Ｆ１・Ｆ２を覆う反射鏡膜ＵＦの材料としては、ＳｉＯ２、Ａｌ２Ｏ３、ＡｌＮ、ＡｌＯＮ、Ｎｂ２Ｏ５、Ｔａ２Ｏ５、ＺｒＯ２等の誘電体を挙げることができる。反射鏡膜ＵＦは多層膜であってもよい。反射鏡膜ＵＦは、電子ビーム蒸着、電子サイクロトロン共鳴スパッタ、化学蒸着等によって形成することができる。
　実施例１においては、ベース半導体部８のＥＬＯに用いる主基板１、並びに支持基板ＳＫおよび支持体ＳＴそれぞれにシリコン基板を用いることができる。こうすれば、接合の際に熱膨張係数差に起因する接合不良が起こり難く、大口径、放熱性、加工性、コストの点でもメリットがある。
　発光体２１は、片面に第１および第２電極Ｅ１・Ｅ２を設ける構造（片面電極構造）であるため、第１型半導体層９Ｎにおける第２電極Ｅ２と接続される面、および、第２型半導体層９Ｐにおける第１電極Ｅ１と接続される面を、ともにＧａＮ系半導体の（０００１）面（ｃ面）とすることが可能となる。ＧａＮ系半導体レーザでは、結晶成長用基板（例えばＧａＮ基板）が導電性である場合、表面が（０００１）面であるように半導体層を作製し、アノードの接触面は（０００１）面、カソードの接触面は結晶成長用基板の裏面、すなわち（０００－１）面とする両面電極構造をとるのが一般的である。片面電極構造とすると、アノード・カソード間を横方向に電流を流すことになり、リッジ部（リッジ導波路）内で電流が不均一となって閾値電流が上昇したり、両面電極構造よりも電流経路が長くなって駆動電圧が上昇したりすることがある。よって、ＧａＮ系半導体レーザの片側電極構造は、従来、結晶成長用基板が絶縁性で裏面側に電極を形成できない場合(例えばサファイア基板)に限って用いられてきた。なお、（０００－１）面をカソードの接続面とした場合、（０００１）面をカソードの接続面とする場合と比べて接触抵抗が高くなることが知られているため、結晶成長用基板の（０００－１）面をエッチングなどによって加工し、種々の面を表面に出すような工程が加えられる。
　実施例１では、結晶成長用基板（主基板）が導電性であったり、主基板が除去されて導電性のベース半導体部が裏面側に位置したりして、両面電極構造をとることができる場合においても、片面電極構造とするメリットを有する。短共振長では元々駆動電流が小さい上に、高い光出力を必要としないＡＲ（拡張現実）グラス用途などでは閾値電流付近で駆動するため、電流値に応じて電圧上昇を引き起こすシリーズ抵抗上昇は大きな問題とならない。一方で、（０００１）面をカソードの接続面とすることで接触抵抗が小さくなる（低消費電力化）というメリットが得られ、さらに、サブマウント（支持基板ＳＫ等）への実装も容易となる。
　〔実施例２〕
　図３３は実例例２に係る発光体の構成を示す断面図である。発光体２１は、ベース半導体部８と、ベース半導体部８上に位置する化合物半導体部９と、アノードである第１電極Ｅ１と、カソードである第２電極Ｅ２とを備える。発光体２１は、ＬＥＤ（発光ダイオード）チップと称することもできる。化合物半導体部９は、ドナーを有する第１型（ｎ型）半導体層９Ｎ、活性層９Ｋ、およびアクセプタを有する第２型（ｐ型）半導体層９Ｐがこの順に形成されて成る。第１電極Ｅ１の少なくとも一部は、第２型半導体層９Ｐの（０００１）面上に位置し、第２電極Ｅ２の少なくとも一部は、第１型半導体層９Ｎの（０００１）面上に位置する。
　平面視においては、第１電極Ｅ１の全体がベース半導体部８の第２部Ｂ２（低転位部）と重なる（第１電極Ｅ１は第１部Ｂ１と重ならない）。こうすれば、第１電極Ｅ１から活性層９Ｋを経て第１型半導体層９Ｎに到る電流経路は、平面視で第２部Ｂ２と重なる部分（低転位部）に形成され、活性層９Ｋにおける発光効率が高められる。
　〔実施例３〕
　実施例１・２では、ベース半導体部８（ＥＬＯ半導体層）をＧａＮ層とすることができるが、これに限定されない。ＥＬＯ半導体層として、ＧａＮ系半導体層であるＩｎＧａＮ層を形成することもできる。ＩｎＧａＮ層の横方向成膜は、例えば１０００℃を下回るような低温で行う。高温ではインジウムの蒸気圧が高くなり、膜中に有効に取り込まれないためである。成膜温度が低温になることで、マスク部５とＩｎＧａＮ層の相互反応が低減される効果がある。また、ＩｎＧａＮ層は、ＧａＮ層よりもマスク部５との反応性が低いという効果もある。ＩｎＧａＮ層にインジウムがＩｎ組成レベル１％以上で取り込まれるようになると、マスク部５との反応性がさらに低下する。ガリウム原料ガスとしては、トリエチルガリウム（ＴＥＧ）を用いることができる。
　〔実施例４〕
　図３４は、実施例４の発光モジュールの構成を示す斜視図である。図３４の発光モジュール２４（発光デバイス）は、表面実装型のパッケージであり、筐体３５と、発光素子２３（例えば、図２３参照）とを備える。発光素子２３は、発光体２１を複数含んでおり、支持体ＳＴの側面（共振端面と平行な面）が筐体３５の底面３７と対向するように設けられている。このため、各発光体２１の出射面（出射側の共振端面）は、筐体３５の天面３４（透明板）を向いており、筐体３５の天面３４からレーザ光が出射される。発光素子２３は、ワイヤ３１を介して外部接続ピン３３と接続される。
　図３５は、実施例４の発光モジュールの別構成を示す斜視図である。図３５の発光モジュール２４は、ＴＯ－ＣＡＮ実装型のパッケージであり、ステム３８と、発光素子２３（例えば、図２１参照）とを備える。発光素子２３は、ステム３８のベースから突出するヒートブロック３６上に配される。発光素子２３の第１および第２パッドＰ１・Ｐ２は、ワイヤ３１を介して外部接続ピン３３と接続される。
　従来技術では半導体レーザチップをサブマウントに個別にダイボンドしてＣｏＳ(Chip on Submount)を作製する必要があったが、実施例１～４においては、発光素子２３の支持体ＳＴがサブマウントとして機能し、発光素子２３自体がＣｏＳ構造となっているため、サブマウントへのダイボンドが不要となる。これにより、共振長が短かったり、チップ幅が狭かったりする場合のハンドリングの困難さという課題を解消することができる。具体的には、発光素子２３は、支持体ＳＴ上にワイヤボンドを打つために要求されるサイズ条件を満たす第１および第２パッドＰ１・Ｐ２を有している。これら第１および第２パッドＰ１・Ｐ２が発光体２１（半導体レーザチップ）の第１および第２電極（アノード・カソード）と電気的に接続されているので、パッケージの外部接続ピン３３と、第１および第２パッドＰ１・Ｐ２とをワイヤ３１で電気的に接続すれば足りる。
　〔実施例５〕
　図３６は、実施例５に係る電子機器の構成を示す模式図である。図３６の電子機器５０は、実施例１～４に記載の発光デバイスＧＤ（２１～２４）と、プロセッサを含み、発光デバイスＧＤを制御する制御部８０とを含む。電子機器５０としては、照明装置、表示装置、通信装置、情報処理装置、医療機器、電気自動車（ＥＶ）等を挙げることができる。
　上述の技術形態は、例示および説明を目的とするものであり、限定を目的とするものではない。これら例示および説明に基づけば、多くの変形形態が可能になることが、当業者には明らかである。
　〔付記事項〕
　以上、本開示に係る発明について、諸図面および実施例に基づいて説明してきた。しかし、本開示に係る発明は上述した各実施形態に限定されるものではない。すなわち、本開示に係る発明は本開示で示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本開示に係る発明の技術的範囲に含まれる。つまり、当業者であれば本開示に基づき種々の変形または修正を行うことが容易であることに注意されたい。また、これらの変形または修正は本開示の範囲に含まれることに留意されたい。
　７　テンプレート基板
　８　ベース半導体部
　９　化合物半導体部
　２１　発光体（発光デバイス）
　２２　発光基板（発光デバイス）
　２３　発光素子（発光デバイス）
　２４　発光モジュール（発光デバイス）
　Ｓ１　第１半導体層
　Ｓ２　第２半導体層
　ＬＫ　光共振器
　ＲＪ　リッジ部
　Ｂ１　第１部
　Ｂ２　第２部（低転位部）
　Ｂ２　第３部（低転位部）
　Ｆ１・Ｆ２　一対の共振端面
　Ｐ１　第１パッド
　Ｐ２　第２パッド
　Ｅ１　第１電極
　Ｅ１　第２電極
　ＵＦ　反射鏡膜
　ＳＴ　支持体
　ＳＢ　載置部
　ＳＫ　支持基板

 

Claims (49)

  1. 　窒化物半導体を含むベース半導体部と、窒化物半導体を含み、前記ベース半導体部よりも上方に位置する化合物半導体部と、第１電極および第２電極とを備え、
    　前記ベース半導体部は、第１部と、厚み方向に伸びた貫通転位の密度が前記第１部よりも少ない第２部とを有し、
    　前記第１電極の少なくとも一部と、前記第２電極の少なくとも一部とが、前記化合物半導体部上に位置するとともに、前記第１電極の少なくとも一部が、前記第２部の上方に位置する、発光体。
  2. 　前記第２部の貫通転位密度は、前記第１部の貫通転位密度の１／５以下である、請求項１に記載の発光体。
  3. 　前記ベース半導体部に含まれる窒化物半導体の＜１１－２０＞方向を第１方向、＜１－１００＞方向を第２方向として、
    　前記第１部および前記第２部が、前記第１方向に並ぶ、請求項１または２に記載の発光体。
  4. 　前記ベース半導体部は、厚み方向に伸びた貫通転位の密度が前記第１部よりも少ない第３部を有し、
    　前記第２部および前記第３部の間に前記第１部が位置する、請求項１～３のいずれか１項に記載の発光体。
  5. 　平面視において前記第２電極と前記第３部とが重なる、請求項４に記載の発光体。
  6. 　前記ベース半導体部の上面は前記化合物半導体部と接触し、
    　前記ベース半導体部の下面は露出している、請求項１～５のいずれか１項に記載の発光体。
  7. 　前記第１電極の少なくとも一部と、前記第２電極の少なくとも一部とが、前記化合物半導体部の（０００１）面上に位置する、請求項１～６のいずれか１項に記載の発光体。
  8. 　平面視において、前記第１電極および前記第２電極が前記第１方向に並ぶ、請求項３に記載の発光体。
  9. 　前記第１電極および前記第２電極は、前記第２方向を長手方向とする形状である、請求項３に記載の発光体。
  10. 　前記第２電極の厚みは、前記第１電極の厚みよりも大きく、
    　前記第１電極および前記第２電極は上面レベルが揃っている、請求項１～９のいずれか１項に記載の発光体。
  11. 　前記第１電極および前記第２電極が、材料の異なる導電材で構成されている、請求項１～１０のいずれか１項に記載の発光体。
  12. 　前記第１電極の少なくとも一部と、前記第２電極の少なくとも一部とが、前記化合物半導体部の半極性面上に位置する、請求項１～６のいずれか１項に記載の発光体。
  13. 　前記ベース半導体部の前記第２部の貫通転位密度が５×１０６／ｃｍ２以下である、請求項１～１２のいずれか１項に記載の発光体。
  14. 　前記第１電極がカソードであり、前記第２電極がアノードである、請求項１～１３のいずれか１項に記載の発光体。
  15. 　前記ベース半導体部に含まれる窒化物半導体の＜１１－２０＞方向を第１方向、＜１－１００＞方向を第２方向として、
    　前記第２電極の前記第１方向のサイズは、前記第３部の前記第１方向のサイズよりも小さい、請求項４または５に記載の発光体。
  16. 　前記ベース半導体部の厚みおよび前記化合物半導体部の厚みの和が５０〔μｍ〕以下である、請求項１～１５のいずれか１項に記載の発光体。
  17. 　前記化合物半導体部は、第１型半導体層、活性層、および第２型半導体層をこの順に含む、請求項１～１６のいずれか１項に記載の発光体。
  18. 　前記化合物半導体部は、一対の共振端面を含む光共振器を有する、請求項１～１７のいずれか１項に記載の発光体。
  19. 　前記化合物半導体部は、電流を狭窄するリッジ部を含む、請求項１８に記載の発光体。
  20. 　平面視において、前記リッジ部の両側に絶縁膜が位置する、請求項１９に記載の発光体。
  21. 　前記第１電極は、前記リッジ部と接する第１領域を有し、
    　平面視において、前記第１領域の全体が前記第２部と重なる、請求項１９または２０に記載の発光体。
  22. 　前記ベース半導体部に含まれる窒化物半導体の＜１１－２０＞方向を第１方向、＜１－１００＞方向を第２方向として、
    　前記第１領域の前記第１方向のサイズは、前記第２部の前記第１方向のサイズよりも小さい、請求項２１に記載の発光体。
  23. 　前記化合物半導体部はバンク部を有し、
    　前記リッジ部および前記バンク部は上面レベルが揃っており、
    　前記第２電極の一部が前記バンク部上に位置する、請求項１９～２２のいずれか１項に記載の発光体。
  24. 　平面視において前記バンク部が前記ベース半導体部の前記第１部と重なる、請求項２３に記載の発光体。
  25. 　前記光共振器の共振長が２００〔μｍ〕以下である、請求項１８～２４のいずれか１項に記載の発光体。
  26. 　前記ベース半導体部および前記化合物半導体部はＧａＮ系半導体を含む、請求項１８～２５のいずれか１項に記載の発光体。
  27. 　各共振端面が前記ＧａＮ系半導体のｍ面である、請求項２６に記載の発光体。
  28. 　前記第１電極は、前記第２型半導体層の（０００１）面と接触し、
    　前記第２電極は、前記第１型半導体層の（０００１）面と接触する、請求項１７に記載の発光体。
  29. 　前記化合物半導体部は、前記第１型半導体層の（０００１）面を露出させる掘り込み部を有し、前記掘り込み部に前記第２電極が配されている、請求項２８に記載の発光体。
  30. 　前記第２電極は、前記第１型半導体層上に位置する第２領域と、前記第２型半導体層上に位置する第３領域とを有する、請求項１７に記載の発光体。
  31. 　前記第３領域は、平面視で前記第１部と重なる、請求項３０に記載の発光体。
  32. 　前記第２電極の全体が平面視で前記第１部と重なる、請求項１７に記載の発光体。
  33. 　請求項１８に記載の発光体と、前記発光体を支持する支持体とを備える、発光素子。
  34. 　前記支持体が、基材、第１パッドおよび第２パッドを備える、請求項３３に記載の発光素子。
  35. 　第１導電接合部および第２導電接合部を備え、
    　前記第１電極は、前記第１導電接合部を介して前記第１パッドに接続され、
    　前記第２電極は、前記第２導電接合部を介して前記第２パッドに接続されている、請求項３４に記載の発光素子。
  36. 　前記第２導電接合部は前記第１導電接合部よりも厚い、請求項３５に記載の発光素子。
  37. 　前記基材が、シリコンまたは炭化シリコンを含む、請求項３４～３６のいずれか１項に記載の発光素子。
  38. 　前記支持体は、前記光共振器の共振長よりも小さい幅を有する載置部を有し、
    　前記発光体は、前記載置部の幅方向と、前記共振長を規定する方向とが一致するように、前記載置部上に位置する、請求項３４～３７のいずれか１項に記載の発光素子。
  39. 　平面視において、前記一対の共振端面の少なくとも一方が前記載置部からはみ出している、請求項３８に記載の発光素子。
  40. 　前記載置部は、前記共振長を規定する方向に向かい合う２つの切り欠き部の間に形成され、
    　前記一対の共振端面が、前記２つの切り欠き部上に位置する、請求項３９に記載の発光素子。
  41. 　前記第１パッドおよび前記第２パッドは、前記光共振器の共振長を規定する方向のサイズが前記共振長よりも大きい、請求項３４～４０のいずれか１項に記載の発光素子。
  42. 　前記一対の共振端面の少なくとも一方を覆う反射鏡膜を備える、請求項３３～４１のいずれか１項に記載の発光素子。
  43. 　窒化物半導体を含むベース半導体部と、
    　前記ベース半導体部の（０００１）面上に位置し、窒化物半導体を含む第１型半導体層、および窒化物半導体を含む第２型半導体層を有する化合物半導体部と、
    　少なくとも一部が、前記第２型半導体層の（０００１）面上に位置する第１電極と、
    　少なくとも一部が、前記第１型半導体層の（０００１）面上に位置する第２電極と、
    　第１導電接合部および第２導電接合部と、
    　前記第１導電接合部を介して前記第１電極に接続する第１パッドおよび前記第２導電接合部を介して前記第２電極に接続する第２パッド並びに基材を有する支持体と、を備える、発光素子。
  44. 　請求項１～３２のいずれか１項に記載の発光体を含む、電子機器。
  45. 　請求項１～３２のいずれか１項に記載の発光体の製造方法であって、
    　前記ベース半導体部をＥＬＯ法で形成する工程を含む、発光体の製造方法。
  46. 　第１型半導体層、活性層、および第２型半導体層をこの順に含む前記化合物半導体部を形成する工程と、
    　前記化合物半導体部の一部をエッチングすることで、前記第１型半導体層の（０００１）面を露出させる工程とを含む、請求項４５に記載の発光体の製造方法。
  47. 　請求項３３～４３のいずれか１項に記載の発光素子の製造方法であって、
    　前記発光体の前記ベース半導体部を、主基板およびマスクを含むテンプレート基板を用いたＥＬＯ法で形成する工程と、
    　前記発光体を、前記支持体を含む支持基板にフリップチップ実装する工程とを含む、発光素子の製造方法。
  48. 　前記主基板および前記支持基板それぞれにシリコン基板を用いる、請求項４７に記載の発光素子の製造方法。
  49. 　請求項１～３２のいずれか１項に記載の発光体の製造装置であって、
    　前記ベース半導体部をＥＬＯ法で形成する半導体形成部を含む、発光体の製造装置。

     
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