WO2022181542A1 - 半導体デバイスの製造方法、半導体デバイスおよび半導体装置 - Google Patents

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剛 神川
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    • H01S5/34333—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser with a well layer based on Ga(In)N or Ga(In)P, e.g. blue laser
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    • H01S5/4025—Array arrangements, e.g. constituted by discrete laser diodes or laser bar
    • H01S5/4031—Edge-emitting structures

Definitions

  • the laminate 10 When the laminate 10 has a single-sided electrode structure (see FIG. 3A), the laminate 10 is removed from the second semiconductor layer 13 side until the first semiconductor layer 11 is exposed.
  • An n-type electrode 14 may be arranged on the surface.
  • both the surface of the first semiconductor layer 11 connected to the n-type electrode 14 and the surface of the second semiconductor layer 13 connected to the p-type electrode 15 are the (0001) planes of the GaN-based semiconductor. becomes possible.
  • one surface of the semiconductor layer is the (0001) plane and the other surface is the ( A double-sided electrode structure in which a p-type electrode is brought into contact with one surface that is the (0001) surface and an n-type electrode is brought into contact with the other surface that is the (000-1) surface while growing so as to be the (000-1) surface. good too.
  • a current flows laterally between the p-type electrode and the n-type electrode. increases, and the driving voltage increases when the current path is longer than in the double-sided electrode structure, but this can be avoided.
  • the first support 20 has a top surface 20a, a first side surface 20b and a second side surface 20c.
  • the top surface 20 a , the first side surface 20 b and the second side surface 20 c are surfaces extending in the longitudinal direction of the first support 20 .
  • the first side surface 20b continues to the top surface 20a.
  • the second side surface 20c continues to the top surface 20a and is located on the opposite side of the first side surface 20b.
  • the plurality of laminates 10 are arranged between the plurality of third recesses 31a and the plurality of fourth recesses 31b.
  • the first cavity surface 10a and the second cavity surface 10b of each laminate 10 can be completely exposed between the first support 20 and the second support 30 .
  • the laminate 10 is excellent in luminous efficiency, Moreover, it is possible to obtain a laminate having excellent reliability.
  • the plurality of laminates 10 are arranged on the partially narrowed portion of the second support 30, the second support 30 as a whole has high mechanical strength and excellent handling properties. can be
  • the second support 30 used in the formation step S3 may be removed, and only the first support 20 on which the multiple laminates 10 are arranged may be cut.
  • the second support 30 may be reused in the next formation step S3.
  • the ELO method is used to grow the semiconductor element layer 3, which is the precursor of the plurality of laminates 10, from the growth region 1a1 of the underlying substrate 1 to the linear portion 2a of the mask 2, as shown in FIG. Vapor-phase growth is applied to the top.
  • Vapor-phase growth is applied to the top.
  • HVPE Hydride Vapor Phase Epitaxy
  • MOCVD metal organic chemical vapor deposition
  • MBE molecular beam vapor deposition
  • a plurality of recesses 41 are formed in the first support substrate 4, as shown in FIG. 12, for example.
  • the plurality of recesses 41 are opened on one main surface 4 a of the first support substrate 4 and recessed in the thickness direction of the first support substrate 4 .
  • the plurality of recesses 41 are arranged in a matrix in a third direction (vertical direction in FIG. 12) and in a fourth direction (horizontal direction in FIG. 12) intersecting the third direction when viewed in a direction orthogonal to one main surface 4a. are arranged in
  • the opening shape of the plurality of recesses 41 may be rectangular, square, hexagonal, or any other shape.
  • an external force is applied so as to peel off the semiconductor element layer 3 integrated with the first supporting substrate 4 from the underlying substrate 1, thereby removing the semiconductor element layer 3 from one main surface of the underlying substrate 1. Pull up from 1a. Thereby, the semiconductor element layer 3 can be transferred to the first support substrate 4 as shown in FIG. 15, for example.
  • the manufacturing efficiency of semiconductor devices can be further improved.
  • the method of manufacturing a semiconductor device described above is particularly effective when the size of the laminate 10 is too small to handle individually.
  • the substrate 110 may have wiring 114 disposed on the top surface 110a, as shown in FIG. 18, for example.
  • the wiring 114 may include a first wiring 114a and a second wiring 114b.
  • the first wiring 114a and the second wiring 114b may be arranged apart from each other.
  • the first wiring 114a is a joining member 114a electrically connected to the n-type electrode of the laminate 120. 1 may be included.
  • the second wiring 114b may include a joining member 114b1 electrically connected to the p-type electrode of the laminate 120.
  • an insulating layer may be placed on the upper surface 110a of the substrate 110 and the wiring 114 may be placed on the insulating layer. As a result, short-circuiting between the wirings 114 can be suppressed, so that the semiconductor device can be operated normally.
  • the wiring 114 may have a metal layer made of Au, Ti, Ni, or the like, for example.
  • the wiring 114 may consist of a single metal layer or may consist of multiple metal layers. When the wiring 114 is composed of multiple metal layers, the outermost surface may be a metal layer composed of Au. Corrosion of the wiring 114 can thereby be suppressed.
  • Joining members 114a1, 114b1 is a conductive bonding material such as solder.
  • the joining members 114a1 and 114b1 may be solder such as AuSi and AuSn, for example.
  • the semiconductor device 100 has a configuration in which the first recess 111 tapers toward the first side surface 110b and the second recess 112 tapers toward the second side 110c. There may be.
  • the semiconductor device 100 shown in FIG. 22 the light extraction efficiency can be improved, and the dielectric layer 130 can be formed satisfactorily.
  • the wiring 114 can be easily arranged.
  • the mechanical strength of the substrate 110 can be improved, the reliability of the semiconductor device 100 can be improved.
  • a plurality of semiconductor devices 100 may be combined to form a composite semiconductor device 200.
  • FIG. A composite semiconductor device 200 may be fabricated by combining a plurality of semiconductor devices 100 .
  • the composite semiconductor device 200 may be produced by dividing the first support 20 such that one piece of the first support 20 includes a plurality of laminates 10 in the dividing step S4. In this case, the alignment accuracy of the plurality of semiconductor devices 100 in the composite semiconductor device 200 can be increased, which is advantageous when combining the composite semiconductor device 200 with another optical member.
  • the bottom surface 110d of the substrate 110 may be connected to the mounting surface of the package 300, and the second side surface 110c of the substrate 110 may be connected to the mounting surface of the package 300.
  • the semiconductor device 400 may have photodiodes arranged in the concave portions 111 and 112 of the substrate 110 .
  • the photodiode may be configured to detect light emitted from the first cavity surface 120a, or may be configured to detect light leaked from the second cavity surface 120b. As a result, it is possible to control the driving current supplied to the stacked body 120 based on the detection result of the photodiode, so the reliability of the semiconductor device 400 can be improved.
  • the first laser body L1 is arranged so that the direction orthogonal to the cavity length direction of the first laser body and the width direction (Y direction) of the first region M1 intersect.
  • the second laser body L2 is arranged so that the direction orthogonal to the cavity length direction of the second laser body and the width direction (Y direction) of the second region M2 intersect.
  • the cavity length direction of the first laser body L1 may be parallel to the width direction of the first region M1, and the cavity length direction of the second laser body L2 may be parallel to the width direction of the second region M2.
  • FIG. 32 is a flow chart showing the method for manufacturing a semiconductor device according to this embodiment.
  • FIG. 33 is a plan view showing the method of manufacturing the semiconductor device according to this embodiment.
  • BS substrate for crystal growth
  • a step of forming a two-dimensional laser substrate LF (a step of forming a two-dimensional laser substrate LF), and a step of obtaining a one-dimensional laser substrate LK (including first and second laser bodies L1 and L2) by dividing the two-dimensional laser substrate LF.
  • a step of forming the first dielectric layers 7F and 7S (for example, reflector films) (the laser substrate LK may be inverted to form the second dielectric layers 8F and 8S); and a step of obtaining laser elements LS (semiconductor devices) by dividing the one-dimensional arrangement type laser substrate LK (semiconductor devices) including the layers 7F and 7S.

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Abstract

本開示の半導体デバイスの製造方法は、複数の半導体層１１，１２，１３を有した積層体１０と、上面２０ａ、側面２０ｂ、ならびに上面２０ａおよび側面２０ｂに隣接した開口を含む凹部２１を有した第１支持体２０とを準備する工程と、積層体１０を、第１支持体２０の上面２０ａに接合して配置する工程と、積層体１０に第１端面１０ａを形成する工程と、第１端面１０ａに第１誘電体層１７を形成する工程と、を備える。

Description

半導体デバイスの製造方法、半導体デバイスおよび半導体装置
　本開示は、半導体デバイスの製造方法、半導体デバイスおよび半導体装置に関する。
　従来、半導体レーザ素子等の半導体素子を基板上に実装して成る半導体デバイスを製造する方法が提案されている。特に、半導体レーザ素子を小型化した際に半導体レーザ素子
のハンドリングが困難になることへの対策が提案されている（特許文献１を参照）。
特開２００８－２５２０６９号公報
　本開示の半導体デバイスの製造方法は、複数の半導体層を有した積層体と、上面、側面、ならびに前記上面および前記側面に隣接した開口を含む凹部を有した第１支持体を準備
する工程と、前記積層体を、前記第１支持体の前記上面に接合して配する工程と、前記積層体に第１端面を形成する工程と、前記第１端面に第１誘電体層を形成する工程と、を備える。
本開示の一実施形態に係る半導体デバイスの製造方法を説明するフローチャートである。 積層体の構成を模式的に示す斜視図である。 積層体の一例を模式的に示す断面図である。 積層体の他の例を模式的に示す断面図である。 第１支持体を模式的に示す斜視図である。 第１支持体を模式的に示す平面図である。 第１支持体上に配置された積層体の一例を模式的に示す断面図である。 第１支持体上に配置された積層体の他の例を模式的に示す断面図である。 第１支持体と第２支持体との間に挟持された積層体を模式的に示す斜視図である。 本開示の一実施形態に係る半導体デバイスの製造方法の形成工程を説明する平面図である。 本開示の一実施形態に係る半導体デバイスの製造方法の分割工程を説明する平面図である。 本開示の他の実施形態に係る半導体デバイスの製造方法のマスク形成工程を説明する断面図である。 本開示の他の実施形態に係る半導体デバイスの製造方法の成長工程を説明する断面図である。 本開示の他の実施形態に係る半導体デバイスの製造方法の成長工程を説明する断面図である。 第１支持基板を模式的に示す平面図である。 本開示の他の実施形態に係る半導体デバイスの製造方法の転写工程を説明する断面図である。 本開示の他の実施形態に係る半導体デバイスの製造方法の転写工程を説明する断面図である。 本開示の他の実施形態に係る半導体デバイスの製造方法の転写工程を説明する平面図である。 本開示の他の実施形態に係る半導体デバイスの製造方法の劈開工程を説明する平面図である。 本開示の他の実施形態に係る半導体デバイスの製造方法の切断工程を説明する斜視図である。 本開示の一実施形態に係る半導体デバイスを模式的に示す斜視図である。 本開示の一実施形態に係る半導体デバイスを模式的に示す平面図である。 本開示の一実施形態に係る半導体デバイスの変形例を模式的に示す斜視図である。 本開示の一実施形態に係る半導体デバイスの変形例を模式的に示す斜視図である。 本開示の一実施形態に係る半導体デバイスの変形例を模式的に示す斜視図である。 本開示の一実施形態に係る半導体デバイスの変形例を模式的に示す斜視図である。 本開示の一実施形態に係る半導体デバイスの変形例を模式的に示す斜視図である。 本開示の一実施形態に係る半導体デバイスの変形例を模式的に示す斜視図である。 本開示の一実施形態に係る半導体デバイスの変形例を模式的に示す斜視図である。 本開示の一実施形態に係る半導体デバイスの変形例を模式的に示す斜視図である。 本開示の一実施形態に係る半導体装置の一例を模式的に示す斜視図である。 本開示の一実施形態に係る半導体装置の他の例を模式的に示す斜視図である。 本実施形態にかかる半導体デバイスの製造方法を示すフローチャートである。 本実施形態にかかる半導体デバイスの製造方法を示す斜視図である。 本実施形態にかかる半導体デバイスの製造方法を示すフローチャートである。 本実施形態にかかる半導体デバイスの製造方法を示す平面図である。
　以下、図面を参照して、本開示の実施形態に係る半導体デバイスの製造方法について説明する。図１は、本開示の一実施形態に係る半導体デバイスの製造方法を説明するフロー
チャートである。図２は、積層体の構成を模式的に示す斜視図であり、図３Ａは、積層体の一例を模式的に示す断面図であり、図３Ｂは、積層体の他の例を模式的に示す断面図で
あり、図４Ａは、第１支持体の一例を模式的に示す斜視図であり、図４Ｂは、第１支持体の一例を模式的に示す平面図である。図５Ａは、第１支持体上に配置された積層体の一例
を模式的に示す断面図であり、図５Ｂは、第１支持体上に配置された積層体の他の例を模式的に示す断面図である。図６は、第１支持体および第２支持体の一例を模式的に示す斜
視図であり、図７は、本開示の一実施形態に係る半導体デバイスの製造方法の形成工程を説明する平面図であり、図８は、本開示の一実施形態に係る半導体デバイスの製造方法の
分割工程を説明する平面図である。なお、本開示において、「上方」、「下方」等の用語は説明の便宜上使用されるものであり、任意の方向を上方としてよい。また、各図には、
説明の便宜のために、直交座標系ＸＹＺを付している。
　本実施形態の半導体デバイスの製造方法は、準備工程Ｓ１と、配置工程Ｓ２と、形成工程Ｓ３とを備える（図１参照）。
（準備工程）
　準備工程Ｓ１は、複数の積層体１０と、第１支持体２０とを準備する工程である。
　複数の積層体１０は、例えば、発光ダイオード（Light Emitting Diode；ＬＥＤ）素子であってもよく、半導体レーザ（Laser Diode；ＬＤ）素子であってもよい。本実施形態
の半導体デバイスの製造方法は、積層体１０が、端面発光型のＬＤ素子であり、端面に誘電体層等を成膜する必要がある場合に、顕著な効果を発揮する。以下では、複数の積層体
１０がＬＤ素子である場合について説明する。積層体１０は、ＬＤ素子の前駆体であってもよい。
　積層体１０は、共振方向（図２におけるＹ方向）に沿った長手方向を有する形状とされている。積層体１０の形状は、例えば図２に示すように、略直方体形状であってもよい。
積層体１０は、例えば図２に示すように、複数の半導体層１１，１２，１３を有している。複数の半導体層１１，１２，１３は、積層体１０の長手方向に直交する方向に積層され
ている。各半導体層１１，１２，１３は、第１端面１１ａ，１２ａ，１３ａを含んでいる。複数の第１端面１１ａ，１２ａ，１３ａは、積層体１０の第１共振器面１０ａを構成し
てもよい。各半導体層１１，１２，１３は、第１端面１１ａ，１２ａ，１３ａとは反対側の第２端面１１ｂ，１２ｂ，１３ｂをさらに含んでいる。複数の第２端面１１ｂ，１２ｂ
，１３ｂは、積層体１０の第２共振器面１０ｂを構成してもよい。ここで、共振器面とは、半導体層で誘導放出された光が導波する範囲において、光を繰り返し反射させることに
より、光を積層体１０の内部に閉じ込める機能を有するものである。なお、図２では、積層体１０が３つの半導体層１１，１２，１３を有する例を示したが、積層体１０は４つ以
上の半導体層を有していてもよい。また、積層体１０は、例えば、共振方向の長さが２０～２００μｍであってもよい。積層体１０の共振方向の長さは共振器長に相当する。半導
体レーザ素子は、共振器長が短い場合、ハンドリングが困難となる。従来実用化されている半導体レーザ素子の共振器長は、発明者等が知る限り、３００μｍ以上である。本実施
形態の半導体デバイスの製造方法によれば、共振器長が短い（共振器長が、例えば２００μｍ以下）積層体１０を搭載した半導体デバイスを効率良く製造することが可能となる。
　積層体１０は、積層方向（図２におけるＺ方向）における厚さが、例えば、５～１００μｍであってもよい。積層体１０の厚さは、５～３０μｍであってもよく、この場合、劈
開によって共振器面を形成するときに、共振器長を短くし易くなる。また、積層体１０のチップ幅は、例えば、３０～４００μｍであってもよい。チップ幅とは、積層体１０の、
共振方向および積層方向の両方に直交する方向（図２におけるＸ方向）における長さを意味する。チップ幅が短い場合、１枚のウエハからの積層体１０の取れ数を多くできるので
、積層体１０の生産効率を向上させることができる。しかしながら、チップ幅を短くする場合、共振器長を短くする場合と同様に、半導体レーザ素子のハンドリングが困難となる
ため、従来の半導体レーザ素子は１００μｍ程度のチップ幅を有している。本実施形態の半導体デバイスの製造方法によれば、チップ幅が短い（例えば３０～１００μｍ）積層体
１０を搭載した半導体デバイスを効率よく製造することが可能となる。
　上記のように、本実施形態の半導体デバイスの製造方法によれば、共振器長またはチップ幅が短い積層体１０を搭載した半導体デバイスを効率よく製造することが可能となる。
このため、積層体１０の作製において、１枚のウエハからの積層体１０の取れ数を多くできるので、積層体１０の生産効率を向上させることができ、ひいては、半導体デバイスの
生産効率を向上させることができる。なお、積層体１０は、共振器長がチップ幅よりも短くてもよく、この場合、チップ幅の方向が積層体１０の長手方向となる。
　複数の半導体層１１，１２，１３は、例えば、第１半導体層１１、活性層１２および第２半導体層１３を含んでいてもよい。第１半導体層１１、活性層１２および第２半導体層
１３は、窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ
）等のＧａＮ系半導体から成っていてもよい。ここで、「ＧａＮ系半導体」とは、例えば、ＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１；０≦ｙ≦１；０≦ｚ≦１；ｘ＋ｙ＋ｚ＝１）によって構成されるものを指す。
　第１半導体層１１は、ｎ型不純物がドープされたｎ型ＧａＮ系半導体で構成されていてもよい。第２半導体層１３は、ｐ型不純物がドープされたｐ型ＧａＮ系半導体で構成され
ていてもよい。ｎ型不純物としては、例えば、Ｓｉ、Ｇｅ、Ｓｎ、Ｓ、Ｏ、Ｔｉ、Ｚｒ、Ｃｄ等を用いることができる。ｐ型不純物としては、例えば、Ｍｇ、Ｚｎ、Ｂｅ、Ｍｎ、
Ｃａ、Ｓｒ等を用いることができる。
　活性層１２は、障壁層と井戸層とを交互に積層して成る多重量子井戸構造を有していてもよい。障壁層を構成するＧａＮ系半導体と、井戸層を構成するＧａＮ系半導体とは、組
成または組成比が異なっていてもよい。
　積層体１０は、例えば図３Ａに示すように、片面電極構造を有していてもよく、例えば図３Ｂに示すように、両面電極構造を有していてもよい。積層体１０は、例えば図３Ａ，
３Ｂに示すように、第１半導体層１１と接続された第１電極（ｎ型電極ともいう）１４、および第２半導体層１３と接続された第２電極（ｐ型電極ともいう）１５を有していても
よい。
　積層体１０は、第２半導体層１３が部分的に除去されて成るリッジ導波路１６を有していてもよい。第２半導体層１３における部分的に除去された部位、およびリッジ導波路１
６の側面には、ＳｉＯ２等から成る絶縁膜１９が設けられていてもよい。積層体１０は、第１半導体層１１側に設けられたリッジ導波路を有していてもよい。
　積層体１０が片面電極構造（図３Ａ参照）を有する場合、積層体１０は、第２半導体層１３側から第１半導体層１１が露出するまで除去されており、第１半導体層１１の露出し
た表面にｎ型電極１４が配置されていてもよい。この場合、第１半導体層１１におけるｎ型電極１４と接続される面、および、第２半導体層１３におけるｐ型電極１５と接続され
る面の両方を、ＧａＮ系半導体の（０００１）面とすることが可能となる。
　ここで、ＧａＮ系の窒化物半導体レーザ素子では、半導体レーザ素子となる半導体層の結晶成長用基板が導電性を有する場合、半導体層を、一方面が（０００１）面であり、他
方面が（０００－１）面であるように成長させるとともに、（０００１）面である一方面にｐ型電極を接触させ、（０００－１）面である他方面にｎ型電極を接触させる両面電極
構造としてもよい。これにより、片面電極構造の半導体レーザ素子では、ｐ型電極とｎ型電極との間を横方向に電流を流すことになり、その結果、リッジ導波路内で電流が不均一
となるため閾値電流が上昇したり、両面電極構造よりも電流経路が長くなる際には駆動電圧が上昇したりする問題があるが、それを回避することができる。
　一方で、半導体層と電極との接触抵抗については、（０００－１）面に電極を接触させた場合、（０００１）面に電極を接触させる場合と比べて、接触抵抗が高くなる。そのた
め、（０００－１）面である裏面にエッチング等の処理を施して、（０００－１）面と異なる種々の面を露出させてもよい。
　本実施形態の半導体デバイスの製造方法は、次に示す理由により、積層体１０を両面電極構造とし得る場合であっても、積層体１０を片面電極構造とするメリットを有する。す
なわち、本実施形態の半導体デバイスの製造方法では、従来の半導体レーザ素子に比べてチップ幅が短い積層体１０のハンドリングを可能とする。そのため、片面電極構造の積層
体１０であっても、ｎ型電極１４とｐ型電極１５との間の電流経路を短くできる。従来の両面電極構造の半導体レーザ素子において、ｎ型電極とｐ型電極との間の電流経路の長さ
は、半導体レーザ素子のチップ厚と同程度であり、１００μｍ程度である。本実施形態の半導体デバイスの製造方法によれば、積層体１０のチップ幅を３０～１００μｍとするこ
とが可能となるため、片面電極構造の積層体１０であっても、従来の両面電極構造の半導体レーザ素子と同等以下の電流経路長とすることができる。また、仮に、片面電極構造の
積層体１０の電流経路長が、従来の両面電極構造の半導体レーザ素子の電流経路長より長かったとしても、電流経路長は、積層体１０のシリーズ抵抗に影響する長さである。積層
体１０は、共振器長が短いため、駆動電流が小さく、また、高い光出力が要求されない限り、閾値電流付近で駆動することができる。したがって、駆動電流値に応じた電圧上昇を
もたらすシリーズ抵抗は、積層体１０において大きな問題とならない。さらに、片面電極構造の積層体１０では、ｎ型電極１４と接続される面およびｐ型電極１５と接続される面
の両方を、（０００１）面とすることが可能となるため、接触抵抗を低減することができる。
　積層体１０は、（０００１）面および（０００－１）面と異なる結晶方位の表面を有することができる。積層体１０は、（２０－２１）面、（１１－２２）面、（１０－１０）
面等、一般にＧａＮ系半導体で知られている結晶方位の表面を有することができる。積層体１０の表面を（０００１）面とすることにより、半導体デバイスの生産効率を向上させ
ることができる。
（配置工程）
　配置工程Ｓ２では、複数の積層体１０を第１支持体２０上に配置する。第１支持体２０は、その形状が、略四角柱形状（略直方体形状）、略五角柱形状、略六角柱形状等であっ
てもよく、その他の形状であってもよい。本実施形態では、例えば図４Ａ，４Ｂに示すように、第１支持体２０の形状は、略直方体形状とされている。第１支持体２０は、絶縁材
料または半絶縁材料から成っていてもよく、導電材料から成っていてもよい。第１支持体２０に用いられる絶縁材料または半絶縁材料としては、例えば、Ｓｉ、ＳｉＣ、ＡｌＮ等
が挙げられる。第１支持体２０に用いられる導電材料としては、例えば、Ｃｕ、Ａｌ等を含む金属材料が挙げられる。
　第１支持体２０は、上面２０ａと、第１側面２０ｂと、第２側面２０ｃとを有している。上面２０ａ、第１側面２０ｂおよび第２側面２０ｃは、第１支持体２０の長手方向に延
びる面である。第１側面２０ｂは、上面２０ａに連なっている。第２側面２０ｃは、上面２０ａに連なるとともに、第１側面２０ｂの反対側に位置している。
　第１支持体２０は、例えば図４Ａ，４Ｂに示すように、凹部２１を有している。凹部２１は、上面２０ａおよび第１側面２０ｂに開口していてもよく、上面２０ａおよび第２側
面２０ｃに開口していてもよい。言い換えれば、凹部２１は、上面２０ａおよび第１側面２０ｂに隣接していてもよく、上面２０ａおよび第２側面２０ｃに隣接していてもよい。
第１支持体２０は、複数の凹部２１を有していてもよい。
　複数の凹部２１は、複数の第１凹部２１ａと、複数の第２凹部２１ｂとを含んでいてもよい。複数の第１凹部２１ａは、上面２０ａおよび第１側面２０ｂに開口し、第１支持体
２０の長手方向に沿って一列に並んでいてもよい。複数の第２凹部２１ｂは、上面２０ａおよび第２側面２０ｃに開口し、第１支持体２０の長手方向に沿って一列に並んでいても
よい。複数の第１凹部２１ａと複数の第２凹部２１ｂとは、側面視において（第１側面２０ｂに直交する方向で見たときに）、それぞれ重なっていてもよい。
　第１支持体２０は、例えば図４Ａ，４Ｂに示すように、第１支持体２０の長手方向に一列に並ぶ複数の基板領域２２を含んでいてもよい。各基板領域２２は、その形状が、略立
方体形状、略直方体形状等であってもよく、その他の形状であってもよい。本実施形態では、各基板領域２２の形状は、略直方体形状とされている。
　各基板領域２２は、第１面２２ａと、第１面２２ａに連なる第２面２２ｂと、第２面２２ｂとは反対側の第３面２２ｃとを有している。第１面２２ａ、第２面２２ｂおよび第３
面２２ｃは、外部に露出した露出面である。各基板領域２２の第１面２２ａ、第２面２２ｂおよび第３面２２ｃは、第１支持体２０の上面２０ａ、第１側面２０ｂおよび第２側面
２０ｃにそれぞれ含まれる。各基板領域２２は、少なくとも１つの凹部２１を有する。各基板領域２２は、少なくとも１つの第１凹部２１ａおよび少なくとも１つの第２凹部２１
ｂを含んでいてもよい。
　第１支持体２０の上面２０ａ上には、導電材料から成る配線２４が引き回されている。言い換えれば、第１支持体２０は、配線基板として機能してもよい。配線２４は、連続し
た配線であってもよい。配線２４は、各基板領域２２の第１面２２ａ上に配された第１配線２４ａおよび第２配線２４ｂを含んでいてもよい。第１配線２４ａおよび第２配線２４
ｂは、互いに離隔して配されていてもよい。第１配線２４ａは、積層体１０のｎ型電極１４と電気的に接続される接合部材２４ａ１を含んでいてもよい。第２配線２４ｂは、積層
体１０のｐ型電極１５と電気的に接続される接合部材２４ｂ１を含んでいてもよい。第１支持体２０が導電材料から成る場合、第１支持体２０の上面２０ａに絶縁層を配置し、該
絶縁層上に配線２４を配してもよい。これにより、配線２４同士の短絡を抑制できるため、半導体デバイスを正常に動作させることが可能になる。配線２４は、１つの基板領域２
２の第１配線２４ａと、該１つの基板領域２２と隣り合う基板領域２２の第２配線２４ｂとが互いに接続されている構成であってもよい。
　配線２４は、例えば、Ａｕ、Ｔｉ、Ｎｉ等から成る金属層を有していてもよい。配線２４は、単層の金属層から成っていてもよく、多層の金属層から成っていてもよい。配線２
４が多層の金属層から成る場合、最表面はＡｕから成る金属層であってもよい。これにより、配線２４の腐食を抑制することができる。接合部材２４ａ１，２４ａ２は、はんだ等
の導電性接合材である。接合部材２４ａ１，２４ａ２は、例えば、ＡｕＳｉ、ＡｕＳｎ等のはんだであってもよい。接合部材２４ａ１，２４ｂ１を設けずに、積層体１０のｎ型電
極１４およびｐ型電極１５と、第１配線２４ａおよび第２配線２４ｂとを、Ａｕ－Ａｕ接合等の金属－金属接合、表面活性化接合等を用いて、それぞれ接合してもよい。
　配置工程Ｓ２では、複数の積層体１０を、第１端面１１ａ，１２ａ，１３ａ（第１共振器面１０ａ）を露出させつつ、第１支持体２０上に配置する。これにより、形成工程Ｓ３
において、第１共振器面１０ａに第１誘電体層を良好に形成することが可能となる。その結果、第１共振器面１０ａがレーザ光の反射面である場合、第１共振器面１０ａにおける
反射効率を高め、発光効率に優れた積層体１０とすることが可能となる。また、第１共振器面１０ａがレーザ光の出射面である場合、端面光学損傷を抑制し、信頼性に優れた積層
体１０とすることが可能となる。
　半導体レーザ素子の作製においては、複数の半導体レーザ素子前駆体の端面に誘電体層を成膜（端面コートともいう）し、それらの端面を所望の反射率を有する共振器面とする
必要がある。通常、複数の半導体レーザ素子前駆体をバー状に連結した状態で、端面コートを実施する。本実施形態の半導体デバイスの製造方法では、複数の積層体１０が個片化
されている場合であっても、第１支持体２０を利用することで、端面コートを適切に行うことができる。なお、反射面と出射面とは、反射率が異なっており、反射率が低い方の共
振器面をレーザ光の出射面とし、該出射面から出射されるレーザ光を外部機器で利用する。反射面および出射面の反射率は、誘電体層の構造および膜厚、ならびに誘電体層を構成
する誘電材料の種類等によって制御できる。
　第１支持体２０が複数の凹部２１を有する場合、複数の積層体１０を、複数の凹部２１に対応して配置してもよい。本実施形態に係る上面２０ａは、帯状の搭載領域２０ａａを
有している。帯状の搭載領域２０ａａは、第１支持体２０に凹部２１が形成されることによって、第１支持体２０の短手方向の幅が狭くなっており、その結果、帯状の形状になっ
ている。このとき、例えば図４Ａ，４Ｂに示すように、複数の積層体１０は、上面２０ａの帯状の搭載領域２０ａａにそれぞれ配置されてもよい。これにより、複数の積層体１０
を、第１端面１１ａ，１２ａ，１３ａを露出させつつ、第１支持体２０上に配置することが容易になる。また、複数の積層体１０は第１支持体２０の部分的に細くなった部位に配
置されるので、第１支持体２０を、全体として高い機械的強度を有し、優れたハンドリング性を有するものとすることができる。なお、このとき、第１側面２０ｂに直交する方向
で見たときに、凹部２１の上方に第１端面１１ａ，１２ａ，１３ａが位置している。
　第１支持体２０が複数の第１凹部２１ａおよび複数の第２凹部２１ｂを有する場合、複数の積層体１０を、複数の第１凹部２１ａと複数の第２凹部２１ｂとの間にそれぞれ配置
してもよい。これにより、複数の積層体１０を、第１共振器面１０ａおよび第２共振器面１０ｂを露出させつつ、第１支持体２０上に配置することが容易になる。また、複数の積
層体１０は第１支持体２０の部分的に細くなった部位に配置されるので、第１支持体２０を、全体として高い機械的強度を有し、優れたハンドリング性を有するものとすることが
できる。
　配置工程Ｓ２では、複数の積層体１０を、第１端面１１ａ，１２ａ，１３ａが搭載領域２０ａａの外側に位置するように配置してもよい。具体的には、配置工程Ｓ２では、複数
の積層体１０を、平面視において、各積層体１０の第１共振器面１０ａおよび第２共振器面１０ｂが、搭載領域２０ａａよりも外方に突出するように配置してもよい。配置工程Ｓ
２では、積層体１０から出射される光が上面２０ａに当たらず、また形成工程Ｓ３における端面コートが適切に行える限りにおいて、積層体１０を、第１端面１１ａ，１２ａ，１
３ａが搭載領域２０ａａ上に位置するように配置してもよい。
　配置工程Ｓ２では、例えば図５Ａ，５Ｂに示すように、積層体１０のｎ型電極１４およびｐ型電極１５を、接合部材２４ａ１，２４ｂ１を介して、第１支持体２０の上面２０ａ
に配された第１配線２４ａおよび第２配線２４ｂにそれぞれ電気的に接続してもよい。積層体１０は、ｎ型電極１４を第１配線２４ａに接続し、ｐ型電極１５を第２配線２４ｂに
接続することによって、第１支持体２０に機械的に固定されてもよい。
　積層体１０と第１支持体２０とを電気的に接続し、機械的に固定することで、第１支持体２０は、形成工程Ｓ３における治具としての機能だけでなく、半導体デバイスにおける
サブマウントとしての機能を有することになる。通常の半導体デバイスの製造方法では、個々の積層体をハンドリングして、サブマウントに搭載する必要があり、そのため、積層
体は、コレットで吸着できる程度のサイズ（共振器長およびチップ幅）を有している必要があり、小型化が困難であった。本実施形態の半導体デバイスの製造方法によれば、積層
体を極めて小型化することが可能となる。
　積層体１０が片面電極構造を有する場合、例えば図５Ａに示すように、ｎ型電極１４と第１配線２４ａとを接合部材２４ａ１によって接合し、ｐ型電極１５と第１配線２４ｂと
を接合部材２４ｂ１によって接合してもよい。
　図５Ａでは、接合部材２４ａ１の厚さが接合部材２４ｂ１の厚さよりも厚くなっているが、ｎ型電極１４の厚さを厚くすることによって、接合部材２４ａ１の厚さと接合部材２
４ｂ１の厚さとを同程度にすることも可能である。また、基板領域２２の第１面２２ａに段差を形成し、第１配線２４ａが設けられる部位の高さ位置を第２配線２４ｂが設けられ
る部位の高さ位置よりも高くしてもよい。この場合、接合部材２４ａ１と接合部材２４ｂ１とが短絡する虞を低減することができる。
　積層体１０が両面電極構造を有する場合、例えば図５Ｂに示すように、ｎ型電極１４と第１配線２４ａとを接合部材２４ａ１によって接続し、ｐ型電極１５と第２配線２４ｂと
を配線電極２７によって接続してもよい。複数の半導体層１１，１２，１３および接合部材２４ａ１と配線電極２７との間には、絶縁材料から成る絶縁膜２８が配置されていても
よい。この場合、複数の半導体層１１，１２，１３および接合部材２４ａ１と配線電極２７とが短絡する虞を低減することができる。また、この場合、積層体１０における第１支
持体２０と接合される側を第２半導体層１３とし、リッジ導波路１６は第１半導体層１１側に設けてもよい。
　なお、第１支持体２０の上面２０ａには、樹脂層が配置されており、積層体１０は、樹脂層で第１支持体２０に接合されていてもよい。
　配置工程Ｓ２では、例えば図６に示すように、第２支持体３０を準備し、複数の積層体１０を、第１支持体２０と第２支持体３０との間に挟持されるように配置してもよい。こ
れにより、形成工程Ｓ３において、積層体１０が第１支持体２０および第２支持体３０にしっかりと固定された状態で、第１共振器面１０ａに第１誘電体層１７を形成することが
できるため、層厚が高精度に制御された第１誘電体層１７とすることが可能となる。その結果、積層体１０を、発光効率に優れた積層体、または信頼性に優れた積層体とすること
が可能となる。さらに、積層体１０の発光特性のばらつきを抑えて、半導体デバイスの製造の歩留りを改善できる。
　第２支持体３０は、その形状が、略四角柱形状（略直方体形状）、略五角柱形状、略六角柱形状等であってもよく、その他の形状であってもよい。本実施形態では、例えば図６
に示すように、第２支持体３０の形状は、略直方体形状とされている。また第２支持体３０の形状は、第１支持体と同一であってよい。第２支持体３０は、絶縁材料または半絶縁
材料から成っていてもよく、導電材料から成っていてもよい。絶縁材料または半絶縁材料としては、例えば、Ｓｉ、ＳｉＣ、ＡｌＮ等を用いることができる。導電材料としては、
例えば、Ｃｕ、Ａｌ等の金属材料を用いることができる。また、第２支持体３０は、第１支持体１０と同一の材料を有していていもよい。
　第２支持体３０は、下面３０ａ、第１側面３０ｂと、第２側面３０ｃとを有している。下面３０ａ、第１側面３０ｂおよび第２側面３０ｃは、第２支持体３０の長手方向に延び
ている。第１側面３０ｂおよび第２側面３０ｃは、下面３０ａに連なっており、第２側面３０ｃは、第１側面３０ｂの反対側に位置している。
　第２支持体３０は、複数の凹部３１を有していてもよい。複数の凹部３１は、下面３０ａおよび第１側面３０ｂに開口していてもよく、下面３０ａおよび第２側面３０ｃに開口
していてもよい。言い換えれば、複数の凹部３１は、下面３０ａおよび第１側面３０ｂに隣接していてもよく、下面３０ａおよび第２側面３０ｃに隣接していてもよい。複数の凹
部３１は、複数の第３凹部３１ａおよび複数の第４凹部３１ｂを含んでいてもよい。複数の第３凹部３１ａは、下面３０ａおよび第１側面３０ｂに開口し、第２支持体３０の長手
方向に沿って一列に並んでいてもよい。複数の第４凹部３１ｂは、下面３０ａおよび第２側面３０ｃに開口し、第２支持体３０の長手方向に沿って一列に並んでいてもよい。複数
の第３凹部３１ａと複数の第４凹部３１ｂとは、側面視したときに（第１側面３０ｂに直交する方向に視たときに）、それぞれ重なっていてもよい。
　第２支持体３０が複数の凹部３１を有する場合、複数の積層体１０を、複数の凹部３１に対応して配置してもよい。言い換えれば、複数の積層体１０を、下面３０ａにおける、
凹部３１が形成され短手方向の幅が狭くなった複数の部位にそれぞれ配置してもよい。このとき、第１支持体２０および第２支持体３０を、複数の積層体１０の第１共振器面１０
ａが、第１支持体２０の複数の凹部２１内にそれぞれ露出し、かつ第２支持体３０の複数の凹部３１内にそれぞれ露出するように位置付けてもよい。これにより、各積層体１０の
第１共振器面１０ａが、第１支持体２０と第２支持体３０との間の奥まった位置に配されず、凹部２１，３１内に完全に露出する。その結果、積層体１０の第１共振器面１０ａに
第１誘電体層を良好に形成することが可能となる。ひいては、積層体１０を、発光効率に優れた積層体、または信頼性に優れた積層体とすることが可能となる。また、複数の積層
体１０は第２支持体３０の部分的に細くなった部位に配置されるので、第２支持体３０を、全体として高い機械的強度を有し、優れたハンドリング性を有するものとすることがで
きる。
　第２支持体３０が複数の第３凹部３１ａおよび複数の第４凹部３１ｂを有する場合、複数の積層体１０を、複数の第３凹部３１ａと複数の第４凹部３１ｂとの間にそれぞれ配置
してもよい。これにより、各積層体１０の第１共振器面１０ａおよび第２共振器面１０ｂを、第１支持体２０と第２支持体３０との間で完全に露出させることができる。その結果
、第１共振器面１０ａに第１誘電体層を良好に形成し、かつ第２共振器面１０ｂに第２誘電体層を良好に形成することが可能となる。ひいては、積層体１０を、発光効率に優れ、
かつ信頼性に優れた積層体とすることが可能となる。また、複数の積層体１０は第２支持体３０の部分的に細くなった部位に配置されるので、第２支持体３０を、全体として高い
機械的強度を有し、優れたハンドリング性を有するものとすることができる。
　第２支持体３０の下面３０ａには、配線が配置されておらず、樹脂層が配置されていてもよい。配置工程Ｓ２では、複数の積層体１０を、下面３０ａに配置された樹脂層を介し
て、第２支持体３０に固定してもよい。これにより、積層体１０が配線に接触して破損する虞を低減することができる。なお、複数の積層体１０を、第２支持体３０に固定せず、
下面３０ａに配置された樹脂層を介して、第２支持体３０に接触させてもよい。
　第１支持体２０と第２支持体３０とは、互いに接触するように位置付けられてもよく、互いに離隔するように位置付けられてもよい。第１支持体２０および第２支持体３０の少
なくとも一方は、複数の積層体１０が配された領域よりも突出した領域を有していてもよい。配置工程Ｓ２では、第１支持体２０と第２支持体３０とを突出した領域において接触
させてもよい。突出した領域の高さは、積層体１０の上面２０ａからの高さよりも高くてもよい。これにより、配置工程Ｓ２において、第１支持体２０と第２支持体３０とを互い
に近接させた際に積層体１０を破損させる虞を低減することができる。
　図示しないが、第２支持体３０の、下面３０ａとは反対側の上面に、複数の積層体１０をさらに配してもよい。この場合、より多数の積層体１０に対して、誘電体層の形成を行
うことができるため、半導体デバイスを効率よく製造することが可能となる。
　なお、複数の積層体１０は、下地基板（結晶成長用基板）上にエピタキシャル横方向成長（Epitaxial Lateral Overgrowth；ＥＬＯ）法を用いて成長させた複数の積層体であっ
てもよい。この場合、下地基板に接続された複数の積層体１０を第１支持体２０に接着させた後、複数の積層体１０を、第１支持体２０を介して、下地基板から剥離してもよい。
これにより、複数の積層体１０を第１支持体２０上に同時に配することが可能となるため、半導体デバイスの製造効率を一層向上させることができる。また、複数の積層体１０の
整列精度が向上するため、第１支持体２０を半導体デバイスのサブマウントとして利用する場合、個々の積層体を個別にサブマウントに実装する場合と比べて、複数の積層体１０
から出射される光の配向特性のばらつきを抑えることができる。このことは、複数の積層体１０から出射される光の配向特性を高精度に制御することが求められる場合、または、
半導体デバイスを外部機器の導波路と結合させる場合に、大きなメリットとなる。なお、複数の積層体１０を下地基板から剥離した場合、複数の半導体層１０は、下地基板を有さ
ない構成となる。その結果、複数の積層体１０の厚みを薄くすることができる。
（形成工程）
　形成工程Ｓ３では、積層体１０の第１共振器面１０ａに第１誘電体層１７を形成する。第１誘電体層１７は、誘電材料から成る。第１誘電体層１７に用いられる誘電材料として
は、例えば、ＳｉＯ２、Ａｌ２Ｏ３、ＡｌＮ、ＡｌＯＮ、Ｎｂ２Ｏ５、Ｔａ２Ｏ５、ＺｒＯ２等が挙げられる。第１誘電体層１７は、上記の誘電材料から成る多層膜であってもよい。第１誘電体層１７は、例えば電子ビーム蒸着装置、電子サイクロトロン共鳴スパッタ、化学蒸着装置等の成膜装置を用いて形成することができる。
　積層体１０の第１共振器面１０ａに第１誘電体層１７を形成することで、積層体１０を、発光効率に優れた積層体、または信頼性に優れた積層体とすることができる。形成工程
Ｓ３では、例えば図７に示すように、第１誘電体層１７を第１共振器面１０ａに形成するだけでなく、第２誘電体層１８を第２共振器面１０ｂ（複数の半導体層の第２端面１１ｂ
，１２ｂ，１３ｂ）にも形成してもよい。これにより、積層体１０を、発光効率に優れ、かつ信頼性に優れた積層体とすることが可能となる。
　第２誘電体層１８は、第１誘電体層１７と同様に、例えばＳｉＯ２、Ａｌ２Ｏ３、ＡｌＮ、ＡｌＯＮ、Ｎｂ２Ｏ５、Ｔａ２Ｏ５、ＺｒＯ２等の誘電材料から成っていてよい。第２誘電体層１８は、多層膜であってもよい。第２誘電体層１８は、第１誘電体層１７と同様に、例えば電子ビーム蒸着装置、電子サイクロトロン共鳴スパッタ、化学蒸着装置等の成膜装置を用いて形成することができる。第１誘電体層１７と第２誘電体層１８とは、同一構成であってもよく、異なる構成であってもよい。
（分割工程）
　本実施形態の半導体デバイスの製造方法は、形成工程Ｓ３を行った後に、分割工程Ｓ４を行ってもよい。分割工程Ｓ４は、第１支持体２０を分割して、複数の積層体１０のそれ
ぞれが配された複数の基板１１０（図８参照）を形成する工程である。基板１１０は、半導体デバイス１００の基板（サブマウントともいう）として用いることができる。
　分割工程Ｓ４では、ダイシング、スクライビング等の公知の切断方法を用いることができる。分割工程Ｓ４では、複数の積層体１０を破損させない限りにおいて、第１支持体２
０の任意の箇所を切断してよい。基板１１０は、１つの基板領域２２を含んでいてもよく、２つ以上の基板領域２２を含んでいてもよい。
　分割工程Ｓ４では、複数の積層体１０が第１支持体２０と第２支持体３０との間に挟持された状態で、第１支持体２０および第２支持体３０の両方を切断し、分割された第２支
持体３０片を取り除いてもよい。第２支持体３０片を取り除かず、第１支持体５０片および第２支持体３０片を備えた半導体デバイスとしてもよい。
　分割工程Ｓ４では、形成工程Ｓ３で用いた第２支持体３０を取り除き、複数の積層体１０が配置された第１支持体２０のみを切断してもよい。第２支持体３０は、次回の形成工
程Ｓ３で再使用してもよい。
　例えば図４Ａ，４Ｂに示すように、第１支持体２０の上面２０ａに、互いに離隔した複数の配線２４が引き回されている場合、分割工程Ｓ４では、第１支持体２０を、複数の配
線２４間に露出した領域で分割してもよい。配線２４が連続した配線である場合、分割工程Ｓ４では、第１支持体２０および配線２４の両方を切断してよい。
　上記の半導体デバイスの製造方法によれば、積層体１０の第１共振器面１０ａに第１誘電体層１７を形成するために用いた第１支持体２０を、半導体デバイスの基板（サブマウ
ント）として用いるため、半導体デバイスを効率よく製造することができる。また、第１共振器面１０ａに第１誘電体層１７が形成された積層体１０を、第１支持体２０から分離
し、第１支持体２０とは別個に準備した基板上に積層体１０を実装するダイボンド工程が不要となるため、積層体１０を破損させる虞を低減することができる。その結果、信頼性
に優れた半導体デバイスを製造することができるとともに、製造の歩留りを向上させることができる。また、ダイボンド工程が不要となることで、積層体１０を従来よりも小型化
することが可能となる。そのような積層体１０は、１枚のウエハからの取れ数を多くできるので、積層体１０の生産効率を向上させ、ひいては、半導体デバイスの生産効率を向上
させることができる。さらに、積層体１０は、共振器長を短くすることで、低消費電力化することができるため、拡張現実（Augmented Reality；ＡＲ）グラス等の低光出力、低
消費電力等が要求される用途に適したものとなる。
　次に、本開示の他の実施形態に係る半導体デバイスの製造方法について説明する。図９は、本開示の他の実施形態に係る半導体デバイスの製造方法のマスク形成工程を説明する
断面図であり、図１０，１１は、本開示の他の実施形態に係る半導体デバイスの製造方法の成長工程を説明する断面図であり、図１２は、第１支持基板を模式的に示す平面図であ
る。図１３，１４は、本開示の他の実施形態に係る半導体デバイスの製造方法の転写工程を説明する断面図であり、図１５は、本開示の他の実施形態に係る半導体デバイスの製造
方法の転写工程を説明する平面図であり、図１６は、本開示の他の実施形態に係る半導体デバイスの製造方法の劈開工程を説明する平面図であり、図１７は、本開示の他の実施形
態に係る半導体デバイスの製造方法の切断工程を説明する斜視図である。
　本開示の一実施形態に係る半導体デバイスの製造方法における準備工程Ｓ１および配置工程Ｓ２は、以下に説明する準備工程Ｓ１１、マスク形成工程Ｓ１２、成長工程Ｓ１３、
転写工程Ｓ１４、劈開工程Ｓ１５および切断工程Ｓ１６に置き換えることができる。
（準備工程）
　準備工程Ｓ１１は、下地基板１を準備する工程である。下地基板１は、積層体１０の前駆体である半導体素子層３の成長起点を含む一方主面１ａを有している。下地基板１は、
例えば、窒化ガリウム（ＧａＮ）基板、サファイア（Ａｌ２Ｏ３）基板、シリコン（Ｓｉ）基板、炭化シリコン（ＳｉＣ）基板等であってもよい。以下では、下地基板１として、
ＧａＮ基板を用いる例について説明する。本明細書において、ＧａＮ基板とは、半導体素子層３の成長起点を含む一方主面１ａまたは一方主面１ａを含む表面層が、ＧａＮ系半導
体で構成されているものを指す。したがって、ＧａＮ基板は、サファイア基板、Ｓｉ基板、ＳｉＣ基板等の表面にＧａＮ系半導体から成る層を形成した基板であってもよい。特に
、下地基板１がＳｉ基板である場合、大口径の下地基板を低コストで準備することができるため、半導体デバイスの製造コストを削減することが可能になる。
（マスク形成工程）
　マスク形成工程Ｓ１２は、下地基板１の一方主面１ａ上に、半導体素子層３の成長を抑制するマスク２を所定の周期的パターンで形成する工程である。半導体素子層３は、一方
主面１ａにおけるマスク２で覆われていない成長領域１ａ１から成長する。マスク２は、例えば、ＳｉＯ２、ＳｉＮ等から成る。マスク２は、フォトリソグラフィー技術およびエ
ッチング技術を用いて形成することができる。
　マスク２は、第１方向（図９における奥行方向）に延びる複数の線状部２ａが、第１方向と交差する第２方向（図９における左右方向）に周期的に配されたパターンであっても
よい。複数の線状部２ａの第２方向における周期は、例えば、３０μｍ～３００μｍであってもよく、１５０μｍ～２５０μｍであってもよい。
（成長工程）
　成長工程Ｓ１３では、ＥＬＯ法を用いて、例えば図１０に示すように、複数の積層体１０の前駆体である半導体素子層３を、下地基板１の成長領域１ａ１からマスク２の線状部
２ａ上にかけて気相成長させる。成長工程Ｓ１３では、例えば、III族（第１３族元素）原料に塩化物を用いるハイドライド気相成長（Hydride Vapor Phase Epitaxy；ＨＶＰＥ
）法、III族原料に有機金属を用いる有機金属気相成長（Metal Organic Chemical Vapor Deposition；ＭＯＣＶＤ）法、または分子線気相成長（Molecular Beam Epitaxy；ＭＢＥ
）法等の気相成長法を用いることができる。
　ＥＬＯ法によってマスク２上に形成された半導体素子層３は、マスク開口部の半導体素子層３が有する貫通転移を引き継がないので、高品質な結晶性を有する。また、ＥＬＯ法
によれば、サファイア、Ｓｉ等の異種基板を用いる場合であっても、高品質な半導体素子層を得ることができる。
　半導体素子層３をＭＯＣＶＤ法によって成長させる場合、先ず、マスク２が形成された下地基板１を、気相成長装置の反応室に挿入し、水素ガス、窒素ガス、または、水素と窒
素の混合ガスと、アンモニア等のＶ族原料（第１５族元素含有）ガスを供給しながら、下地基板１を加熱して、所定温度（例えば、１０５０～１１００℃）まで昇温させる。
　下地基板１の温度が安定した後、上記の混合ガスおよびＶ族原料ガスの他に、トリメチルガリウム（ＴＭＧ）等のIII族（第１３族元素）を含有した原料を供給して、成長領域
１ａ１から半導体素子層３を気相成長させる。その際、ｎ型またはｐ型の不純物を含む原料ガスを供給し、かつ不純物のドープ量を調整することによって、所望の導電型を有する
半導体素子層３を得ることができる。原料ガスに添加する不純物を適宜選択し、不純物のドープ量を適宜調整することで、半導体素子層３を、複数の半導体層１１，１２，１３が
積層されたものとすることができる。
　半導体素子層３を成長させる過程で、半導体素子層３における溝２ｂ内に位置する部位に、脆弱層（犠牲層ともいう）を形成してもよい。脆弱層を形成することによって、半導
体素子層３に外力を加えた際に、脆弱層に応力が集中し亀裂が発生し易くなるため、転写工程Ｓ１４において半導体素子層３を下地基板１から分離させ易くなる。
　脆弱層としては、例えば、ＧａＮと、ＢＮ、ＡｌＮ、ＩｎＮ等との混晶結晶からなる層を形成してもよい。脆弱層として、半導体素子層３とは格子定数の異なるＧａＮ系半導体
層を形成してもよい。ＡｌＧａＮ層とＧａＮ層を交互に積層した、超格子構造の脆弱層を形成してもよい。脆弱層は、半導体素子層の成長条件を周期的に変化させて、結晶粒が大
きい層と結晶粒が小さな層とを交互に積層したものであってもよい。脆弱層は、半導体素子層３の成長を終了させた後に、レーザ光を半導体素子層３における溝２ｂ内に位置する
部位に照射し、当該部位の結晶構造を熱変性によって変化させることで形成されてもよい。
　半導体素子層３は、結晶成長面が溝２ｂの上縁を越えた後、線状部２ａの上面に沿って横方向（第２方向）に成長する。横方向における半導体素子層３の成長は、隣り合う成長
領域１ａ１を起点として成長する半導体素子層３同士が接触する前に終了させる。これにより、半導体素子層３同士が接触し、半導体素子層３同士の接触部分に、クラックまたは
貫通転位等の結晶欠陥が生じ易くなることを抑制できる。
　半導体素子層３の成長を終了させた後、下地基板１を気相成長装置から取り出し、マスク２をエッチングによって除去する。このエッチングは、成長した半導体素子層３を実質
的に侵さないエッチャントを用いて行われる。マスク２を除去することによって、例えば図１１に示すように、接続部３ａによって下地基板１と接続された複数の半導体素子層３
を得ることができる。
　マスク２を除去する前、あるいはマスク２を除去した後に、半導体素子層３にリッジ導波路、電極および絶縁膜を形成し、半導体素子層３を、片面電極構造の積層体１０（図３
Ａ参照）の前駆体としてもよい。以下では、半導体素子層３が片面電極構造の積層体１０の前駆体である場合について説明するが、半導体素子層３は両面電極構造の積層体１０（
図３Ｂ参照）の前駆体とされてもよい。
　半導体素子層３は、下地基板１側から第１半導体層１１、活性層１２および第２半導体層１３がこの順に積層された構造であってもよい。この場合、半導体素子層３にエッチン
グ処理を施して第１半導体層１１、活性層１２および第２半導体層１３を部分的に除去した後、ｎ型電極、ｐ型電極および絶縁膜を形成することによって、例えば図３Ａに示す片
面電極構造の積層体１０の前駆体とすることができる。
（転写工程）
　転写工程Ｓ１４では、成長工程Ｓ１３で得られた複数の半導体素子層３を、第１支持基板４に転写する。第１支持基板４は、絶縁材料または半絶縁材料から成っていてもよく、
導電材料から成っていてもよい。第１支持基板４に用いられる絶縁材料または半絶縁材料としては、例えば、Ｓｉ、ＳｉＣ、ＡｌＮ等が挙げられる。第１支持基板４をサブマウン
トとして用いる場合、第１支持基板４をＳｉ、ＳｉＣ、ＡｌＮ等の材料から作製することで、サブマウントの熱伝導性を高めることができるため、放熱性に優れた半導体デバイス
を製造することが可能となる。また、第１支持基板４をＳｉから作製する場合、第１支持基板４を、低コストであり、加工性に優れた大口径の基板とすることができるため、半導
体デバイスの製造コストを低減することが可能となる。第１支持基板４に用いられる導電材料としては、例えば、Ｃｕ、Ａｌ等を含む金属材料が挙げられる。
　第１支持基板４には、例えば図１２に示すように、複数の凹部４１が形成されている。複数の凹部４１は、第１支持基板４の一方主面４ａ上に開口し、第１支持基板４の厚み方
向に窪んでいる。複数の凹部４１は、一方主面４ａに直交する方向で見たときに、第３方向（図１２における上下方向）および第３方向に交差する第４方向（図１２における左右
方向）にマトリクス状に配列されている。複数の凹部４１は、その開口形状が、長方形状、正方形状、六角形状等であってもよく、その他の形状であってもよい。第４方向におけ
る凹部４１のピッチは、第２方向における半導体素子層３のピッチの略自然数倍であってもよい。複数の凹部４１は、エッチング技術を用いて形成することができる。エッチング
は、ドライエッチングであってもよく、ウェットエッチングであってもよい。
　第１支持基板４は、例えば図１２に示すように、隣り合う凹部４１を第３方向に隔てる複数の壁部４２を有している。
　第１支持基板４の一方主面４ａには、例えば図１２に示すように、複数の配線４４が引き回されている。複数の配線４４は、複数の接合部材４４ａ，４４ｂを含んでいる。複数
の配線４４は、第１支持基板４を切断し、複数の第１支持体２０を作製した際に、第１支持体２０の上面２０ａに引き回された複数の配線２４となる。第１支持基板４が導電材料
から成る場合、第１支持基板４の一方主面４ａに絶縁層を配置し、該絶縁層上に複数の配線４４を配してもよい。これにより、配線４４同士の短絡を抑制できるため、半導体デバ
イスを正常に動作させることが可能になる。
　配線４４は、例えば、Ａｕ、Ｔｉ、Ｎｉ等から成る金属層を有していてもよい。配線４４は、単層の金属層から成っていてもよく、多層の金属層から成っていてもよい。配線４
４が多層の金属層から成る場合、最表面はＡｕから成る金属層であってもよい。これにより、配線４４の腐食を抑制することができる。また、配線４４を、接合部材４４ａ，４４
ｂを介して、半導体素子層３のｎ型電極およびｐ型電極にそれぞれ接合する場合には、配線４４と接合部材４４ａ，４４ｂとの接合性を向上させることができる。接合部材４４ａ
，４４ｂは、はんだ等の導電性接合材である。接合部材４４ａ，４４ｂは、例えば、ＡｕＳｉ、ＡｕＳｎ等のはんだであってもよい。接合部材４４ａ，４４ｂを設けずに、半導体
素子層３のｎ型電極およびｐ型電極と、配線４４とを、Ａｕ－Ａｕ接合等の金属－金属接合、表面活性化接合等を用いて、接合してもよい。
　転写工程Ｓ１４では、下地基板１の一方主面１ａと第１支持基板４の一方主面４ａとを対向させ、複数の半導体素子層３が並ぶ第２方向と複数の凹部４１が並ぶ第４方向とを一
致させる。続いて、例えば図１３に示すように、下地基板１と接続されている半導体素子層３のｎ型電極およびｐ型電極を、はんだ等の導電性接合材を用いて、第１支持基板４の
一方主面４ａ上に配された接合部材４４ａおよび接合部材４４ｂにそれぞれ接合する。その後、例えば図１４に示すように、第１支持基板４と一体になった半導体素子層３を下地
基板１から引き剥がすように外力を加え、半導体素子層３を、下地基板１の一方主面１ａから引き上げる。これにより、半導体素子層３を、例えば図１５に示すように、第１支持
基板４に転写することができる。
　半導体素子層３をＥＬＯ法を用いて作製した場合、例えば図１１に示すように、接続部３ａだけを介して、下地基板１と接続された半導体素子層３を得ることができる。これに
より、転写工程Ｓ１４を容易に行うことができ、半導体デバイスの製造の歩留りを向上させることができる。
　本実施形態の半導体デバイスの製造方法では、半導体素子層３を下地基板１から剥離して、厚みが５～３０μｍである状態とすることができる。これにより、後の劈開工程Ｓ１
５において、半導体素子層３を劈開し、短い共振器長を有する複数の半導体素子層３片とすることが可能となる。また、劈開工程Ｓ１５を行う前に半導体素子層３を下地基板１から剥離する場合は、半導体素子層３を容易に劈開することができる。
　なお、半導体素子層３を下地基板１から剥離した後に、半導体素子層３に下地基板１の一部が残存している場合、次のような問題が生じることがある。まず、半導体素子層３の
材料系と下地基板１の材料系が異なる場合には、半導体素子層３の結晶系と下地基板１の結晶系とが異なるため、半導体素子層３の劈開が、下地基板１の一部が残存していること
によって、困難になることがある。また、半導体素子層３の材料系と下地基板１の材料系が同じ場合であっても、下地基板１が多くの欠陥を含むときに、欠陥が異常箇所となるこ
とで、半導体素子層３の劈開の品質が悪化することがある。下地基板１の残存物は、機械的研磨、エッチング等の公知の方法で除去することができる。下地基板１の残存物は、十
分に薄い場合、除去しなくてもよい。
　下地基板１上に形成された複数の半導体素子層３の第２方向のピッチと、第１支持基板４に形成された複数の凹部４１の第４方向のピッチとが一致しないことがある。例えば、
半導体素子層３の第２方向のピッチが凹部４１の第４方向のピッチよりも小さい場合、転写工程Ｓ１４において、複数の半導体素子層３を、１列おきに、または複数列おきに、第
１支持基板４に転写してもよい。第１支持基板４に転写されず、下地基板１に残った半導体素子層３は、別の第１支持基板４に転写してもよい。
（劈開工程）
　劈開工程Ｓ１５は、第１支持基板４に転写された半導体素子層３を劈開して、共振器面（端面）が露出した積層体１０とする工程である。劈開工程Ｓ１５では、先ず、半導体素
子層３に劈開のためのスクライブキズを入れた後、半導体素子層３をブレークして（破断させて）、複数の半導体素子層３片とする。その後、配線４４に固定されていない半導体
素子層３片を除去することで、例えば図１６に示すように、第１支持基板４の複数の壁部４２上にそれぞれ配された、第１共振器面１０ａおよび第２共振器面１０ｂが露出した複
数の積層体１０が得られる。なお、第１共振器面１０ａおよび第２共振器面１０ｂは、劈開によって形成された劈開面でなくてもよい。第１共振器面１０ａおよび第２共振器面１
０ｂの少なくとも一方を、エッチングによって形成されたエッチドミラー面とすることもできる。なお、本実施形態では、凹部４１の開口幅は、第１方向の長さが、第２方向の長
さが大きくなっているが、第１方向の長さが、第２方向の長さよりも小さくなっていてもよい。
　なお、劈開工程Ｓ１５は、第１支持基板４に転写する前に、半導体素子層３を劈開して、共振器面（端面）が露出した積層体１０とする工程であってもよい。
（切断工程）
　切断工程Ｓ１６は、第１支持基板４を切断して、複数の積層体１０が配された第１支持体２０を複数作製する工程である。切断工程Ｓ１６では、複数の積層体１０が配された第
１支持基板４を、例えば、平面視で隣り合う壁部４２の間に位置する領域で、第４方向（図１６における左右方向）に沿って切断する。これにより、複数の積層体１０が配された
第１支持体２０（図１７参照）を複数作製することができる。
　上記では、半導体素子層３が下地基板１から第１支持基板４に転写される例を示したが、半導体素子層３は、下地基板１から保持部材に転写された後、保持部材から第１支持基
板４に転写されてもよい。保持部材は、例えば、ＡｕＳｎ、ＡｕＧｅ、ＮｉＳｎ等から成る接合層が一方主面４ａに配された板状部材であってもよく、粘着剤から成る粘着層が樹
脂製基材の一方主面４ａに配されたダイシングテープであってもよい。保持部材がダイシングテープである場合、半導体素子層３を保持部材から第１支持基板に転写するときに、
ダイシングテープを伸長させて、ダイシングテープに保持された複数の半導体素子層３のピッチを、複数の凹部４１のピッチに略一致させることが可能になる。
　準備工程Ｓ１１、マスク形成工程Ｓ１２、成長工程Ｓ１３、転写工程Ｓ１４、劈開工程Ｓ１５および切断工程Ｓ１６を備える上記の半導体デバイス製造方法によれば、半導体デ
バイスの製造効率を一層向上させることができる。上記の半導体デバイスの製造方法は、積層体１０のサイズが個別にハンドリングできない程度に小さい場合に、特に有効である
。
　次に、本開示の実施形態に係る半導体デバイスについて説明する。図１８は、本開示の一実施形態に係る半導体デバイスを模式的に示す斜視図であり、図１９は、本開示の一実
施形態に係る半導体デバイスを模式的に示す平面図である。図２０～２７は、本開示の一実施形態に係る半導体デバイスの変形例を模式的に示す斜視図である。
　本実施形態の半導体デバイス１００は、基板１１０と、積層体１２０と、誘電体層１３０とを備える。
　基板１１０は、絶縁材料または半絶縁材料から成っていてもよく、導電材料から成っていてもよい。基板１１０に用いられる絶縁材料または半絶縁材料としては、例えば、Ｓｉ
、ＳｉＣ、ＡｌＮ等が挙げられる。第１支持基板４に用いられる導電材料としては、例えば、Ｃｕ、Ａｌ等を含む金属材料が挙げられる。基板１１０は、その形状が、例えば、直
方体形状、立方体形状等であってもよく、その他の形状であってもよい。本実施形態では、例えば図２０に示すように、基板１１０の形状は、略直方体形状とされている。
　基板１１０は、上面１１０ａ、上面１１０ａに連なる側面（第１側面ともいう）１１０ｂ、第１側面１１０ｂとは反対側の第２側面１１０ｃおよび上面１１０ａとは反対側の下
面１１０ｄを有している。基板１１０は、上面１１０ａおよび第１側面１１０ｂに開口した凹部（第１凹部ともいう）１１１を有している。基板１１０は、上面１１０ａおよび第
２側面１１０ｃに開口した凹部（第２凹部ともいう）１１２をさらに有していてもよい。
　基板１１０は、例えば図１８に示すように、上面１１０ａに配された配線１１４を有していてもよい。配線１１４は、第１配線１１４ａおよび第２配線１１４ｂを含んでいても
よい。第１配線１１４ａおよび第２配線１１４ｂは、互いに離隔して配されていてもよい。第１配線１１４ａは、積層体１２０のｎ型電極と電気的に接続される接合部材１１４ａ
１を含んでいてもよい。第２配線１１４ｂは、積層体１２０のｐ型電極と電気的に接続される接合部材１１４ｂ１を含んでいてもよい。基板１１０が導電材料から成る場合、基板
１１０の上面１１０ａに絶縁層を配置し、該絶縁層上に配線１１４を配してもよい。これにより、配線１１４同士の短絡を抑制できるため、半導体デバイスを正常に動作させるこ
とが可能になる。
　配線１１４は、例えば、Ａｕ、Ｔｉ、Ｎｉ等から成る金属層を有していてもよい。配線１１４は、単層の金属層から成っていてもよく、多層の金属層から成っていてもよい。配
線１１４が多層の金属層から成る場合、最表面はＡｕから成る金属層であってもよい。これにより、配線１１４の腐食を抑制することができる。接合部材１１４ａ１，１１４ｂ１
は、はんだ等の導電性接合材である。接合部材１１４ａ１，１１４ｂ１は、例えば、ＡｕＳｉ、ＡｕＳｎ等のはんだであってもよい。接合部材１１４ａ１，１１４ｂ１を設けずに
、積層体１０のｎ型電極およびｐ型電極と、第１配線１１４ａおよび第２配線１１４ｂとを、Ａｕ－Ａｕ接合等の金属－金属接合、表面活性化接合等を用いて、それぞれ接合して
もよい。
　積層体１２０は、第１共振器面（第１端面ともいう）１２０ａ、および第１共振器面１２０ａに対向する第２共振器面（第２端面ともいう）１２０ｂを有するＬＤ素子である。
積層体１２０は、ＧａＮ系の窒化物半導体ＬＤ素子であってもよい。第１共振器面１２０ａは、積層体１２０における光の出射面であってもよい。第２共振器面１２０ｂは、積層
体１２０における光の反射面であってもよい。第１共振器面１２０ａおよび第２共振器面１２０ｂの少なくとも一方は、劈開によって形成された劈開面であってよい。積層体１２
０は、基板１１０の上面１１０ａに配置されている。積層体１２０は、上面１１０ａにおける、凹部１１１，１１２が形成されて幅が狭くなった帯状の搭載領域１１０ａａに配置
してもよい。積層体１２０は、第１側面１１０ｂに直交する方向（図１８におけるＹ方向）から見たときに、第１共振器面１２０ａが第１凹部１１１の上方に位置するように配置
されていてもよい。積層体１２０は、第１共振器面１２０ａが第１凹部１１１の上方に位置し、第２共振器面１２０ｂが第２凹部１１２の上方に位置していてもよい。積層体１２
０は、第１共振器面１２０ａから出射される光が上面１１０ａに蹴られない限りにおいて、第１共振器面１２０ａが搭載領域１１０ａａ上に位置していてもよい。
　積層体１２０は、図２に示したような、複数の半導体層を含む本体１２１を有していてもよい。本体１２１は、基板１１０の上面１１０ａに対向する下面と、該下面とは反対側
の上面とを有していてもよい。積層体１２０は、図３Ａに示したような、片面電極構造の積層体であってもよく、図３Ｂに示したような、両面電極構造の積層体であってもよい。
積層体１２０が両面電極構造の積層体である場合、積層体１２０は、下面に配された第１電極（ｎ型電極ともいう）と、上面に配された第２電極（ｐ型電極ともいう）と、第２電
極を積層体の下方にまで引き回す配線電極（引き回し配線ともいう）とを有する。第１電極は、配線１１４の第１配線１１４ａに接続される。第２電極は、引き回し配線を介して
、配線１１４の第２配線１１４ｂに接続される。半導体デバイス１００をＴＯ－ＣＡＮ型パッケージ等の半導体パッケージに実装する場合、第１配線１１４ａおよび第２配線１１
４ｂを、ボンディングワイヤ等の接続部材を介して、半導体パッケージの２本の端子ピンにそれぞれ接続すればよい。
　本実施形態の半導体デバイス１００では、例えば図１８，１９に示すように、配線１１４が、搭載領域１１０ａａだけでなく、上面１１０ａの全体に設けられている。このため
、積層体１２０のサイズが小さく、積層体１２０にボンディングワイヤを直接接続できない場合であっても、配線１１４とパッケージ等の端子とを電気的に接続することで、積層
体１２０に駆動電流を供給することができる。配線１１４は、プローブ測定を行う際に、プローブ端子を接触させる検査パッドとして用いられてもよい。
　誘電体層１３０は、積層体１２０の第１共振器面１２０ａおよび第２共振器面１２０ｂのうちの少なくとも一方とならびに凹部１１１の側面１１１ａに配されている。図１８で
は、図解を容易にするために、誘電体層１３０が第１共振器面１２０ａに配された例を示している。誘電体層１３０は、側面１１１ａの一部のみに形成されていてもよく、側面１
１１ａの全体に形成されていてもよい。誘電体層１３０は、例えばＳｉＯ２、Ａｌ２Ｏ３、ＡｌＮ、ＡｌＯＮ、Ｎｂ２Ｏ５、Ｔａ２Ｏ５、ＺｒＯ２等の誘電材料から成る。誘電体層１３０は、これらの誘電材料から成る多層膜であってもよい。なお、凹部１１１の側面１１１ａとは、例えば図１８に示すように、凹部１１１の側面のうち基板１１０の第１側面１１０ｂに略平行な面を指す。
　半導体デバイス１００では、第１共振器面１２０ａおよび第２共振器面１２０ｂの少なくとも一方に誘電体層１３０が配されている。誘電体層１３０が第１共振器面１０ａ（光
の出射面）に配されている場合、端面光学損傷を抑制できるため、信頼性に優れた半導体デバイスとすることができる。誘電体層１３０が第２共振器面１０ｂ（光の反射面）に配
されている場合、第２共振器面１０ｂにおける反射効率を高め、発光効率に優れた半導体デバイスとすることができるとともに、信頼性に優れた半導体デバイスとすることができ
る。
　半導体デバイス１００では、側面１１１ａは、第１共振器面１２０ａと略同一平面上にあるため、側面１１１ａには、第１共振器面１２０ａに形成された誘電体層１３０と略同
一構成の誘電体層１３０が形成されている。半導体デバイス１００では、側面１１１ａに形成された誘電体層１３０を分析することで、第１共振器面１２０ａに形成された誘電体
層１３０の状態（反射率、屈折率、膜厚等）を知ることができるため、半導体デバイス１００の生産管理を行い易くなる。
　誘電体層１３０は、接合部材１１４ａ１，１１４ｂ１の少なくとも一部の領域にさらに形成されていてもよい。これにより、接合部材１１４ａ１，１１４ｂ１の劣化、変質、剥
がれ等を抑制できる。
　誘電体層１３０は、基板１１０の第１側面１１０ｂおよび第２側面１１０ｃの少なくとも一方にさらに配されていてもよい。誘電体層１３０が、基板１１０の表面における広い
範囲に形成されていることで、誘電体層１３０の状態が目視でも判別し易くなる。
　誘電体層１３０は、凹部１１１の底面１１１ｂにさらに配されていてもよい。凹部１１１の底面１１１ｂとは、凹部１１１における、側面１１１ａに連なるとともに、基板１１
０の上面１１０ａに略平行な面を指す。
　半導体デバイス１００は、凹部１１１の底面１１１ｂの面積が、凹部１１１の側面１１１ａの面積よりも小さくされていてもよい。これにより、底面１１１ｂが積層体１２０か
ら出射された光を遮ることを抑制できるため、光の取り出し効率が向上された半導体デバイスとすることができる。
　半導体デバイス１００は、積層体１２０の第１共振器面１２０ａが、第１凹部１１１の開口上に位置していてもよい。これにより、基板１１０が積層体１２０の第１共振器面１
２０ａから出射された光を遮ることを抑制できるため、光の取り出し効率が向上された半導体デバイスとすることができる。なお、第１共振器面１２０ａは、基板１１０の上面１
１０ａ上に位置していてもよく、第１凹部１１１の側面と面一であってもよい。
　半導体デバイス１００は、積層体１２０の第２共振器面１２０ｂが、第２凹部１１２の開口上に位置していてもよい。この場合、第２凹部１１２内に、第２共振器面１２０ｂか
ら漏れ出た光を検出するフォトダイオードを配置することが可能となる。これにより、フォトダイオードの検出結果に基づいて、積層体１２０に供給する駆動電流を制御すること
が可能となるため、半導体デバイス１００の信頼性を向上させることができる。
　第２凹部１１２の底面は、第２共振器面１２０ｂの照射領域外に位置していてもよい。これにより、第２共振器面１２０ｂから漏れ出た光を検出するフォトダイオードを第２凹
部１１２の底面に配置することが容易になる。
　基板１１０は、例えば図１８，１９に示すように、凹部１１１の側面１１１ａよりも外側に突出した凸部１１３を有していてもよい。配線１１４は、凸部１１３の上面に配され
ていてもよい。凸部１１３は、第１共振器面１２０ａ側に突出した第１凸部１１３ａと、第２共振器面１２０ｂ側に突出した第２凸部１１３ｂとを有していてもよい。第１凸部１
１３ａおよび第２凸部１１３ｂは、側面１１１ａに直交する方向において、第１凸部１１３ａの長さが第２凸部１１３ｂの長さよりも長くてもよく、第２凸部１１３ｂの長さが第
１凸部１１３ａの長さよりも長くてもよい。図１８に示す半導体デバイス１００では、第１凸部１１３ａおよび第２凸部１１３ｂの一方の上面に配された配線１１４を積層体１２
０のエージング試験用の配線とし、第１凸部１１３ａおよび第２凸部１１３ｂの他方の上面に配された配線１１４を積層体１２０の駆動用の配線とすることができる。これにより
、積層体１２０のエージング試験を行う際に積層体１２０の駆動用の配線を破損させる虞を低減できるため、半導体デバイス１００の信頼性を向上させることができる。また、基
板１１０が凸部１１３を有することで、積層体１２０にボンディングワイヤを直接接続できない場合であっても、積層体１２０に駆動電流を供給することができる。
　基板１１０の上面１１０ａは、例えば図２０に示すように、上面１１０ａに直交する方向で見たときに、略Ｕ字状の形状を有していてもよい。図２０に示す半導体デバイス１０
０では、第２凹部１１２のみが設けられており、基板１１０の上面１１０ａにおける積層体１２０が配された領域が、基板１１０の第１側面１１０ｂと連なっている。これにより
、半導体デバイス１００を、導波路を有する光学部材と組み合わせて使用する場合に、積層体１２０の発光点と導波路の入射面とを近づけることができ、光の損失を抑制できる。
また、フォトダイオード等の光検出器を第２凹部１１２内に配置し易くなる。
　基板１１０の上面１１０ａは、例えば図１８，１９，２１に示すように、上面１１０ａに直交する方向で見たときに、略Ｈ字状の形状を有していてもよい。半導体デバイス１０
０は、例えば図２１に示すように、上面１１０ａから下面１１０ｄにかけて切欠かれた第１凹部１１１および第２凹部１１２を有する構成であってもよい。図２１に示す半導体デ
バイス１００によれば、半導体デバイス１００の光取り出し効率を一層向上させることができる。さらに、半導体デバイス１００の製造工程において、誘電体層１３０の形成を、
積層体１２０が基板１１０上に配された状態で行う場合に、誘電体層１３０の成膜を妨げる第１凹部１１１の底面および第２凹部１１２の底面が存在しないので、誘電体層１３０
を良好に形成することができる。また、積層体１２０から出射された光が基板１１０によって蹴られることを抑制できる。
　半導体デバイス１００は、例えば図２２に示すように、第１凹部１１１が第１側面１１０ｂに向かってテーパー状に広がり、第２凹部１１２が第２側面１１０ｃに向かってテー
パー状に広がっている構成であってもよい。図２２に示す半導体デバイス１００によれば、光の取り出し効率を向上させることができるとともに、誘電体層１３０を良好に形成す
ることができる。また、基板１１０の上面１１０ａの面積が増大するため、配線１１４を配置し易くなる。さらに、基板１１０の機械的強度を向上させることができるため、半導
体デバイス１００の信頼性を向上させることができる。
　基板１１０の上面１１０ａは、例えば図２３に示すように、上面１１０ａに直交する方向で見たときに、略Ｉ字状の形状を有していてもよい。図２３に示す半導体デバイス１０
０によれば、製造工程を簡素化することができるため、半導体デバイスの製造効率を向上させることができる。
　基板１１０の上面１１０ａは、上面１１０ａに直交する方向で見たときに、例えば図２４に示すように、略Ｌ字状の形状を有していてもよく、例えば図２５に示すように、略Ｔ
字状の形状を有していてもよく、例えば図２６に示すように、略Ｅ字状の形状を有していてもよい。
　例えば図２７に示すように、複数の半導体デバイス１００を結合して、複合型の半導体デバイス２００を作製してもよい。複合型の半導体デバイス２００は、複数の半導体デバ
イス１００を結合して作製されてもよい。複合型の半導体デバイス２００は、分割工程Ｓ４において、第１支持体２０を、１つの第１支持体２０片が複数の積層体１０を含むよう
に分割することによって作製されてもよい。この場合、複合型の半導体デバイス２００における複数の半導体デバイス１００の整列精度を高いものとし得るので、複合型の半導体
デバイス２００を他の光学部材と組み合わせる場合に有利である。
　図１８～２７に示す半導体デバイス１００では、積層体１２０は、基板１１０の上面１１０ａのうち、凹部１１１，１１２が形成されることによって、第１側面１１０ｂと第２
側面１１０ｃとの距離よりも小さい幅とされた搭載領域１１０ａａに搭載されている。積層体１２０の共振方向（図１８におけるＹ方向）における搭載領域１１０ａａの長さが、
第１共振器面１２０ａと第２共振器面１２０ｂとの距離で規定される、積層体１２０の共振器長と略同一とされている。ここで、搭載領域１１０ａａの長さが共振器長と略同一で
あるとは、搭載領域１１０ａａの長さが共振器長に対して±２０％以内であることを意味する。例えば、共振器長が１００μｍである場合、搭載領域１１０ａａの長さは、８０～
１２０μｍであってもよい。搭載領域１１０ａａの長さは、共振器長に対して、±１０％以内であってもよい。
　さらに、図１８～２７に示す半導体デバイス１００では、第１共振器面１２０ａが、搭載領域１１０ａａに連なる基板１１０の側面１１１ａと略同一平面上に位置しており、第
２共振器面１２０ｂが、搭載領域１１０ａａに連なる基板１１０の側面１１１ｃと略同一平面上に位置している。ここで、第１共振器面１２０ａが側面１１１ａと略同一平面上に
位置するとは、第１共振器面１２０ａと側面１１１ａとの距離が、共振器長に対して±２０％以内であることを意味する。また、第２共振器面１２０ｂが側面１１１ｃと略同一平
面上に位置するとは、第２共振器面１２０ｂと側面１１１ｃとの距離が、共振器長に対して±２０％以内であることを意味する。第１共振器面１２０ａと側面１１１ａとの距離、
および第２共振器面１２０ｂと側面１１１ｃとの距離は、共振器長に対して±１０％以内であってもよい。半導体デバイス１００は、第１共振器面１２０ａが側面１１１ａから突
出し、第２共振器面１２０ｂが側面１１１ｃから突出している構成であってもよいが、積層体１２０が基板１１０と接していないと放熱性が悪化するので、突出量は所定の範囲内
である必要がある。また、半導体デバイス１００は、第１共振器面１２０ａおよび第２共振器面１２０ｂが搭載領域１１０ａａ上に位置している構成であってもよい。言い換えれ
ば、半導体デバイス１００は、第１共振器面１２０ａが側面１１１ａから奥まった位置にあり、第２共振器面１２０ｂが側面１１１ｃから奥まった位置にある構成であってもよい
。第１共振器面１２０ａは、第１共振器面１２０ａから出射される光が上面１１０ａに蹴られない限りにおいて、側面１１１ａから奥まっていてもよい。
　半導体デバイス１００は、上記の半導体デバイスの製造方法を用いて製造することができる。半導体デバイス１００は、複数の積層体１０が配された第１支持体２０（図４Ａ，
４Ｂ，１７参照）を分割することで効率的に製造することができる。
　本開示の実施形態に係る半導体装置について説明する。図２８は、本開示の一実施形態に係る半導体装置の一例を模式的に示す斜視図であり、図２９は、本開示の一実施形態に
係る半導体装置の他の例を模式的に示す斜視図である。なお、図２９では、図解を容易にするために、半導体デバイスとパッケージの端子とを接続する接続導体を省略して図示し
ている。
　本実施解体の半導体装置４００は、半導体デバイス１００と、パッケージ３００とを備える。半導体デバイス１００，２００は、図１８～２６に示す半導体デバイス１００であ
ってもよい。パッケージ３００としては、公知のパッケージを用いることができる。パッケージ３００は、例えば図２８に示すように、ＴＯ－ＣＡＮ型パッケージであってもよい
。半導体装置４００によれば、積層体１０の第１端面１１ａ，１２ａ，１３ａに誘電体層１３０を形成する際に用いた第１支持体２０が、半導体装置４００におけるサブマウント
を兼ねているため、第１支持体２０上に配された複数の積層体１０を個別にダイボンドする工程が不要になる。その結果、積層体を小型化した場合の課題を解決することができる
。半導体デバイス１００は、ＴＯ－ＣＡＮ型パッケージの他、表面実装タイプの種々のパッケージに実装できる。
　半導体装置４００は、例えば図２９に示すように、複合型の半導体デバイス２００、すなわち、アレイ化された半導体デバイス２００を、表面実装型のパッケージ３００に実装
してもよい。アレイ化された半導体デバイス２００は、複数の積層体１２０の複数の発光点が精度良く位置付けられている必要がある。そのため、アレイ化された半導体デバイス
２００としては、通常、バー状に連結された複数の半導体素子（例えば、バーレーザ）が用いられるが、バーレーザにおいては、複数の発光点の位置は、ウエハレベルでの設計に
よって確定してしまうため、隣り合う発光点間の間隔の設計自由度が低い。本実施形態の半導体装置４００では、複数の積層体１２０が個別に分離されているので、基板１１０に
おける第１凹部１１１および第２凹部１１２のうちの少なくとも一方のデザインを変更し、積層体１２０が配される位置を変更するだけで、隣り合う発光点間の間隔を制御できる
。このため、半導体装置４００は、設計自由度が高く、様々な用途に広く適用することが可能となる。また、半導体装置４００では、複数の積層体１２０は、個別に分離されてい
るものの、第１支持体２０上に位置精度良く転写されて整列している。このため、半導体装置４００は、複数の積層体１２０の複数の発光点が精度良く配置されたものとなる。
　半導体デバイス１００，２００は、基板１１０の下面１１０ｄがパッケージ３００の実装面に接続されていてもよく、基板１１０の第２側面１１０ｃがパッケージ３００の実装
面に接続されていてもよい。半導体装置４００は、基板１１０の凹部１１１，１１２にフォトダイオードが配置されていてもよい。フォトダイオードは、第１共振器面１２０ａか
ら出射された光を検出するように構成されていてもよく、第２共振器面１２０ｂから漏れ出た光を検出するように構成されていてもよい。これにより、フォトダイオードの検出結
果に基づいて、積層体１２０に供給する駆動電流を制御することが可能となるため、半導体装置４００の信頼性を向上させることができる。また、凹部１１１，１１２にフォトダ
イオードを配置することで、フォトダイオードによるモニタ精度を向上させることができる。また、第１共振器面１２０ａから出射された光がフォトダイオードによって蹴られる
ことを抑制できる。
　図３０は、本実施形態にかかる半導体デバイスの製造方法を示すフローチャートである。図３１は、本実施形態にかかる半導体デバイスの製造方法を示す斜視図である。図３０および図３１に示すように、本実施形態にかかる半導体デバイスの製造方法は、レーザ基板ＬＫ（第１および第２レーザ体Ｌ１・Ｌ２含む）を準備する工程と、第１および第２誘電体層Ｆ１・Ｆ２の形成する工程とを含む。その後、レーザ基板ＬＫの分割によるレーザ素子ＬＳ（半導体デバイス）を得る工程を行ってもよい。
　図３１に示すように、レーザ基板ＬＫは、第１および第２領域Ｍ１・Ｍ２を含む上面を有する基材ＫＺ、並びに基材ＫＺよりも上方に位置する第１および第２レーザ体Ｌ１・Ｌ２を備える。基材ＫＺは長手形状であり、第１および第２領域Ｍ１・Ｍ２の幅（Ｙ方向のサイズ）は基材幅ＷＫよりも小さく、第１レーザ体Ｌ１の共振器長が第１領域Ｍ１の幅よりも大きく、第２レーザ体Ｌ２の共振器長が第２領域Ｍ２の幅よりも大きい。基材幅ＷＫを基材ＫＺの底面の最大幅としてもよい。第１レーザ体Ｌ１は、第１レーザ体の共振器長方向に直交する方向と第１領域Ｍ１の幅方向（Ｙ方向）とが交差するように配される。第２レーザ体Ｌ２は、第２レーザ体の共振器長方向に直交する方向と第２領域Ｍ２の幅方向（Ｙ方向）とが交差するように配される。第１レーザ体Ｌ１の共振器長方向を第１領域Ｍ１の幅方向に平行とし、第２レーザ体Ｌ２の共振器長方向を第２領域Ｍ２の幅方向に平行としてもよい。
　レーザ基板ＬＫを準備する工程に次いで、第１レーザ体Ｌ１の一対の共振器端面の一方Ｒ１を覆う第１誘電体層７Ｆと、第２レーザ体Ｌ２の一対の共振器端面の一方Ｒ２を覆う第１誘電体層７Ｓとを形成する工程を行う。こうすれば、レーザ基板ＬＫのハンドリングのし易さと、第１誘電体層７Ｆ・７Ｓ（例えば、反射鏡膜）の適切な形成とを両立させることができるというメリットがある。共振器端面Ｒ１・Ｒ２が光反射側（レーザ光出射面の反対面）であってもよい。第１誘電体層７Ｆ・７Ｓを形成した後にレーザ基板ＬＫを反転させて第２誘電体層８Ｆ・８Ｓ（例えば、反射鏡膜）を形成してもよい。第１および第２レーザ体Ｌ１・Ｌ２それそれが、光共振器を含む窒化物半導体層（例えば、ＧａＮ系半導体層）を有していてもよい。
　基材ＫＺの上面は、第１領域Ｍ１よりも幅が大きい幅広領域ＭＳを含み、第１領域Ｍ１上から幅広領域ＭＳ上にわたって導電性パッドＤＰ（例えば、Ｔ字形状）が形成されていてもよい。第１および第２レーザ体Ｌ１・Ｌ２に含まれる電極（例えば、アノード）が、導電性接合層Ｈ（例えば、はんだ層）を介して、導電性パッドＤＰの第１領域Ｍ１上に位置する部分に接合されていてもよい。導電性パッドＤＰの幅広領域ＭＳ上に位置する部分は、例えばワイヤボンディングに利用することができる。
　基材ＫＺは複数の切り欠き形状部ＫＳ（例えば、直方体形状）を含み、第１レーザ体Ｌ１の一対の共振器端面Ｒ１の一方が複数の切り欠き形状部ＫＳの１つの上にはみ出していてもよいし、他方の共振器端面が別の切り欠き形状部ＫＳの上にはみ出していてもよい。こうすれば、第１レーザ体Ｌ１の出射光が基材ＫＺに妨げられ難くなる。
　レーザ基板ＬＫは、Ｙ方向およびＺ方向（厚み方向）のサイズよりもＸ方向のサイズが大きなバー形状であり、第１および第２レーザ体Ｌ１・Ｌ２を含む複数のレーザ体ＬＴが基材ＫＺの長手方向（Ｄ２方向）に並び、基材ＫＺ上のレーザ体の列が１個である構成（一次元配置型）でもよい。
　第１誘電体層７Ｆ・７Ｓを形成した後に基材ＫＺを短手方向（Ｄ１方向）に切断することで、それぞれが１個以上のレーザ体ＬＴを含む複数のレーザ素子ＬＳ（半導体デバイス）を得てもよい。
　図３２は、本実施形態にかかる半導体デバイスの製造方法を示すフローチャートである。図３３は、本実施形態にかかる半導体デバイスの製造方法を示す平面図である。図３２および図３３に示すように、ベース基板ＢＳ（結晶成長用基板）上に、それぞれが窒化物半導体層を含む複数の畝状構造体ＵＴが配置されてなる半導体基板ＨＫを準備する工程と、畝状構造体ＵＴの分割によって共振器端面（例えば、窒化半導体層のｍ面）を形成する工程と、二次元配置されたレーザ体ＬＴを（ベース基板ＢＳ上から）基材ＫＺ上に転写する工程（二次元配置型レーザ基板ＬＦを形成する工程）と、二次元配置型レーザ基板ＬＦの分割によって一次元配置型レーザ基板ＬＫ（第１および第２レーザ体Ｌ１・Ｌ２含む）を得る工程と、第１誘電体層７Ｆ・７Ｓ（例えば、反射鏡膜）を形成する工程（レーザ基板ＬＫを反転させて第２誘電体層８Ｆ・８Ｓを形成してもよい）と、第１誘電体層７Ｆ・７Ｓを含む一次元配置型レーザ基板ＬＫ（半導体デバイス）の分割によってレーザ素子ＬＳ（半導体デバイス）を得る工程とを行ってもよい。
　畝状構造体ＵＴの分割は、ベース基板ＢＳ上で行ってもよいし、畝状構造体ＵＴが仮転写されたテープ（可撓性基板）上で行ってもよい。畝状構造体ＵＴの分割は、劈開により行ってもよいし、エッチングにより行ってもよい。
　半導体基板ＨＫにおいては、ベース基板ＢＳ上のマスクパターンＰＭ（マスク部およびスリット状の開口部ＯＰを含む）の上方に畝状構造体ＵＴが形成され、畝状構造体ＵＴが、Ｄ１方向（窒化物半導体層のｍ軸方向）に伸びる開口部ＯＰを跨ぐように形成されていてもよい。畝状構造体ＵＴが、ＧａＮ結晶、ＡｌＧａＮ結晶、ＩｎＧａＮ結晶、およびＩｎＡｌＧａＮ結晶の少なくとも１つを含んでいてもよい。畝状構造体ＵＴのベース部（例えば、ＧａＮ結晶）をＥＬＯ法を用いて形成することで、マスク部上に位置する部分の貫通転位を低減することができる。
　図３１および図３３に示すレーザ素子ＬＳ（半導体デバイス）は、基材幅ＷＫよりも幅の小さな第１領域Ｍ１および第１領域Ｍ１よりも幅の大きな幅広領域ＭＳを上面に含む基材ＫＺと、共振器長が第１領域Ｍ１の幅よりも大きく、基材ＫＺよりも上方に、第１領域Ｍ１と交差する（例えば、直交する）ように配された第１レーザ体Ｌ１と、第１レーザ体Ｌ１の一対の共振器端面の一方Ｒ１を覆う第１誘電体層７Ｆとを含む。第１領域Ｍ１上から幅広領域ＭＳ上にわたって導電性パッドＤＰ（例えば、Ｔ字形状）が形成されていてもよい。第１および第２レーザ体Ｌ１・Ｌ２に含まれる電極（例えば、アノード）が、導電性接合層Ｈ（例えば、はんだ層）を介して、導電性パッドＤＰの第１領域Ｍ１上に位置する部分に接合されていてもよい。
　レーザ素子ＬＳにおいては、基材ＫＺの上面に、基材幅ＷＫよりも幅の小さな第２領域Ｍ２が含まれ、共振器長が第２領域Ｍ２の幅よりも大きい第２レーザ体Ｌ２が、第２領域Ｍ２よりも上方に、第２領域Ｍ２と交差する（例えば、直交する）ように配され、第２レーザ体Ｌ２の一対の共振器端面の一方Ｒ２を覆うように第１誘電体層７Ｓが配されていてもよい。
　以上、本開示の実施形態について詳細に説明したが、本開示は上述の実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲内において種々の変更、改良等が可
能である。
　１　　　下地基板
　１ａ　　一方主面
　１ａ１　成長領域
　２　　　マスク
　２ａ　　線状部
　２ｂ　　溝
　３　　　半導体素子層
　３ａ　　接続部
　４　　　第１支持基板
　４ａ　　一方主面
　４１　　凹部
　４２　　壁部
　４４　　配線
　４４ａ　ｎ型電極パッド
　４４ｂ　ｐ型電極パッド
　１０　　積層体
　１０ａ　第１共振器面
　１０ｂ　第２共振器面
　１１　　第１半導体層
　１１ａ　第１端面
　１１ｂ　第２端面
　１２　　活性層
　１２ａ　第１端面
　１２ｂ　第２端面
　１３　　第２半導体層
　１３ａ　第１端面
　１３ｂ　第２端面
　１４　　第１電極（ｎ型電極）
　１５　　第２電極（ｐ型電極）
　１６　　リッジ導波路
　１７　　第１誘電体層
　１８　　第２誘電体層
　１９　　絶縁膜
　２０　　第１支持体
　２０ａ　上面
　２０ａａ　搭載領域
　２０ｂ　第１側面
　２０ｃ　第２側面
　２１　　凹部
　２１ａ　第１凹部
　２１ｂ　第２凹部
　２２　　基板領域
　２２ａ　第１面
　２２ｂ　第２面
　２２ｃ　第３面
　２４　　配線
　２４ａ　第１配線
　２４ａ１　接合部材
　２４ｂ　第２配線
　２４ｂ１　接合部材
　２７　　配線電極
　２８　　絶縁膜
　３０　　第２支持体
　３０ａ　下面
　３０ｂ　第１側面
　３０ｃ　第２側面
　３１　　凹部
　３１ａ　第３凹部
　３１ｂ　第４凹部
　１００，２００　半導体デバイス
　１１０　基板
　１１０ａ　上面
　１１０ａａ　搭載領域
　１１０ｂ　第１側面
　１１０ｃ　第２側面
　１１０ｄ　下面
　１１１　凹部（第１凹部）
　１１１ａ　側面
　１１１ｂ　底面
　１１１ｃ　側面
　１１２　凹部（第２凹部）
　１１３　凸部
　１１３ａ　第１凸部
　１１３ｂ　第２凸部
　１１４　配線
　１１４ａ　第１配線
　１１４ｂ　第２配線
　１２０　積層体
　１２０ａ　第１共振器面
　１２０ｂ　第２共振器面
　１２１　本体
　１３０　誘電体層
　３００　パッケージ
　４００　半導体装置

Claims (45)

  1. 　複数の半導体層を有した積層体と、上面、側面、ならびに前記上面および前記側面に隣接した開口を含む凹部を有した第１支持体を準備する工程と、
    　前記積層体を、前記第１支持体の前記上面に接合して配置する工程と、
    　前記積層体に第１端面を形成する工程と、
    　前記第１端面に第１誘電体層を形成する工程と、を備える半導体デバイスの製造方法。
  2. 　前記配置する工程は、前記端面を形成する工程より後の工程である、請求項１に記載の半導体デバイスの製造方法。
  3. 　前記積層体は、複数の積層体を含み、
    　前記凹部は、複数の凹部を含み、
    　前記配置する工程は、前記複数の積層体を、前記第１支持体の前記複数の凹部に対応して配置することを含む、請求項１または２に記載の半導体デバイスの製造方法。
  4. 　前記複数の凹部は、一列に並んだ複数の第１凹部と、一列に並んだ複数の第２凹部とを含み、
    　前記配置する工程は、前記複数の積層体を、前記複数の第１凹部と前記複数の第２凹部との間に配置することを含む、請求項３に記載の半導体デバイスの製造方法。
  5. 　前記配置する工程は、第２支持体を準備し、前記積層体を、前記第１支持体と前記第２支持体との間に挟持されるように配置することを含む、請求項１～４のいずれか１項に記載の半導体デバイスの製造方法。
  6. 　前記第２支持体は、複数の凹部を有しており、
    　前記配置する工程は、前記第２支持体の前記複数の凹部に対応して、前記複数の積層体を配置することを含む、請求項３を引用する請求項５に記載の半導体デバイスの製造方法。
  7. 　前記第２支持体の前記複数の凹部は、一列に並んだ複数の第３凹部と、複数の第４凹部とを含み、
    　前記配置する工程は、前記複数の積層体を、前記複数の第３凹部と前記複数の第４凹部との間に配置することを含む、請求項６に記載の半導体デバイスの製造方法。
  8. 　前記配置する工程は、前記積層体を、樹脂層を介して、前記第２支持体に固定することを含む、請求項５～７のいずれか１項に記載の半導体デバイスの製造方法。
  9. 　前記第１支持体および前記第２支持体の少なくとも一方は、前記積層体が配された領域よりも突出した領域を有しており、
    　前記配置する工程は、前記第１支持体と前記第２支持体とを前記突出した領域において接触させることを含む、請求項５～８のいずれか１項に記載の半導体デバイスの製造方法。
  10. 　前記配置する工程は、前記第１支持体および前記第２支持体を互いに接触するように位置付けることを含む、請求項５～８のいずれか１項に記載の半導体デバイスの製造方法。
  11. 　前記配置する工程は、前記第１支持体および前記第２支持体を互いに離隔するように位置付けることを含む、請求項５～８のいずれか１項に記載の半導体デバイスの製造方法。
  12. 　前記複数の半導体層は、各々、第２端面を有しており、
    　前記第１誘電体層を形成する工程は、前記第２端面に第２誘電体層を形成することを含む、請求項１～１４のいずれか１項に記載の半導体デバイスの製造方法。
  13. 　前記第１支持体の上面には、配線が引き回されており、
    　前記配置する工程は、前記積層体を、前記配線上に配置することを含む、請求項１～１２のいずれか１項に記載の半導体デバイスの製造方法。
  14. 　前記配置する工程は、前記積層体を、はんだを介して前記第１支持体に固定することを含む、請求項１～１３のいずれか１項に記載の半導体デバイスの製造方法。
  15. 　前記配置する工程は、前記積層体を、前記第１端面が前記第１支持体の前記凹部の外側に位置するように配置することを含む、請求項１～１４のいずれか１項に記載の半導体デバイスの製造方法。
  16. 　前記配置する工程は、ウエハ上にエピタキシャル横方向成長させた前記積層体を、前記第１支持基板に接着した後、前記ウエハから剥離することを含む、請求項１～１５のいずれか１項に記載の半導体デバイスの製造方法。
  17. 　前記配置する工程は、前記積層体の前記ウエハに対向していた面に、前記第２支持体を配置する、請求項５～１１のいずれか１項を引用する請求項１６に記載の半導体デバイスの製造方法。
  18. 　前記第１支持体を分割して、前記複数の積層体のそれぞれが配された複数の基板を形成する工程をさらに備える、請求項３を引用する請求項４～１７のいずれか１項に記載の半導体デバイスの製造方法。
  19. 　前記複数の基板を形成する工程は、前記第１支持基板および前記第２支持基板のうちの前記第１支持基板のみを分割する、請求項５を引用する請求項６～１８のいずれか１項に記載の半導体デバイスの製造方法。
  20. 　前記複数の基板を形成する工程は、前記第１支持基板および前記第２支持基板の両方を分割する、請求項５を引用する請求項６～１８のいずれか１項に記載の半導体デバイスの製造方法。
  21. 　前記配線は、互いに離隔した複数の配線を含み、
    　前記複数の基板を形成する工程は、前記第１支持体の、前記複数の配線間に露出した領域で分割することを含む、請求項１３を引用する請求項１８に記載の半導体デバイスの製造方法。
  22. 　前記配線は、連続した配線であり、
    　前記複数の基板を形成する工程は、前記第１支持体および前記配線の両方を分割することを含む、請求項１３を引用する請求項１８に記載の半導体デバイスの製造方法。
  23. 　上面、側面、ならびに前記上面および前記側面に隣接した開口を含む凹部を有する基板と、
    　前記基板の前記上面に配された、互いに対向した第１端面および第２端面を有する積層体と、
    　前記第１端面に配された誘電体層と、を備え、
    　前記上面は、帯状の搭載領域を有しており、
    　前記積層体は、前記搭載領域上に位置している、半導体デバイス。
  24. 　前記第１端面および前記第２端面の少なくとも一方は劈開面である、請求項２３に記載の半導体デバイス。
  25. 　前記誘電体層は、前記基板の側面にさらに配されている、請求項２３または２４に記載の半導体デバイス。
  26. 　前記誘電体層は、前記凹部の底面にさらに配されている、請求項２３～２５のいずれか１項に記載の半導体デバイス。
  27. 　前記誘電体層が、前記積層体と前記基板とを接合する接合部材上に配されている、請求項２３～２６のいずれか１項に記載の半導体デバイス。
  28. 　前記凹部の底面の面積が、前記凹部の側面の面積よりも小さい、請求項２３～２７のいずれか１項に記載の半導体デバイス。
  29. 　前記積層体の前記第１端面は、光の出射面である、請求項２３～２８のいずれか１項に記載の半導体デバイス。
  30. 　前記積層体の前記第２端面は、光の反射面である、請求項２３～２９のいずれか１項に記載の半導体デバイス。
  31. 　前記基板は、前記第１端面側に位置した第１凹部と、前記第２端面側に位置した第２凹部とを有している、請求項２３～３０のいずれか１項に記載の半導体デバイス。
  32. 　前記積層体の前記第１端面は、前記第１凹部の開口上に位置している、請求項３１に記載の半導体デバイス。
  33. 　前記積層体の前記第２端面は、前記第２凹部の開口上に位置している、請求項３１または３１に記載の半導体デバイス。
  34. 　前記第２凹部の底面は、前記第２端面の照射領域の外に位置している、請求項３１～３３のいずれか１項に記載の半導体デバイス。
  35. 　前記積層体は、複数の半導体層を有した本体と、前記本体の上面に配された第１電極と、前記本体の下面に配された第２電極と、前記第１電極を前記本体の下方まで引き回す引
    き回し配線と、を有する、請求項２３～３４のいずれか１項に記載の半導体デバイス。
  36. 　前記基板の前記上面に配線が配されており、
    　前記第２電極は、前記配線に接続しており、
    　前記第１電極は、前記引き回し配線を介して、前記配線に接続している、請求項３５に記載の半導体デバイス。
  37. 　前記基板は、前記凹部の前記側面よりも外側に突出した凸部を有しており、前記配線は、前記凸部の上面に配されている、請求項３６に記載の半導体デバイス。
  38. 　前記基板の前記上面は、前記上面に直交する方向で見たときに、Ｈ字形状である、請求項２３～３７のいずれか１項に記載の半導体デバイス。
  39. 　前記基板の前記上面は、前記上面に直交する方向で見たときに、Ｕ字形状である、請求項２３～３７のいずれか１項に記載の半導体デバイス。
  40. 　前記積層体は、半導体レーザ素子である、請求項２３～３９のいずれか１項に記載の半導体デバイス。
  41. 　前記積層体は、ＧａＮ系の窒化物半導体レーザ素子である、請求項２３～４０のいずれか１項に記載の半導体デバイス。
  42. 　請求項２３～４１のいずれか１項に記載の半導体デバイスと、
    　前記半導体デバイスが実装されたパッケージと、を備える半導体装置。
  43. 　前記半導体デバイスの前記基板の側面が、前記パッケージの実装面に接合されている、請求項４２に記載の半導体装置。
  44. 　前記パッケージは、表面実装型パッケージである、請求項４２または４３に記載の半導体装置。
  45. 　前記積層体は、前記基板に複数個配されている、請求項４２～４４のいずれか１項に記載の半導体装置。
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