TWI565060B - 帶有以氮化半導體製成之緩衝層的半導體裝置 - Google Patents

帶有以氮化半導體製成之緩衝層的半導體裝置 Download PDF

Info

Publication number
TWI565060B
TWI565060B TW103127600A TW103127600A TWI565060B TW I565060 B TWI565060 B TW I565060B TW 103127600 A TW103127600 A TW 103127600A TW 103127600 A TW103127600 A TW 103127600A TW I565060 B TWI565060 B TW I565060B
Authority
TW
Taiwan
Prior art keywords
layer
buffer layer
semiconductor
semiconductor device
doped
Prior art date
Application number
TW103127600A
Other languages
English (en)
Other versions
TW201513343A (zh
Inventor
石黑哲郎
小谷淳二
中村哲一
Original Assignee
富士通股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 富士通股份有限公司 filed Critical 富士通股份有限公司
Publication of TW201513343A publication Critical patent/TW201513343A/zh
Application granted granted Critical
Publication of TWI565060B publication Critical patent/TWI565060B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02581—Transition metal or rare earth elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/207—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Dc-Dc Converters (AREA)

Description

帶有以氮化半導體製成之緩衝層的半導體裝置 領域
本發明在此係有關於一種半導體裝置及製造一半導體裝置之方法。
背景
氮化半導體具有高飽和電子速度及一寬能帶間隙。隨著聚焦在該等特性上，已開始進行氮化半導體對高功率半導體裝置之應用的研究。氮化半導體之GaN具有一3.4eV之能帶間隙，且該能帶間隙比Si能帶間隙(1.1eV)及GaAs能帶間隙(1.4eV)高。又，GaN具有高擊穿電場強度。因此如GaN之氮化半導體非常有希望作為在以高電壓操作且產生高功率之一電源供應設備中使用的一半導體裝置材料。
就使用氮化半導體之半導體裝置而言，場效電晶體，特別是高電子遷移率電晶體(即，HEMT)已被揭露在許多報告中。對GaN HEMT之注意主要是指向使用GaN作為一電子輸送層及AlGaN作為一電子供應層之AlGaN/GaN HEMT。在AlGaN/GaN HEMT中，由於在GaN與AlGaN間之 晶格常數之差在AlGaN中產生應變。在AlGaN中依此方式產生之壓電極化及自發極化導致高密度2DEG(二維電子氣體)產生。因此，期待該AlGaN/GaN HEMT可獲得一高效率開關元件及一高電壓電動裝置。由電路設計及安全之觀點來看，需要提供具有正常關特性之氮化半導體電晶體。
一氮化半導體電晶體係藉由以下方法製成，即，利用MOVPE(即，金屬有機汽相磊晶)在一基板上形成氮化半導體之一電子通道層及一電子供應層。該基板可以藍寶石、矽、碳化矽(SiC)、氮化鎵(GaN)、矽(Si)等製成。透過提供一便宜、大基板，利用一矽基板達成明顯之成本降低。
但是，在一矽基板中使用之矽具有與形成氮化半導體層之氮化半導體明顯不同的熱膨脹常數。由於在矽與氮化半導體間之晶格常數與熱膨脹常數的差，該矽基板會輕易地產生扭曲，且該等氮化半導體層會輕易地產生裂縫之缺點。因此難以增加氮化半導體層之厚度。不能增加氮化半導體層之厚度妨礙增加半導體裝置之崩潰電壓及減少錯位密度的努力。這會暗地傷害使用氮化半導體之原始目的，即，增加半導體裝置之崩潰電壓。
用以增加氮化半導體層之厚度同時避免產生基板扭曲及裂縫之方法包括形成帶有階狀Al組成物之AlGaN緩衝結構及形成一SLS(即，應變層超晶格)緩衝結構。更詳而言之，在一矽基板上形成具有如此緩衝結構之一緩衝層，接著，藉由使用氮化半導體在該緩衝層上形成一電子通道層及一電子供應層。具有帶有階狀Al組成物之該 AlGaN緩衝結構的緩衝層具有多數AlGaN層堆疊且分別帶有不同Al組成物之一結構。具有該SLS緩衝結構之緩衝層具有GaN薄膜及AlN薄膜反覆地堆疊之一結構。
具有這些緩衝結構中任一者之一緩衝層在以GaN製成之電子通道層中具有大加壓應變，其抵消在膜形成後之溫度下降過程中在全部氮化半導體層中產生的強拉伸應變。因此，可抑制扭曲及裂縫。
上述緩衝結構不可避免地具有複雜之結構，造成形成該緩衝層所需之時間長度增加，而這又導致生產量下降。此外，包含昂貴有機金屬材料之原料的量增加，導致製成之半導體裝置更昂貴。
因此，需要提供一種半導體裝置及製造一半導體裝置之方法，其中氮化半導體形成在一矽基板等上，以便抑制在該矽基板等中之扭曲及在該等氮化半導體層中之裂縫，且以低成本達成令人滿意之特性。
[專利文獻1]日本公開專利第2012-023314號公報
[專利文獻2]日本公開專利第2007-067077號公報
概要
依據實施例之一態樣，一種半導體裝置包括：一緩衝層，係在一基板上以氮化半導體製成；一第一半導體層，係在該緩衝層上以氮化半導體製成；一第二半導體層，係在該第一半導體層上以氮化半導體製成；及一閘極電極、一源極電極及一汲極電極，係形成在該第二半導體 層上，其中該緩衝層中摻雜有多數元素，該等元素包括選自於由C、Mg、Fe及Co構成之群組的一元素及選自於由Si、Ge、Sn及O構成之群組的一元素。
依據實施例之一態樣，一種製造半導體裝置之方法包括：在一基板上形成一緩衝層，該緩衝層係以氮化半導體製成；在該緩衝層上形成一第一半導體層，該第一半導體層係以氮化半導體製成；在該第一半導體層上形成一第二半導體層，該第二半導體層係以氮化半導體製成；及在該第二半導體層上形成一閘極電極、一源極電極及一汲極電極，其中該緩衝層中摻雜有多數元素，該等元素包括選自於由C、Mg、Fe及Co構成之群組的一元素及選自於由Si、Ge、Sn及O構成之群組的一元素。
10‧‧‧矽基板
21‧‧‧成核層
22‧‧‧緩衝層
31‧‧‧電子通道層
31a‧‧‧2DEG
32‧‧‧電子供應層
33‧‧‧蓋層
41‧‧‧閘極電極
42‧‧‧源極電極
43‧‧‧汲極電極
120‧‧‧緩衝層
121‧‧‧第一緩衝層
122‧‧‧第二緩衝層
410‧‧‧半導體晶片
411‧‧‧閘極電極
412‧‧‧源極電極
413‧‧‧汲極電極
420‧‧‧引線框
421‧‧‧閘極引線
422‧‧‧源極引線
423‧‧‧汲極引線
430‧‧‧晶粒黏著劑
431,432,433‧‧‧接合線
440‧‧‧模製樹脂
460‧‧‧電源供應設備
461‧‧‧一次側高電壓電路
462‧‧‧二次側低電壓電路
463‧‧‧變壓器
464‧‧‧交流電源
465‧‧‧橋式整流電路
466,467,468‧‧‧開關裝置
470‧‧‧高頻放大器
471‧‧‧數位預失真電路
472‧‧‧混合器
473‧‧‧功率放大器
474‧‧‧定向耦合器
910‧‧‧矽基板
921‧‧‧成核層
922‧‧‧緩衝層
931‧‧‧GaN層
圖式簡單說明
圖1A及1B係顯示由於一GaN層形成後之熱收縮產生之在邊緣向上彎曲之一基板的翹曲之圖；圖2係顯示用以研究翹曲產生之一測試材料之結構的圖；圖3係顯示在一緩衝層中摻雜Si之密度及在邊緣向下彎曲之基板之翹曲間之關係的圖；圖4係顯示在該緩衝層中摻雜Si之密度及藉由一XRC法獲得之扭曲間之關係的圖；圖5係顯示在一緩衝層中摻雜Si之密度及在邊緣向下彎曲之基板之翹曲間之關係的圖； 圖6係顯示依據第一實施例之半導體裝置之結構的圖；圖7係顯示在依據第一實施例之半導體裝置中摻雜之C及Si的圖；圖8A至8C係顯示製造依據第一實施例之半導體裝置之步驟的圖；圖9係顯示依據一第二實施例之半導體裝置之結構的圖；圖10係顯示在依據第一實施例之半導體裝置中摻雜之C及Si的圖；圖11係顯示在依據一第三實施例之一獨立封裝件中之一半導體裝置的圖；圖12係依據第三實施例之一電源供應設備之電路圖；及圖13係顯示依據第三實施例之一高功率放大器之結構的圖。
較佳實施例之詳細說明
以下，將參照附圖說明實施例。相同或類似元件將以相同或類似符號表示。
[第一實施例]
以下將先說明一矽基板之扭曲。如圖1A所示，藉由使用MOVPE，在一矽基板910上形成一緩衝層922，且在該緩衝層922上形成一GaN層931。在該情形下，如圖1B所示，由於在溫度下降時熱收縮等，該矽基板910在邊緣向 上翹曲。該矽基板910之翹曲係取決於該GaN層931之厚度。當該GaN層931之厚度增加時，該矽基板910之翹曲亦增加，這會在該GaN層931中產生裂縫等。又，該矽基板910之翹曲使設置在一半導體製造設備中之一真空吸盤等難以載運該矽基板910。該翹曲亦使一所欲曝光圖案無法在曝光時形成。因此，不可能製造一半導體裝置，或無法製造具有所欲特性之一半導體裝置。此外，在該GaN層931中之裂縫使該半導體裝置失去作用。
藉由製造具有圖2所示之結構之一測試樣本，對該矽基板910之翹曲進行研究。更詳而言之，在一矽基板910上堆疊形成一成核層921、一緩衝層922及一GaN層931以產生接受研究之一測試樣本。可注意到的是在這測試樣本之GaN層931上可形成作為一電子通道層之一AlGaN層，接著在該AlGaN層上形成一閘極電極、一源極電極及一汲極電極，因此產生該GaN層931作為一電子通道層之一半導體裝置。該成核層921係由AlN形成。該緩衝層922係由AlGaN形成。
在該測試樣本中，改變在該緩衝層922摻雜之Si之密度以監視在邊緣向下彎曲之矽基板910的翹曲。圖3顯示該等結果。在該緩衝層922摻雜之Si之密度增加導致該矽基板910之翹曲增加。
在該緩衝層922摻雜之Si之密度係與在邊緣向下彎曲之矽基板910之翹曲呈直線關係。因此，在該緩衝層922摻雜之Si之密度可依據作為一電子通道層之GaN層 931之厚度調整，藉此利用由於將Si摻雜至該緩衝層922中而在邊緣向下彎曲之翹曲來抵消由於熱收縮而在邊緣向上彎曲之GaN層931的翹曲。利用這配置，抑制該矽基板910之翹曲以防止在該等氮化半導體層中產生裂縫等。
圖4係顯示在該緩衝層922摻雜之Si之密度與藉由使用該XRC(即，X光搖擺曲線)法測量之在該GaN層931之扭曲值間的關係。該扭曲值係錯位密度之一指標。該扭曲值越大，該錯位密度越大。如圖4所示，在該緩衝層922摻雜之Si之密度增加導致該扭曲值增加，即，錯位密度增加。因此，將Si摻雜在該緩衝層922之AlGaN中會增加錯位。因此，該緩衝層922減少在溫度下降期間在該GaN層931中產生的應力，吾人相信這具有抑制該矽基板910之翹曲之效果。
圖5係顯示在該緩衝層922摻雜之Si之密度與當該緩衝層922以GaN製成時在邊緣向下彎曲之矽基板910之翹曲間的關係。即使在該緩衝層922係以GaN製成之情形中，在該緩衝層922摻雜之Si之密度增加亦使在邊緣向下彎曲之矽基板910之翹曲增加。但是，該翹曲比在該緩衝層922係以AlGaN製成之情形中小。可了解的是作為用以形成該緩衝層922之一材料，AlGaN優於GaN。
緩衝層922之低電阻不是較佳的，因為該低電阻會增加在實質垂直於該矽基板910之一垂直方向流動之一漏電流。因此，在該實施例中，在該緩衝層922中摻雜C(碳)以增加該緩衝層922之電阻。利用這配置，在該垂直方向 流動之漏電流減少，因此達成令人滿意之半導體裝置特性。
在該實施例中，在該緩衝層中摻雜之Si與C以抑制一矽基板等之翹曲及在氮化半導體層中產生裂縫且亦達成令人滿意之半導體裝置特性。該實施例不需要形成該應變層超結晶結構等，且，因此，可以低成本製造一半導體裝置。
<半導體裝置>
以下，將說明依據一第一實施例之一半導體裝置。該實施例之半導體裝置具有多數氮化半導體層堆疊在一矽基板10上之一結構，如圖6所示。更詳而言之，在該矽基板10上形成一成核層21，且在該成核層21上形成一緩衝層22，並且一電子通道層31、一電子供應層32及一蓋層33堆疊在該緩衝層22上。又，在該蓋層33上形成一閘極電極41、一源極電極42及一汲極電極43。
該成核層21係由AlN形成。該緩衝層22係由AlGaN(AlxGa1-xN)形成。該電子通道層31係由GaN形成，且該電子供應層32係由AlGaN(AlyGa1-yN)形成，並且該蓋層33係由n-GaN形成。利用這配置，靠近該電子通道層31與該電子供應層32間之界面產生2DEG 31a。可注意到的是可使用一SiC基板或一藍寶石基板取代該矽基板10。可有未形成該蓋層33之情形。
如圖7所示，在該實施例中在該緩衝層22中摻雜Si與C。在該緩衝層22中摻雜之C之密度實質均勻地為 1.0×1019原子/cm3。又，在該緩衝層22中摻雜之Si之密度由與面向該矽基板10之成核層21的界面逐漸增加至與該電子通道層31之界面。
在緊臨與該成核層21之界面之緩衝層22中的Si密度係1.0×1015原子/cm3。該Si密度向該電子通道層31逐漸增加，且在緊臨與該電子通道層31之界面係1.0×1018原子/cm3。以如上所述之方式，在該緩衝層22中摻雜Si，使得其密度由與該成核層21之界面逐漸增加至與該電子通道層31之界面。這配置會逐漸增加有助於增加電阻之有效受體密度。
如果在該緩衝層22中未摻雜Si，可能會由於存在摻雜在與該電子通道層31之界面之附近之該緩衝層22中的C而發生電流崩潰。但是，在該實施例中，在該緩衝層22中之Si之密度在與該電子通道層31之界面附近為高，這會增加有助於增加電阻之有效受體密度，因此抑制電流崩潰之發生。利用這配置，可進一步改善該半導體裝置之特性。即，增加電壓耐受性且抑制在該實施例之半導體裝置中產生電流崩潰，藉此達成令人滿意之裝置特性。
在該實施例中，該緩衝層22係藉由較佳地設定在該緩衝層22中摻雜之C密度為不小於1.0×1018原子/cm3且不大於1.0×1020原子/cm3，製成一所欲高電阻之薄膜。又，摻雜在該緩衝層22之Si密度最高之區域中，即，緊臨與該電子通道層31之界面的Si密度宜設定為不小於1.0×1016原子/cm3且不大於1.0×1019原子/cm3。
在該實施例之半導體裝置中，摻雜在該成核層21中之C密度為1.0×1019原子/cm3，且摻雜在該成核層21中之Si密度為1.0×1015原子/cm3。或者，該實施例可修改成使得C及Si被摻雜在該成核層21及該緩衝層22中任一層中。
又，該實施例已參照C及Si被摻雜在該緩衝層22中之情形說明過了。或者，可摻雜Mg、Fe、Co等而取代C，且可摻雜Ge、Sn、O等而取代Si。
<製造半導體裝置之方法>
以下，將參照圖8說明製造依據該實施例之半導體裝置的一方法。製造該實施例之半導體裝置之方法在作為一基板之矽基板10上透過磊晶成長形成多數氮化半導體層。透過磊晶成長形成多數氮化半導體層之方法包括MOVPE及MBE(即，分子束磊晶)。
在該實施例之說明中，將說明藉由MOVPE形成多數氮化半導體層之例子。當藉由MOVPE形成氮化半導體層時，使用TMA(即，三甲基鋁)作為Al之原料氣體，且使用TMG(即，三甲基鎵)作為Ga之原料氣體，並且使用NH3(即，氨)作為N之原料氣體。又，當供給原料氣體時可供給例如H2之載氣。
如圖8A所示，藉由使用氮化半導體在該矽基板10上連續地形成該成核層21及該緩衝層22。
該成核層21係具有，例如，可為200nm厚度之數十奈米至數百奈米之厚度的一AlN薄膜。該緩衝層22係以AlxGa1-xN製成，且具有500nm至1000nm之厚度。由於該電 子通道層31係由GaN等形成在該緩衝層22上，x之值宜大於或等於0且小於或等於0.5，且以大於0且小於或等於0.5更佳。在該實施例中，該緩衝層22係以Al0.3Ga0.7N製成，此時x之值係0.3。
可注意到的是該緩衝層22係形成在以AlN製成之成核層21上，且以GaN製成之電子通道層31係形成在該緩衝層22上。為提供一匹配晶格常數，該緩衝層22可形成為使得其Al組成物，即，x之值，由與該成核層21之界面附近逐漸減少至與該電子通道層31之界面附近。或者，該緩衝層22可形成有分別具有不同組成比率之二或二層以上之AlGaN。在這情形中，較靠近該電子通道層31之一層宜具有比較接近該成核層21之一層小之Al組成物比率。
在該實施例中，C係均勻地摻雜在該緩衝層22中。摻雜之C之密度係1.0×1019原子/cm3。又，摻雜在該緩衝層22中之Si密度由與面向該矽基板10之成核層21的界面逐漸增加至與該電子通道層31之界面。在緊臨與該成核層21之界面之該緩衝層22中的Si密度係1.0×1015原子/cm3。Si之密度向該電子通道層31逐漸增加，且在緊臨與該電子通道層31之界面係1.0×1018原子/cm3。
在形成該緩衝層22時，除了TMA、TMG及NH3以外，供給SiH4(單矽烷)以便摻雜一預定密度之Si。此外，可調整用於成長該緩衝層22之條件以達成C之自動摻雜。可供給CBr4(四溴化碳)作為C之一摻雜物原料。
摻雜在該緩衝層22中之Si密度可由與該成核層 21之界面直線地增加至與該電子通道層31之界面。或者，該Si密度可指數地增加，或可以一階段方式增加。
如圖8B所示，在該緩衝層22上堆疊該電子通道層31、該電子供應層32及該蓋層33。詳而言之，該電子通道層31具有500nm至1000nm之厚度，且可為一厚度1000nm之GaN層。該電子供應層32可為大約20nm之厚度且以AlyGa1-yN製成。該y值宜為等於或小於0.3。在該實施例中，使用Al0.2Ga0.8N。該蓋層33係大約5nm之厚度且以n-GaN製成。以預定密度摻雜作為n型雜質之Si。
如圖8C所示，在該蓋層33上形成該源極電極42及該汲極電極43，接著在該蓋層33上形成該閘極電極41。詳而言之，在該蓋層33上施加光阻，且藉由一曝光設備曝光及顯影該光阻，藉此形成一抗蝕圖案(未圖示)，該抗蝕圖案在欲形成該源極電極42及該汲極電極43之區域中具有開口。接著藉由真空蒸氣沈積形成以Ti/Al製成之一金屬積層薄膜。浸漬在有機溶劑中一起移除形成在該抗蝕圖案上之金屬積層薄膜及該抗蝕圖案。在這些程序後留下之該金屬積層薄膜形成該源極電極42及該汲極電極43。然後，實施RTA(即，快速熱退火)以達成對該源極電極42及該汲極電極43之歐姆接觸。在以Ti/Al製成之金屬積層薄膜中，該Ti薄膜之厚度係大約100nm，且該Al薄膜之厚度係大約300nm。
然後，在該蓋層33上再施加光阻，且藉由一曝光設備曝光及顯影該光阻，藉此形成一抗蝕圖案(未圖 示)，該抗蝕圖案在欲形成該閘極電極41之區域中具有一開口。接著藉由真空蒸氣沈積形成以Ni/Au製成之一金屬積層薄膜。浸漬在有機溶劑中一起移除形成在該抗蝕圖案上之金屬積層薄膜及該抗蝕圖案。在這些程序後留下之該金屬積層薄膜形成該閘極電極41。在以Ni/Au製成之金屬積層薄膜中，該Ni薄膜之厚度係大約50nm，且該Au薄膜之厚度係大約300nm。
上述製造步驟形成該實施例之半導體裝置。
[第二實施例]
以下，將說明一第二實施例。在該實施例中，如圖9所示，一緩衝層120包括一第一緩衝層121及一第二緩衝層122。在該實施例中，該第一緩衝層121及該第二緩衝層122具有不同摻雜Si密度。如圖10所示，Si係以比在第一緩衝層121中高之密度摻雜在該第二緩衝層122中。可注意到的是該C之密度在該第一緩衝層121及在該第二緩衝層122中係大約相同。
該第一緩衝層121及該第二緩衝層122係以AlGaN製成，且可具有不同組成比率。或者，它們之組成比率可相同。在組成比率不同之情形中，Al之組成比率宜在該第二緩衝層122比在該第一緩衝層121中小。
在該實施例中，摻雜在該第一緩衝層121及該第二緩衝層122中之C密度係1.0×1019原子/cm3。摻雜在該第一緩衝層121中之Si密度係3.0×1016原子/cm3，且摻雜在該第二緩衝層122中之Si密度係1.0×1018原子/cm3。
[第三實施例]
以下，將說明一第三實施例。該實施例係有關於一半導體裝置，一電源供應設備及一高頻放大器。
依據該實施例之半導體裝置係設置在一獨立封裝件中之第一或第二實施例的半導體裝置。以下將參照圖11說明該在獨立封裝件中之半導體裝置。圖11顯示在一獨立封裝件中之一半導體裝置之內部組態。電極等之位置可與在該第一或第二實施例中所述者不同。
將在該第一或第二實施例中製造之半導體裝置切成多數塊以產生一半導體晶片410，且該半導體晶片410係以GaN為主之半導體材料製成之一HEMT。該半導體晶片410係藉由使用一例如焊料之晶粒黏著劑430固定地安裝在一引線框420上。該半導體晶片410對應於該第一或第二實施例之半導體裝置。
一閘極電極411係透過一接合線431與一閘極引線421連接，且一源極電極412係透過一接合線432與一源極引線422連接。又，一汲極電極413係透過一接合線433與一汲極引線423連接。該等接合線431、432與433係以例如Al之金屬材料製成。在該實施例中，該閘極電極411係一閘極電極墊，且該閘極電極墊係與該第一或第二實施例之半導體裝置之閘極電極41連接。該源極電極412是一源極電極墊，且該源極電極墊係與第一或第二實施例之半導體裝置之源極電極42連接。該汲極電極413是一汲極電極墊，且該汲極電極墊係與第一或第二實施例之半導體裝置之汲 極電極43連接。
接著藉由使用模製樹脂440透過該轉印模法實施以樹脂為主之封裝。依此方式，製成設置在一獨立封裝件中之一半導體裝置，其中埋設有使用以GaN為主之半導體材料的一HEMT。
以下，將說明依據該實施例之一電源供應設備及一高頻放大器。該電源供應設備及高頻放大器使用該第一或第二實施例中之半導體裝置。
以下，將參照圖12說明該實施例之電源供應設備。該實施例之一電源供應設備460包括一一次側高電壓電路461，一二次側低電壓電路462，及設置在該一次側高電壓電路461與該二次側低電壓電路462之間的一變壓器463。該一次側電路461包括一交流電源464，一橋式整流電路465，多數開關裝置466(在圖12所示之例子中有4個)，及一開關裝置467。在圖12所示之例子中，該第一或第二實施例之半導體裝置係作為該等開關裝置466與467使用。可注意到的是該一次側電路461之開關裝置466與467較佳地為具有一正常關特性之半導體裝置。在該二次側電路462中使用之開關裝置468係以矽為主之MISFET(金屬絕緣體半導體場效電晶體)。
以下，將參照圖13說明該實施例之高頻放大器。該實施例之一高頻放大器470可作為一行動電話基地台之一功率放大器使用。該高頻放大器470包括一數位預失真電路471，多數混合器472，一功率放大器473及一定向耦合器 474。該數位預失真電路471減少一輸入信號之非直線失真。各混合器472混合具有一減少非直線失真之該輸入信號與多數交流信號。該功率放大器473放大與該交流信號混合之該輸入信號。在圖13所示之例子中，該功率放大器473包括該第一或第二實施例之半導體裝置。該定向耦合器474被用來監視該輸入信號及該輸出信號。在圖13所示之電路中，實施開關，例如，使得一輸出信號藉由其中一混合器472與一交流信號混合以提供至該數位預失真電路471。
依據在此所述之半導體裝置及製造半導體裝置之方法，獲得在一矽基板上形成氮化半導體之一半導體裝置，使得在該矽基板等中之扭曲及在該等氮化半導體層中之裂縫可被抑制，且使得令人滿意之特性可以低成本達成。
10‧‧‧矽基板
21‧‧‧成核層
22‧‧‧緩衝層
31‧‧‧電子通道層
31a‧‧‧2DEG
32‧‧‧電子供應層
33‧‧‧蓋層
41‧‧‧閘極電極
42‧‧‧源極電極
43‧‧‧汲極電極

Claims (18)

  1. 一種半導體裝置，包含：在一基板上以氮化半導體製成之一緩衝層；在該緩衝層上以氮化半導體製成之一第一半導體層；在該第一半導體層上以氮化半導體製成之一第二半導體層；及形成在該第二半導體層上之一閘極電極、一源極電極及一汲極電極，其中該緩衝層具有摻雜於其中的多數元素，該等元素包括選自於由C、Mg、Fe及Co構成之群組的一元素及選自於由Si、Ge、Sn及O構成之群組的一元素，其中，選自於由Si、Ge、Sn及O構成之群組的該元素之密度在該緩衝層中係高於在該第一半導體層中。
  2. 如請求項1之半導體裝置，其中摻雜在該緩衝層中且選自於由Si、Ge、Sn及O構成之群組的該元素具有由其面向該基板之一側向該第一半導體層增加之密度。
  3. 如請求項1之半導體裝置，其中該緩衝層包括面向該基板放置之一第一緩衝層及一遠離該基板放置之一第二緩衝層，且選自於由Si、Ge、Sn及O構成之群組之該元素的密度在該第二緩衝層中比在該第一緩衝層中高。
  4. 如請求項1至3中任一項之半導體裝置，其中摻雜在該緩衝層中且選自於由C、Mg、Fe及Co構成之群組的該元 素具有均勻之密度。
  5. 如請求項1至3中任一項之半導體裝置，其中該緩衝層係以AlxGa1-xN製成。
  6. 如請求項5之半導體裝置，其中x大於或等於0且小於或等於0.5。
  7. 如請求項1至3中任一項之半導體裝置，其中C被摻雜在該緩衝層中，且摻雜在該緩衝層之C的密度係大於或等於1.0×1016原子/cm3且小於或等於1.0×1018原子/cm3。
  8. 如請求項1至3中任一項之半導體裝置，其中Si被摻雜在該緩衝層中，且摻雜在該緩衝層之Si的密度在其最高密度點係大於或等於1.0×1018原子/cm3且小於或等於1.0×1020原子/cm3。
  9. 如請求項1至3中任一項之半導體裝置，其中Si及C被摻雜在該緩衝層中。
  10. 如請求項1至3中任一項之半導體裝置，其中該基板係以Si、SiC及藍寶石中之一者製成。
  11. 如請求項1至3中任一項之半導體裝置，更包含一成核層，該成核層係以包含AlN之材料製成且位在該基板與該緩衝層之間。
  12. 如請求項1至3中任一項之半導體裝置，其中該第一半導體層係以包含GaN之材料製成。
  13. 如請求項1至3中任一項之半導體裝置，其中該第二半導體層係以包含AlGaN之材料製成。
  14. 如請求項1至3中任一項之半導體裝置，更包含在該第二 半導體層上以n型氮化半導體製成之一第三半導體層，其中該閘極電極、該源極電極及該汲極電極係形成在該第三半導體層上。
  15. 如請求項14之半導體裝置，其中該第三半導體層係以包含n-GaN之材料製成。
  16. 一種電源供應設備，包含如請求項1至3中任一項之半導體裝置。
  17. 一種放大器，包含如請求項1至3中任一項之半導體裝置。
  18. 一種製造半導體裝置之方法，包含以下步驟：在一基板上形成以氮化半導體製成之一緩衝層；在該緩衝層上形成以氮化半導體製成之一第一半導體層；在該第一半導體層上形成以氮化半導體製成之一第二半導體層；及在該第二半導體層上形成一閘極電極、一源極電極及一汲極電極，其中該緩衝層具有摻雜於其中的多數元素，該等元素包括選自於由C、Mg、Fe及Co構成之群組的一元素及選自於由Si、Ge、Sn及O構成之群組的一元素，其中，選自於由Si、Ge、Sn及O構成之群組的該元素之密度在該緩衝層中係高於在該第一半導體層中。
TW103127600A 2013-09-19 2014-08-12 帶有以氮化半導體製成之緩衝層的半導體裝置 TWI565060B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013194412A JP6244769B2 (ja) 2013-09-19 2013-09-19 半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
TW201513343A TW201513343A (zh) 2015-04-01
TWI565060B true TWI565060B (zh) 2017-01-01

Family

ID=52667157

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103127600A TWI565060B (zh) 2013-09-19 2014-08-12 帶有以氮化半導體製成之緩衝層的半導體裝置

Country Status (4)

Country Link
US (1) US20150076509A1 (zh)
JP (1) JP6244769B2 (zh)
CN (1) CN104465744B (zh)
TW (1) TWI565060B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10062756B2 (en) * 2014-10-30 2018-08-28 Semiconductor Components Industries, Llc Semiconductor structure including a doped buffer layer and a channel layer and a process of forming the same
JP2016207818A (ja) * 2015-04-21 2016-12-08 富士通株式会社 化合物半導体装置及びその製造方法
JP6708960B2 (ja) * 2016-06-22 2020-06-10 住友電気工業株式会社 窒化物半導体装置及び窒化物半導体装置の製造方法
DE102018108604A1 (de) 2018-04-11 2019-10-17 Aixtron Se Nukleationsschicht-Abscheideverfahren
WO2020155095A1 (zh) * 2019-02-01 2020-08-06 苏州晶湛半导体有限公司 一种半导体结构及其制造方法
JP2022016951A (ja) * 2020-07-13 2022-01-25 富士通株式会社 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080237640A1 (en) * 2007-03-29 2008-10-02 The Regents Of The University Of California N-face high electron mobility transistors with low buffer leakage and low parasitic resistance
US20120025205A1 (en) * 2010-07-28 2012-02-02 Sumitomo Electric Industries, Ltd. Semiconductor device
US20120313145A1 (en) * 2011-06-08 2012-12-13 Sumitomo Electric Industries, Ltd. Semiconductor device with spacer layer between carrier traveling layer and carrier supplying layer

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005015642A1 (ja) * 2003-08-08 2005-02-17 Sanken Electric Co., Ltd. 半導体装置及びその製造方法
JP2012009630A (ja) * 2010-06-24 2012-01-12 Panasonic Corp 窒化物半導体装置及び窒化物半導体装置の製造方法
JP5919703B2 (ja) * 2011-06-24 2016-05-18 サンケン電気株式会社 半導体装置
US9257547B2 (en) * 2011-09-13 2016-02-09 Transphorm Inc. III-N device structures having a non-insulating substrate
KR101926358B1 (ko) * 2012-02-17 2018-12-07 삼성전자주식회사 반도체 발광장치 및 조명장치
JP6119165B2 (ja) * 2012-09-28 2017-04-26 富士通株式会社 半導体装置
US20140097444A1 (en) * 2012-10-09 2014-04-10 Industrial Technology Research Institute Nitride semiconductor device
WO2014108946A1 (ja) * 2013-01-10 2014-07-17 パナソニック株式会社 電界効果トランジスタ
JP5787417B2 (ja) * 2013-05-14 2015-09-30 コバレントマテリアル株式会社 窒化物半導体基板

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080237640A1 (en) * 2007-03-29 2008-10-02 The Regents Of The University Of California N-face high electron mobility transistors with low buffer leakage and low parasitic resistance
US20120025205A1 (en) * 2010-07-28 2012-02-02 Sumitomo Electric Industries, Ltd. Semiconductor device
US20120313145A1 (en) * 2011-06-08 2012-12-13 Sumitomo Electric Industries, Ltd. Semiconductor device with spacer layer between carrier traveling layer and carrier supplying layer

Also Published As

Publication number Publication date
US20150076509A1 (en) 2015-03-19
CN104465744A (zh) 2015-03-25
JP6244769B2 (ja) 2017-12-13
JP2015060986A (ja) 2015-03-30
TW201513343A (zh) 2015-04-01
CN104465744B (zh) 2017-09-19

Similar Documents

Publication Publication Date Title
TWI518901B (zh) 半導體設備
US9184241B2 (en) Semiconductor apparatus
TWI492379B (zh) 半導體裝置
KR101394206B1 (ko) 반도체 장치의 제조 방법 및 반도체 장치
CN104425584B (zh) 半导体装置
TWI565060B (zh) 帶有以氮化半導體製成之緩衝層的半導體裝置
KR101418187B1 (ko) 화합물 반도체 장치 및 그 제조 방법
TWI557917B (zh) 半導體裝置及其製造方法
JP5784441B2 (ja) 半導体装置及び半導体装置の製造方法
TW201513342A (zh) 半導體裝置及其製造方法
KR101597399B1 (ko) 반도체 결정 기판의 제조 방법, 반도체 장치의 제조 방법, 반도체 결정 기판 및 반도체 장치
US9548365B2 (en) Semiconductor device and method for manufacturing semiconductor device
JP2018041786A (ja) 半導体結晶基板、半導体装置、半導体結晶基板の製造方法及び半導体装置の製造方法
JP2017139390A (ja) 半導体装置、電源装置及び増幅器
JP6376257B2 (ja) 半導体装置
JP2017168862A (ja) 半導体装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees