JP2015060986A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】低コストで、シリコン基板等の反りや窒化物半導体層にクラックの発生が抑制され、良好な特性の半導体装置を得る。【解決手段】基板１０の上に、窒化物半導体により形成されたバッファ層２２と、バッファ層２２の上に、窒化物半導体により形成された第１の半導体層３１と、第１の半導体層３１の上に、窒化物半導体により形成された第２の半導体層３２と、第２の半導体層３２の上に形成されたゲート電極４１と、ソース電極４２及びドレイン電極４３と、を有し、バッファ層２２には、Ｃ、Ｍｇ、Ｆｅ、Ｃｏのうちから選ばれる元素と、Ｓｉ、Ｇｅ、Ｓｎ、Ｏのうちから選ばれる元素の双方がドープされている半導体装置。【選択図】図６

Description

本発明は、半導体装置及び半導体装置の製造方法に関するものである。
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのため、ＧａＮ等の窒化物半導体は、高電圧動作かつ高出力を得る電源用の半導体デバイスの材料として極めて有望である。
窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えば、ＧａＮ系のＨＥＭＴ（ＧａＮ−ＨＥＭＴ）では、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮからなるＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮからなるＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極差により、高濃度の２ＤＥＧ（Two-Dimensional Electron Gas：２次元電子ガス）が得られる。そのため、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイスとして期待されている。また、回路設計と安全性の観点からは、ノーマリーオフ型の特性を有する窒化物半導体トランジスタの実現が求められている。
具体的には、窒化物半導体トランジスタは、基板の上にＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）により、窒化物半導体からなる電子走行層及び電子供給層を成長させることにより作製される。この際基板としては、サファイア、シリコンカーバイド（ＳｉＣ）、窒化ガリウム（ＧａＮ）、シリコン（Ｓｉ）等を用いることができるが、シリコン基板の場合には、安価で口径の大きい基板を用いることができるため、大幅な低コスト化を図ることが可能である。
しかしながら、シリコン基板を形成しているシリコンと窒化物半導体層を形成している窒化物半導体との格子定数や熱膨張係数が大きく異なる。このため、シリコンと窒化物半導体との格子定数や熱膨張係数が大きく異なることに起因して、シリコン基板には反りや、また、窒化物半導体層にはクラックが発生しやすくなり、窒化物半導体層の膜厚を厚くすることは困難であった。このように窒化物半導体層を厚くすることができないと、本来半導体装置の破壊耐圧の向上等を目的として窒化物半導体を用いたことに反し、半導体装置の破壊耐圧の向上や、転位密度の低減を図ることが制限されてしまい好ましくない。
ところで、基板の反りやクラックの発生を抑制しつつ、窒化物層を厚膜化する手法としては、階段Ａｌ組成型ＡｌＧａＮバッファ構造やＳＬＳ（Strained Layer Superlattice、歪超格子）バッファ構造を形成する方法がある。具体的には、シリコン基板等の上に、これらのバッファ構造のバッファ層を形成し、これらのバッファ層の上に、窒化物半導体により電子走行層及び電子供給層を形成する方法である。尚、階段Ａｌ組成型ＡｌＧａＮバッファ構造のバッファ層は、Ａｌ組成の異なるＡｌＧａＮ層を数層積層した構造のものであり、ＳＬＳバッファ構造のバッファ層は、ＧａＮ系薄膜とＡｌＮ系薄膜を多周期にわたり積層した構造のものである。
上述したいずれのバッファ構造のバッファ層においても、ＧａＮにより形成される電子走行層に大きな圧縮歪を内包させることで、成膜後の降温過程において生じる窒化物半導体層全体の強い引張歪を相殺し、反りやクラックの抑制を図るものである。
特開２０１２−０２３３１４号公報 特開２００７−０６７０７７号公報
しかしながら、上述したバッファ構造は必然的に構造が複雑となり、バッファ層を形成する時間が長くなるため、スループットの低下を招き、また、高価な有機金属材料を中心とする原料消費量も多くなることから、製造される半導体装置が高コストなものとなる。
このため、シリコン基板等の上に窒化物半導体が形成されている半導体装置において、低コストで、シリコン基板等の反りや窒化物半導体層にクラックの発生が抑制されており、良好な特性の半導体装置及び半導体装置の製造方法が求められている。
本実施の形態の一観点によれば、基板の上に、窒化物半導体により形成されたバッファ層と、前記バッファ層の上に、窒化物半導体により形成された第１の半導体層と、前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、前記第２の半導体層の上に形成されたゲート電極と、ソース電極及びドレイン電極と、を有し、前記バッファ層には、Ｃ、Ｍｇ、Ｆｅ、Ｃｏのうちから選ばれる元素と、Ｓｉ、Ｇｅ、Ｓｎ、Ｏのうちから選ばれる元素の双方がドープされていることを特徴とする。
また、本実施の形態の他の一観点によれば、基板の上に、窒化物半導体により形成されたバッファ層を形成する工程と、前記バッファ層の上に、窒化物半導体により形成された第１の半導体層を形成する工程と、前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層を形成する工程と、前記第２の半導体層の上に、ゲート電極、ソース電極及びドレイン電極を形成する工程と、を有し、前記バッファ層には、Ｃ、Ｍｇ、Ｆｅ、Ｃｏのうちから選ばれる元素と、Ｓｉ、Ｇｅ、Ｓｎ、Ｏのうちから選ばれる元素の双方がドープされていることを特徴とする。
開示の半導体装置及び半導体装置の製造方法によれば、シリコン基板等の上に窒化物半導体が形成されている半導体装置において、低コストで、シリコン基板等の反りや窒化物半導体層にクラックが生じることを抑制することができ、また、特性を良好にすることができる。
ＧａＮ層成膜後の熱収縮により生じる基板の上に凹の反りの説明図 反りの検討のため作製した試料の構造図 バッファ層にドープされたＳｉの濃度と基板の上に凸の反り量との相関図（１） バッファ層にドープされたＳｉの濃度とＸＲＣ法におけるTwistとの相関図 バッファ層にドープされたＳｉの濃度と基板の上に凸の反り量との相関図（２） 第１の実施の形態における半導体装置の構造図 第１の実施の形態における半導体装置にドープされるＣ及びＳｉの説明図 第１の実施の形態における半導体装置の製造方法の製造工程図 第２の実施の形態における半導体装置の構造図 第２の実施の形態における半導体装置にドープされるＣ及びＳｉの説明図 第３の実施の形態におけるディスクリートパッケージされた半導体デバイスの説明図 第３の実施の形態における電源装置の回路図 第３の実施の形態における高出力増幅器の構造図
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
〔第１の実施の形態〕
最初に、シリコン基板の反りについて説明する。図１（ａ）に示すように、シリコン基板９１０の上にバッファ層９２２を形成し、バッファ層９２２の上にＧａＮ層９３１をＭＯＶＰＥにより形成した場合、図１（ｂ）に示すように、シリコン基板９１０は、降温時の熱収縮等により下に凸に反ってしまう。このシリコン基板９１０の反りは、成膜されるＧａＮ層９３１の膜厚に依存しており、ＧａＮ層９３１の膜厚が厚くなると、シリコン基板９１０の下に凸の反りも大きくなり、これに起因して、ＧａＮ層９３１にクラック等が発生する。尚、シリコン基板９１０に反りが発生すると、半導体製造装置に設けられている真空チャック等によるシリコン基板９１０を搬送することが困難となり、また、露光時において所望のパターンを露光することができなくなる。このため、半導体装置を製造することが不可能となる場合や、所望の特性の半導体装置を製造することができなくなる場合がある。また、ＧａＮ層９３１にクラック等が発生してしまうと、半導体装置として用いることができない。
次に、図２に示す構造の試料を作製してシリコン基板９１０の反りについて検討を行なった。具体的には、シリコン基板９１０の上に、核形成層９２１、バッファ層９２２、ＧａＮ層９３１を積層形成した試料を作製して検討を行なった。尚、この試料のＧａＮ層９３１の上に電子供給層となるＡｌＧａＮ層を形成し、ＡｌＧａＮ層の上に、ゲート電極、ソース電極、ドレイン電極を形成することにより、ＧａＮ層９３１を電子走行層とした半導体装置を作製することができる。核形成層９２１はＡｌＮにより形成されており、バッファ層９２２はＡｌＧａＮにより形成されている。
このような試料において、バッファ層９２２にドープされるＳｉの濃度を変化させて、シリコン基板９１０の上に凸の反り量を調べた。この結果を図３に示す。図３に示されるように、バッファ層９２２にドープされるＳｉの濃度を高くすると、シリコン基板９１０の上に凸の反り量は大きくなる。
バッファ層９２２にドープされるＳｉの濃度と、シリコン基板９１０の上に凸の反り量とは線形な関係にある。よって、電子走行層となるＧａＮ層９３１の膜厚に応じて、所定の濃度のＳｉをバッファ層９２２にドープすることにより、ＧａＮ層９３１の熱収縮に起因した下に凸の反りと、バッファ層９２２にドープされたＳｉに起因した上に凸の反りとを相殺することができる。これにより、シリコン基板９１０の反りを抑制することができ、窒化物半導体層に生じるクラック等の発生を抑制することができる。
図４は、バッファ層９２２にドープされるＳｉの濃度とＧａＮ層９３１におけるＸＲＣ（Ｘ線ロッキング カーブ）法により測定されたTwistの値との関係を示す。尚、このTwistの値は、転位密度の指標となるものであり、Twistの値が大きいと、転位密度が高いことを示している。図４に示されるように、バッファ層９２２にドープされているＳｉの濃度が高いと、Twistの値が大きくなるため、転位密度が高くなる。従って、バッファ層９２２であるＡｌＧａＮにＳｉをドープすることにより、転位が増加し、降温時においてＧａＮ層９３１において生じる応力が、バッファ層９２２により緩和されるため、シリコン基板９１０の反りを抑制することができるものと考えられる。
尚、図５は、バッファ層９２２がＧａＮにより形成されている場合において、バッファ層９２２にドープされるＳｉの濃度と、シリコン基板９１０の上に凸の反り量との関係を示す。バッファ層９２２がＧａＮにより形成されている場合においても、バッファ層９２２にドープされるＳｉの濃度を高くすることにより、シリコン基板９１０の上に凸の反り量が増えるものの、ＡｌＧａＮの場合と比べると小さい。よって、バッファ層９２２は、ＧａＮよりもＡｌＧａＮにより形成されていることが好ましい。
ところで、バッファ層９２２における抵抗が低いと、シリコン基板９１０に対し略垂直方向となる縦方向に流れるリーク電流が増加するため好ましくない。従って、本実施の形態においては、バッファ層９２２にＣ（炭素）をドープすることにより、バッファ層９２２の高抵抗化を図っている。これにより、縦方向に流れるリーク電流を減らすことができ、半導体装置の特性を良好なものにすることができる。
よって、本実施の形態においては、バッファ層に、ＳｉとＣの双方をドープすることにより、シリコン基板等の反りや窒化物半導体層にクラックが生じることを抑制することができ、半導体装置の特性を良好にすることができる。また、本実施の形態は、歪超格子構造等を形成する必要がないため、低コストで半導体装置を製造することができる。
（半導体装置）
次に、第１の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図６に示されるように、シリコン基板１０の上に、窒化物半導体層が積層されている構造のものである。具体的には、シリコン基板１０の上に、核形成層２１が形成されており、核形成層２１の上には、バッファ層２２が形成されており、バッファ層２２の上に、電子走行層３１、電子供給層３２、キャップ層３３が積層して形成されている。また、キャップ層３３の上には、ゲート電極４１、ソース電極４２及びドレイン電極４３が形成されている。
核形成層２１はＡｌＮにより形成されており、バッファ層２２はＡｌＧａＮ（ＡｌｘＧａ１−ｘＮ）により形成されている。また、電子走行層３１はＧａＮにより形成されており、電子供給層３２はＡｌＧａＮ（ＡｌｙＧａ１−ｙＮ）により形成されており、キャップ層３３はｎ−ＧａＮにより形成されている。これにより、電子走行層３１においては、電子走行層３１と電子供給層３２との界面近傍に２ＤＥＧ３１ａが生成される。尚、シリコン基板１０に代えて、ＳｉＣ基板、サファイア基板等を用いてもよい。また、キャップ層３３は形成しなくともよい場合がある。
図７に示されるように、本実施の形態においては、バッファ層２２にＳｉとＣの双方がドープされている。バッファ層２２にドープされているＣの濃度は、１．０×１０１９ａｔｏｍｓ／ｃｍ３であり、略均一である。また、バッファ層２２にドープされているＳｉは、シリコン基板１０側となる核形成層２１との界面から電子走行層３１との界面に向かって、徐々にＳｉの濃度が増加するようにドープされている。
即ち、バッファ層２２においては、核形成層２１との界面近傍のＳｉの濃度は１．０×１０１５ａｔｏｍｓ／ｃｍ３となり、電子走行層３１側に向かって徐々に増加し、電子走行層３１との界面近傍のＳｉの濃度が１．０×１０１８ａｔｏｍｓ／ｃｍ３となっている。このように、バッファ層２２において、Ｓｉの濃度を核形成層２１との界面から電子走行層３１との界面に向かって、徐々に増加するようにドープすることにより、高抵抗化に寄与する実効的なアクセプタ濃度を徐々に減らすことができる。
即ち、バッファ層２２にＳｉがドープされていないと、電子走行層３１との界面近傍におけるバッファ層２２にドープされているＣにより電流コラプスが発生しやすくなる。しかしながら、本実施の形態においては、バッファ層２２におけるＳｉの濃度が、電子走行層３１との界面近傍において高いため、高抵抗化に寄与する実効的なアクセプタ濃度を低下させることができ、電流コラプスの発生を抑制することができる。これにより、より一層半導体装置の特性を向上させることができる。即ち、本実施の形態における半導体装置は、耐圧の向上と電流コラプスの発生の抑制を図ることができ、半導体装置の特性を良好にすることができる。
本実施の形態においては、バッファ層２２が所望の高抵抗な膜となるように、バッファ層２２にドープされるＣの濃度は、１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、１．０×１０２０ａｔｏｍｓ／ｃｍ３以下であることが好ましい。また、バッファ層２２においてＳｉの濃度が最も高くなる領域のＳｉの濃度、即ち、電子走行層３１との界面近傍におけるＳｉの濃度は、１．０×１０１６ａｔｏｍｓ／ｃｍ３以上、１．０×１０１９ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
尚、本実施の形態における半導体装置においては、核形成層２１にドープされているＣの濃度は、１．０×１０１９ａｔｏｍｓ／ｃｍ３であり、Ｓｉの濃度は、１．０×１０１５ａｔｏｍｓ／ｃｍ３である。また、本実施の形態は、核形成層２１またはバッファ層２２のいずれか一方に、ＣとＳｉの双方がドープされているものであってもよい。
また、本実施の形態においては、バッファ層２２に、ＣとＳｉをドープする場合について説明したが、Ｃに代えて、Ｍｇ、Ｆｅ、Ｃｏ等をドープしてもよく、Ｓｉに代えて、Ｇｅ、Ｓｎ、Ｏ等をドープしてもよい。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図８に基づき説明する。本実施の形態における半導体装置の製造方法は、基板となるシリコン基板１０の上に、窒化物半導体層をエピタキシャル成長させることにより形成する。窒化物半導体層をエピタキシャル成長させる方法としては、ＭＯＶＰＥまたはＭＢＥ（Molecular Beam Epitaxy）がある。
尚、本実施の形態における説明では、窒化物半導体層は、ＭＯＶＰＥにより形成する場合について説明する。窒化物半導体層をＭＯＶＰＥにより成膜する際には、Ａｌの原料ガスにはＴＭＡ（トリメチルアルミニウム）が用いられ、Ｇａの原料ガスにはＴＭＧ（トリメチルガリウム）が用いられ、Ｎの原料ガスにはＮＨ３（アンモニア）が用いられる。また、原料ガスを供給する際には、Ｈ２等のキャリアガスを用いて供給してもよい。
最初に、図８（ａ）に示されるように、シリコン基板１０の上に、窒化物半導体により核形成層２１及びバッファ層２２を順次形成する。
核形成層２１は、膜厚が数１０ｎｍ〜数１００ｎｍ、例えば、２００ｎｍのＡｌＮ膜により形成されており、バッファ層２２は、膜厚が５００ｎｍ〜１０００ｎｍのＡｌｘＧａ１−ｘＮにより形成されている。バッファ層２２の上には、ＧａＮ等により電子走行層３１が形成されるため、ｘの値は、０以上、０．５以下が好ましく、更には、０よりも大きく、０．５以下が好ましい。本実施の形態においては、バッファ層２２は、ｘの値が０．３となるＡｌ０．３Ｇａ０．７Ｎにより形成されている。
尚、バッファ層２２は、ＡｌＮにより形成された核形成層２１の上に形成されており、バッファ層２２の上には、ＧａＮ等により電子走行層３１が形成されている。このため、格子定数を近づけるため、バッファ層２２は、核形成層２１との界面近傍から電子走行層３１の界面近傍に向かって、徐々にＡｌの組成比が減少するように、即ち、ｘの値が減少するように形成してもよい。また、バッファ層２２は、組成比の異なる２層以上のＡｌＧａＮにより形成してもよい。この場合、核形成層２１に近い層よりも、電子走行層３１に近い層の方が、Ａｌの組成比が少なくなるように形成されることが好ましい。
本実施の形態においては、バッファ層２２において、Ｃは略均一にドープされており、ドープされているＣの濃度は、１．０×１０１９ａｔｏｍｓ／ｃｍ３である。また、バッファ層２２にドープされているＳｉは、シリコン基板１０側となる核形成層２１との界面から電子走行層３１との界面に向かって、徐々にＳｉの濃度が増加するようにドープされている。即ち、バッファ層２２においては、核形成層２１との界面近傍のＳｉの濃度は１．０×１０１５ａｔｏｍｓ／ｃｍ３となり、電子走行層３１側に向かって徐々に増加し、電子走行層３１との界面近傍のＳｉの濃度が１．０×１０１８ａｔｏｍｓ／ｃｍ３となっている。
バッファ層２２を形成する際には、ＴＭＡ、ＴＭＧ、ＮＨ３の他に、所定の濃度のＳｉをドープするため、ＳｉＨ４（モノシラン）が供給されている。また、Ｃは、バッファ層２２における成長条件を調整することにより、Ｃをオートドーピングしてもよく、また、Ｃのドーパント原料として、ＣＢｒ４（四臭化炭素）を供給してもよい。
尚、バッファ層２２にドープされるＳｉの濃度は、核形成層２１との界面から電子走行層３１との界面に向かって、線形にＳｉの濃度が増加していてもよく、指数関数的、または、階段状に増加するものであってもよい。
次に、図８（ｂ）に示すように、バッファ層２２の上に、電子走行層３１、電子供給層３２及びキャップ層３３を積層して形成する。具体的には、電子走行層３１は、膜厚が５００ｎｍ〜１０００ｎｍ、例えば、１０００ｎｍのＧａＮにより形成されている。電子供給層３２は、膜厚が約２０ｎｍのＡｌｙＧａ１−ｙＮにより形成されており、ｙの値は０．３以下であることが好ましく、本実施の形態においては、Ａｌ０．２Ｇａ０．８Ｎにより形成されている。キャップ層３３は、膜厚が約５ｎｍのｎ−ＧａＮにより形成されており、ｎ型となる不純物元素としてＳｉが、所定の濃度ドープされている。
次に、図８（ｃ）に示すように、キャップ層３３の上に、ソース電極４２及びドレイン電極４３を形成し、更に、キャップ層３３の上に、ゲート電極４１を形成する。具体的には、キャップ層３３の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、Ｔｉ／Ａｌ膜からなる金属積層膜を真空蒸着により成膜した後、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜されている金属積層膜をレジストパターンとともに除去する。これにより、残存する金属積層膜によりソース電極４２及びドレイン電極４３が形成される。この後、ＲＴＡ（ラピッドサーマルアニール）を行なうことにより、ソース電極４２及びドレイン電極４３をオーミックコンタクトさせる。尚、Ｔｉ／Ａｌ膜からなる金属積層膜において、Ｔｉ膜の膜厚は約１００ｎｍであり、Ａｌ膜の膜厚は約３００ｎｍである。
この後、再びキャップ層３３の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、Ｎｉ／Ａｕ膜からなる金属積層膜を真空蒸着により成膜した後、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜されている金属積層膜をレジストパターンとともに除去する。これにより、残存する金属積層膜によりゲート電極４１が形成される。尚、Ｎｉ／Ａｕ膜からなる金属積層膜において、Ｎｉ膜の膜厚は約５０ｎｍであり、Ａｕ膜の膜厚は約３００ｎｍである。
以上の工程の製造方法により、本実施の形態における半導体装置を製造することができる。
〔第２の実施の形態〕
次に、第２の実施の形態について説明する。本実施の形態は、図９に示すように、バッファ層１２０が、第１のバッファ層１２１と第２のバッファ層１２２により形成されているものであってもよい。本実施の形態においては、第１のバッファ層１２１と第２のバッファ層１２２は、ドープされているＳｉの濃度が異なっており、図１０に示されるように、第１のバッファ層１２１よりも第２のバッファ層１２２の方が、Ｓｉが多くドープされている。尚、第１のバッファ層１２１と第２のバッファ層１２２とにおけるＣの濃度は、略同じである。
第１のバッファ層１２１と第２のバッファ層１２２は、ＡｌＧａＮにより形成されており、組成比が異なっていてもよく、また、同じであってもよい。組成比が異なっている場合には、第１のバッファ層１２１よりも、第２のバッファ層１２２の方が、Ａｌの組成比が低い方が好ましい。
本実施の形態においては、第１のバッファ層１２１及び第２のバッファ層１２２にドープされているＣの濃度は１．０×１０１９ａｔｏｍｓ／ｃｍ３である。また、第１のバッファ層１２１にドープされているＳｉの濃度は３．０×１０１６ａｔｏｍｓ／ｃｍ３であり、第２のバッファ層１２２にドープされているＳｉの濃度は１．０×１０１８ａｔｏｍｓ／ｃｍ３である。
〔第３の実施の形態〕
次に、第３の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
本実施の形態における半導体デバイスは、第１または第２の実施の形態におけるいずれかの半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図１１に基づき説明する。尚、図１１は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１または第２の実施の形態に示されているものとは、異なっている。
最初に、第１または第２の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１または第２の実施の形態における半導体装置に相当するものである。
次に、ゲート電極４１１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４１２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４１３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３はＡｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４１１はゲート電極パッドであり、第１または第２の実施の形態における半導体装置のゲート電極４１と接続されている。また、ソース電極４１２はソース電極パッドであり、第１または第２の実施の形態における半導体装置のソース電極４２と接続されている。また、ドレイン電極４１３はドレイン電極パッドであり、第１または第２の実施の形態における半導体装置のドレイン電極４３と接続されている。
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。
次に、本実施の形態における電源装置及び高周波増幅器について説明する。本実施の形態における電源装置及び高周波増幅器は、第１または第２の実施の形態におけるいずれかの半導体装置を用いた電源装置及び高周波増幅器である。
最初に、図１２に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置４６０は、高圧の一次側回路４６１、低圧の二次側回路４６２及び一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３を備えている。一次側回路４６１は、交流電源４６４、いわゆるブリッジ整流回路４６５、複数のスイッチング素子（図１２に示す例では４つ）４６６及び一つのスイッチング素子４６７等を備えている。二次側回路４６２は、複数のスイッチング素子（図１２に示す例では３つ）４６８を備えている。図１２に示す例では、第１または第２の実施の形態における半導体装置を一次側回路４６１のスイッチング素子４６６及び４６７として用いられている。尚、一次側回路４６１のスイッチング素子４６６及び４６７は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路４６２において用いられているスイッチング素子４６８はシリコンにより形成される通常のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を用いている。
次に、図１３に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器４７０は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器４７０は、ディジタル・プレディストーション回路４７１、ミキサー４７２、パワーアンプ４７３及び方向性結合器４７４を備えている。ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償する。ミキサー４７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅する。図１３に示す例では、パワーアンプ４７３は、第１または第２の実施の形態におけるいずれかの半導体装置を有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。図１３に示す回路では、例えば、スイッチの切り替えにより、ミキサー４７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することが可能である。
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に、窒化物半導体により形成されたバッファ層と、
前記バッファ層の上に、窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成されたゲート電極と、ソース電極及びドレイン電極と、
を有し、
前記バッファ層には、Ｃ、Ｍｇ、Ｆｅ、Ｃｏのうちから選ばれる元素と、Ｓｉ、Ｇｅ、Ｓｎ、Ｏのうちから選ばれる元素の双方がドープされていることを特徴とする半導体装置。
（付記２）
前記バッファ層にドープされるＳｉ、Ｇｅ、Ｓｎ、Ｏのうちから選ばれる元素の濃度は、前記基板側から前記第１の半導体層側に向かって高くなっていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記バッファ層は、前記基板側より第１のバッファ層と第２のバッファ層を積層したものであって、
前記第１のバッファ層よりも前記第２のバッファ層の方が、ドープされているＳｉ、Ｇｅ、Ｓｎ、Ｏのうちから選ばれる元素の濃度が高いことを特徴とする付記１に記載の半導体装置。
（付記４）
前記バッファ層にドープされるＣ、Ｍｇ、Ｆｅ、Ｃｏのうちから選ばれる元素の濃度は、略均一であることを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記５）
前記バッファ層は、ＡｌｘＧａ１−ｘＮにより形成されていることを特徴とする付記１から４のいずれかに記載の半導体装置。
（付記６）
ｘの値は、０以上、０．５以下であることを特徴とする付記５に記載の半導体装置。
（付記７）
前記バッファ層には、Ｃがドープされており、
前記バッファ層にドープされているＣの濃度は、１．０×１０１６ａｔｏｍｓ／ｃｍ３以上、１．０×１０１８ａｔｏｍｓ／ｃｍ３以下であることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記８）
前記バッファ層には、Ｓｉがドープされており、
前記バッファ層にドープされているＳｉの最も濃度の高い部分における濃度は、１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、１．０×１０２０ａｔｏｍｓ／ｃｍ３以下であることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記９）
前記バッファ層には、ＳｉとＣがドープされていることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記１０）
前記基板は、Ｓｉ、ＳｉＣ、サファイアのうちのいずれかにより形成されていることを特徴とする付記１から９のいずれかに記載の半導体装置。
（付記１１）
前記基板と前記バッファ層との間には、ＡｌＮを含む材料により核形成層が形成されていることを特徴とする付記１から１０のいずれかに記載の半導体装置。
（付記１２）
前記第１の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする付記１から１１のいずれかに記載の半導体装置。
（付記１３）
前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする付記１から１２のいずれかに記載の半導体装置。
（付記１４）
前記第２の半導体層の上には、ｎ型の窒化物半導体により第３の半導体層が形成されており、
前記ゲート電極と、前記ソース電極及び前記ドレイン電極は、前記第３の半導体層の上に形成されていることを特徴とする付記１から１３のいずれかに記載の半導体装置。
（付記１５）
前記第３の半導体層は、ｎ−ＧａＮを含む材料により形成されていることを特徴とする付記１４のいずれかに記載の半導体装置。
（付記１６）
付記１から１５のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記１７）
付記１から１５のいずれかに記載の半導体装置を有することを特徴とする増幅器。
（付記１８）
基板の上に、窒化物半導体により形成されたバッファ層を形成する工程と、
前記バッファ層の上に、窒化物半導体により形成された第１の半導体層を形成する工程と、
前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層を形成する工程と、
前記第２の半導体層の上に、ゲート電極、ソース電極及びドレイン電極を形成する工程と、
を有し、
前記バッファ層には、Ｃ、Ｍｇ、Ｆｅ、Ｃｏのうちから選ばれる元素と、Ｓｉ、Ｇｅ、Ｓｎ、Ｏのうちから選ばれる元素の双方がドープされていることを特徴とする半導体装置の製造方法。
１０ シリコン基板
２１ 核形成層
２２ バッファ層
３１ 電子走行層（第１の半導体層）
３１ａ ２ＤＥＧ
３２ 電子供給層（第２の半導体層）
３３ キャップ層（第３の半導体層）
４１ ゲート電極
４２ ソース電極
４３ ドレイン電極

Claims (9)

  1. 基板の上に、窒化物半導体により形成されたバッファ層と、
    前記バッファ層の上に、窒化物半導体により形成された第１の半導体層と、
    前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
    前記第２の半導体層の上に形成されたゲート電極と、ソース電極及びドレイン電極と、
    を有し、
    前記バッファ層には、Ｃ、Ｍｇ、Ｆｅ、Ｃｏのうちから選ばれる元素と、Ｓｉ、Ｇｅ、Ｓｎ、Ｏのうちから選ばれる元素の双方がドープされていることを特徴とする半導体装置。
  2. 前記バッファ層にドープされるＳｉ、Ｇｅ、Ｓｎ、Ｏのうちから選ばれる元素の濃度は、前記基板側から前記第１の半導体層側に向かって高くなっていることを特徴とする請求項１に記載の半導体装置。
  3. 前記バッファ層は、前記基板側より第１のバッファ層と第２のバッファ層を積層したものであって、
    前記第１のバッファ層よりも前記第２のバッファ層の方が、ドープされているＳｉ、Ｇｅ、Ｓｎ、Ｏのうちから選ばれる元素の濃度が高いことを特徴とする請求項１に記載の半導体装置。
  4. 前記バッファ層にドープされるＣ、Ｍｇ、Ｆｅ、Ｃｏのうちから選ばれる元素の濃度は、略均一であることを特徴とする請求項１から３のいずれかに記載の半導体装置。
  5. 前記バッファ層は、ＡｌｘＧａ１−ｘＮにより形成されていることを特徴とする請求項１から４のいずれかに記載の半導体装置。
  6. 前記バッファ層には、Ｃがドープされており、
    前記バッファ層にドープされているＣの濃度は、１．０×１０１６ａｔｏｍｓ／ｃｍ３以上、１．０×１０１８ａｔｏｍｓ／ｃｍ３以下であることを特徴とする請求項１から５のいずれかに記載の半導体装置。
  7. 前記バッファ層には、Ｓｉがドープされており、
    前記バッファ層にドープされているＳｉの最も濃度の高い部分における濃度は、１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、１．０×１０２０ａｔｏｍｓ／ｃｍ３以下であることを特徴とする請求項１から６のいずれかに記載の半導体装置。
  8. 前記バッファ層には、ＳｉとＣがドープされていることを特徴とする請求項１から５のいずれかに記載の半導体装置。
  9. 基板の上に、窒化物半導体により形成されたバッファ層を形成する工程と、
    前記バッファ層の上に、窒化物半導体により形成された第１の半導体層を形成する工程と、
    前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層を形成する工程と、
    前記第２の半導体層の上に、ゲート電極、ソース電極及びドレイン電極を形成する工程と、
    を有し、
    前記バッファ層には、Ｃ、Ｍｇ、Ｆｅ、Ｃｏのうちから選ばれる元素と、Ｓｉ、Ｇｅ、Ｓｎ、Ｏのうちから選ばれる元素の双方がドープされていることを特徴とする半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017228642A (ja) * 2016-06-22 2017-12-28 住友電気工業株式会社 窒化物半導体装置及び窒化物半導体装置の製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10062756B2 (en) * 2014-10-30 2018-08-28 Semiconductor Components Industries, Llc Semiconductor structure including a doped buffer layer and a channel layer and a process of forming the same
JP2016207818A (ja) * 2015-04-21 2016-12-08 富士通株式会社 化合物半導体装置及びその製造方法
DE102018108604A1 (de) * 2018-04-11 2019-10-17 Aixtron Se Nukleationsschicht-Abscheideverfahren
CN113424326B (zh) * 2019-02-01 2024-06-14 苏州晶湛半导体有限公司 一种半导体结构及其制备方法
JP2022016951A (ja) * 2020-07-13 2022-01-25 富士通株式会社 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012009630A (ja) * 2010-06-24 2012-01-12 Panasonic Corp 窒化物半導体装置及び窒化物半導体装置の製造方法
JP2012033575A (ja) * 2010-07-28 2012-02-16 Sumitomo Electric Ind Ltd 半導体装置
JP2014222716A (ja) * 2013-05-14 2014-11-27 コバレントマテリアル株式会社 窒化物半導体基板

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4530171B2 (ja) * 2003-08-08 2010-08-25 サンケン電気株式会社 半導体装置
TWI467759B (zh) * 2007-03-29 2015-01-01 Univ California 具有低緩衝漏電及低寄生阻抗之氮面高電子遷移電晶體
US8648389B2 (en) * 2011-06-08 2014-02-11 Sumitomo Electric Industries, Ltd. Semiconductor device with spacer layer between carrier traveling layer and carrier supplying layer
JP5919703B2 (ja) * 2011-06-24 2016-05-18 サンケン電気株式会社 半導体装置
US9257547B2 (en) * 2011-09-13 2016-02-09 Transphorm Inc. III-N device structures having a non-insulating substrate
KR101926358B1 (ko) * 2012-02-17 2018-12-07 삼성전자주식회사 반도체 발광장치 및 조명장치
JP6119165B2 (ja) * 2012-09-28 2017-04-26 富士通株式会社 半導体装置
US20140097444A1 (en) * 2012-10-09 2014-04-10 Industrial Technology Research Institute Nitride semiconductor device
WO2014108946A1 (ja) * 2013-01-10 2014-07-17 パナソニック株式会社 電界効果トランジスタ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012009630A (ja) * 2010-06-24 2012-01-12 Panasonic Corp 窒化物半導体装置及び窒化物半導体装置の製造方法
JP2012033575A (ja) * 2010-07-28 2012-02-16 Sumitomo Electric Ind Ltd 半導体装置
JP2014222716A (ja) * 2013-05-14 2014-11-27 コバレントマテリアル株式会社 窒化物半導体基板

Cited By (1)

* Cited by examiner, † Cited by third party
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JP2017228642A (ja) * 2016-06-22 2017-12-28 住友電気工業株式会社 窒化物半導体装置及び窒化物半導体装置の製造方法

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