KR101394206B1 - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

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Abstract

온저항을 증가시키지 않고, 노멀리오프가 되는 반도체 장치를 제공한다.
기판 상에 제1 반도체층, 제2 반도체층 및 p형의 불순물 원소가 포함되어 있는 반도체 캡층을 순차 형성하는 공정과, 상기 반도체 캡층을 형성한 후, 개구부를 갖는 유전체층을 형성하는 공정과, 상기 개구부에서 노출되어 있는 상기 반도체 캡층 상에 p형의 불순물 원소가 포함되어 있는 제3 반도체층을 형성하는 공정과, 상기 제3 반도체층 상에 게이트 전극을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해 상기 과제를 해결한다.

Description

반도체 장치의 제조 방법 및 반도체 장치{SEMICONDUCTOR DEVICE AND FABRICATION METHOD}
본 발명은 반도체 장치의 제조 방법 및 반도체 장치에 관한 것이다.
질화물 반도체인 GaN, AlN, InN 등 또는, 이것들의 혼정인 재료는, 넓은 밴드갭을 갖고 있으며, 고출력 전자 디바이스 또는 단파장 발광 디바이스 등으로서 사용되고 있다. 이 중, 고출력 디바이스로서는, 전계 효과형 트랜지스터(FET Field-Effect Transistor), 특히, 고전자 이동도 트랜지스터(HEMT: High Electron Mobility Transistor)에 관한 기술이 개발되어 있다(예를 들어, 특허문헌 1). 이러한 질화물 반도체를 사용한 HEMT는 고출력·고효율 증폭기, 대전력 스위칭 디바이스 등에 사용된다.
이러한 질화물 반도체를 사용한 HEMT는 기판 상에 AlGaN/GaN(질화알루미늄 갈륨/질화갈륨)헤테로 구조가 형성되어 있고, GaN층을 전자 주행층으로 하는 것이다. 또한, 기판은 사파이어, SiC(실리콘카바이드), GaN(질화갈륨), Si(실리콘) 등에 의해 형성된 것이 사용되고 있다.
질화물 반도체의 1종인 GaN은, 높은 포화 전자 속도나 넓은 밴드갭을 갖고 있으며, 높은 내압 특성을 얻을 수 있고, 우수한 전기적 특성을 갖고 있다. 또한, GaN은, c축에 평행한 [0001] 방향으로 극성을 갖고 있다(우르츠광형). 따라서, AlGaN/GaN의 헤테로 구조를 형성한 경우에는, AlGaN과 GaN의 격자상수의 차에 의한 격자 변형에 의해 피에조 분극이 유기되어, GaN층에 있어서의 계면 근방에는 고농도의 2DEG(Two-Dimensional Electron Gas: 2차원 전자 가스)가 발생한다.
구체적으로, 도 1에 기초하여, 종래부터 있는 HEMT의 일례에 대하여 설명한다. 이 구조의 HEMT는 기판(911) 상에 AlN 버퍼층(912), i-AlGaN 버퍼층(913), 전자 주행층(914), 전자 공급층(915)이 형성되고, 전자 공급층(915) 상에는 게이트 전극(921), 소스 전극(922), 드레인 전극(923)이 형성되어 있다. 이러한 구조에 의해, 전자 주행층(914)에 있어서, 전자 주행층(914)을 형성하고 있는 i-GaN과 전자 공급층(915)을 형성하고 있는 i-AlGaN의 계면 근방에는 2DEG(914a)가 발생한다.
그런데, 안전성의 관점 등으로부터, 고출력·고효율 증폭기, 대전력 스위칭 디바이스 등의 파워 디바이스에 있어서는, 제로 바이어스 시에는, 흐르는 전류를 차단할 수 있는 노멀리오프 특성이 불가결하다. 그러나, 도 1에 도시되는 종래의 구조의 HEMT에서는, AlGaN/GaN의 헤테로 계면에 발생하는 2DEG에 있어서의 전자가 고농도이기 때문에, 흐르는 전류를 차단하기 위해서는 게이트 전극(921)에 부(負)바이어스를 인가할 필요가 있다. 따라서, GaN을 사용한 디바이스는 Si를 사용한 디바이스의 한계를 초과하는 저 온저항을 실현할 수는 있지만, 파워 디바이스로서 인버터 등에 사용하는 것은 곤란하였다.
이로 인해, AlGaN/GaN의 헤테로 구조를 갖는 HEMT에 있어서, 노멀리오프로 하기 위해서는, 게이트 전극(921) 바로 아래에 있어서의 2DEG(914a)의 전자를 감소시켜서, 임계값 전압을 플러스측으로 시프트시킬 필요가 있다. 임계값 전압을 플러스측으로 시프트시키는 방법으로서는, AlGaN의 박막화나 Al 조성을 저감시킴으로써, 분극 효과에 의한 2DEG의 전자의 발생을 억제하는 방법이 생각된다. 그러나, 이들의 방법에서는, 2DEG에 있어서의 전자의 감소에 수반하여, 온저항이 증대해 버린다는 문제점을 갖고 있다.
또한, 온저항을 증대시키지 않고 노멀리오프로 하는 방법으로서는, AlGaN/GaN의 헤테로 구조를 갖는 HEMT에 있어서, 게이트 전극 바로 아래에 p-GaN층을 적층한 구조가 개시되어 있다(예를 들어, 특허문헌 2). 이 구조에 있어서는, 게이트 전극 바로 아래에 있어서의 p-GaN층으로부터 홀이 주입되어, 전자 주행층에 있어서의2DEG에 있어서의 전자의 농도를 감소시킬 수 있다. 이에 의해, 임계값 전압을 플러스측으로 시프트시킬 수 있어, 온저항을 증가시키지 않고 노멀리오프로 할 수 있다.
일본 특허 공개 제2002-359256호 공보 일본 특허 공개 제2008-98434호 공보
그런데, p-GaN층이 형성되어 있는 AlGaN/GaN의 헤테로 구조를 갖는 HEMT에 있어서, 온저항을 증가시키지 않고 노멀리오프로 하기 위해서는, 게이트 전극 바로 아래에 있어서 홀을 다수 발생시키는 것이 중요해진다. 통상, p-GaN층은, MOVPE (Metal Oganic Vapor Phase Epitaxy)법에 의해, Mg을 도프한 GaN층에 의해 형성되는데, GaN층의 내부에 있어서의 Mg은 수소와 결합하고 있어, 성장 직후의 상태에서는 전기적으로 활성되어 있지 않아, 홀을 발생하지 않는다. 이로 인해, 질소 분위기 내에서 열처리를 행함으로써, GaN층으로부터 수소를 탈리시켜, Mg을 활성화시켜p형으로 하는 방법이 일반적으로 행해지고 있다. 그러나, Mg을 도프한 GaN층에 있어서, 게이트 전극 바로 아래의 영역만을 활성화시키고, 그것 이외의 영역을 활성화시키지 않도록 형성하려고 해도, 활성화된 영역과 활성화되어 있지 않은 영역의 경계가 열처리 조건 등에 의해 변동할 가능성이 있다. 따라서, 제조되는 HEMT의 수율의 저하나, 균일성의 저하를 초래할 우려가 있다. 특히, 노멀리오프를 확실하게 하기 위하여 Mg을 도프한 GaN층의 두께를 두껍게 형성한 경우에는, 이 경향이 현저해지는 것으로 추정된다.
또한, GaN의 결정 구조는 육방정 우르츠광 구조이며, c축 방향의 반전 대칭성이 결여되기 때문에 자발 분극을 나타내고, 결정이 변형되면 추가로 피에조 분극이 발생하는 특징을 갖고 있으며, 이에 의해 내부에 내부 전계가 발생한다. 이 내부 전계는 불순물 원소를 도핑함으로써 발생하는 전계보다도 강한 것이 알려져 있다. 통상, GaN층에 있어서의 표면은 Ga면이 되고, Ga 안정화면성장에 있어서는, 표면측의 피에조 전하가 마이너스, 안측의 피에조 전하가 플러스가 되기 때문에, 내부 전계에 의해 표면 방향으로는 수소(프로톤)가 빠져나가기 어렵다. 이에 의해, Mg의 활성화율은 낮아져, 홀이 발생하기 어려워, 노멀리오프로 하는 것이 곤란해진다.
따라서, 반도체 재료로서 GaN 등의 질화물 반도체를 사용한 반도체 장치에 있어서, 균일성이 높고, 온저항을 증가시키지 않고, 노멀리오프로 할 수 있는 반도체 장치의 제조 방법 및 반도체 장치가 요구되고 있다.
본 실시 형태의 일 관점에 따르면, 기판 상에 제1 반도체층, 제2 반도체층 및 p형의 불순물 원소가 포함되어 있는 반도체 캡층을 순차 형성하는 공정과, 상기 반도체 캡층을 형성한 후, 개구부를 갖는 유전체층을 형성하는 공정과, 상기 개구부에서 노출되어 있는 상기 반도체 캡층 상에 p형의 불순물 원소가 포함되어 있는 제3 반도체층을 형성하는 공정과, 상기 제3 반도체층 상에 게이트 전극을 형성하는 공정을 갖는 것을 특징으로 한다.
또한, 본 실시 형태의 다른 일 관점에 따르면, 기판 상에 제1 반도체층 및 제2 반도체층을 순차 형성하는 공정과, 상기 제2 반도체층을 형성한 후, 개구부를 갖는 유전체층을 형성하는 공정과, 상기 개구부에서 노출되어 있는 상기 제2 반도체층 상에 p형의 불순물 원소가 포함되어 있는 제3 반도체층을 형성하는 공정과, 상기 제3 반도체층 상에 게이트 전극을 형성하는 공정을 갖는 것을 특징으로 한다.
또한, 본 실시 형태의 다른 일 관점에 따르면, 기판 상에 형성된 제1 반도체층과, 상기 제1 반도체층 상에 형성된 제2 반도체층과, 상기 제2 반도체층 상에 형성된 반도체 캡층과, 상기 반도체 캡층 상에서, 게이트 전극이 형성되는 영역 하에 형성된 제3 반도체층과, 상기 제3 반도체층 상에 형성된 상기 게이트 전극과, 상기 제2 반도체층 또는 상기 반도체 캡층에 접하여 형성된 소스 전극 및 드레인 전극을 갖고, 상기 반도체 캡층 및 상기 제3 반도체층에는 반도체 재료에 p형 불순물 원소가 도프되어 있고, 상기 제3 반도체층은 p형인 것을 특징으로 한다.
개시된 반도체 장치의 제조 방법 및 반도체 장치에 의하면, 반도체 재료로서 GaN 등의 질화물 반도체를 사용한 반도체 장치에 있어서, 높은 균일성으로, 온저항을 증가시키지 않고 노멀리오프로 할 수 있다.
도 1은 종래의 GaN을 사용한 HEMT의 구조도.
도 2는 제1 실시 형태에 있어서의 반도체 장치의 구조도.
도 3은 제1 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도 (1).
도 4는 제1 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도 (2).
도 5는 제1 실시 형태에 있어서의 반도체 장치의 게이트 전압과 드레인 전류의 특성도.
도 6은 제1 실시 형태에 있어서의 다른 반도체 장치의 구조도.
도 7은 제2 실시 형태에 있어서의 반도체 장치의 구조도.
도 8은 제2 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도 (1).
도 9는 제2 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도 (2).
도 10은 제3 실시 형태에 있어서의 디스크리트 패키지된 반도체 디바이스의 설명도.
도 11은 제3 실시 형태에 있어서의 전원 장치의 회로도.
도 12는 제3 실시 형태에 있어서의 고출력 증폭기의 구조도.
발명을 실시하기 위한 구체적인 내용에 대해서 이하에 설명한다. 또한, 동일한 부재 등에 대해서는 동일한 부호를 부여하여 설명을 생략한다.
〔제1 실시 형태〕
(반도체 장치)
도 2에 기초하여 본 실시 형태에 있어서의 반도체 장치에 대하여 설명한다. 본 실시 형태에 있어서의 반도체 장치는 기판(11) 상에 제1 버퍼층(12), 제2 버퍼층(13), 제1 반도체층인 전자 주행층(14), 제2 반도체층인 전자 공급층(15), 반도체 캡층인 하부 Mg 도프 GaN층(16)이 순차 형성되어 있다. 또한, 반도체 캡층인 하부 Mg 도프 GaN층(16)은 p형의 불순물 재료가 도프된 질화물 반도체층이다. 게이트 전극(31)의 바로 아래에 있어서의 하부 Mg 도프 GaN층(16) 상에는 제3 반도체층인 p형의 불순물 재료가 도프된 질화물 반도체층인 상부 Mg 도프 GaN층(17)이 형성되어 있다. 또한, 하부 Mg 도프 GaN층(16) 상에서, 상부 Mg 도프 GaN층(17)이 형성되어 있는 영역을 제외한 영역에는 유전체층(21)이 형성되어 있다. 게이트 전극(31)은 상부 Mg 도프 GaN층(17) 상에 절연막(22)을 개재하여 형성되어 있고, 소스 전극(32) 및 드레인 전극(33)은 하부 Mg 도프 GaN층(16)과 접하도록 형성되어 있다.
본 실시 형태에서는, 기판(11)에는 Si 기판이 사용되고, 제1 버퍼층(12)에는 AlN이 사용되고, 제2 버퍼층(13)에는 AlGaN이 사용되고 있다. 또한, 제1 반도체층이 되는 전자 주행층(14)에는 i-GaN이 사용되고, 제2 반도체층이 되는 전자 공급층(15)에는 i-AlGaN이 사용되고 있다. 또한, 유전체층(21)은 산화물이나 질화물 등을 포함하는 유전체 재료에 의해 형성되어 있고, 예를 들어, SiO2에 의해 형성되어 있다. 절연막(22)은 게이트 절연막이 되는 것이며, 예를 들어, ALD(Atomic Layer Deposition)에 의해 형성된 산화 알루미늄 등의 절연체에 의해 형성되어 있다.
본 실시 형태에서는, 반도체 캡층이 되는 하부 Mg 도프 GaN층(16)에는, p형 영역이 되는 p-GaN 영역(16a)과 고저항 영역(16b)이 형성되어 있고, p-GaN 영역(16a)은 게이트 전극(31)의 바로 아래가 되는 위치에 형성되어 있다. 따라서, 게이트 전극(31)의 바로 아래를 제외하는 영역에서는 고저항 영역(16b)이 형성된다. 또한, p-GaN 영역(16a)에서는 불순물 원소인 Mg이 활성화하여 p형이 되어 있고, 고저항 영역(16b)에서는 Mg은 수소와 결합하고 있어 활성화되어 있지는 않기 때문에 p-GaN 영역(16a)보다도 고저항이 되어 있다. 제3 반도체층이 되는 상부 Mg 도프 GaN층(17)은 하부 Mg 도프 GaN층(16)에 있어서의 p-GaN 영역(16a) 상에 형성되어 있고, 불순물 원소인 Mg이 활성화되어 있어 p형이 되어 있다. 이로 인해, 하부 Mg 도프 GaN층(16)에 있어서는, p-GaN 영역(16a)보다도 고저항 영역(16b)쪽이 수소의 밀도가 높다.
이에 의해, 전자 주행층(14)에 있어서, 전자 주행층(14)과 전자 공급층(15)의 계면 근방에 형성되는 2DEG(14a)에서는, 고저항 영역(16b)의 바로 아래에 있어서의 전자의 밀도를 저하시키지 않고, p-GaN 영역(16a)의 바로 아래에 있어서만 전자를 소실시킬 수 있다. 따라서, 본 실시 형태에 있어서의 반도체 장치에서는, 온저항을 증가시키지 않고 노멀리오프로 할 수 있다. 또한, 본 실시 형태에 있어서는, 게이트 전극(31)의 바로 아래에 있어서는, p-GaN 영역(16a)과 상부 Mg 도프 GaN층(17)이 고저항 영역(16b)과 비교하여 두껍게 형성되어 있다. 따라서, 더한층 게이트 전극(31)의 바로 아래에 있어서의 2DEG의 전자를 확실하게 소실시킬 수 있어, 높은 균일성으로, 보다 확실하게 노멀리오프로 할 수 있다.
또한, 본 실시 형태에 있어서, p-GaN 영역(16a) 등의 바로 아래란, 전자 공급층(15) 등을 개재한 아래의 영역도 포함하는 것이며, 게이트 전극(31)의 바로 아래란, p-GaN 영역(16a) 및 전자 공급층(15) 등을 개재한 아래의 영역도 포함하는 것이다.
(반도체 장치의 제조 방법)
이어서, 제1 실시 형태에 있어서의 반도체 장치의 제조 방법에 대해서, 도 3 내지 도 4에 기초하여 설명한다.
처음에, 도 3의 (a)에 도시한 바와 같이, 기판(11) 상에 제1 버퍼층(12), 제2 버퍼층(13), 전자 주행층(14), 전자 공급층(15) 및 하부 Mg 도프 GaN층(16)의 질화물 반도체층을 MOVPE법에 의해 에피택셜 성장시킴으로써 형성한다. 본 실시 형태에서는, 제1 버퍼층(12)은 막 두께가 약 200 nm인 AlN에 의해 형성되어 있고, 제2 버퍼층(13)은 막 두께가 약 600 nm인 AlGaN에 의해 형성되어 있다. 또한, 전자 주행층(14)은 막 두께가 약 1200 nm인 GaN에 의해 형성되어 있고, 전자 공급층(15)은 막 두께가 약 20 nm인 AlGaN에 의해 형성되고 있어, 하부Mg 도프 GaN층(16)은 막 두께가 약 3 nm가 되도록 형성되어 있다.
이들 질화물 반도체층을 MOVPE에 의해 성막하는 때에는, Al의 원료 가스에는 TMA(트리메틸알루미늄)이 사용되고, Ga의 원료 가스에는 TMG(트리메틸갈륨)이 사용되고, N의 원료 가스에는 NH3(암모니아)가 사용된다. 또한, Mg의 원료 가스에는 Cp2Mg(시클로펜타디에닐마그네슘)이 사용된다. 또한, 이들 원료 가스는 수소(H2)를 캐리어 가스로 하여 MOVPE 장치의 반응로에 공급된다.
또한, 질화물 반도체층을 형성할 때에 공급되는 암모니아 가스는 100 내지 10000 sccm의 유량으로 공급되고, 질화물 반도체층을 형성할 때의 성장 압력은 50 Torr 내지 300 Torr이며, 성장 온도는 1000℃ 내지 1200℃이다.
기판(11)은 예를 들어, 사파이어 기판, Si 기판, SiC 기판을 사용할 수 있다. 본 실시 형태에서는, 기판(11)은 SiC 기판이 사용되고 있다.
제2 버퍼층(13)은 AlxGa1 - xN이라고 나타냈을 경우에, X의 값이 0.4, 즉, Al0.4Ga0.6N이 되도록 형성되어 있다.
전자 공급층(15)은 AlxGa1 - xN이라고 나타냈을 경우에, X의 값이 0.1 내지 0.3이 되도록 형성되어 있다. 본 실시 형태에서는, X의 값이 0.2, 즉, Al0 .2Ga0 .8N이 되도록 형성되어 있다. 또한, 전자 공급층(15)은 i-AlGaN이거나, n-AlGaN이어도 된다. n-AlGaN을 형성하는 경우에는, 불순물 원소로서 Si가 도프되어 있고, Si의 농도가 1×1018 cm-3 내지 1×1020 cm-3, 예를 들어, 1×1019 cm-3이 되도록 Si가 도프되어 있다. 이때, Si의 원료 가스로서는, 예를 들어, SiH4 등이 사용된다.
하부 Mg 도프 GaN층(16)은 불순물 농도가 5×1018 cm-3 내지 5×1020 cm-3이 되도록 불순물 원소로서 Mg이 도프된 GaN에 의해 형성되어 있다. 본 실시 형태에 있어서는, 하부 Mg 도프 GaN층(16)에는, 불순물 농도가 1×1019 cm-3이 되도록 불순물 원소로서 Mg이 도프되어 있다. 또한, 성막 직후에 있어서의 하부 Mg 도프 GaN층(16)은 막 내에 수소를 포함하고 있고, 이 수소와 Mg이 결합하고 있어, Mg의 활성화는 되어 있지 않고, 고저항이 되어 있다.
이어서, 도 3의 (b)에 도시한 바와 같이, 하부 Mg 도프 GaN층(16)의 표면에 있어서, 게이트 전극(31)이 형성되는 영역을 제외한 영역에 유전체층(21)을 형성한다. 구체적으로는, 하부 Mg 도프 GaN층(16)의 표면에 스퍼터링 등에 의해 막 두께가 약 200 nm인 SiO2 등의 유전체막을 성막한다. 이어서, 이 유전체막 상에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 게이트 전극(31)이 형성되는 영역에 개구를 갖는 도시하지 않은 레지스트 패턴을 형성한다. 이 후, 습식 에칭 또는 건식 에칭 등에 의해, 레지스트 패턴이 형성되어 있지 않은 영역의 유전체막을 제거함으로써, SiO2 등에 의해 게이트 전극(31)이 형성되는 영역에 개구부(21a)를 갖는 유전체층(21)을 형성한다. 이 후, 레지스트 패턴은 유기 용제 등에 의해 제거한다. 또한, 유전체층(21)은 SiN 등에 의해 형성해도 된다.
이어서, 도 3의 (c)에 도시한 바와 같이, 질소 분위기 내에서, 400℃ 내지 1000℃로 가열함으로써 열처리를 행한다. 이에 의해, 하부 Mg 도프 GaN층(16)에 있어서, 표면에 유전체층(21)이 형성되어 있지 않은 개구부(21a)가 형성되어 있는 영역에서는, 하부 Mg 도프 GaN층(16)에 포함되어 있었던 수소 성분이 방출되어 활성화되어 p형이 되어, p-GaN 영역(16a)이 형성된다. 또한, 하부 Mg 도프 GaN층(16)에 있어서, 표면에 유전체층(21)이 형성되어 있는 영역에서는, 유전체층(21)에 의해 수소의 방출이 저지되어, 하부 Mg 도프 GaN층(16)으로부터 수소가 탈리하지 않는다. 따라서, Mg과 H의 결합이 유지되고 있어, Mg의 활성화는 이루어지지 않고, 고저항 영역(16b)이 된다. 본 실시 형태에서는, 하부 Mg 도프 GaN층(16)의 두께는 약 3 nm로 매우 얇기 때문에, 결정 변형이 작고, 내부 전계도 작다. 따라서, 유전체층(21)의 개구부(21a)로부터, 개구부(21a)가 형성되어 있는 영역에서의 하부 Mg 도프 GaN층(16)에 포함되는 수소를 효과적으로 탈리시킬 수 있다. 또한, 하부 Mg 도프 GaN층(16)의 두께는 약 3 nm로 매우 얇기 때문에, 개구부(21a)가 형성되어 있는 영역에서만 하부 Mg 도프 GaN층(16)에 포함되는 수소를 탈리시킬 수 있다. 따라서, p-GaN 영역(16a)과 고저항 영역(16b)의 경계를 소정의 위치에 재현성 좋게 형성할 수 있다. 이러한 관점에서, 하부 Mg 도프 GaN층(16)의 두께는 3 nm 이상, 10 nm 이하인 것이 바람직하다. 이와 같이 하여, 하부 Mg 도프 GaN층(16)에 있어서, 유전체층(21)이 형성되어 있지 않은 영역에는 p-GaN 영역(16a)이 형성되고, 유전체층(21)이 형성되어 있지 않은 영역에는 고저항 영역(16b)이 형성된다. 본 실시 형태에서는, 이 열처리는 유전체층(21)이 형성된 것을 MOVPE 장치에 넣고, MOVPE 장치의 챔버 내를 질소 분위기로 하여 가열함으로써 행한다.
이어서, 도 4의 (a)에 도시한 바와 같이, 하부 Mg 도프 GaN층(16)이 노출되어 있는 p-GaN 영역(16a) 상에 상부 Mg 도프 GaN층(17)을 형성한다. 구체적으로는, 상부 Mg 도프 GaN층(17)은 MOVPE에 의한 에피택셜 성장에 의해 선택적으로 형성되기 때문에, 하부 Mg 도프 GaN층(16)이 노출되어 있는 p-GaN 영역(16a) 상에서만 결정 성장하고, 유전체층(21) 상에는 거의 형성되지 않는다. 따라서, 하부 Mg 도프 GaN층(16)이 노출되어 있는 p-GaN 영역(16a) 상에만 상부 Mg 도프 GaN층(17)을 형성할 수 있다. 또한, 상부 Mg 도프 GaN층(17)은 불순물 농도가 5×1018 cm-3 내지 5×1020 cm-3이 되도록 Mg이 도프된 GaN에 의해 형성되어 있고, 본 실시 형태에 있어서는, 불순물 농도가 1×1019 cm-3이 되도록 Mg이 도프되어 있다.
이 후, 질소 분위기 내에서 열처리를 행함으로써, 상부 Mg 도프 GaN층(17)의 내부의 수소를 탈리시켜, 상부 Mg 도프 GaN층(17)을 활성화시켜서 p형으로 한다. 상부 Mg 도프 GaN층(17)에서는, 내부 전계가 존재하고 있지 않은 막면에 대하여 가로 방향, 즉, 막 두께 방향으로부터 수소를 탈리시킬 수 있기 때문에, 효율적으로 보다 많은 수소를 탈리시킬 수 있다.
이렇게 형성되는 상부 Mg 도프 GaN층(17)의 막 두께는 50 nm 내지 200 nm가 바람직하고, 본 실시 형태에서는, 막 두께가 약 50 nm가 되도록 형성되어 있다. 상부 Mg 도프 GaN층(17)은 보다 많은 홀을 공급할 수 있도록 두껍게 형성되어 있는 것이 바람직하고, 하부 Mg 도프 GaN층(16)보다도 두껍게 형성되어 있는 것이 바람직하다. 본 실시 형태에서는, 열처리와 상부 Mg 도프 GaN층(17)의 성막을 MOVPE 장치가 동일한 챔버 내에서 연속하여 행할 수 있기 때문에, 상부 Mg 도프 GaN층(17)이 성장하는 p-GaN 영역(16a) 상에서, 먼지 등이 부착되는 것을 방지할 수 있다.
이어서, 도 4의 (b)에 도시한 바와 같이, 상부 Mg 도프 GaN층(17) 상에 게이트 절연막이 되는 절연막(22)을 형성하고, 절연막(22) 상에 게이트 전극(31)을 형성한다. 또한, 소스 전극(32) 및 드레인 전극(33)이 형성되는 영역에서 유전체층(21)을 제거하고, 유전체층(21)이 제거된 영역에 소스 전극(32) 및 드레인 전극(33)을 형성한다.
이상의 공정에 의해, 본 실시 형태에 있어서의 반도체 장치를 제조할 수 있다. 본 실시 형태에 있어서의 반도체 장치에서는, 절연막(22)을 개재한 게이트 전극(31)의 바로 아래에 있어서, 상부 Mg 도프 GaN층(17) 및 하부 Mg 도프 GaN층(16)의 p-GaN 영역(16a)은 활성화되어 있기 때문에, 홀을 다수 발생시킬 수 있다. 이에 의해, 게이트 전극(31)의 바로 아래의 영역에서, 2DEG(14a)에 있어서의 전자를 소실시킬 수 있고, 도 5에 도시된 바와 같이, 게이트 전압을 플러스측으로 시프트시킬 수 있고, 노멀리오프로 할 수 있다. 또한, 도 5에 있어서, 도 1에 도시하는 구조의 HEMT의 특성을 선(5A)으로 나타내고, 본 실시 형태에 있어서의 도 2에 도시하는 구조의 HEMT의 특성을 선(5B)으로 나타낸다.
본 실시 형태에 있어서는, 하부 Mg 도프 GaN층(16)의 고저항 영역(16b)은 고저항화되어 있고, 고저항 영역(16b)의 바로 아래에 있어서는 2DEG(14a)의 전자가 감소할 일은 없고, 온저항이 증가할 일은 없다. 또한, p형이 되는 상부 Mg 도프 GaN층(17) 및 p-GaN 영역(16a)과 고저항화되어 있는 고저항 영역(16b)은 막 두께도 상이하고, 경계도 명확하다. 따라서, 본 실시 형태에 있어서의 반도체 장치는 균일성이 높고, 또한, 수율도 높다.
또한, 도 3의 (c)에 도시하는 열처리는, 하부 Mg 도프 GaN층(16)이 얇은 경우에는, 홀의 공급량의 차이가 그다지 없기 때문에, 열처리를 행하지 않더라도 동등에 가까운 반도체 장치를 얻는 것이 가능하다.
또한, 상기 설명에 있어서는, 절연막(22)을 형성한 구조의 반도체 장치에 대하여 설명했지만, 본 실시 형태에 있어서의 반도체 장치는 도 6에 도시한 바와 같이 절연막(22)이 형성되어 있지 않은 구조의 것이어도 된다. 구체적으로는, 이러한 반도체 장치는 도 4의 (a)에 도시하는 구조의 것을 제작한 후, 상부 Mg 도프 GaN층(17) 상에 절연막(22)을 형성하지 않고 게이트 전극(31)을 형성함으로써 제작할 수 있다.
〔제2 실시 형태〕
(반도체 장치)
이어서, 제2 실시 형태에 대하여 설명한다. 도 7에 도시된 바와 같이, 본 실시 형태에 있어서의 반도체 장치는 기판(11) 상에 제1 버퍼층(12), 제2 버퍼층(13), 제1 반도체층인 전자 주행층(14), 제2 반도체층인 전자 공급층(15)이 순차 형성되어 있다. 게이트 전극(31)의 바로 아래에 있어서의 전자 공급층(15) 상에는 제3 반도체층인 p형의 불순물 재료가 도프된 질화물 반도체층인 Mg 도프 GaN층(117)이 형성되어 있다. 또한, 전자 공급층(15) 상에서, Mg 도프 GaN층(117)이 형성되어 있는 영역을 제외한 영역에는 유전체층(21)이 형성되어 있다. 게이트 전극(31)은 Mg 도프 GaN층(117) 상에 절연막(22)을 개재하여 형성되어 있고, 소스 전극(32) 및 드레인 전극(33)은 전자 공급층(15)과 접하도록 형성되어 있다.
본 실시 형태에서는, 기판(11)에는 Si 기판이 사용되고, 제1 버퍼층(12)에는 AlN이 사용되고, 제2 버퍼층(13)에는 AlGaN이 사용되고 있다. 또한, 제1 반도체층이 되는 전자 주행층(14)에는 i-GaN이 사용되고, 제2 반도체층이 되는 전자 공급층(15)에는 i-AlGaN이 사용되고 있다. 또한, 유전체층(21)은 산화물이나 질화물을 포함하는 유전체 재료에 의해 형성되어 있고, 예를 들어, SiO2에 의해 형성되어 있다. 절연막(22)은 게이트 절연막이 되는 것이며, 예를 들어, ALD에 의해 형성된 산화 알루미늄 등의 절연체에 의해 형성되어 있다.
본 실시 형태에서는, 제3 반도체층이 되는 Mg 도프 GaN층(117)은 게이트 전극(31)의 바로 아래가 되는 영역에 형성되어 있고, 불순물 원소인 Mg이 활성화되어 있어 p형이 되어 있다. 이에 의해, 전자 주행층(14)에 있어서, 전자 주행층(14)과 전자 공급층(15)의 계면 근방에는 2DEG(14a)가 형성되는데, Mg 도프 GaN층(117)이 형성되어 있는 영역의 아래에 있어서만 전자를 소실시킬 수 있다. 즉, 2DEG(14a)에 있어서, Mg 도프 GaN층(117)이 형성되어 있지 않은 영역의 바로 아래에 있어서의 전자의 밀도를 저하시키지 않고, Mg 도프 GaN층(117)이 형성되어 있는 영역의 바로 아래에 있어서만 전자를 소실시킬 수 있다. 따라서, 본 실시 형태에 있어서의 반도체 장치에서는, 온저항을 증가시키지 않고 노멀리오프로 할 수 있다.
본 실시 형태에 있어서의 반도체 장치에 있어서는, 게이트 전극(31)의 바로 아래에는, p형이 되는 Mg 도프 GaN층(117)이 형성되어 있고, 게이트 전극(31)을 제외하는 영역에는, 유전체층(21)은 형성되어 있지만, p형이 되는 영역은 형성되어 있지 않다. 따라서, 더한층 게이트 전극(31)의 바로 아래에 있어서의 2DEG(14a)의 전자를 확실하게 소실시킬 수 있어, 높은 균일성으로, 보다 확실하게 노멀리오프로 할 수 있다.
(반도체 장치의 제조 방법)
이어서, 제1 실시 형태에 있어서의 반도체 장치의 제조 방법에 대해서, 도 8 내지 도 9에 기초하여 설명한다.
처음에, 도 8의 (a)에 도시한 바와 같이, 기판(11) 상에 제1 버퍼층(12), 제2 버퍼층(13), 전자 주행층(14), 전자 공급층(15)을 MOVPE법에 의해 에피택셜 성장시킴으로써 형성한다. 본 실시 형태에서는, 제1 버퍼층(12)은 막 두께가 약 200 nm인 AlN에 의해 형성되어 있고, 제2 버퍼층(13)은 막 두께가 약 600 nm인 AlGaN에 의해 형성되어 있다. 또한, 전자 주행층(14)은 막 두께가 약 1200 nm인 GaN에 의해 형성되어 있고, 전자 공급층(15)은 막 두께가 약 20 nm인 AlGaN에 의해 형성되어 있다.
이들 질화물 반도체층을 MOVPE에 의해 성막하는 때에는, Al의 원료 가스에는 TMA(트리메틸알루미늄)이 사용되고, Ga의 원료 가스에는 TMG(트리메틸갈륨)이 사용되고, N의 원료 가스에는 NH3(암모니아)가 사용된다. 또한, Mg의 원료 가스에는 Cp2Mg(시클로펜타디에닐마그네슘)이 사용된다. 또한, 이들 원료 가스는 수소(H2)를 캐리어 가스로 하여 MOVPE 장치의 반응로에 공급된다.
또한, 질화물 반도체층을 형성할 때에 공급되는 암모니아 가스는 100 내지 10000 sccm의 유량으로 공급되고, 질화물 반도체층을 형성할 때의 성장 압력은 50 Torr 내지 300 Torr이며, 성장 온도는 1000℃ 내지 1200℃이다.
기판(11)은 예를 들어, 사파이어 기판, Si 기판, SiC 기판을 사용할 수 있다. 본 실시 형태에서는, 기판(11)은 SiC 기판이 사용되고 있다.
제2 버퍼층(13)은 AlxGa1 - xN이라고 나타냈을 경우에, X의 값이 0.4, 즉, Al0.4Ga0.6N이 되도록 형성되어 있다.
전자 공급층(15)은 AlxGa1 - xN이라고 나타냈을 경우에, X의 값이 0.1 내지 0.3이 되도록 형성되어 있다. 본 실시 형태에서는, X의 값이 0.2, 즉, Al0 .2Ga0 .8N이 되도록 형성되어 있다. 또한, 전자 공급층(15)은 i-AlGaN이거나, n-AlGaN이어도 된다. n-AlGaN을 형성하는 경우에는, 불순물 원소로서 Si가 도프되어 있고, Si의 농도가 1×1018 cm-3 내지 1×1020 cm-3, 예를 들어, 1×1019 cm-3이 되도록 Si가 도프되어 있다. 이때, Si의 원료 가스로서는, 예를 들어, SiH4 등이 사용된다.
이어서, 도 8의 (b)에 도시한 바와 같이, 전자 공급층(15)의 표면에 있어서, 게이트 전극(31)이 형성되는 영역을 제외한 영역에 유전체층(21)을 형성한다. 구체적으로는, 전자 공급층(15)의 표면에, 스퍼터링 등에 의해 막 두께가 약 200 nm인 SiO2 등의 유전체막을 성막한다. 이어서, 이 유전체막 상에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 게이트 전극(31)이 형성되는 영역에 개구를 갖는 도시하지 않은 레지스트 패턴을 형성한다. 이 후, 습식 에칭 또는 건식 에칭 등에 의해, 레지스트 패턴이 형성되어 있지 않은 영역의 유전체막을 제거함으로써, SiO2 등에 의해 게이트 전극(31)이 형성되는 영역에 개구부(21a)를 갖는 유전체층(21)을 형성한다. 이 후, 레지스트 패턴은 유기 용제 등에 의해 제거한다. 또한, 유전체층(21)은 SiN 등에 의해 형성해도 된다.
이어서, 도 8의 (c)에 도시한 바와 같이, 유전체층(21)의 개구부(21a)에 있어서 전자 공급층(15)이 노출되어 있는 영역 상에 Mg 도프 GaN층(117)을 형성한다. 구체적으로는, Mg 도프 GaN층(117)은 MOVPE에 의해 에피택셜 성장에 의해 선택적으로 형성되기 때문에, 유전체층(21)의 개구부(21a)가 형성되어 있는 전자 공급층(15)이 노출되어 있는 영역 상에서만 결정 성장하고, 유전체층(21) 상에는 거의 형성되지 않는다. 따라서, 전자 공급층(15)이 노출되어 있는 영역 상에서만 Mg 도프 GaN층(117)을 형성할 수 있다. 또한, Mg 도프 GaN층(117)은 불순물 농도가 5×1018 cm-3 내지 5×1020 cm-3이 되도록 Mg이 도프된 GaN에 의해 형성되어 있고, 본 실시 형태에 있어서는, 불순물 농도가 1×1019 cm-3이 되도록 Mg이 도프되어 있다.
이 후, 질소 분위기 내에서 열처리를 행함으로써, Mg 도프 GaN층(117)의 내부의 수소를 탈리시켜, Mg 도프 GaN층(117)을 활성화시켜서 p형으로 한다. Mg 도프 GaN층(117)에서는, 내부 전계가 존재하고 있지 않은 막면에 대하여 가로 방향, 즉, 막 두께 방향으로부터 수소를 탈리시킬 수 있기 때문에, 효율 좋게 보다 많은 수소를 탈리시킬 수 있다. 또한, Mg 도프 GaN층(117)의 막 두께는 50 nm 내지 200 nm가 바람직하고, 본 실시 형태에 있어서는, Mg 도프 GaN층(117)은 막 두께가 약 50 nm가 되도록 형성되어 있다.
이어서, 도 9에 도시한 바와 같이, Mg 도프 GaN층(117) 상에 게이트 절연막이 되는 절연막(22)을 형성하고, 절연막(22) 상에 게이트 전극(31)을 형성한다. 또한, 소스 전극(32) 및 드레인 전극(33)이 형성되는 영역에서 유전체층(21)을 제거하고, 유전체층(21)이 제거된 영역에 소스 전극(32) 및 드레인 전극(33)을 형성한다.
이상의 공정에 의해, 본 실시 형태에 있어서의 반도체 장치를 제조할 수 있다. 본 실시 형태에 있어서의 반도체 장치에서는, 절연막(22)을 개재한 게이트 전극(31)의 바로 아래에 있어서, Mg 도프 GaN층(117)은 활성화되어 있기 때문에, 홀을 다수 발생시킬 수 있다. 이에 의해, 게이트 전극(31)의 바로 아래의 영역에 있어서, 2DEG(14a)에 있어서의 전자를 소실시킬 수 있고, 게이트 전압을 플러스측으로 시프트시킬 수 있고, 노멀리오프로 할 수 있다. 또한, 게이트 전극(31)의 바로 아래를 제외하는 영역에는, Mg 도프 GaN층(117)은 형성되어 있지 않기 때문에, 이 영역의 바로 아래에 있어서는 2DEG(14a)의 전자가 감소할 일은 없기 때문에, 온저항이 증가할 일은 없다. 본 실시 형태에 있어서의 반도체 장치에 있어서는, 게이트 전극(31)의 바로 아래에 있어서, p형이 되는 Mg 도프 GaN층(117)이 형성되어 있는 영역이 형성되어 있다. 따라서, p형이 되는 Mg 도프 GaN층(117)이 형성되어 있지 않은 영역의 경계는 명확하고, 제조되는 반도체 장치의 균일성이 높고, 또한, 수율도 높다.
또한, 상기 설명에 있어서는, 절연막(22)을 형성한 구조의 반도체 장치에 대하여 설명했지만, 본 실시 형태에 있어서의 반도체 장치는 절연막(22)이 형성되어 있지 않은 구조의 것이어도 된다. 구체적으로는, 이러한 반도체 장치는 도 8의 (c)에 도시하는 것을 제작한 후, Mg 도프 GaN층(117) 상에 절연막(22)을 형성하지 않고 게이트 전극(31)을 형성함으로써 제작할 수 있다.
또한, 상기 이외의 내용에 대해서는 제1 실시 형태와 마찬가지이다.
〔제3 실시 형태〕
이어서, 제3 실시 형태에 대하여 설명한다. 본 실시 형태는 반도체 디바이스, 전원 장치 및 고주파 증폭기이다.
본 실시 형태에 있어서의 반도체 디바이스는, 제1 또는 제2 실시 형태에 있어서의 반도체 장치를 디스크리트 패키지한 것이며, 이렇게 디스크리트 패키지된 반도체 디바이스에 대해서, 도 10에 기초하여 설명한다. 또한, 도 10은 디스크리트 패키지된 반도체 장치의 내부를 모식적으로 도시하는 것이며, 전극의 배치 등에 대해서는, 제1 또는 제2 실시 형태에 나타나고 있는 것과는 상이하다.
처음에, 제1 또는 제2 실시 형태에 있어서 제조된 반도체 장치를 다이싱 등에 의해 절단함으로써, GaN계의 반도체 재료의 HEMT의 반도체 칩(410)을 형성한다. 이 반도체 칩(410)을 리드 프레임(420) 상에 땜납 등의 다이 어태치제(430)에 의해 고정한다. 또한, 이 반도체 칩(410)은 제1 또는 제2 실시 형태에 있어서의 반도체 장치에 상당하는 것이다.
이어서, 게이트 전극(411)을 게이트 리드(421)에 본딩와이어(431)에 의해 접속하고, 소스 전극(412)을 소스 리드(422)에 본딩와이어(432)에 의해 접속하고, 드레인 전극(413)을 드레인 리드(423)에 본딩와이어(433)에 의해 접속한다. 또한, 본딩와이어(431, 432, 433)는 Al 등의 금속 재료에 의해 형성되어 있다. 또한, 본 실시 형태에 있어서는, 게이트 전극(411)은 게이트 전극 패드이며, 제1 또는 제2 실시 형태에 있어서의 반도체 장치의 게이트 전극(31)과 접속되어 있다. 또한, 소스 전극(412)은 소스 전극 패드이며, 제1 또는 제2 실시 형태에 있어서의 반도체 장치의 소스 전극(32)과 접속되어 있다. 또한, 드레인 전극(413)은 드레인 전극 패드이며, 제1 또는 제2 실시 형태에 있어서의 반도체 장치의 드레인 전극(33)과 접속되어 있다.
이어서, 트랜스퍼 몰드법에 의해 몰드 수지(440)에 의한 수지 밀봉을 행한다. 이와 같이 하여, GaN계의 반도체 재료를 사용한 HEMT의 디스크리트 패키지되어 있는 반도체 디바이스를 제작할 수 있다.
이어서, 본 실시 형태에 있어서의 전원 장치 및 고주파 증폭기에 대하여 설명한다. 본 실시 형태에 있어서의 전원 장치 및 고주파 증폭기는 제1 또는 제2 실시 형태에 있어서의 반도체 장치를 사용한 전원 장치 및 고주파 증폭기이다.
처음에, 도 11에 기초하여, 본 실시 형태에 있어서의 전원 장치에 대하여 설명한다. 본 실시 형태에 있어서의 전원 장치(460)는 고압의 1차측 회로(461), 저압의 2차측 회로(462) 및 1차측 회로(461)와 2차측 회로(462)의 사이에 배치되는 트랜스(463)를 구비하고 있다. 1차측 회로(461)는 교류 전원(464), 소위 브리지 정류 회로(465), 복수의 스위칭 소자(도 11에 도시하는 예에서는 4개)(466) 및 하나의 스위칭 소자(467) 등을 구비하고 있다. 이차측 회로(462)는 복수의 스위칭 소자(도 11에 도시하는 예에서는 3개)(468)를 구비하고 있다. 도 11에 도시하는 예에서는, 제1 또는 제2 실시 형태에 있어서의 반도체 장치를 1차측 회로(461)의 스위칭 소자(466 및 467)로서 사용하고 있다. 또한, 1차측 회로(461)의 스위칭 소자(466 및 467)는 노멀리오프의 반도체 장치인 것이 바람직하다. 또한, 2차측 회로(462)에서 사용되고 있는 스위칭 소자(468)는 실리콘에 의해 형성되는 통상의 MISFET(metal insulator semiconductor field effect transistor)을 사용하고 있다.
이어서, 도 12에 기초하여, 본 실시 형태에 있어서의 고주파 증폭기에 대하여 설명한다. 본 실시 형태에 있어서의 고주파 증폭기(470)는 예를 들어, 휴대 전화의 기지국용 파워 증폭기에 적용해도 된다. 이 고주파 증폭기(470)는 디지털·프리디스토션 회로(471), 믹서(472), 파워 증폭기(473) 및 방향성 결합기(474)를 구비하고 있다. 디지털·프리디스토션 회로(471)는 입력 신호의 비선형 변형을 보상한다. 믹서(472)는 비선형 변형이 보상된 입력 신호와 교류 신호를 믹싱한다. 파워 증폭기(473)는 교류 신호와 믹싱된 입력 신호를 증폭한다. 도 12에 도시하는 예에서는, 파워 증폭기(473)는 제1 또는 제2 실시 형태에 있어서의 반도체 장치를 갖고 있다. 방향성 결합기(474)는 입력 신호나 출력 신호의 모니터링 등을 행한다. 도 12에 도시하는 회로에서는, 예를 들어, 스위치의 전환에 의해, 믹서(472)에 의해 출력 신호를 교류 신호와 믹싱하여 디지털·프리디스토션 회로(471)에 송출하는 것이 가능하다.
이상, 실시 형태에 대하여 상세하게 설명했지만, 특정한 실시 형태에 한정되는 것은 아니라, 특허 청구 범위에 기재된 범위 내에 있어서, 다양한 변형 및 변경이 가능하다.
상기의 설명에 관하여, 또한 이하의 부기를 개시한다.
(부기 1)
기판 상에 제1 반도체층, 제2 반도체층 및 p형의 불순물 원소가 포함되어 있는 반도체 캡층을 순차 형성하는 공정과,
상기 반도체 캡층을 형성한 후, 개구부를 갖는 유전체층을 형성하는 공정과,
상기 개구부에서 노출되어 있는 상기 반도체 캡층 상에 p형의 불순물 원소가 포함되어 있는 제3 반도체층을 형성하는 공정과,
상기 제3 반도체층 상에 게이트 전극을 형성하는 공정
을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 2)
상기 유전체층을 형성하는 공정 후, 질소 분위기 내에서 열처리를 행하는 공정을 갖고,
상기 질소 분위기 내에서 열처리를 행한 후, 상기 제3 반도체층을 형성하는 공정을 행하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 3)
기판 상에 제1 반도체층 및 제2 반도체층을 순차 형성하는 공정과,
상기 제2 반도체층을 형성한 후, 개구부를 갖는 유전체층을 형성하는 공정과,
상기 개구부에서 노출되어 있는 상기 제2 반도체층 상에 p형의 불순물 원소가 포함되어 있는 제3 반도체층을 형성하는 공정과,
상기 제3 반도체층 상에 게이트 전극을 형성하는 공정
을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 4)
상기 제3 반도체층을 형성하는 공정은, 상기 제3 반도체층을 성막하고, 상기 제3 반도체층을 성막한 후, 질소 분위기 내에서 열처리를 행하는 것인 것을 특징으로 하는 부기 1 내지 3 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 5)
상기 제3 반도체층 상에 절연막을 형성하는 공정을 갖고,
상기 게이트 전극은 상기 절연막을 개재한 상기 제3 반도체층 상에 형성되는 것인 것을 특징으로 하는 부기 1 내지 4 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 6)
상기 p형의 불순물 원소는 Mg인 것을 특징으로 하는 부기 1 내지 5 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 7)
상기 제3 반도체층은 MOVPE에 의해 형성되는 것인 것을 특징으로 하는 부기 1 내지 6 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 8)
상기 제2 반도체층 또는 상기 반도체 캡층에 접하여 소스 전극 및 드레인 전극을 형성하는 공정을 갖는 것을 특징으로 하는 부기 1 내지 7 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 9)
기판 상에 형성된 제1 반도체층과,
상기 제1 반도체층 상에 형성된 제2 반도체층과, 상기 제2 반도체층 상에 형성된 반도체 캡층과, 상기 반도체 캡층 상에서, 게이트 전극이 형성되는 영역 하에 형성된 제3 반도체층과,
상기 제3 반도체층 상에 형성된 상기 게이트 전극과,
상기 제2 반도체층 또는 상기 반도체 캡층에 접하여 형성된 소스 전극 및 드레인 전극
을 갖고,
상기 반도체 캡층 및 상기 제3 반도체층에는 반도체 재료에 p형 불순물 원소가 도프되어 있고,
상기 제3 반도체층은 p형인 것을 특징으로 하는 반도체 장치.
(부기 10)
상기 반도체 캡층에 있어서, 상기 게이트 전극의 바로 아래에는 p형 영역이 형성되어 있고, 상기 p형 영역을 제외한 영역은, 상기 p형 영역보다도 저항이 높은 고저항 영역이 형성되어 있는 것을 특징으로 하는 부기 9에 기재된 반도체 장치.
(부기 11)
상기 반도체 캡층에 있어서, 상기 고저항 영역에서의 수소의 농도는 상기 p형 영역에서의 수소의 농도보다도 높은 것을 특징으로 하는 부기 10에 기재된 반도체 장치.
(부기 12)
상기 제1 반도체층, 상기 제2 반도체층, 상기 반도체 캡층 및 상기 제3 반도체층은 질화물 반도체에 의해 형성되어 있는 것인 것을 특징으로 하는 부기 9 내지 11 중 어느 하나에 기재된 반도체 장치.
(부기 13)
상기 반도체 캡층 상에서, 상기 제3 반도체층이 형성되어 있는 영역을 제외한 영역에는 유전체층이 형성되어 있는 것을 특징으로 하는 부기 9 내지 12 중 어느 하나에 기재된 반도체 장치.
(부기 14)
기판 상에 형성된 제1 반도체층과,
상기 제1 반도체층 상에 형성된 제2 반도체층과,
상기 제2 반도체층 상에서, 게이트 전극이 형성되는 영역 하에 형성된 제3 반도체층과,
상기 제2 반도체층 상에서, 상기 제3 반도체층이 형성되어 있는 영역을 제외한 영역에 형성된 유전체층과,
상기 제3 반도체층 상에 형성된 상기 게이트 전극과,
상기 제2 반도체층에 접하여 형성된 소스 전극 및 드레인 전극
을 갖고,
상기 제3 반도체층에는 반도체 재료에 p형 불순물 원소가 도프되어 있고, p형인 것을 특징으로 하는 반도체 장치.
(부기 15)
상기 제1 반도체층, 상기 제2 반도체층 및 상기 제3 반도체층은 질화물 반도체에 의해 형성되어 있는 것인 것을 특징으로 하는 부기 14에 기재된 반도체 장치.
(부기 16)
상기 유전체층은 SiO2 또는 SiN을 포함하는 재료에 의해 형성되어 있는 것을 특징으로 하는 부기 9 내지 15 중 어느 하나에 기재된 반도체 장치.
(부기 17)
상기 p형 불순물 원소는 Mg인 것을 특징으로 하는 부기 9 내지 16 중 어느 하나에 기재된 반도체 장치.
(부기 18)
상기 제3 반도체층과 상기 게이트 전극 사이에는 절연막이 형성되어 있는 것을 특징으로 하는 부기 9 내지 17 중 어느 하나에 기재된 반도체 장치.
(부기 19)
부기 9 내지 18 중 어느 하나에 기재된 반도체 장치를 갖는 것을 특징으로 하는 전원 장치.
(부기 20)
부기 9 내지 18 중 어느 하나에 기재된 반도체 장치를 갖는 것을 특징으로 하는 증폭기.
11: 기판
12: 제1 버퍼층
13: 제2 버퍼층
14: 전자 주행층(제1 반도체층)
14a: 2DEG
15: 전자 공급층(제2 반도체층)
16: 하부 Mg 도프 GaN층(반도체 캡층)
16a: p-GaN 영역(p형 영역)
16b: 고저항 영역
17: 상부 Mg 도프 GaN층(제3 반도체층)
21: 유전체층
21a: 개구부
22: 절연막
31: 게이트 전극
32: 소스 전극
33: 드레인 전극

Claims (12)

  1. 기판 상에 제1 반도체층, 제2 반도체층 및 p형의 불순물 원소가 포함되어 있는 반도체 캡층을 순차 형성하는 공정과,
    상기 반도체 캡층을 형성한 후, 개구부를 갖는 유전체층을 형성하는 공정과,
    상기 개구부에서 노출되어 있는 상기 반도체 캡층 상에 p형의 불순물 원소가 포함되어 있는 제3 반도체층을 형성하는 공정과,
    상기 제3 반도체층 상에 게이트 전극을 형성하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 유전체층을 형성하는 공정 후, 질소 분위기 내에서 열처리를 행하는 공정을 갖고,
    상기 질소 분위기 내에서 열처리를 행한 후, 상기 제3 반도체층을 형성하는 공정을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 삭제
  4. 제1항 또는 제2항에 있어서, 상기 제3 반도체층을 형성하는 공정은, 상기 제3 반도체층을 성막하고, 상기 제3 반도체층을 성막한 후, 질소 분위기 내에서 열처리를 행하는 것인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항 또는 제2항에 있어서, 상기 제3 반도체층 상에 절연막을 형성하는 공정을 갖고,
    상기 게이트 전극은 상기 절연막을 개재한 상기 제3 반도체층 상에 형성되는 것인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항 또는 제2항에 있어서, 상기 제3 반도체층은 MOVPE에 의해 형성되는 것인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 기판 상에 형성된 제1 반도체층과,
    상기 제1 반도체층 상에 형성된 제2 반도체층과,
    상기 제2 반도체층 상에 형성된 반도체 캡층과,
    상기 반도체 캡층 상에서, 게이트 전극이 형성되는 영역 하에 형성된 제3 반도체층과,
    상기 제3 반도체층 상에 형성된 상기 게이트 전극과,
    상기 제2 반도체층 또는 상기 반도체 캡층에 접하여 형성된 소스 전극 및 드레인 전극
    을 갖고,
    상기 반도체 캡층 및 상기 제3 반도체층에는 반도체 재료에 p형 불순물 원소가 도프되어 있고,
    상기 제3 반도체층은 p형인 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 반도체 캡층에서, 상기 게이트 전극의 바로 아래에는 p형 영역이 형성되어 있고, 상기 p형 영역을 제외한 영역은, 상기 p형 영역보다도 저항이 높은 고저항 영역이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제7항 또는 제8항에 있어서, 상기 반도체 캡층 상에서, 상기 제3 반도체층이 형성되어 있는 영역을 제외한 영역에는 유전체층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제7항 또는 제8항에 있어서, 상기 제3 반도체층과 상기 게이트 전극 사이에는 절연막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제7항 또는 제8항에 기재된 반도체 장치를 갖는 것을 특징으로 하는 전원 장치.
  12. 제7항 또는 제8항에 기재된 반도체 장치를 갖는 것을 특징으로 하는 증폭기.
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