JP2013065720A - 半導体結晶基板、半導体結晶基板の製造方法、半導体装置の製造方法、電源装置及び増幅器 - Google Patents

半導体結晶基板、半導体結晶基板の製造方法、半導体装置の製造方法、電源装置及び増幅器 Download PDF

Info

Publication number
JP2013065720A
JP2013065720A JP2011203793A JP2011203793A JP2013065720A JP 2013065720 A JP2013065720 A JP 2013065720A JP 2011203793 A JP2011203793 A JP 2011203793A JP 2011203793 A JP2011203793 A JP 2011203793A JP 2013065720 A JP2013065720 A JP 2013065720A
Authority
JP
Japan
Prior art keywords
layer
substrate
semiconductor device
protective layer
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011203793A
Other languages
English (en)
Other versions
JP5966289B2 (ja
Inventor
Shuichi Tomabechi
秀一 苫米地
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2011203793A priority Critical patent/JP5966289B2/ja
Priority to US13/554,117 priority patent/US9379230B2/en
Priority to TW101126997A priority patent/TWI482206B/zh
Priority to CN201210266834.8A priority patent/CN103000684B/zh
Priority to KR1020120083821A priority patent/KR101473525B1/ko
Publication of JP2013065720A publication Critical patent/JP2013065720A/ja
Application granted granted Critical
Publication of JP5966289B2 publication Critical patent/JP5966289B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode

Abstract

【課題】基板の外周部においてクラックの発生が抑制される半導体結晶基板を提供する。
【解決手段】半導体結晶基板１１０と、基板１１０の表面に窒化物により形成された保護層１２０と、を有し、保護層１２０は、基板１１０の外周部となる周辺領域１２０ａはアモルファス状態であり、基板１１０の周辺領域よりも内側の内部領域１２０ｂは結晶化している。
【選択図】図４

Description

本発明は、半導体結晶基板、半導体結晶基板の製造方法、半導体装置の製造方法、電源装置及び増幅器に関するものである。
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮまたは、これらの混晶からなる材料等は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。このうち、高出力デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field effect transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）に関する技術が開発されている（例えば、特許文献１）。このような窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。
窒化物半導体のうち、ＧａＮは、ｃ軸に平行な［０００１］方向に極性を持つため（ウルツ鉱型）、ＡｌＧａＮ／ＧａＮのヘテロ構造を形成した場合には、双方の格子歪みに起因するピエゾ分極が励起される。これにより、界面近傍におけるＡｌＧａＮ層において、高濃度の２ＤＥＧ（Two-Dimensional Electron Gas：２次元電子ガス）が生じる。このため、ＧａＮ及びＧａＮを含む材料は、高周波・電力用デバイスの材料として有望とされている。
このような窒化物半導体を用いたＨＥＭＴとしては、シリコン（Ｓｉ）等の基板上に、ＡｌＮ保護層、ＡｌＧａＮバッファ層を形成し、ＡｌＧａＮバッファ層上に、ＧａＮ電子走行層、ＡｌＧａＮ電子供給層が形成されているものがある。しかしながら、シリコン等の基板上に、これらの半導体層をエピタキシャル成長させた場合、基板との格子定数の違い、熱膨張係数の違いにより、半導体層に歪みが発生し、いわゆるクラックと呼ばれる欠陥が半導体層の表面に現れる。図１に示されるように、このようなクラック９１０は、基板９２０の外周部に発生しやすく、チッピングや発塵の発生源となり、作製される半導体装置であるＨＥＭＴの歩留りを低下させる。
基板９２０における外周部のクラック９１０の発生を抑制するため、基板の外周部に窒化シリコン等の保護膜を形成した後、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）等によりエピタキシャル成長させる方法が開示されている（例えば、特許文献２）。
特開２００２−３５９２５６号公報 特開２００９−２５６１５４号公報
ところで、図２に示すように、基板９２０の外周部に窒化シリコン等の保護層９３０を形成した場合、保護層９３０の上ではバッファ層９４０及び半導体層９４１はエピタキシャル成長しないため、バッファ層９４０及び半導体層９４１は形成されない。しかしながら、保護層９３０が形成されている領域の近傍においては、保護層９３０が形成されている領域に堆積するはずの原料ガスが、保護層９３０側から拡散し、バッファ層９４０及び半導体層９４１において、異常成長が生じる場合がある。このように保護層９３０の近傍において異常成長が生じると、保護層９３０の近傍におけるバッファ層９４０及び半導体層９４１の膜厚が厚く形成される場合や、所望の値とは異なる組成やドーピング濃度のバッファ層９４０及び半導体層９４１が形成される場合がある。更には、このような基板９２０の外周部にのみ保護層９３０を形成することは技術的にも困難であり、コストアップ等の要因となる。
このため、基板の外周部においてクラックの発生が抑制された半導体結晶基板及び半導体結晶基板の製造方法が求められており、更には、歩留りが高く、低コストで製造することのできる半導体装置が求められている。
本実施の形態の一観点によれば、基板と、前記基板の表面に窒化物により形成された保護層と、を有し、前記保護層は、前記基板の外周部となる周辺領域はアモルファス状態であり、前記基板の前記周辺領域よりも内側の内部領域は結晶化していることを特徴とする。
また、本実施の形態の他の一観点によれば、基板の表面に、窒化物を含む材料により保護層を形成する工程と、前記基板の外周部となる前記保護層の周辺領域に酸素を注入する工程と、前記周辺領域に酸素を注入した後、前記周辺領域を除く内部領域における前記保護層が結晶化する温度に加熱する工程と、を有することを特徴とする。
また、本実施の形態の他の一観点によれば、基板の表面に、窒化物を含む材料により保護層を形成する工程と、前記基板の外周部となる前記保護層の周辺領域に酸素を注入する工程と、前記周辺領域に酸素を注入した後、前記周辺領域を除く内部領域における前記保護層が結晶化する温度に加熱する工程と、前記加熱する工程の後、バッファ層、電子走行層、電子供給層をエピタキシャル成長により形成する工程と、を有することを特徴とする。
開示の半導体結晶基板及び半導体結晶基板の製造方法によれば、基板の外周部においてクラックの発生が抑制されるため、製造される半導体装置の歩留りを向上させることができ、半導体装置を低コストで製造することができる。
基板上にエピタキシャル成長させた半導体膜に生じるクラックの説明図 周辺に保護膜を形成した基板に積層される半導体層の説明図 第１の実施の形態における半導体結晶基板及び半導体装置の製造方法の工程図（１） 第１の実施の形態における半導体結晶基板及び半導体装置の製造方法の工程図（２） 第１の実施の形態における半導体装置の構造図 第２の実施の形態における半導体装置の構造図 第３の実施の形態におけるディスクリートパッケージされた半導体デバイスの説明図 第３の実施の形態における電源装置の回路図 第３の実施の形態における高出力増幅器の構造図
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
〔第１の実施の形態〕
第１の実施の形態における半導体結晶基板の製造方法及び半導体装置の製造方法について、図３から図５に基づき説明する。
最初に、図３（ａ）に示すように、基板となる（１１１）面のシリコン基板１１０上にＡＬＤ（Atomic Layer Deposition）法により保護層となるＡｌＮ層１２０を形成する。本実施の形態では、基板として（１１１）面のシリコン基板１１０を用いた場合について説明するが、基板としては、シリコン以外にも、サファイア、シリコンカーバイド、窒化ガリウム等の基板を用いてもよい。ＡｌＮ層１２０は、後にＡｌＮ層１２０上に形成されるＧａＮ等の半導体層との格子定数を緩和するため、また、熱膨張係数を緩和するため、更には、ＧａＮ等の半導体層からシリコン基板１１０へのＧａ原子の移動等を抑制するために形成される。尚、基板１１０上にＡＬＤ法により形成された直後のＡｌＮ層１２０は、多結晶状態である。
次に、図３（ｂ）に示すように、ＡｌＮ層１２０上にＳｉＮ層１３０を形成する。ＳｉＮ層１３０はスパッタリング等の成膜方法により、ＡｌＮ層１２０が形成されている面の全面に形成する。
次に、図３（ｃ）に示すように、シリコン基板１１０の外周部におけるＳｉＮ層１３０を除去する。具体的には、ＳｉＮ層１３０上にフォトレジストを塗布し、露光装置による露光、現像により、シリコン基板１１０の外周部を除く領域に不図示のレジストパターンを形成する。この後、ＲＩＥ（Reactive Ion Etching）等のエッチングにより、レジストパターンが形成されていない領域のＳｉＮ層１３０を除去する。このようにして、シリコン基板１１０の外周部におけるＳｉＮ層１３０を除去し、残存するＳｉＮ層１３０ａによりマスク層を形成する。尚、不図示のレジストパターンは、この後、有機溶剤等により除去する。
次に、図４（ａ）に示すように、シリコン基板１１０においてマスク層となるＳｉＮ層１３０ａが形成されている面を酸素プラズマに曝す。これにより、ＳｉＮ層１３０ａが形成されていないＡｌＮ層１２０が露出している周辺領域１２０ａをＡｌＯＮ化、または、ＡｌＯ化する。このように、ＡｌＮ層１２０が露出している面を酸素プラズマに曝すことにより、ＡｌＮ層１２０の周辺領域１２０ａには酸素が注入され、ＡｌＮ層１２０の周辺領域１２０ａにおける組成をＡｌＯＮ等にすることができる。従って、ＡｌＮ層１２０においては、周辺領域１２０ａを除く内部領域１２０ｂよりも、周辺領域１２０ａの方が酸素は多く含まれている。
本実施の形態では、プラズマＣＶＤ（Chemical Vapor Deposition）装置等を用いて、シリコン基板１１０のＡｌＮ層１２０が露出している面を酸素プラズマに曝すことにより、ＡｌＮ層１２０の周辺領域１２０ａにおける組成をＡｌＯＮ等にする。このように、ＡｌＮ層１２０の周辺領域１２０ａにおける組成がＡｌＯＮ等になると、周辺領域１２０ａの結晶状態はアモルファス状態となる。尚、マスク層となるＳｉＮ層１３０ａに被われている領域のＡｌＮ層１２０は、酸素プラズマに直接曝されないため、この領域のＡｌＮ層１２０がＡｌＯＮ化、または、ＡｌＯ化されることはない。また、シリコン基板１１０の周辺部のＡｌＮ層１２０に酸素を注入等することができる方法であれば、他の方法であってもよく、例えば、ＡｌＮ層１２０の周辺領域１２０ａに酸素等をイオン注入する方法であってもよい。
次に、図４（ｂ）に示すように、マスク層となるＳｉＮ層１３０ａを除去した後、加熱する。具体的には、ＳｉＮ層１３０ａをフッ化水素酸等により除去した後、ＭＯＣＶＤ装置のチャンバー内に入れて、約１０００℃まで昇温し加熱する。このように加熱することにより、マスク層となるＳｉＮ層１３０ａに覆われていたＡｌＮ層１２０の内部領域１２０ｂは、再配列し単結晶化する。しかしながら、周辺領域１２０ａでは、酸素が注入されており、組成がＡｌＯＮ等となっているため、単結晶化することはなくアモルファス状態のままである。このようにして、本実施の形態における半導体結晶基板、即ち、基板１１０上にＡｌＮ膜１２０が形成されており、ＡｌＮ膜１２０における周辺領域１２０ａがアモルファス状態であり、内部領域１２０ｂが結晶化している半導体結晶基板を作製することができる。尚、本実施の形態では、ＡｌＮ層１２０の内部領域１２０ｂを再配列して単結晶化させるため、加熱は数分から数時間程度行なう。
次に、図４（ｃ）に示すように、ＡｌＮ層１２０上に、バッファ層となるＡｌＧａＮ層１４０、電子走行層となるＧａＮ層１５０、電子供給層となるＡｌＧａＮ層１６０をＭＯＣＶＤにより積層形成する。尚、本実施の形態では、ＡｌＧａＮ層１４０、ＧａＮ層１５０及びＡｌＧａＮ層１６０が積層された膜を半導体層１７０と記載する場合がある。これにより、単結晶化している内部領域１２０ｂにおけるＡｌＮ層１２０上には、半導体層１７０はエピタキシャル成長するため、結晶化した半導体層１７０ｂが形成される。これに対し、アモルファス状態である周辺領域１２０ａ上には、半導体層１７０はエピタキシャル成長することなく堆積するため、アモルファス状態の半導体層１７０ａが形成される。
このようなアモルファス状態の半導体層１７０ａにおいては、転位等は発生しないことから、シリコン基板１１０の外周部における半導体層１７０においてクラックの発生を抑制することができる。また、周辺領域１２０ａ上においても、アモルファス状態の半導体層１７０ａが堆積しているため、周辺領域１２０ａの近傍における内部領域１２０ｂ上において、結晶化した半導体層１７０ｂが異常成長することもない。尚、本実施の形態では、電子走行層となるＧａＮ層１５０は、厚さが約１μｍから３μｍのｉ−ＧａＮにより形成されている。また、電子供給層となるＡｌＧａＮ層１６０は、厚さが約２０ｎｍのｎ−Ａｌ２０Ｇａ８０Ｎにより形成されており、不純物元素としてＳｉが、５×１０１８ｃｍ−３ドープされている。尚、バッファ層、電子走行層及び電子供給層は、他の化合物半導体材料、例えば、他の窒化物半導体材料を用いてもよい。また、電子供給層は、ＡｌＧａＮ層１６０に代えてＩｎＡｌＮ層により形成してもよい。
次に、図５に示すように、ＡｌＧａＮ層１６０上に、ゲート電極１８１、ソース電極１８２及びドレイン電極１８３を形成し、ダイシングソー等によりシリコン基板１１０を分離する。尚、本実施の形態における半導体装置では、２ＤＥＧ１５０ａは、ＧａＮ層１５０とＡｌＧａＮ層１６０の界面近傍におけるＧａＮ層１５０に形成される。これにより、本実施の形態における半導体装置であるＨＥＭＴの半導体チップを作製することができる。
本実施の形態では、基板１１０の周辺部における半導体層１７０において、クラック等が発生しないため、製造される半導体装置の歩留りを高めることができ、また、半導体装置を低コストで製造することができる。
〔第２の実施の形態〕
次に、第２の実施の形態について説明する。本実施の形態における半導体装置は、ゲートリセス及び絶縁膜を形成することによりノーマリーオフとなる構造のＨＥＭＴである。
図６に、本実施の形態における半導体装置であるＨＥＭＴの構造を示す。本実施の形態における半導体装置は、ＡｌＧａＮ層１６０にゲートリセス２６１を形成し、更に、ゲートリセス２６１が形成されているＡｌＧａＮ層１６０上に絶縁膜２８０を形成した構造のものである。ゲート電極１８１はゲートリセス２６１が形成されている領域の絶縁膜２８０上に形成されており、ソース電極１８２及びドレイン電極１８３はＡｌＧａＮ層１６０に接して形成されている。
本実施の形態における半導体装置は、第１の実施の形態の図４（ｃ）に示されるＡｌＧａＮ層１６０にゲートリセス２６１を形成し、絶縁膜２８０を形成し、更に、ゲート電極１８１、ソース電極１８２及びドレイン電極１８３を形成することにより作製される。
ゲートリセス２６１の形成方法は、最初に、ＡｌＧａＮ層１６０の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲートリセス２６１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等のドライエッチングを行なうことにより、レジストパターンの形成されていない領域のＡｌＧａＮ層１６０の一部を除去することにより形成する。更に、この後、不図示のレジストパターンは有機溶剤等により除去する。
絶縁膜２８０の形成方法は、ゲートリセス２６１が形成されているＡｌＧａＮ層１６０上に、ＣＶＤ、ＡＬＤ、スパッタリング等により、酸化アルミニウム膜等を約１０ｎｍ成膜することにより形成する。
ゲート電極１８１の形成方法は、最初に、絶縁膜２８０上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極１８１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着等により金属膜を全面に成膜し、有機溶剤等に浸漬させてリフトオフを行なうことにより形成する。
ソース電極１８２及びドレイン電極１８３の形成方法は、絶縁膜２８０上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極１８２及びドレイン電極１８３が形成される領域に開口部を有するレジストパターンを形成する。この後、レジストパターンの開口部における領域の絶縁膜２８０をエッチングにより除去し、更に、真空蒸着等により金属膜を全面に成膜し、有機溶剤等に浸漬させてリフトオフを行なうことにより形成することができる。
これにより、本実施の形態における半導体装置を作製することができる。尚、上記以外の内容については、第１の実施の形態と同様である。
〔第３の実施の形態〕
次に、第３の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
本実施の形態における半導体デバイスは、第１及び第２の実施の形態における半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図７に基づき説明する。尚、図７は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１及び第２の実施の形態に示されているものとは、異なっている。
最初に、第１及び第２の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、図５に示す第１の実施の形態における半導体装置、または、図６に示す第２の実施の形態における半導体装置に相当するものである。
次に、ゲート電極１８１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極１８２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極１８３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３はＡｌ等の金属材料により形成されている。また、本実施の形態におけるゲート電極１８１はゲート電極パッドであり、ソース電極１８２はソース電極パッドであり、ドレイン電極１８３はドレイン電極パッドである。
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。
次に、本実施の形態における電源装置及び高周波増幅器について説明する。本実施の形態における電源装置及び高周波増幅器は、第１及び第２の実施の形態における半導体装置のいずれかを用いた電源装置及び高周波増幅器である。
最初に、図８に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置４６０は、高圧の一次側回路４６１、低圧の二次側回路４６２及び一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３を備えている。一次側回路４６１は、交流電源４６４、いわゆるブリッジ整流回路４６５、複数のスイッチング素子（図８に示す例では４つ）４６６及び一つのスイッチング素子４６７等を備えている。二次側回路４６２は、複数のスイッチング素子（図８に示す例では３つ）４６８を備えている。図８に示す例では、第１及び第２の実施の形態における半導体装置を一次側回路４６１のスイッチング素子４６６及び４６７として用いている。尚、一次側回路４６１のスイッチング素子４６６及び４６７は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路４６２において用いられているスイッチング素子４６８はシリコンにより形成される通常のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を用いている。
次に、図９に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器４７０は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器４７０は、ディジタル・プレディストーション回路４７１、ミキサー４７２、パワーアンプ４７３及び方向性結合器４７４を備えている。ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償する。ミキサー４７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅する。図９に示す例では、パワーアンプ４７３は、第１及び第２の実施の形態における半導体装置を有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。図９に示す回路では、例えば、スイッチの切り替えにより、ミキサー４７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することが可能である。
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板と、
前記基板の表面に窒化物により形成された保護層と、
を有し、前記保護層）は、前記基板の外周部となる周辺領域はアモルファス状態であり、前記基板の前記周辺領域よりも内側の内部領域は結晶化していることを特徴とする半導体結晶基板。
（付記２）
前記保護層は、ＡｌＮを含む材料により形成されていることを特徴とする付記１に記載の半導体結晶基板。
（付記３）
前記周辺領域は、前記内部領域よりも酸素が多く含まれていることを特徴とする付記１または２に記載の半導体結晶基板。
（付記４）
前記基板は、シリコン、サファイア、シリコンカーバイド、窒化ガリウムのいずれかを含むものであることを特徴とする付記１から３のいずれかに記載の半導体結晶基板。
（付記５）
前記基板は、シリコン基板であって、前記基板の表面は、（１１１）面であることを特徴とする付記１から３のいずれかに記載の半導体結晶基板。
（付記６）
基板の表面に、窒化物を含む材料により保護層を形成する工程と、
前記基板の外周部となる前記保護層の周辺領域に酸素を注入する工程と、
前記周辺領域に酸素を注入した後、前記周辺領域を除く内部領域における前記保護層が結晶化する温度に加熱する工程と、
を有することを特徴とする半導体結晶基板の製造方法。
（付記７）
前記周辺領域に酸素を注入する工程は、
前記内部領域における前記保護層上に、マスク層を形成する工程と、
前記マスク層の形成された面に酸素プラズマを照射、または、酸素イオン注入を行ない、前記周辺領域）の前記保護層に酸素を注入する工程と、
前記マスク層を除去する工程と、
を有することを特徴とする付記６に記載の半導体結晶基板の製造方法。
（付記８）
前記保護層は、ＡｌＮを含む材料により形成されていることを特徴とする付記６または７に記載の半導体結晶基板の製造方法。
（付記９）
前記基板は、シリコン、サファイア、シリコンカーバイド、窒化ガリウムのいずれかを含むものであることを特徴とする付記６から８のいずれかに記載の半導体結晶基板の製造方法。
（付記１０）
前記マスク層は、ＳｉＮを含む材料により形成されているものであることを特徴とする付記６から９のいずれかに記載の半導体結晶基板の製造方法。
（付記１１）
基板の表面に、窒化物を含む材料により保護層を形成する工程と、
前記基板の外周部となる前記保護層の周辺領域に酸素を注入する工程と、
前記周辺領域に酸素を注入した後、前記周辺領域を除く内部領域における前記保護層が結晶化する温度に加熱する工程と、
前記加熱する工程の後、バッファ層、電子走行層、電子供給層をエピタキシャル成長により形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１２）
前記周辺領域に酸素を注入する工程は、
前記内部領域における前記保護層上に、マスク層を形成する工程と、
前記マスク層の形成された面に酸素プラズマを照射、または、酸素イオン注入を行ない、前記周辺領域の前記保護層に酸素を注入する工程と、
前記マスク層を除去する工程と、
を有することを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１３）
前記保護層は、ＡｌＮを含む材料により形成されていることを特徴とする付記１１または１２に記載の半導体装置の製造方法。
（付記１４）
前記バッファ層、前記電子走行層、前記電子供給層をエピタキシャル成長により形成する工程の後、前記電子供給層の上に、ゲート電極、ソース電極及びドレイン電極を形成する工程を有することを特徴とする付記１１から１３のいずれかに記載の半導体装置の製造方法。
（付記１５）
前記マスク層は、ＳｉＮを含む材料により形成されているものであることを特徴とする付記１１から１４のいずれかに記載の半導体装置の製造方法。
（付記１６）
前記バッファ層、前記電子走行層及び前記電子供給層は、ＭＯＣＶＤにより形成することを特徴とする付記１１から１５のいずれかに記載の半導体装置の製造方法。
（付記１７）
前記バッファ層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする付記１１から１６のいずれかに記載の半導体装置の製造方法。
（付記１８）
前記電子走行層は、ＧａＮを含む材料により形成されていることを特徴とする付記１１から１７のいずれかに記載の半導体装置の製造方法。
（付記１９）
前記電子供給層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする付記１１から１８のいずれかに記載の半導体装置の製造方法。
（付記２０）
前記電子供給層は、ＩｎＡｌＮを含む材料により形成されていることを特徴とする付記１１から１８のいずれかに記載の半導体装置の製造方法。
（付記２１）
前記半導体装置は、ＨＥＭＴであって、
前記電子供給層はＡｌＧａＮを含む材料により形成されており、前記電子走行層はＧａＮを含む材料により形成されていることを特徴とする付記１１から１９のいずれかに記載の半導体装置の製造方法。
（付記２２）
付記１１から２１のいずれかに記載の半導体装置の製造方法により製造された半導体装置を有することを特徴とする電源装置。
（付記２３）
付記１１から２１のいずれかに記載の半導体装置の製造方法により製造された半導体装置を有することを特徴とする増幅器。
１１０ シリコン基板
１２０ ＡｌＮ層（保護層）
１２０ａ 周辺領域
１２０ｂ 内部領域
１３０ ＳｉＮ層
１３０ａ ＳｉＮ層（マスク層）
１４０ ＡｌＧａＮ層（バッファ層）
１５０ ＧａＮ層（電子走行層）
１５０ａ ２ＤＥＧ
１６０ ＡｌＧａＮ層（電子供給層）
１７０ 半導体層
１７０ａ アモルファス状態の半導体層
１７０ｂ 結晶化した半導体層
１８１ ゲート電極
１８２ ソース電極
１８３ ドレイン電極

Claims (10)

  1. 基板と、
    前記基板の表面に窒化物により形成された保護層と、
    を有し、前記保護層は、前記基板の外周部となる周辺領域はアモルファス状態であり、前記基板の前記周辺領域よりも内側の内部領域は結晶化していることを特徴とする半導体結晶基板。
  2. 前記保護層は、ＡｌＮを含む材料により形成されていることを特徴とする請求項１に記載の半導体結晶基板。
  3. 基板の表面に、窒化物を含む材料により保護層を形成する工程と、
    前記基板の外周部となる前記保護層の周辺領域に酸素を注入する工程と、
    前記周辺領域に酸素を注入した後、前記周辺領域を除く内部領域における前記保護層が結晶化する温度に加熱する工程と、
    を有することを特徴とする半導体結晶基板の製造方法。
  4. 前記周辺領域に酸素を注入する工程は、
    前記内部領域における前記保護層上に、マスク層を形成する工程と、
    前記マスク層の形成された面に酸素プラズマを照射、または、酸素イオン注入を行ない、前記周辺領域の前記保護層に酸素を注入する工程と、
    前記マスク層を除去する工程と、
    を有することを特徴とする請求項３に記載の半導体結晶基板の製造方法。
  5. 基板の表面に、窒化物を含む材料により保護層を形成する工程と、
    前記基板の外周部となる前記保護層の周辺領域に酸素を注入する工程と、
    前記周辺領域に酸素を注入した後、前記周辺領域を除く内部領域における前記保護層が結晶化する温度に加熱する工程と、
    前記加熱する工程の後、バッファ層、電子走行層、電子供給層をエピタキシャル成長により形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  6. 前記保護層は、ＡｌＮを含む材料により形成されていることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記バッファ層、前記電子走行層及び前記電子供給層は、ＭＯＣＶＤにより形成することを特徴とする請求項５または６に記載の半導体装置の製造方法。
  8. 前記半導体装置は、ＨＥＭＴであって、
    前記電子供給層はＡｌＧａＮを含む材料により形成されており、前記電子走行層はＧａＮを含む材料により形成されていることを特徴とする請求項５から７のいずれかに記載の半導体装置の製造方法。
  9. 請求項５から８のいずれかに記載の半導体装置の製造方法により製造された半導体装置を有することを特徴とする電源装置。
  10. 請求項５から８のいずれかに記載の半導体装置の製造方法により製造された半導体装置を有することを特徴とする増幅器。
JP2011203793A 2011-09-16 2011-09-16 半導体基板の製造方法及び半導体装置の製造方法 Active JP5966289B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2011203793A JP5966289B2 (ja) 2011-09-16 2011-09-16 半導体基板の製造方法及び半導体装置の製造方法
US13/554,117 US9379230B2 (en) 2011-09-16 2012-07-20 Semiconductor crystal substrate, manufacturing method of semiconductor crystal substrate, manufacturing method of semiconductor device, power unit, and amplifier
TW101126997A TWI482206B (zh) 2011-09-16 2012-07-26 半導體結晶基板、半導體結晶基板之製造方法、半導體裝置之製造方法、電源裝置及放大器
CN201210266834.8A CN103000684B (zh) 2011-09-16 2012-07-30 半导体晶体衬底、半导体晶体衬底的制造方法、半导体器件的制造方法、电源装置和放大器
KR1020120083821A KR101473525B1 (ko) 2011-09-16 2012-07-31 반도체 결정 기판, 반도체 결정 기판의 제조 방법, 반도체 장치의 제조 방법, 전원 장치 및 증폭기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011203793A JP5966289B2 (ja) 2011-09-16 2011-09-16 半導体基板の製造方法及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2013065720A true JP2013065720A (ja) 2013-04-11
JP5966289B2 JP5966289B2 (ja) 2016-08-10

Family

ID=47879807

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011203793A Active JP5966289B2 (ja) 2011-09-16 2011-09-16 半導体基板の製造方法及び半導体装置の製造方法

Country Status (5)

Country Link
US (1) US9379230B2 (ja)
JP (1) JP5966289B2 (ja)
KR (1) KR101473525B1 (ja)
CN (1) CN103000684B (ja)
TW (1) TWI482206B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2014171076A1 (ja) * 2013-04-17 2017-02-16 パナソニックＩｐマネジメント株式会社 化合物半導体装置およびその製造方法ならびに樹脂封止型半導体装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102086360B1 (ko) * 2013-11-07 2020-03-09 삼성전자주식회사 n형 질화물 반도체의 전극형성방법, 질화물 반도체 소자 및 그 제조방법
FR3055064B1 (fr) 2016-08-11 2018-10-05 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d'une couche epitaxiee sur une plaque de croissance
DE102018110240A1 (de) * 2018-04-27 2019-10-31 Infineon Technologies Ag Halbleitervorrichtung und Herstellung
CN117423613A (zh) * 2023-12-19 2024-01-19 荣芯半导体(淮安)有限公司 外延晶圆及其制造方法、半导体器件的制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11274411A (ja) * 1998-03-20 1999-10-08 Fujitsu Ltd マイクロ波・ミリ波回路装置とその製造方法
JP2001284578A (ja) * 2000-03-30 2001-10-12 Fujitsu Ltd 半導体三端子装置
US20110140102A1 (en) * 2008-05-04 2011-06-16 June O Song Semiconductor element and a production method therefor
JP2011171595A (ja) * 2010-02-19 2011-09-01 Fujitsu Ltd 化合物半導体装置の製造方法及び化合物半導体装置
WO2011161975A1 (ja) * 2010-06-25 2011-12-29 Ｄｏｗａエレクトロニクス株式会社 エピタキシャル成長基板及び半導体装置、エピタキシャル成長方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3884778B2 (ja) 1994-06-24 2007-02-21 ダイキン工業株式会社 横形スクロール圧縮機
WO1996033514A1 (fr) * 1995-04-17 1996-10-24 Seiko Epson Corporation Dispositif semi-conducteur et procede de fabrication de ce dispositif
US6333532B1 (en) * 1999-07-16 2001-12-25 International Business Machines Corporation Patterned SOI regions in semiconductor chips
JP4663156B2 (ja) 2001-05-31 2011-03-30 富士通株式会社 化合物半導体装置
US6867114B2 (en) * 2002-08-29 2005-03-15 Micron Technology Inc. Methods to form a memory cell with metal-rich metal chalcogenide
CN1725445A (zh) * 2004-07-23 2006-01-25 深圳大学 硅衬底上ⅲ族氮化物半导体外延生长技术
US7557430B2 (en) * 2006-05-25 2009-07-07 Skyworks Solutions, Inc. Semiconductor seal ring
JP2009256154A (ja) 2008-04-21 2009-11-05 Nippon Telegr & Teleph Corp <Ntt> 半導体結晶成長用基板および半導体結晶
CN102292812B (zh) * 2009-02-03 2014-04-02 飞思卡尔半导体公司 半导体结构、包括半导体结构的集成电路及制造半导体结构的方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11274411A (ja) * 1998-03-20 1999-10-08 Fujitsu Ltd マイクロ波・ミリ波回路装置とその製造方法
JP2001284578A (ja) * 2000-03-30 2001-10-12 Fujitsu Ltd 半導体三端子装置
US20110140102A1 (en) * 2008-05-04 2011-06-16 June O Song Semiconductor element and a production method therefor
JP2011171595A (ja) * 2010-02-19 2011-09-01 Fujitsu Ltd 化合物半導体装置の製造方法及び化合物半導体装置
WO2011161975A1 (ja) * 2010-06-25 2011-12-29 Ｄｏｗａエレクトロニクス株式会社 エピタキシャル成長基板及び半導体装置、エピタキシャル成長方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2014171076A1 (ja) * 2013-04-17 2017-02-16 パナソニックＩｐマネジメント株式会社 化合物半導体装置およびその製造方法ならびに樹脂封止型半導体装置
US9865679B2 (en) 2013-04-17 2018-01-09 Panasonic Intellectual Property Management Co., Ltd. Compound semiconductor device, method for producing same, and resin-sealed type semiconductor device
US10224397B2 (en) 2013-04-17 2019-03-05 Panasonic Intellectual Property Management Co., Ltd. Compound semiconductor device, method for producing same, and resin-sealed type semiconductor device
US10553676B2 (en) 2013-04-17 2020-02-04 Panasonic Intellectual Property Management Co., Ltd. Compound semiconductor device, method for producing same, and resin-sealed type semiconductor device

Also Published As

Publication number Publication date
KR20130030194A (ko) 2013-03-26
US9379230B2 (en) 2016-06-28
KR101473525B1 (ko) 2014-12-16
JP5966289B2 (ja) 2016-08-10
US20130069072A1 (en) 2013-03-21
CN103000684B (zh) 2016-03-23
TW201314744A (zh) 2013-04-01
TWI482206B (zh) 2015-04-21
CN103000684A (zh) 2013-03-27

Similar Documents

Publication Publication Date Title
JP5784440B2 (ja) 半導体装置の製造方法及び半導体装置
TWI476914B (zh) 半導體裝置及半導體裝置之製造方法
JP5784441B2 (ja) 半導体装置及び半導体装置の製造方法
US9496380B2 (en) Compound semiconductor device comprising compound semiconductor layered structure having buffer layer and method of manufacturing the same
JP2014183125A (ja) 半導体装置
JP2014072431A (ja) 半導体装置
JP2014072429A (ja) 半導体装置
JP6658253B2 (ja) 半導体装置及び半導体装置の製造方法
JP6575304B2 (ja) 半導体装置、電源装置、増幅器及び半導体装置の製造方法
TWI545220B (zh) 半導體結晶基板的製造方法、半導體裝置的製造方法、半導體結晶基板及半導體裝置
JP5966289B2 (ja) 半導体基板の製造方法及び半導体装置の製造方法
JP6930229B2 (ja) 半導体装置の製造方法
US10084059B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP5742134B2 (ja) 半導体装置の製造方法
JP6707837B2 (ja) 半導体結晶基板、半導体装置、半導体結晶基板の製造方法及び半導体装置の製造方法
JP5857409B2 (ja) 化合物半導体装置及びその製造方法
JP2018056319A (ja) 半導体装置、半導体装置の製造方法、電源装置及び増幅器
JP2021027151A (ja) 半導体装置、半導体装置の製造方法及び増幅器
JP2019160966A (ja) 半導体装置及び半導体装置の製造方法
JP2017168862A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140508

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150407

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150414

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150615

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160112

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160309

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160607

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160620

R150 Certificate of patent or registration of utility model

Ref document number: 5966289

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150