KR20130030194A - 반도체 결정 기판, 반도체 결정 기판의 제조 방법, 반도체 장치의 제조 방법, 전원 장치 및 증폭기 - Google Patents

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Abstract

기판의 외주부에 있어서 크랙의 발생이 억제되는 반도체 결정 기판을 제공한다. 기판과, 상기 기판의 표면에 질화물에 의해 형성된 보호층을 갖고, 상기 보호층은, 상기 기판의 외주부로 되는 주변 영역은 아몰퍼스 상태이며, 상기 기판의 상기 주변 영역보다도 내측의 내부 영역은 결정화되어 있는 것을 특징으로 하는 반도체 결정 기판에 의해 상기 과제를 해결한다.

Description

반도체 결정 기판, 반도체 결정 기판의 제조 방법, 반도체 장치의 제조 방법, 전원 장치 및 증폭기{SEMICONDUCTOR CRYSTAL SUBSTRATE, MANUFACTURING METHOD OF SEMICONDUCTOR CRYSTAL SUBSTRATE, MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE, POWER UNIT, AND AMPLIFIER}
본 발명은, 반도체 결정 기판, 반도체 결정 기판의 제조 방법, 반도체 장치의 제조 방법, 전원 장치 및 증폭기에 관한 것이다.
질화물 반도체인 GaN, AlN, InN 또는, 이들의 혼정으로 이루어지는 재료 등은, 넓은 밴드갭을 갖고 있고, 고출력 전자 디바이스 또는 단파장 발광 디바이스 등으로서 이용되고 있다. 이 중, 고출력 디바이스로서는, 전계 효과형 트랜지스터(FET : Field effect transistor), 특히, 고전자 이동도 트랜지스터(HEMT : High Electron Mobility Transistor)에 관한 기술이 개발되어 있다(예를 들면, 특허 문헌 1). 이와 같은 질화물 반도체를 이용한 HEMT는 고출력ㆍ고효율 증폭기, 대전력 스위칭 디바이스 등에 이용된다.
질화물 반도체 중, GaN은 c축에 평행한 [0001] 방향으로 극성을 갖기 때문에(우르츠광(wurtzite)형), AlGaN/GaN의 헤테로 구조를 형성한 경우에는, 쌍방의 격자 왜곡에 기인하는 피에조 분극이 여기된다. 이에 의해, 계면 근방에 있어서의 AlGaN층에 있어서, 고농도의 2DEG(Two-Dimensional Electron Gas : 2차원 전자 가스)가 생긴다. 이 때문에, GaN 및 GaN을 포함하는 재료는 고주파ㆍ전력용 디바이스의 재료로서 유망한 것으로 되어 있다.
이와 같은 질화물 반도체를 이용한 HEMT로서는, 실리콘(Si) 등의 기판 위에, AlN 보호층, AlGaN 버퍼층을 형성하고, AlGaN 버퍼층 위에, GaN 전자 주행층, AlGaN 전자 공급층이 형성되어 있는 것이 있다. 그러나, 실리콘 등의 기판 위에, 이들의 반도체층을 에피택셜 성장시킨 경우, 기판과의 격자 상수의 차이, 열팽창 계수의 차이에 의해, 반도체층에 왜곡이 발생하고, 소위 크랙이라고 불리는 결함이 반도체층의 표면에 나타난다. 도 1에 도시되는 바와 같이, 이와 같은 크랙(910)은 기판(920)의 외주부에 발생하기 쉽고, 치핑이나 발진의 발생원으로 되어, 제작되는 반도체 장치인 HEMT의 수율을 저하시킨다.
기판(920)에 있어서의 외주부의 크랙(910)의 발생을 억제하기 위해, 기판의 외주부에 질화 실리콘 등의 보호막을 형성한 후, MOCVD(Metal Organic Chemical Vapor Deposition) 등에 의해 에피택셜 성장시키는 방법이 개시되어 있다(예를 들면, 특허 문헌 2).
일본 특허 출원 공개 제2002-359256호 공보 일본 특허 출원 공개 제2009-256154호 공보
그런데, 도 2에 도시하는 바와 같이, 기판(920)의 외주부에 질화 실리콘 등의 보호층(930)을 형성한 경우, 보호층(930) 위에서는 버퍼층(940) 및 반도체층(941)은 에피택셜 성장하지 않기 때문에, 버퍼층(940) 및 반도체층(941)은 형성되지 않는다. 그러나, 보호층(930)이 형성되어 있는 영역의 근방에 있어서는, 보호층(930)이 형성되어 있는 영역에 퇴적될 원료 가스가, 보호층(930)측으로부터 확산되고, 버퍼층(940) 및 반도체층(941)에 있어서, 이상 성장이 생기는 경우가 있다. 이와 같이 보호층(930)의 근방에 있어서 이상 성장이 생기면, 보호층(930)의 근방에 있어서의 버퍼층(940) 및 반도체층(941)의 막 두께가 두껍게 형성되는 경우나, 원하는 값과는 다른 조성이나 도핑 농도의 버퍼층(940) 및 반도체층(941)이 형성되는 경우가 있다. 나아가서는, 이와 같은 기판(920)의 외주부에만 보호층(930)을 형성하는 것은 기술적으로도 곤란하며, 코스트 업 등의 요인이 된다.
이로 인해, 기판의 외주부에 있어서 크랙의 발생이 억제된 반도체 결정 기판 및 반도체 결정 기판의 제조 방법이 요구되고 있고, 또한, 수율이 높고, 저코스트로 제조할 수 있는 반도체 장치가 요구되고 있다.
본 실시 형태의 하나의 관점에 따르면, 기판과, 상기 기판의 표면에 질화물에 의해 형성된 보호층을 갖고, 상기 보호층은, 상기 기판의 외주부로 되는 주변 영역은 아몰퍼스 상태이며, 상기 기판의 상기 주변 영역보다도 내측의 내부 영역은 결정화되어 있는 것을 특징으로 한다.
또한, 본 실시 형태의 다른 하나의 관점에 따르면, 기판의 표면에, 질화물을 포함하는 재료에 의해 보호층을 형성하는 공정과, 상기 기판의 외주부로 되는 상기 보호층의 주변 영역에 산소를 주입하는 공정과, 상기 주변 영역에 산소를 주입한 후, 상기 주변 영역을 제외하는 내부 영역에 있어서의 상기 보호층이 결정화되는 온도로 가열하는 공정을 갖는 것을 특징으로 한다.
또한, 본 실시 형태의 다른 하나의 관점에 따르면, 기판의 표면에, 질화물을 포함하는 재료에 의해 보호층을 형성하는 공정과, 상기 기판의 외주부로 되는 상기 보호층의 주변 영역에 산소를 주입하는 공정과, 상기 주변 영역에 산소를 주입한 후, 상기 주변 영역을 제외하는 내부 영역에 있어서의 상기 보호층이 결정화되는 온도로 가열하는 공정과, 상기 가열하는 공정 후, 버퍼층, 전자 주행층, 전자 공급층을 에피택셜 성장에 의해 형성하는 공정을 갖는 것을 특징으로 한다.
개시된 반도체 결정 기판 및 반도체 결정 기판의 제조 방법에 따르면, 기판의 외주부에 있어서 크랙의 발생이 억제되기 때문에, 제조되는 반도체 장치의 수율을 향상시킬 수 있어, 반도체 장치를 저코스트로 제조할 수 있다.
도 1은 기판 위에 에피택셜 성장시킨 반도체막에 생기는 크랙의 설명도.
도 2는 주변에 보호막을 형성한 기판에 적층되는 반도체층의 설명도.
도 3은 제1 실시 형태에 있어서의 반도체 결정 기판 및 반도체 장치의 제조 방법의 공정도(1).
도 4는 제1 실시 형태에 있어서의 반도체 결정 기판 및 반도체 장치의 제조 방법의 공정도(2).
도 5는 제1 실시 형태에 있어서의 반도체 장치의 구조도.
도 6은 제2 실시 형태에 있어서의 반도체 장치의 구조도.
도 7은 제3 실시 형태에 있어서의 디스크리트 패키지(discrete package)된 반도체 디바이스의 설명도.
도 8은 제3 실시 형태에 있어서의 전원 장치의 회로도.
도 9는 제3 실시 형태에 있어서의 고출력 증폭기의 구조도.
실시하기 위한 형태에 대해서, 이하에 설명한다. 또한, 동일한 부재 등에 대해서는, 동일한 부호를 붙여서 설명을 생략한다.
〔제1 실시 형태〕
제1 실시 형태에 있어서의 반도체 결정 기판의 제조 방법 및 반도체 장치의 제조 방법에 대해서, 도 3 내지 도 5에 기초하여 설명한다.
최초로, 도 3의 (a)에 도시하는 바와 같이, 기판으로 되는 (111)면의 실리콘 기판(110) 위에 ALD(Atomic Layer Deposition)법에 의해 보호층으로 되는 AlN층(120)을 형성한다. 본 실시 형태에서는, 기판으로서 (111)면의 실리콘 기판(110)을 이용한 경우에 대해서 설명하지만, 기판으로서는, 실리콘 이외에도, 사파이어, 실리콘 카바이드, 질화 갈륨 등의 기판을 이용해도 된다. AlN층(120)은, 후에 AlN층(120) 위에 형성되는 GaN 등의 반도체층과의 격자 상수를 완화하기 위해, 또한, 열팽창 계수를 완화하기 위해, 또한, GaN 등의 반도체층으로부터 실리콘 기판(110)에의 Ga 원자의 이동 등을 억제하기 위해 형성된다. 또한, 기판(110) 위에 ALD법에 의해 형성된 직후의 AlN층(120)은, 다결정 상태이다.
다음으로, 도 3의 (b)에 도시하는 바와 같이, AlN층(120) 위에 SiN층(130)을 형성한다. SiN층(130)은 스퍼터링 등의 성막 방법에 의해, AlN층(120)이 형성되어 있는 면의 전체면에 형성한다.
다음으로, 도 3의 (c)에 도시하는 바와 같이, 실리콘 기판(110)의 외주부에 있어서의 SiN층(130)을 제거한다. 구체적으로는, SiN층(130) 위에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상에 의해, 실리콘 기판(110)의 외주부를 제외하는 영역에 도시되지 않은 레지스트 패턴을 형성한다. 이 후, RIE(Reactive Ion Etching) 등의 에칭에 의해, 레지스트 패턴이 형성되어 있지 않은 영역의 SiN층(130)을 제거한다. 이와 같이 하여, 실리콘 기판(110)의 외주부에 있어서의 SiN층(130)을 제거하고, 잔존하는 SiN층(130a)에 의해 마스크층을 형성한다. 또한, 도시되지 않은 레지스트 패턴은, 이 후, 유기 용제 등에 의해 제거한다.
다음으로, 도 4의 (a)에 도시하는 바와 같이, 실리콘 기판(110)에 있어서 마스크층으로 되는 SiN층(130a)이 형성되어 있는 면을 산소 플라즈마에 노출시킨다. 이에 의해, SiN층(130a)이 형성되어 있지 않은 AlN층(120)이 노출되어 있는 주변 영역(120a)을 AlON화, 또는, AlO화한다. 이와 같이, AlN층(120)이 노출되어 있는 면을 산소 플라즈마에 노출시킴으로써, AlN층(120)의 주변 영역(120a)에는 산소가 주입되고, AlN층(120)의 주변 영역(120a)에 있어서의 조성을 AlON 등으로 할 수 있다. 따라서, AlN층(120)에 있어서는, 주변 영역(120a)을 제외하는 내부 영역(120b)보다도, 주변 영역(120a)의 쪽이 산소는 많이 포함되어 있다.
본 실시 형태에서는, 플라즈마 CVD(Chemical Vapor Deposition) 장치 등을 이용하여, 실리콘 기판(110)의 AlN층(120)이 노출되어 있는 면을 산소 플라즈마에 노출시킴으로써, AlN층(120)의 주변 영역(120a)에 있어서의 조성을 AlON 등으로 한다. 이와 같이, AlN층(120)의 주변 영역(120a)에 있어서의 조성이 AlON 등으로 되면, 주변 영역(120a)의 결정 상태는 아몰퍼스 상태로 된다. 또한, 마스크층으로 되는 SiN층(130a)으로 덮여져 있는 영역의 AlN층(120)은, 산소 플라즈마에 직접 노출되지 않기 때문에, 이 영역의 AlN층(120)이 AlON화, 또는, AlO화되는 일은 없다. 또한, 실리콘 기판(110)의 주변부의 AlN층(120)에 산소를 주입 등으로 할 수 있는 방법이면, 다른 방법이어도 좋고, 예를 들면, AlN층(120)의 주변 영역(120a)에 산소 등을 이온 주입하는 방법이어도 좋다.
다음으로, 도 4의 (b)에 도시하는 바와 같이, 마스크층으로 되는 SiN층(130a)을 제거한 후, 가열한다. 구체적으로는, SiN층(130a)을 불화 수소산 등에 의해 제거한 후, MOCVD 장치의 챔버 내에 넣어, 약 1000℃까지 승온하여 가열한다. 이와 같이 가열함으로써, 마스크층으로 되는 SiN층(130a)으로 덮여져 있었던 AlN층(120)의 내부 영역(120b)은 재배열하여 단결정화된다. 그러나, 주변 영역(120a)에서는 산소가 주입되어 있고, 조성이 AlON 등으로 되어 있기 때문에, 단결정화되는 일은 없으며 아몰퍼스 상태 그대로이다. 이와 같이 하여, 본 실시 형태에 있어서의 반도체 결정 기판, 즉, 기판(110) 위에 AlN막(120)이 형성되어 있고, AlN막(120)에 있어서의 주변 영역(120a)이 아몰퍼스 상태이며, 내부 영역(120b)이 결정화되어 있는 반도체 결정 기판을 제작할 수 있다. 또한, 본 실시 형태에서는, AlN층(120)의 내부 영역(120b)을 재배열하여 단결정화시키기 때문에, 가열은 수분으로부터 수시간 정도 행한다.
다음으로, 도 4의 (c)에 도시하는 바와 같이, AlN층(120) 위에, 버퍼층으로 되는 AlGaN층(140), 전자 주행층으로 되는 GaN층(150), 전자 공급층으로 되는 AlGaN층(160)을 MOCVD에 의해 적층 형성한다. 또한, 본 실시 형태에서는, AlGaN층(140), GaN층(150) 및 AlGaN층(160)이 적층된 막을 반도체층(170)이라고 기재하는 경우가 있다. 이에 의해, 단결정화되어 있는 내부 영역(120b)에 있어서의 AlN층(120) 위에는, 반도체층(170)은 에피택셜 성장하기 때문에, 결정화된 반도체층(170b)이 형성된다. 이에 대해, 아몰퍼스 상태인 주변 영역(120a) 위에는, 반도체층(170)은 에피택셜 성장하지 않고 퇴적하기 때문에, 아몰퍼스 상태의 반도체층(170a)이 형성된다.
이와 같은 아몰퍼스 상태의 반도체층(170a)에 있어서는, 전위 등은 발생하지 않으므로, 실리콘 기판(110)의 외주부에 있어서의 반도체층(170)에 있어서 크랙의 발생을 억제할 수 있다. 또한, 주변 영역(120a) 위에 있어서도, 아몰퍼스 상태의 반도체층(170a)이 퇴적되어 있기 때문에, 주변 영역(120a)의 근방에 있어서의 내부 영역(120b) 위에 있어서, 결정화된 반도체층(170b)이 이상 성장하는 일도 없다. 또한, 본 실시 형태에서는, 전자 주행층으로 되는 GaN층(150)은, 두께가 약 1㎛로부터 3㎛의 i-GaN에 의해 형성되어 있다. 또한, 전자 공급층으로 되는 AlGaN층(160)은, 두께가 약 20㎚의 n-Al20Ga80N에 의해 형성되어 있고, 불순물 원소로서 Si가, 5×1018㎝-3 도프되어 있다. 또한, 버퍼층, 전자 주행층 및 전자 공급층은, 다른 화합물 반도체 재료, 예를 들면, 다른 질화물 반도체 재료를 이용해도 된다. 또한, 전자 공급층은, AlGaN층(160) 대신에 InAlN층에 의해 형성해도 된다.
다음으로, 도 5에 도시하는 바와 같이, AlGaN층(160) 위에, 게이트 전극(181), 소스 전극(182) 및 드레인 전극(183)을 형성하고, 다이싱 소우 등에 의해 실리콘 기판(110)을 분리한다. 또한, 본 실시 형태에 있어서의 반도체 장치에서는, 2DEG(150a)는 GaN층(150)과 AlGaN층(160)의 계면 근방에 있어서의 GaN층(150)에 형성된다. 이에 의해, 본 실시 형태에 있어서의 반도체 장치인 HEMT의 반도체 칩을 제작할 수 있다.
본 실시 형태에서는, 기판(110)의 주변부에 있어서의 반도체층(170)에 있어서, 크랙 등이 발생하지 않기 때문에, 제조되는 반도체 장치의 수율을 높일 수 있고, 또한, 반도체 장치를 저코스트로 제조할 수 있다.
〔제2 실시 형태〕
다음으로, 제2 실시 형태에 대해서 설명한다. 본 실시 형태에 있어서의 반도체 장치는, 게이트 리세스 및 절연막을 형성함으로써 노멀리 오프로 되는 구조의 HEMT이다.
도 6에, 본 실시 형태에 있어서의 반도체 장치인 HEMT의 구조를 도시한다. 본 실시 형태에 있어서의 반도체 장치는, AlGaN층(160)에 게이트 리세스(261)를 형성하고, 또한, 게이트 리세스(261)가 형성되어 있는 AlGaN층(160) 위에 절연막(280)을 형성한 구조의 것이다. 게이트 전극(181)은 게이트 리세스(261)가 형성되어 있는 영역의 절연막(280) 위에 형성되어 있고, 소스 전극(182) 및 드레인 전극(183)은 AlGaN층(160)에 접하여 형성되어 있다.
본 실시 형태에 있어서의 반도체 장치는, 제1 실시 형태의 도 4의 (c)에 도시되는 AlGaN층(160)에 게이트 리세스(261)를 형성하고, 절연막(280)을 형성하고, 또한, 게이트 전극(181), 소스 전극(182) 및 드레인 전극(183)을 형성함으로써 제작된다.
게이트 리세스(261)의 형성 방법은, 최초로, AlGaN층(160)의 표면에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 게이트 리세스(261)가 형성되는 영역에 개구부를 갖는 도시되지 않은 레지스트 패턴을 형성한다. 이 후, RIE 등의 드라이 에칭을 행함으로써, 레지스트 패턴이 형성되어 있지 않은 영역의 AlGaN층(160)의 일부를 제거함으로써 형성한다. 또한, 이 후, 도시되지 않은 레지스트 패턴은 유기 용제 등에 의해 제거한다.
절연막(280)의 형성 방법은, 게이트 리세스(261)가 형성되어 있는 AlGaN층(160) 위에, CVD, ALD, 스퍼터링 등에 의해, 산화 알루미늄막 등을 약 10㎚ 성막함으로써 형성한다.
게이트 전극(181)의 형성 방법은, 최초로, 절연막(280) 위에, 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 게이트 전극(181)이 형성되는 영역에 개구부를 갖는 도시되지 않은 레지스트 패턴을 형성한다. 이 후, 진공 증착 등에 의해 금속막을 전체면에 성막하고, 유기 용제 등에 침지시켜 리프트 오프를 행함으로써 형성한다.
소스 전극(182) 및 드레인 전극(183)의 형성 방법은, 절연막(280) 위에, 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 소스 전극(182) 및 드레인 전극(183)이 형성되는 영역에 개구부를 갖는 레지스트 패턴을 형성한다. 이 후, 레지스트 패턴의 개구부에 있어서의 영역의 절연막(280)을 에칭에 의해 제거하고, 또한, 진공 증착 등에 의해 금속막을 전체면에 성막하고, 유기 용제 등에 침지시켜 리프트 오프를 행함으로써 형성할 수 있다.
이에 의해, 본 실시 형태에 있어서의 반도체 장치를 제작할 수 있다. 또한, 상기 이외의 내용에 대해서는, 제1 실시 형태와 마찬가지이다.
〔제3 실시 형태〕
다음으로, 제3 실시 형태에 대해서 설명한다. 본 실시 형태는, 반도체 디바이스, 전원 장치 및 고주파 증폭기이다.
본 실시 형태에 있어서의 반도체 디바이스는, 제1 및 제2 실시 형태에 있어서의 반도체 장치를 디스크리트 패키지한 것이며, 이와 같이 디스크리트 패키지된 반도체 디바이스에 대해서, 도 7에 기초하여 설명한다. 또한, 도 7은, 디스크리트 패키지된 반도체 장치의 내부를 모식적으로 도시하는 것이며, 전극의 배치 등에 대해서는, 제1 및 제2 실시 형태로 나타내어져 있는 것은, 다르다.
최초로, 제1 및 제2 실시 형태에 있어서 제조된 반도체 장치를 다이싱 등에 의해 절단함으로써, GaN계의 반도체 재료의 HEMT의 반도체 칩(410)을 형성한다. 이 반도체 칩(410)을 리드 프레임(420) 위에, 땜납 등의 다이 어태치제(430)에 의해 고정한다. 또한, 이 반도체 칩(410)은, 도 5에 도시하는 제1 실시 형태에 있어서의 반도체 장치, 또는, 도 6에 도시하는 제2 실시 형태에 있어서의 반도체 장치에 상당한 것이다.
다음으로, 게이트 전극(181)을 게이트 리드(421)에 본딩 와이어(431)에 의해 접속하고, 소스 전극(182)을 소스 리드(422)에 본딩 와이어(432)에 의해 접속하고, 드레인 전극(183)을 드레인 리드(423)에 본딩 와이어(433)에 의해 접속한다. 또한, 본딩 와이어(431, 432, 433)는 Al 등의 금속 재료에 의해 형성되어 있다. 또한, 본 실시 형태에 있어서의 게이트 전극(181)은 게이트 전극 패드이고, 소스 전극(182)은 소스 전극 패드이고, 드레인 전극(183)은 드레인 전극 패드이다.
다음으로, 트랜스퍼 몰드법에 의해 몰드 수지(440)에 의한 수지 밀봉을 행한다. 이와 같이 하여, GaN계의 반도체 재료를 이용한 HEMT의 디스크리트 패키지되어 있는 반도체 디바이스를 제작할 수 있다.
다음으로, 본 실시 형태에 있어서의 전원 장치 및 고주파 증폭기에 대해서 설명한다. 본 실시 형태에 있어서의 전원 장치 및 고주파 증폭기는, 제1 및 제2 실시 형태에 있어서의 반도체 장치 중 어느 하나를 이용한 전원 장치 및 고주파 증폭기이다.
최초로, 도 8에 기초하여, 본 실시 형태에 있어서의 전원 장치에 대해서 설명한다. 본 실시 형태에 있어서의 전원 장치(460)는 고압의 1차측 회로(461), 저압의 2차측 회로(462) 및 1차측 회로(461)와 2차측 회로(462) 사이에 배설되는 트랜스포머(463)를 구비하고 있다. 1차측 회로(461)는 교류 전원(464), 소위 브릿지 정류 회로(465), 복수의 스위칭 소자(도 8에 도시하는 예에서는 4개)(466) 및 하나의 스위칭 소자(467) 등을 구비하고 있다. 2차측 회로(462)는, 복수의 스위칭 소자(도 8에 도시하는 예에서는 3개)(468)를 구비하고 있다. 도 8에 도시하는 예에서는, 제1 및 제2 실시 형태에 있어서의 반도체 장치를 1차측 회로(461)의 스위칭 소자(466, 467)로서 이용하고 있다. 또한, 1차측 회로(461)의 스위칭 소자(466, 467)는 노멀리 오프의 반도체 장치인 것이 바람직하다. 또한, 2차측 회로(462)에 있어서 이용되고 있는 스위칭 소자(468)는 실리콘에 의해 형성되는 통상적인 MISFET(metal insulator semiconductor field effect transistor)를 이용하고 있다.
다음으로, 도 9에 기초하여, 본 실시 형태에 있어서의 고주파 증폭기에 대해서 설명한다. 본 실시 형태에 있어서의 고주파 증폭기(470)는, 예를 들면, 휴대 전화의 기지국용 파워 앰프에 적용해도 된다. 이 고주파 증폭기(470)는 디지털ㆍ프리 디스토션 회로(471), 믹서(472), 파워 앰프(473) 및 방향성 결합기(474)를 구비하고 있다. 디지털ㆍ프리 디스토션 회로(471)는 입력 신호의 비선형 왜곡을 보상한다. 믹서(472)는 비선형 왜곡이 보상된 입력 신호와 교류 신호를 믹싱한다. 파워 앰프(473)는 교류 신호와 믹싱된 입력 신호를 증폭한다. 도 9에 도시하는 예에서는, 파워 앰프(473)는 제1 및 제2 실시 형태에 있어서의 반도체 장치를 갖고 있다. 방향성 결합기(474)는 입력 신호나 출력 신호의 모니터링 등을 행한다. 도 9에 도시하는 회로에서는, 예를 들면, 스위치의 절환에 의해, 믹서(472)에 의해 출력 신호를 교류 신호와 믹싱하여 디지털ㆍ프리 디스토션 회로(471)에 송출하는 것이 가능하다.
이상, 실시 형태에 대해서 상술하였지만, 특정한 실시 형태에 한정되는 것이 아니라, 특허 청구범위에 기재된 범위 내에 있어서, 다양한 변형 및 변경이 가능하다.
상기의 설명에 관한 것으로, 더욱 이하의 부기를 개시한다.
(부기 1)
기판과,
상기 기판의 표면에 질화물에 의해 형성된 보호층
을 갖고, 상기 보호층은, 상기 기판의 외주부로 되는 주변 영역은 아몰퍼스 상태이며, 상기 기판의 상기 주변 영역보다도 내측의 내부 영역은 결정화되어 있는 것을 특징으로 하는 반도체 결정 기판.
(부기 2)
상기 보호층은 AlN을 포함하는 재료에 의해 형성되어 있는 것을 특징으로 하는 부기 1에 기재된 반도체 결정 기판.
(부기 3)
상기 주변 영역은, 상기 내부 영역보다도 산소가 많이 포함되어 있는 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 결정 기판.
(부기 4)
상기 기판은 실리콘, 사파이어, 실리콘 카바이드, 질화 갈륨 중 어느 하나를 포함하는 것인 것을 특징으로 하는 부기 1 내지 3 중 어느 하나에 기재된 반도체 결정 기판.
(부기 5)
상기 기판은 실리콘 기판으로서, 상기 기판의 표면은 (111)면인 것을 특징으로 하는 부기 1 내지 3 중 어느 하나에 기재된 반도체 결정 기판.
(부기 6)
기판의 표면에, 질화물을 포함하는 재료에 의해 보호층을 형성하는 공정과,
상기 기판의 외주부로 되는 상기 보호층의 주변 영역에 산소를 주입하는 공정과,
상기 주변 영역에 산소를 주입한 후, 상기 주변 영역을 제외하는 내부 영역에 있어서의 상기 보호층이 결정화되는 온도로 가열하는 공정
을 갖는 것을 특징으로 하는 반도체 결정 기판의 제조 방법.
(부기 7)
상기 주변 영역에 산소를 주입하는 공정은,
상기 내부 영역에 있어서의 상기 보호층 위에, 마스크층을 형성하는 공정과,
상기 마스크층이 형성된 면에 산소 플라즈마를 조사, 또는, 산소 이온 주입을 행하고, 상기 주변 영역의 상기 보호층에 산소를 주입하는 공정과,
상기 마스크층을 제거하는 공정
을 갖는 것을 특징으로 하는 부기 6에 기재된 반도체 결정 기판의 제조 방법.
(부기 8)
상기 보호층은 AlN을 포함하는 재료에 의해 형성되어 있는 것을 특징으로 하는 부기 6 또는 7에 기재된 반도체 결정 기판의 제조 방법.
(부기 9)
상기 기판은 실리콘, 사파이어, 실리콘 카바이드, 질화 갈륨 중 어느 하나를 포함하는 것인 것을 특징으로 하는 부기 6 내지 8 중 어느 하나에 기재된 반도체 결정 기판의 제조 방법.
(부기 10)
상기 마스크층은 SiN을 포함하는 재료에 의해 형성되어 있는 것인 것을 특징으로 하는 부기 6 내지 9 중 어느 하나에 기재된 반도체 결정 기판의 제조 방법.
(부기 11)
기판의 표면에, 질화물을 포함하는 재료에 의해 보호층을 형성하는 공정과,
상기 기판의 외주부로 되는 상기 보호층의 주변 영역에 산소를 주입하는 공정과,
상기 주변 영역에 산소를 주입한 후, 상기 주변 영역을 제외하는 내부 영역에 있어서의 상기 보호층이 결정화되는 온도로 가열하는 공정과,
상기 가열하는 공정 후, 버퍼층, 전자 주행층, 전자 공급층을 에피택셜 성장에 의해 형성하는 공정
을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 12)
상기 주변 영역에 산소를 주입하는 공정은,
상기 내부 영역에 있어서의 상기 보호층 위에, 마스크층을 형성하는 공정과,
상기 마스크층이 형성된 면에 산소 플라즈마를 조사, 또는, 산소 이온 주입을 행하고, 상기 주변 영역의 상기 보호층에 산소를 주입하는 공정과,
상기 마스크층을 제거하는 공정
을 갖는 것을 특징으로 하는 부기 11에 기재된 반도체 장치의 제조 방법.
(부기 13)
상기 보호층은 AlN을 포함하는 재료에 의해 형성되어 있는 것을 특징으로 하는 부기 11 또는 12에 기재된 반도체 장치의 제조 방법.
(부기 14)
상기 버퍼층, 상기 전자 주행층, 상기 전자 공급층을 에피택셜 성장에 의해 형성하는 공정 후, 상기 전자 공급층 위에, 게이트 전극, 소스 전극 및 드레인 전극을 형성하는 공정을 갖는 것을 특징으로 하는 부기 11 내지 13 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 15)
상기 마스크층은 SiN을 포함하는 재료에 의해 형성되어 있는 것인 것을 특징으로 하는 부기 11 내지 14 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 16)
상기 버퍼층, 상기 전자 주행층 및 상기 전자 공급층은, MOCVD에 의해 형성되는 것을 특징으로 하는 부기 11 내지 15 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 17)
상기 버퍼층은 AlGaN을 포함하는 재료에 의해 형성되어 있는 것을 특징으로 하는 부기 11 내지 16 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 18)
상기 전자 주행층은 GaN을 포함하는 재료에 의해 형성되어 있는 것을 특징으로 하는 부기 11 내지 17 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 19)
상기 전자 공급층은 AlGaN을 포함하는 재료에 의해 형성되어 있는 것을 특징으로 하는 부기 11 내지 18 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 20)
상기 전자 공급층은 InAlN을 포함하는 재료에 의해 형성되어 있는 것을 특징으로 하는 부기 11 내지 18 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 21)
상기 반도체 장치는 HEMT로서,
상기 전자 공급층은 AlGaN을 포함하는 재료에 의해 형성되어 있고, 상기 전자 주행층은 GaN을 포함하는 재료에 의해 형성되어 있는 것을 특징으로 하는 부기 11 내지 19 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 22)
부기 11 내지 21 중 어느 하나에 기재된 반도체 장치의 제조 방법에 의해 제조된 반도체 장치를 갖는 것을 특징으로 하는 전원 장치.
(부기 23)
부기 11 내지 21 중 어느 하나에 기재된 반도체 장치의 제조 방법에 의해 제조된 반도체 장치를 갖는 것을 특징으로 하는 증폭기.
110 : 실리콘 기판
120 : AlN층(보호층)
120a : 주변 영역
120b : 내부 영역
130 : SiN층
130a : SiN층(마스크층)
140 : AlGaN층(버퍼층)
150 : GaN층(전자 주행층)
150a : 2DEG
160 : AlGaN층(전자 공급층)
170 : 반도체층
170a : 아몰퍼스 상태의 반도체층
170b : 결정화된 반도체층
181 : 게이트 전극
182 : 소스 전극
183 : 드레인 전극

Claims (10)

  1. 기판과,
    상기 기판의 표면에 질화물에 의해 형성된 보호층
    을 갖고, 상기 보호층은, 상기 기판의 외주부로 되는 주변 영역은 아몰퍼스 상태이며, 상기 기판의 상기 주변 영역보다도 내측의 내부 영역은 결정화되어 있는 것을 특징으로 하는 반도체 결정 기판.
  2. 제1항에 있어서,
    상기 보호층은, AlN을 포함하는 재료에 의해 형성되어 있는 것을 특징으로 하는 반도체 결정 기판.
  3. 기판의 표면에, 질화물을 포함하는 재료에 의해 보호층을 형성하는 공정과,
    상기 기판의 외주부로 되는 상기 보호층의 주변 영역에 산소를 주입하는 공정과,
    상기 주변 영역에 산소를 주입한 후, 상기 주변 영역을 제외하는 내부 영역에 있어서의 상기 보호층이 결정화되는 온도로 가열하는 공정
    을 갖는 것을 특징으로 하는 반도체 결정 기판의 제조 방법.
  4. 제3항에 있어서,
    상기 주변 영역에 산소를 주입하는 공정은,
    상기 내부 영역에 있어서의 상기 보호층 위에, 마스크층을 형성하는 공정과,
    상기 마스크층이 형성된 면에 산소 플라즈마를 조사, 또는, 산소 이온 주입을 행하여, 상기 주변 영역의 상기 보호층에 산소를 주입하는 공정과,
    상기 마스크층을 제거하는 공정
    을 갖는 것을 특징으로 하는 반도체 결정 기판의 제조 방법.
  5. 기판의 표면에, 질화물을 포함하는 재료에 의해 보호층을 형성하는 공정과,
    상기 기판의 외주부로 되는 상기 보호층의 주변 영역에 산소를 주입하는 공정과,
    상기 주변 영역에 산소를 주입한 후, 상기 주변 영역을 제외하는 내부 영역에 있어서의 상기 보호층이 결정화되는 온도로 가열하는 공정과,
    상기 가열하는 공정 후, 버퍼층, 전자 주행층, 전자 공급층을 에피택셜 성장에 의해 형성하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 보호층은, AlN을 포함하는 재료에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제5항 또는 제6항에 있어서,
    상기 버퍼층, 상기 전자 주행층 및 상기 전자 공급층은 MOCVD에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제5항 또는 제6항에 있어서,
    상기 반도체 장치는, HEMT로서,
    상기 전자 공급층은 AlGaN을 포함하는 재료에 의해 형성되어 있고, 상기 전자 주행층은 GaN을 포함하는 재료에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제5항 또는 제6항에 기재된 반도체 장치의 제조 방법에 의해 제조된 반도체 장치를 갖는 것을 특징으로 하는 전원 장치.
  10. 제5항 또는 제6항에 기재된 반도체 장치의 제조 방법에 의해 제조된 반도체 장치를 갖는 것을 특징으로 하는 증폭기.
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