KR20130048688A - 화합물 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

비교적 간소한 구성으로 전류 콜랩스의 발생을 억제하고, 디바이스 특성의 열화를 억제한 신뢰성이 높은 고내압의 AlGaN/GaN·HEMT를 실현한다.
SiC 기판(1) 위에 화합물 반도체 적층 구조(2)를 구비한 AlGaN/GaN·HEMT에 있어서, 3층의 캡층(2e)을 이용하는 것 외에 캡층(2e)의 드레인 전극(5)의 근방(게이트 전극(6)과 드레인 전극(5) 사이에서, 드레인 전극(5)의 인접 개소)에 고농도 n형 부위(2eA)를 형성하고, 고농도 n형 부위(2eA)에서는, 그 캐리어 농도가 전자 공급층(2d)의 캐리어 농도보다도 높고, 그 에너지 준위가 페르미 에너지보다도 낮다.

Description

화합물 반도체 장치 및 그 제조 방법{COMPOUND SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 화합물 반도체 장치 및 그 제조 방법에 관한 것이다.
질화물 반도체는 높은 포화 전자 속도 및 광대역 갭 등의 특징을 이용하여, 고내압 및 고출력의 반도체 디바이스로의 적용이 검토되고 있다. 예를 들면, 질화물 반도체인 GaN의 밴드갭은 3.4eV이며, Si의 밴드갭(1.1eV) 및 GaAs의 밴드갭(1.4eV)보다도 커서, 높은 파괴 전계 강도를 갖는다. 그 때문에 GaN은, 고전압 동작이면서 고출력을 얻는 전원용 반도체 디바이스의 재료로서 매우 유망하다.
질화물 반도체를 이용한 반도체 디바이스로서는, 전계 효과 트랜지스터, 특히 고전자 이동도 트랜지스터(High Electron Mobility Transistor; HEMT)에 대한 보고가 많이 이루어지고 있다. 예를 들면 GaN계의 HEMT(GaN-HEMT)에서는, GaN을 전자 주행층으로서, AlGaN을 전자 공급층으로서 이용한 AlGaN/GaN·HEMT가 주목받고 있다. AlGaN/GaN·HEMT에서는, GaN과 AlGaN의 격자 상수차에 기인한 왜곡이 AlGaN에 생긴다. 이에 의해 발생한 피에조 분극 및 AlGaN의 자발 분극에 의해, 고농도의 2차원 전자 가스(2DEG)가 얻어진다. 그 때문에, 고효율의 스위치 소자, 전기 자동차용 등의 고내압 전력 디바이스로서 기대되고 있다.
일본 특허 출원 공개 제2010-278150호 공보 일본 특허 출원 공개 제2006-134935호 공보 국제공개 제2007/108055호 공보
종래의 질화물 반도체의 HEMT에서는, 높은 드레인 전압 동작 시에 드레인 전류가 감소하는 현상(이하, 전류 콜랩스라고 함)이 생긴다고 하는 문제가 있다. 전류 콜랩스는 반도체 표면에 존재하는 트랩 준위에 기인해서 생기며, 게이트 전극과 드레인 전극 사이에서 게이트 전극단 및 드레인 전극단에 집중하는 전계가 강할수록, 드레인 전류의 감소가 현저해진다. 이 전류 콜랩스의 발생에 의해, 디바이스 특성의 열화를 초래한다.
전계 집중에 의해 가장 강한 전계가 생기는 게이트 전극단에 대해서는, 그 형상을 고안함으로써, 전류 콜랩스를 저감하는 방법이 채용되고 있다. 그 한편으로, 게이트 전극단과 마찬가지로, 드레인 전극단에도 전계 집중에 의해 강한 전계가 생기지만, 이에 대해서는 현재 시점에서 유효한 방법은 특히 안출되어 있지 않는 현황에 있다.
본 발명은, 상기 과제를 감안하여 이루어진 것으로, 비교적 간소한 구성으로 전류 콜랩스의 발생을 억제하고, 디바이스 특성의 열화를 억제한 신뢰성이 높은 고내압의 화합물 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
화합물 반도체 장치의 일 양태는, 캐리어가 형성되는 제1 화합물 반도체층과, 상기 제1 화합물 반도체층의 상방에서, 캐리어를 공급하는 제2 화합물 반도체층과, 상기 제2 화합물 반도체층의 상방의 제3 화합물 반도체층을 갖는 화합물 반도체 적층 구조를 구비하고 있고, 상기 제3 화합물 반도체층은 그 캐리어 농도가 상기 제2 화합물 반도체층의 캐리어 농도보다도 높은 국소 부위를 갖는다.
화합물 반도체 장치의 제조 방법의 일 양태는, 캐리어가 형성되는 제1 화합물 반도체층과, 상기 제1 화합물 반도체층의 상방에서, 캐리어를 공급하는 제2 화합물 반도체층과, 상기 제2 화합물 반도체층의 상방의 제3 화합물 반도체층을 갖는 화합물 반도체 적층 구조를 형성하는 공정을 포함하고, 상기 제3 화합물 반도체층에, 그 캐리어 농도가 상기 제2 화합물 반도체층의 캐리어 농도보다도 높은 국소 부위를 형성한다.
상기 여러 양태에 따르면, 비교적 간소한 구성으로 전류 콜랩스의 발생을 억제하고, 디바이스 특성의 열화를 억제한 신뢰성이 높은 고내압의 화합물 반도체 장치를 실현한다.
도 1은 제1 실시 형태에 따른 AlGaN/GaN·HEMT의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 2는 도 1에 이어서, 제1 실시 형태에 따른 AlGaN/GaN·HEMT의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 3은 도 2에 이어서, 제1 실시 형태에 따른 AlGaN/GaN·HEMT의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 4는 제1 실시 형태에 따른 AlGaN/GaN·HEMT의 제조 방법과 일부 다른 공정을 도시하는 개략 단면도.
도 5는 제1 실시 형태의 비교예인 종래의 AlGaN/GaN·HEMT의 채널에 있어서의 드레인 전극 근방의 밴드도.
도 6은 제1 실시 형태에 따른 AlGaN/GaN·HEMT의 채널에 있어서의 드레인 전극 근방의 밴드도.
도 7은 제1 실시 형태의 변형예 1에 의한 쇼트키형의 AlGaN/GaN·HEMT의 제조 방법의 주요 공정을 도시하는 개략 단면도.
도 8은 도 7에 이어서, 제1 실시 형태의 변형예 1에 의한 쇼트키형의 AlGaN/GaN·HEMT의 제조 방법의 주요 공정을 도시하는 개략 단면도.
도 9는 제1 실시 형태의 변형예 2에 의한 쇼트키형의 AlGaN/GaN·HEMT의 제조 방법의 주요 공정을 도시하는 개략 단면도.
도 10은 도 9에 이어서, 제1 실시 형태의 변형예 2에 의한 쇼트키형의 AlGaN/GaN·HEMT의 제조 방법의 주요 공정을 도시하는 개략 단면도.
도 11은 제1 실시 형태의 변형예 3에 의한 쇼트키형의 AlGaN/GaN·HEMT의 제조 방법의 주요 공정을 도시하는 개략 단면도.
도 12는 도 11에 이어서, 제1 실시 형태의 변형예 3에 의한 쇼트키형의 AlGaN/GaN·HEMT의 제조 방법의 주요 공정을 도시하는 개략 단면도.
도 13은 제1 실시 형태의 변형예 4에 의한 쇼트키형의 AlGaN/GaN·HEMT의 제조 방법의 주요 공정을 도시하는 개략 단면도.
도 14는 도 13에 이어서, 제1 실시 형태의 변형예 4에 의한 쇼트키형의 AlGaN/GaN·HEMT의 제조 방법의 주요 공정을 도시하는 개략 단면도.
도 15는 제1 실시 형태의 변형예 5에 의한 쇼트키형의 AlGaN/GaN·HEMT의 제조 방법의 주요 공정을 도시하는 개략 단면도.
도 16은 도 15에 이어서, 제1 실시 형태의 변형예 5에 의한 쇼트키형의 AlGaN/GaN·HEMT의 제조 방법의 주요 공정을 도시하는 개략 단면도.
도 17은 AlGaN/GaN·HEMT에 있어서의 드레인 전압(Vd)과 드레인 전류(Id)의 관계에 대해서, 바이어스 스트레스가 있는 경우와, 바이어스 스트레스가 없는 경우에 대해서 조사한 결과를 도시하는 특성도.
도 18은 제2 실시 형태에 따른 MIS형의 AlGaN/GaN·HEMT의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 19는 도 18에 이어서, 제2 실시 형태에 따른 MIS형의 AlGaN/GaN·HEMT의 제조 방법을 공정순으로 도시하는 개략 단면도.
도 20은 제3 실시 형태에 따른 전원 장치의 개략 구성을 도시하는 결선도.
도 21은 제4 실시 형태에 따른 고주파 증폭기의 개략 구성을 도시하는 결선도.
(제1 실시 형태)
본 실시 형태에서는, 화합물 반도체 장치로서, 쇼트키형의 AlGaN/GaN·HEMT를 개시한다.
도 1 내지 도 3은 제1 실시 형태에 따른 쇼트키형의 AlGaN/GaN·HEMT의 제조 방법을 공정순으로 도시하는 개략 단면도이다.
우선, 도 1의 (a)에 도시한 바와 같이, 성장용 기판으로서 예를 들면 SiC 기판(1) 위에, 화합물 반도체 적층 구조(2)를 형성한다. 성장용 기판으로서는, SiC 기판 대신에, Si 기판, 사파이어 기판, GaAs 기판, GaN 기판 등을 이용해도 된다. 또한, 기판의 도전성으로서는, 반절연성, 도전성을 불문한다. 화합물 반도체 적층 구조(2)는, 버퍼층(2a), 전자 주행층(2b), 중간층(2c), 전자 공급층(2d), 및 캡층(2e)을 갖고 구성된다.
완성된 AlGaN/GaN·HEMT에서는, 그 동작 시에 있어서, 전자 주행층(2b)의 전자 공급층(2d)(정확하게는 중간층(2c))과의 계면 근방에 2차원 전자 가스(2DEG)가 발생한다. 이 2DEG는, 전자 주행층(2b)의 화합물 반도체(여기서는 GaN)와 전자 공급층(2d)의 화합물 반도체(여기서는 AlGaN)의 격자 상수의 상위에 기초해서 생성된다.
상세하게는, SiC 기판(1) 위에, 예를 들면 유기 금속 기상 성장(MOVPE; Metal Organic Vapor Phase Epitaxy)법에 의해, 이하의 각 화합물 반도체를 성장한다. MOVPE법 대신에, 분자선 에피택셜(MBE; Molecular Beam Epitaxy)법 등을 이용해도 된다.
SiC 기판(1) 위에, 버퍼층(2a), 전자 주행층(2b), 중간층(2c), 전자 공급층(2d), 및 캡층(2e)이 되는 각 화합물 반도체를 차례로 성장한다. 버퍼층(2a)은, AlN을 5㎚ 정도의 두께로 성장함으로써 형성된다. 전자 주행층(2b)은, i(인텐셔너리 언도프)-GaN을 1㎛ 정도의 두께로 성장함으로써 형성된다. 중간층(2c)은, i-AlGaN(i-Al0 .25Ga0 .75N)을 5㎚ 정도의 두께로 성장함으로써 형성된다. 전자 공급층(2d)은 n-AlGaN을 20㎚ 정도의 두께로 성장함으로써 형성된다. 캡층(2e)은 3층의 화합물 반도체의 적층 구조이며, 두께 5㎚ 정도의 n-GaN층(2e1), 두께 3㎚ 정도의 AlN층(2e2), 두께 3㎚ 정도의 n-GaN층(2e3)을 차례로 성장함으로써 형성된다. 버퍼층(2a)으로서는, AlN 대신에 AlGaN을 이용하거나, 저온 성장으로 GaN을 성장하도록 해도 된다.
AlN의 성장에는, 원료 가스로서 Al원인 트리메틸 알루미늄(TMAl) 가스 및 암모니아(NH3) 가스의 혼합 가스를 이용한다. GaN의 성장에는, 원료 가스로서 Ga원인 트리메틸 갈륨(TMGa) 가스 및 암모니아(NH3) 가스의 혼합 가스를 이용한다. AlGaN의 성장에는, 원료 가스로서 TMAl 가스, TMGa 가스 및 NH3 가스의 혼합 가스를 이용한다. 성장하는 화합물 반도체층에 따라서, TMAl 가스, TMGa 가스의 공급의 유무 및 유량을 적절히 설정한다. 공통 원료인 NH3 가스의 유량은, 100sccm～10LM 정도로 한다. 또한, 성장 압력은 50Torr～300Torr 정도, 성장 온도는 1000℃ ～ 1200℃ 정도로 한다.
AlGaN, GaN을 n형으로서 성장할 때, 즉 전자 공급층(2d)(n-AlGaN), n-GaN층(2e1, 2e3)의 형성에는, n형 불순물을 원료 가스에 첨가한다. 여기에서는, 예를 들면 Si를 포함하는 예를 들면 실란(SiH4) 가스를 소정의 유량으로 원료 가스에 첨가하여, AlGaN 및 GaN에 Si를 도핑한다. Si의 도핑 농도는, 예를 들면 2×1018/㎤ 정도로 한다.
계속해서, 도 1의 (b)에 도시한 바와 같이, 소자 분리 구조(3)를 형성한다. 도 1의 (c) 이후에서는, 소자 분리 구조(3)의 도시를 생략한다.
상세하게는, 화합물 반도체 적층 구조(2)의 소자 분리 영역에, 예를 들면 아르곤(Ar)을 주입한다. 이에 의해, 화합물 반도체 적층 구조(2) 및 SiC 기판(1)의 표층 부분에 소자 분리 구조(3)가 형성된다. 소자 분리 구조(3)에 의해, 화합물 반도체 적층 구조(2) 위에서 활성 영역이 획정된다.
또한, 소자 분리는, 상기 주입법 대신에, 예를 들면 STI(Shallow Trench Isolation)법을 이용해도 된다. 이때, 화합물 반도체 적층 구조(2)의 드라이 에칭에는, 예를 들면 염소계의 에칭 가스를 이용한다.
계속해서, 도 1의 (c)에 도시한 바와 같이, 레지스트 마스크(10)를 형성한다.
상세하게는, 화합물 반도체 적층 구조(2)의 캡층(2e) 위에 레지스트를 도포하고, 자외선 조사에 의해, 레지스트의 드레인 전극의 형성 예정 부위를 포함하는 소정 부위를 개구한다. 이상에 의해, 캡층(2e) 위에, 드레인 전극의 형성 예정 부위를 포함하는 소정 부위를 노출하는 개구(10a)를 갖는 레지스트 마스크(10)가 형성된다. 개구(10a)에서는, 캡층(2e)의 표면에서, 드레인 전극의 형성 예정 부위와, 그 단부로부터 게이트 전극의 형성 예정 부위측을 향하는 1㎛ 정도의 범위가 노출된다.
계속해서, 도 2의 (a)에 도시한 바와 같이, 화합물 반도체 적층 구조(2)의 캡층(2e)에 n형 불순물을 도입한다.
상세하게는, 레지스트 마스크(10)를 이용하여, 캡층(2e)의 표면에서 개구(10a)로부터 노출되는 부위에, n형 불순물을 이온 주입한다. n형 불순물로서, 여기에서는 Si를, 그 농도 분포의 피크가 캡층(2e)의 n-GaN층(2e1)에 위치하는 가속 에너지로, 5×1012/㎠ 정도 ～ 1×1016/㎠ 정도, 여기에서는 1×1013/㎠ 정도의 도즈량으로 주입한다. 도입하는 n형 불순물로서는, Si 대신에, Ge, O 등을 이용해도 된다. n형 불순물의 도즈량은, 5×1012/㎠ 정도보다 낮으면, 전자 공급층(2d)의 캐리어 농도보다도 높은 캐리어 농도를 얻을 수 없고, 1×1016/㎠ 정도보다 높으면, 이온 주입의 데미지에 의해 결정 결함이 발생하고, 반대로 전류 콜랩스가 악화하는 원인이 된다. 따라서, 5×1012/㎠ 정도 ～ 1×1016/㎠ 정도로 설정함으로써, 결정 결함이 발생하지 않아, 전자 공급층(2d)의 캐리어 농도보다도 높은 캐리어 농도를 얻을 수 있다.
계속해서, 도 2의 (b)에 도시한 바와 같이, 캡층(2e)에 고농도 n형 부위(2eA)를 형성한다.
상세하게는, 우선 레지스트 마스크(10)를 애싱 처리 또는 소정의 약액을 이용한 웨트 에칭에 의해 제거한다.
그리고, 캡층(2e)을 어닐링 처리한다. 이에 의해, 캡층(2e)에 도입된 Si가 활성화되어, 캡층(2e)에 국소적인 고농도 n형 부위(2eA)가 형성된다. 고농도 n형 부위(2eA)에서는, 그 캐리어 농도가 전자 공급층(2d)의 캐리어 농도보다도 높고, 그 에너지 준위가 페르미 에너지보다도 낮아진다.
또한, Si의 농도 분포의 피크를 정확하게 제어하기 위해, 도 4에 도시한 바와 같이, 캡층(2e) 위에 Si의 주입용 마스크(7)가 되는 막, 여기에서는 SiN(또는 SiO2 등)를 20㎚ 정도 ～ 30㎚ 정도의 소정 두께로 형성해도 된다. 이 주입용 마스크(7) 위에 레지스트 마스크(10)를 형성한다. 그리고, 도 2의 (a)에 대응하여, Si를 그 농도 분포의 피크가 캡층(2e)의 n-GaN층(2e1)에 위치하도록 주입한다. 그리고, 도 2의 (b)와 대응하여, 레지스트 마스크(10) 및 주입용 마스크(7)를 제거하고, Si의 활성화 어닐링을 행하여, 고농도 n형 부위(2eA)를 형성한다.
계속해서, 도 2의 (c)에 도시한 바와 같이, 화합물 반도체 적층 구조(2)의 표면에 있어서의 소스 전극 및 드레인 전극의 형성 예정 위치에 전극용 리세스(2A, 2B)를 형성한다.
상세하게는, 우선 화합물 반도체 적층 구조(2)의 표면에 레지스트를 도포한다. 레지스트를 리소그래피에 의해 가공하고, 레지스트에, 소스 전극 및 드레인 전극의 형성 예정 위치(전극 형성 예정 위치)에 상당하는 화합물 반도체 적층 구조(2)의 표면을 노출하는 개구를 형성한다. 이상에 의해, 해당 개구를 갖는 레지스트 마스크가 형성된다.
이 레지스트 마스크를 이용하여, 전자 공급층(2d)의 표층의 일부가 제거될 때까지, 캡층(2e) 및 전자 공급층(2d)의 전극 형성 예정 위치를 드라이 에칭해서 제거한다. 이에 의해, 전자 공급층(2d)의 전극 형성 예정 위치를 노출하는 전극용 리세스(2A, 2B)가 형성된다. 에칭 조건으로서는, Ar 등의 불활성 가스 및 Cl2 등의 염소계 가스를 에칭 가스로서 이용하여, 예를 들면 Cl2를 유량 30sccm, 압력을 2㎩, RF 투입 전력을 20W로 한다. 또한, 전극용 리세스(2A, 2B)는, 캡층(2e)의 도중까지 에칭해서 형성해도 되고, 또한 전자 공급층(2d)의 표면이 노출될 때까지 에칭해서 형성해도 된다.
레지스트 마스크는, 애싱 처리 등에 의해 제거된다.
계속해서, 도 3의 (a)에 도시한 바와 같이, 소스 전극(4) 및 드레인 전극(5)을 형성한다.
상세하게는, 우선 소스 전극 및 드레인 전극을 형성하기 위한 레지스트 마스크를 형성한다. 여기에서는, 증착법 및 리프트오프법에 알맞은 예를 들면 차양 구조 2층 레지스트를 이용한다. 이 레지스트를 화합물 반도체 적층 구조(2) 위에 도포하고, 전극용 리세스(2A, 2B)를 노출시키는 개구를 형성한다. 이상에 의해, 해당 개구를 갖는 레지스트 마스크가 형성된다.
이 레지스트 마스크를 이용하여, 전극 재료로서, 예를 들면 Ti/Al을, 예를 들면 증착법에 의해, 전극용 리세스(2A, 2B)를 노출시키는 개구 내를 포함하는 레지스트 마스크 위에 퇴적한다. Ti의 두께는 10㎚ 정도, Al의 두께는 300㎚ 정도로 한다. 리프트오프법에 의해, 레지스트 마스크 및 그 위에 퇴적한 Ti/Al을 제거한다. 그 후, SiC 기판(1)을, 예를 들면 질소 분위기 속에 있어서 400℃ ～ 1000℃ 정도의 온도, 예를 들면 600℃ 정도로 열처리하여, 잔존한 Ti/Al을 전자 공급층(2d)과 오믹 컨택트시킨다. Ti/Al의 전자 공급층(2d)과의 오믹 컨택트가 얻어지는 것이면, 열처리가 불필요한 경우도 있다. 이상에 의해, 전극용 리세스(2A, 2B)를 전극 재료의 일부에 매립하는 소스 전극(4) 및 드레인 전극(5)이 형성된다.
계속해서, 도 3의 (b)에 도시한 바와 같이, 화합물 반도체 적층 구조(2)에 게이트 전극의 전극용 리세스(2C)를 형성한다.
상세하게는, 우선 화합물 반도체 적층 구조(2)의 표면에 레지스트를 도포한다. 레지스트를 리소그래피에 의해 가공하고, 레지스트에, 게이트 전극의 형성 예정 위치(전극 형성 예정 위치)에 상당하는 화합물 반도체 적층 구조(2)의 표면을 노출하는 개구를 형성한다. 이상에 의해, 해당 개구를 갖는 레지스트 마스크가 형성된다.
이 레지스트 마스크를 이용하여, 전극 형성 예정 위치에 있어서의, 캡층(2e)의 일부, 여기에서는 n-GaN층(2e3) 및 AlN층(2e2)의 일부를 드라이 에칭해서 제거한다. 이에 의해, 캡층(2e)의 n-GaN층(2e1)의 표면을 노출시키도록 파 들어간 전극용 리세스(2C)가 형성된다. 에칭 조건으로서는, Ar 등의 불활성 가스 및 Cl2 등의 염소계 가스를 에칭 가스로서 이용하여, 예를 들면 Cl2를 유량 30sccm, 압력을 2㎩, RF 투입 전력을 20W로 한다.
레지스트 마스크는, 애싱 처리 등에 의해 제거된다.
계속해서, 도 3의 (c)에 도시한 바와 같이, 게이트 전극(6)을 형성한다.
상세하게는, 우선 게이트 전극을 형성하기 위한 레지스트 마스크를 형성한다. 여기에서는, 증착법 및 리프트오프법에 알맞은 예를 들면 차양 구조 2층 레지스트를 이용한다. 이 레지스트를 화합물 반도체 적층 구조(2) 위에 도포하고, n-GaN층(2e1)의 전극용 리세스(2C)의 부분을 노출시키는 개구를 형성한다. 이상에 의해, 해당 개구를 갖는 레지스트 마스크가 형성된다.
이 레지스트 마스크를 이용하여, 전극 재료로서, 예를 들면 Ni/Au를, 예를 들면 증착법에 의해, 전극용 리세스(2C)의 부분을 노출시키는 개구 내를 포함하는 레지스트 마스크 위에 퇴적한다. Ni의 두께는 30㎚ 정도, Au의 두께는 400㎚ 정도로 한다. 리프트오프법에 의해, 레지스트 마스크 및 그 위에 퇴적한 Ni/Au를 제거한다. 이상에 의해, 전극용 리세스(2C) 내를 전극 재료의 일부에 매립하고, n-GaN층(2e1)과 쇼트키 접촉하는 게이트 전극(6)이 형성된다.
그런 후, 소스 전극(4), 드레인 전극(5), 게이트 전극(6)과 접속되는 배선의 형성 등의 여러 공정을 거쳐, 본 실시 형태에 따른 쇼트키형의 AlGaN/GaN·HEMT가 형성된다.
본 실시 형태에 따른 AlGaN/GaN·HEMT가 발휘하는 효과에 대해서, 종래의 AlGaN/GaN·HEMT와의 비교에 기초해서 설명한다.
도 5는 본 실시 형태의 비교예인 종래의 AlGaN/GaN·HEMT의 채널에 있어서의 드레인 전극 근방의 밴드도이다. 도 6은 본 실시 형태에 따른 AlGaN/GaN·HEMT의 채널에 있어서의 드레인 전극 근방의 밴드도이다. 도 5 및 도 6 모두, 드레인 전극 근방을 사각형 영역 R로 나타낸다. 또한, 도 5에서는, 본 실시 형태에 따른 AlGaN/GaN·HEMT와 마찬가지의 구성 부재에 대해서는 동일 부호를 붙인다.
도 5에 도시하는 AlGaN/GaN·HEMT에서는, 전자 공급층(2d) 위에는, 두께 5㎚ 정도의 n-GaN의 캡층(101)이 형성되어 있다.
종래의 AlGaN/GaN·HEMT에서는, 드레인 전극(5)에 높은 드레인 전압이 되는 것에 의한 강전계에 기인하여, 드레인 전극(5)의 근방에 있어서의 캡층(101)의 표면에 전자가 트랩된다. 캡층(101)의 n형 불순물의 농도는 2×1018/㎤ 정도이며, 그 캐리어 농도는 전자 공급층(2d)의 캐리어 농도보다도 낮다. 그 때문에, 상기 전자 트랩에 의해 전류 콜랩스가 발생하여, 전자 주행층(2b)에 생성되는 캐리어 농도, 즉 2DEG의 농도의 저하를 초래한다. 그 결과, AlGaN/GaN·HEMT에 있어서의 온 저항이 증가한다.
도 6에 도시하는 본 실시 형태에 따른 AlGaN/GaN·HEMT에서는, 전자 공급층(2d) 위의 캡층에 상기 3층의 캡층(2e)을 이용함으로써, n-GaN층(2e1)의 에너지 준위는, AlN층(2e2)과의 관계에서, 도 5의 캡층(101)의 에너지 준위보다도 낮아진다. 그러나, 캡층(2e)을 이용한 것만으로는, 그 에너지 준위는 페르미 에너지 Ef보다는 높다.
본 실시 형태에서는, 3층의 캡층(2e)을 이용하는 것 외에 캡층(2e)의 드레인 전극(5)의 근방(게이트 전극(6)과 드레인 전극(5) 사이에서, 드레인 전극(5)의 인접 개소)에 고농도 n형 부위(2eA)가 형성되어 있다.
3층의 캡층(2e)은, n-GaN층(2e1, 2e3)에 AlN층(2e2)이 협지되어 이루어진다. AlN층(2e2)을 형성함으로써, 캡층(2e)을 어닐링 처리해서 고농도 n형 부위(2eA)를 형성할 때에, 어닐링 처리에 의한 전자 공급층(2d) 등의 데미지가 억제되어, 양호한 표면 모폴러지가 얻어진다.
고농도 n형 부위(2eA)에서는, 그 캐리어 농도가 전자 공급층(2d)의 캐리어 농도보다도 높고, 그 에너지 준위가 페르미 에너지 Ef보다도 낮다. 따라서, 고농도 n형 부위(2eA)의 표면에 트랩된 전자로부터의 전기력선이 고농도 n형 부위(2eA)에서 종단된다. 이에 의해, 고농도 n형 부위(2eA)의 전자 트랩의 영향이 차단되고, 전자 주행층(2d)은 그 영향을 받지 않아, 전자 주행층(2d)에 생성되는 2DEG의 농도의 감소가 방지된다.
이상 설명한 바와 같이, 본 실시 형태에 따르면, 비교적 간소한 구성으로 전류 콜랩스의 발생을 억제하여, 디바이스 특성의 열화를 억제한 신뢰성이 높은 고내압의 쇼트키형의 AlGaN/GaN·HEMT가 실현된다.
- 변형예-
여기서, 제1 실시 형태의 여러 변형예에 대해서 설명한다.
(변형예 1)
본 예에서는, 제1 실시 형태와 마찬가지로, 캡층의 소정 영역에 국소적인 고농도 n형 부위를 형성하지만, 캡층이 단층의 n-GaN으로 이루어지는 점에서 제1 실시 형태와 상위하다.
도 7 및 도 8은 제1 실시 형태의 변형예 1에 의한 쇼트키형의 AlGaN/GaN·HEMT의 제조 방법의 주요 공정을 도시하는 개략 단면도이다.
우선, 도 7의 (a)에 도시한 바와 같이, SiC 기판(1) 위에, 화합물 반도체 적층 구조(11)를 형성한다.
화합물 반도체 적층 구조(11)는, 제1 실시 형태의 화합물 반도체 적층 구조(2)와 마찬가지로, 버퍼층(2a), 전자 주행층(2b), 중간층(2c), 전자 공급층(2d)을 순차 형성하지만, 전자 공급층(2d) 위에는 캡층(2e) 대신에 캡층(11a)을 형성한다. 캡층(11a)으로서는, 캡층(2e)의 n-GaN층(2e1, 2e3)과 마찬가지의 성장 조건으로, 두께 5㎚ 정도로 2×1018/㎤ 정도의 농도의 Si를 함유하는 단층의 n-GaN이 형성된다.
그 후, 제1 실시 형태의 도 1의 (b), (c)의 여러 공정을 행한다. 캡층(11a) 위에는, 개구(10a)를 갖는 레지스트 마스크(10)가 형성된다.
계속해서, 도 7의 (b)에 도시한 바와 같이, 캡층(11a)에 n형 불순물을 도입한다.
상세하게는, 레지스트 마스크(10)를 이용하여, 캡층(11a)의 표면에서 개구(10a)로부터 노출되는 부위에, n형 불순물, 여기에서는 Si를, 그 농도 분포의 피크가 캡층(11a)의 하층 부분(전자 공급층(2d)과의 계면으로부터 소정 두께까지의 부분)에 위치하는 가속 에너지로, 5×1012/㎠ 정도 ～ 1×1016/㎠ 정도, 여기에서는 1×1013/㎠ 정도의 도즈량으로 주입한다. 도입하는 n형 불순물로서는, Si 대신에, Ge, O 등을 이용해도 된다. n형 불순물의 도즈량은, 5×1012/㎠ 정도보다 낮으면, 전자 공급층(2d)의 캐리어 농도보다도 높은 캐리어 농도를 얻을 수 없으며, 1×1016/㎠ 정도보다 높으면, 이온 주입의 데미지에 의해 결정 결함이 발생하고, 반대로 전류 콜랩스가 악화하는 원인이 된다. 따라서, n형 불순물의 도즈량을 5×1012/㎠ 정도 ～ 1×1016/㎠ 정도로 설정함으로써, 결정 결함이 발생하지 않아, 전자 공급층(2d)의 캐리어 농도보다도 높은 캐리어 농도를 얻을 수 있다.
계속해서, 도 8의 (a)에 도시한 바와 같이, 캡층(11a)에 고농도 n형 부위(11aA)를 형성한다.
상세하게는, 우선 레지스트 마스크(10)를 애싱 처리 또는 소정의 약액을 이용한 웨트 에칭에 의해 제거한다.
그리고, 캡층(11a)을 어닐링 처리한다. 이에 의해, 캡층(11a)에 도입된 Si가 활성화되어, 캡층(11a)에 국소적인 고농도 n형 부위(11aA)가 형성된다. 고농도 n형 부위(11aA)에서는, 그 캐리어 농도가 전자 공급층(2d)의 캐리어 농도보다도 높고, 그 에너지 준위가 페르미 에너지보다도 낮아진다.
또한, 본 예에서도, 제1 실시 형태와 마찬가지로, 캡층(2e) 위에 Si의 주입용 마스크를 형성하고, 주입용 마스크 및 레지스트 마스크(10)를 이용하여, n형 불순물의 이온 주입을 행하도록 해도 된다.
계속해서, 제1 실시 형태의 도 2의 (c) ～ 도 3의 (c)의 여러 공정을 행하여, 도 8의 (b)의 구성을 얻는다.
그런 후, 소스 전극(4), 드레인 전극(5), 게이트 전극(6)과 접속되는 배선의 형성 등의 여러 공정을 거쳐, 본 예에 의한 쇼트키형의 AlGaN/GaN·HEMT가 형성된다.
본 예에서는, 캡층(11a)의 드레인 전극(5)의 근방(드레인 전극(5)의 인접 개소)에 고농도 n형 부위(11aA)가 형성되어 있다. 고농도 n형 부위(11aA)에서는, 그 캐리어 농도가 전자 공급층(2d)의 캐리어 농도보다도 높고, 그 에너지 준위가 페르미 에너지보다도 낮다. 따라서, 고농도 n형 부위(11aA)의 표면에 트랩된 전자로부터의 전기력선이 고농도 n형 부위(11aA)에서 종단된다. 이에 의해, 고농도 n형 부위(11aA)의 전자 트랩의 영향이 차단되어, 전자 주행층(2d)은 그 영향을 받지 않아, 전자 주행층(2d)에 생성되는 2DEG의 농도의 감소가 방지된다.
이상 설명한 바와 같이, 본 예에 따르면, 비교적 간소한 구성으로 전류 콜랩스의 발생을 억제하고, 디바이스 특성의 열화를 억제한 신뢰성이 높은 고내압의 쇼트키형의 AlGaN/GaN·HEMT가 실현된다.
(변형예 2)
본 예에서는, 제1 실시 형태와 마찬가지로, 캡층의 소정 영역에 국소적인 고농도 n형 부위를 형성하지만, 소스 전극 및 드레인 전극의 하부에도 마찬가지로 고농도 n형 부위를 형성하는 점에서 제1 실시 형태와 상위하다.
도 9 및 도 10은, 제1 실시 형태의 변형예 2에 의한 쇼트키형의 AlGaN/GaN·HEMT의 제조 방법의 주요 공정을 도시하는 개략 단면도이다.
우선, 제1 실시 형태의 도 1의 (a) ～ 도 2의 (a)의 여러 공정을 행한다. 도 9의 (a)에 도시하는 레지스트 마스크(10)는, 애싱 처리 또는 소정의 약액을 이용한 웨트 에칭에 의해 제거한다.
계속해서, 도 9의 (a)에 도시한 바와 같이, 레지스트 마스크(20)를 형성한다.
상세하게는, 화합물 반도체 적층 구조(2)의 캡층(2e) 위에 레지스트를 도포하고, 자외선 조사에 의해, 레지스트의 소스 전극 및 드레인 전극의 각 형성 예정 위치를 개구한다. 이상에 의해, 캡층(2e) 위에, 소스 전극의 형성 예정 위치를 노출하는 개구(20a) 및 드레인 전극의 형성 예정 위치를 노출하는 개구(20b)를 갖는 레지스트 마스크(20)가 형성된다. 개구(20a)에서는, 캡층(2e) 중에서 소스 전극의 형성 예정 위치에 상당하는 개소가 노출된다. 개구(20b)에서는, 캡층(2e)(의 Si가 도입된 부위) 중에서 드레인 전극의 형성 예정 위치에 상당하는 개소가 노출된다.
계속해서, 도 9의 (b)에 도시한 바와 같이, 화합물 반도체 적층 구조(2)의 소스 전극 및 드레인 전극의 형성 예정 위치에 n형 불순물을 도입한다.
상세하게는, 레지스트 마스크(20)를 이용하여, 캡층(2e)의 표면에서 개구(20a)로부터 노출되는 부위와, 캡층(2e)(의 Si가 도입된 부위)의 표면에서 개구(20b)로부터 노출되는 부위에, n형 불순물을 이온 주입한다. n형 불순물로서 예를 들면 Si를 이용하여, 그 농도 분포의 피크가 전자 공급층(2d)의 표면 근방에 위치하는 가속 에너지로, 5×1014/㎠ 정도 ～ 1×1016/㎠ 정도, 여기에서는 1×1015/㎠ 정도의 도즈량으로 주입한다. 도입하는 n형 불순물로서는, Si 대신에, Ge, O 등을 이용해도 된다. 소스 전극과 화합물 반도체의 계면 및 드레인 전극과 화합물 반도체의 계면에, 각각 n형 불순물의 농도 분포의 피크가 형성되는 것이 바람직하다. 그 때문에, 소스 전극 및 드레인 전극의 저면의 위치하는 전자 공급층(2d)의 표면 근방에 해당 피크가 형성되도록 한다. n형 불순물의 도즈량은, 5×1014/㎠ 정도보다 낮으면, 소스 전극 및 드레인 전극의 컨택트 저항의 충분한 저감을 얻을 수 없고, 1×1016/㎠ 정도보다 높으면, 이온 주입의 데미지에 의해 결정 결함이 발생하여, 디바이스 특성이 열화하는 원인이 된다. 따라서, 5×1014/㎠ 정도 ～ 1×1016/㎠ 정도로 설정함으로써, 결정 결함이 발생하지 않아, 소스 전극 및 드레인 전극의 컨택트 저항을 충분히 저감할 수 있다.
계속해서, 도 9의 (c)에 도시한 바와 같이, 캡층(2e)에, 고농도 n형 부위(2eA)와, 고농도 n형 부위(12, 13)를 형성한다.
상세하게는, 우선 레지스트 마스크(20)를 애싱 처리 또는 소정의 약액을 이용한 웨트 에칭에 의해 제거한다.
그리고, 캡층(2e)을 어닐링 처리한다. 이에 의해, 캡층(2e)에 도입된 n형 불순물(여기서는 Si)이 활성화되어, 캡층(2e)에 국소적인 고농도 n형 부위(2eA, 12, 13)가 형성된다.
고농도 n형 부위(2eA)에서는, 그 캐리어 농도가 전자 공급층(2d)의 캐리어 농도보다도 높고, 그 에너지 준위가 페르미 에너지보다도 낮아진다.
고농도 n형 부위(12, 13)에서는, 고농도의 n형 불순물에 의해, 소스 전극 및 드레인 전극의 컨택트 저항이 충분히 저감되게 된다.
고농도 n형 부위(2eA)와, 고농도 n형 부위(12, 13)는, 한번의 어닐링 처리로 형성되기 때문에, 쓸데없이 공정을 증가시키지 않고, 화합물 반도체 적층 구조(2)로의 데미지를 억제할 수 있다.
또한, 본 예에서도, 제1 실시 형태와 마찬가지로, 캡층(2e) 위에 Si의 주입용 마스크를 형성하고, 주입용 마스크 및 레지스트 마스크(10), 주입용 마스크 및 레지스트 마스크(20)를 이용하여, n형 불순물의 이온 주입을 행하도록 해도 된다.
계속해서, 도 10의 (a)에 도시한 바와 같이, 화합물 반도체 적층 구조(2)의 표면에 있어서의 소스 전극 및 드레인 전극의 형성 예정 위치에 전극용 리세스(2A, 2B)를 형성한다.
상세하게는, 우선 화합물 반도체 적층 구조(2)의 표면에 레지스트를 도포한다. 레지스트를 리소그래피에 의해 가공하고, 레지스트에, 소스 전극 및 드레인 전극의 형성 예정 위치(전극 형성 예정 위치)에 상당하는 화합물 반도체 적층 구조(2)의 표면을 노출하는 개구를 형성한다. 이상에 의해, 해당 개구를 갖는 레지스트 마스크가 형성된다.
이 레지스트 마스크를 이용하여, 전자 공급층(2d)의 표층의 일부가 제거될 때까지, 캡층(2e) 및 전자 공급층(2d)의 전극 형성 예정 위치를 드라이 에칭해서 제거한다. 이 드라이 에칭에 의해, 캡층(2e)에 있어서의 고농도 n형 부위(2eA)와 고농도 n형 부위(13)의 중첩 부분이 제거되게 된다. 이에 의해, 전자 공급층(2d)의 전극 형성 예정 위치를 노출하는 전극용 리세스(2A, 2B)가 형성된다. 에칭 조건으로서는, Ar 등의 불활성 가스 및 Cl2 등의 염소계 가스를 에칭 가스로서 이용하여, 예를 들면 Cl2을 유량 30sccm, 압력을 2㎩, RF 투입 전력을 20W로 한다.
전극용 리세스(2A, 2B)는, 캡층(2e)의 도중까지 에칭해서 형성해도 되고, 또한 전자 공급층(2d)의 표면이 노출될 때까지 에칭해서 형성해도 된다. 단, 해당 드라이 에칭에 의한 노출면에 n형 불순물의 농도 분포의 피크가 위치하도록, 전술한 도 9의 (b)의 이온 주입이 행해지는 것이 바람직하다.
레지스트 마스크는, 애싱 처리 등에 의해 제거된다.
또한 본 예에서는, 이온 주입용 레지스트 마스크(20)와, 전극용 리세스(2A, 2B)를 형성하기 위한 레지스트 마스크를, 각각 별체로서 형성하는 경우에 대해서 예시했지만, 후자의 레지스트 마스크의 형성을 생략할 수도 있다. 이 경우, 레지스트 마스크(20)를 이온 주입 후에 제거하지 않고, 계속해서 전극용 리세스(2A, 2B)의 형성에도 이용하여, 그 후에 제거하게 된다.
계속해서, 도 10의 (b)에 도시한 바와 같이, 소스 전극(4) 및 드레인 전극(5)을 형성한다.
상세하게는, 우선 소스 전극 및 드레인 전극을 형성하기 위한 레지스트 마스크를 형성한다. 여기에서는, 증착법 및 리프트오프법에 알맞은 예를 들면 차양 구조 2층 레지스트를 이용한다. 이 레지스트를 화합물 반도체 적층 구조(2) 위에 도포하고, 전극용 리세스(2A, 2B)를 노출시키는 개구를 형성한다. 이상에 의해, 해당 개구를 갖는 레지스트 마스크가 형성된다.
이 레지스트 마스크를 이용하여, 전극 재료로서, 예를 들면 Ti/Al을, 예를 들면 증착법에 의해, 전극용 리세스(2A, 2B)를 노출시키는 개구 내를 포함하는 레지스트 마스크 위에 퇴적한다. Ti의 두께는 10㎚ 정도, Al의 두께는 300㎚ 정도로 한다. 리프트오프법에 의해, 레지스트 마스크 및 그 위에 퇴적한 Ti/Al을 제거한다. 그 후, SiC 기판(1)을, 예를 들면 질소 분위기 중에 있어서 400℃ ～ 1000℃ 정도의 온도, 예를 들면 600℃ 정도로 열처리하여, 잔존한 Ti/Al을 전자 공급층(2d)과 오믹 컨택트시킨다. Ti/Al의 전자 공급층(2d)과의 오믹 컨택트가 얻어지는 것이면, 열처리가 불필요한 경우도 있다. 이상에 의해, 전극용 리세스(2A, 2B)를 전극 재료의 일부에 매립하는 소스 전극(4) 및 드레인 전극(5)이 형성된다.
본 예에서는, 소스 전극(4)의 하방에는, 소스 전극(4)과 접촉해서 해당 접촉 부위에 n형 불순물의 농도의 피크가 위치하는 고농도 n형 부위(12)가 형성된다. 드레인 전극(5)의 하방에는, 드레인 전극(5)과 접촉해서 해당 접촉 부위에 n형 불순물의 농도의 피크가 위치하는 고농도 n형 부위(13)가 형성된다. 고농도 n형 부위(12, 13)에 의해, 소스 전극(4) 및 드레인 전극(5)의 컨택트 저항이 충분히 저감된다.
계속해서, 제1 실시 형태의 도 3의 (b) ～ 도 3의 (c)의 여러 공정을 행하여, 도 10의 (c)의 구성을 얻는다.
그런 후, 소스 전극(4), 드레인 전극(5), 게이트 전극(6)과 접속되는 배선의 형성 등의 여러 공정을 거쳐, 본 예에 의한 쇼트키형의 AlGaN/GaN·HEMT가 형성된다.
본 예에서는, 캡층(2e)의 드레인 전극(5)의 근방(드레인 전극(5)의 인접 개소)에 고농도 n형 부위(2eA)가, 소스 전극(4)의 하방에 이것과 접촉하는 고농도 n형 부위(12)가, 드레인 전극(5)의 하방에 이것과 접촉하는 고농도 n형 부위(13)가, 각각 형성되어 있다.
고농도 n형 부위(2eA)에서는, 그 캐리어 농도가 전자 공급층(2d)의 캐리어 농도보다도 높고, 그 에너지 준위가 페르미 에너지보다도 낮다. 따라서, 고농도 n형 부위(2eA)의 표면에 트랩된 전자로부터의 전기력선이 고농도 n형 부위(2eA)에서 종단된다. 이에 의해, 고농도 n형 부위(2eA)의 전자 트랩의 영향이 차단되어, 전자 주행층(2d)은 그 영향을 받지 않아, 전자 주행층(2d)에 생성되는 2DEG의 농도의 감소가 방지된다.
소스 전극(4) 및 드레인 전극(5)은, 그 저면이 고농도 n형 부위(12, 13)와 접촉하고 있어, 컨택트 저항이 충분히 저감된다.
이상 설명한 바와 같이, 본 예에 따르면, 쓸데없이 공정 증가를 초래하지 않고, 비교적 간소한 구성으로 전류 콜랩스의 발생을 억제함과 함께, 소스 전극(4) 및 드레인 전극(5)의 컨택트 저항을 억제하고, 디바이스 특성의 열화를 억지하는 신뢰성이 높은 고내압의 쇼트키형의 AlGaN/GaN·HEMT가 실현된다.
(변형예 3)
본 예에서는, 제1 실시 형태와 마찬가지로, 캡층의 소정 영역에 국소적인 고농도 n형 부위를 형성하지만, 소스 전극 및 드레인 전극의 하부에도 마찬가지로 고농도 n형 부위를 형성하는 점에서 제1 실시 형태와 상위하다.
도 11 및 도 12는, 제1 실시 형태의 변형예 3에 의한 쇼트키형의 AlGaN/GaN·HEMT의 제조 방법의 주요 공정을 도시하는 개략 단면도이다.
우선, 제1 실시 형태의 도 1의 (a) ～ 도 1의 (b)의 여러 공정을 행한다.
계속해서, 도 11의 (a)에 도시한 바와 같이, 레지스트 마스크(14)를 형성한다.
상세하게는, 화합물 반도체 적층 구조(2)의 캡층(2e) 위에 레지스트를 도포하고, 자외선 조사에 의해, 레지스트의 드레인 전극의 형성 예정 부위를 포함하는 소정 부위를 개구한다. 이상에 의해, 캡층(2e) 위에, 소스 전극의 형성 예정 부위를 노출하는 개구(14a)와, 드레인 전극의 형성 예정 부위를 포함하는 소정 부위를 노출하는 개구(14b)를 갖는 레지스트 마스크(14)가 형성된다. 개구(14a)에서는, 캡층(2e) 중에서 소스 전극의 형성 예정 위치에 상당하는 개소가 노출된다. 개구(14b)에서는, 캡층(2e)의 표면에서, 드레인 전극의 형성 예정 부위 및 그 단부로부터 게이트 전극의 형성 예정 부위측을 향하는 1㎛ 정도의 범위가 노출된다.
계속해서, 도 11의 (b)에 도시한 바와 같이, 화합물 반도체 적층 구조(2)의 캡층(2e)에 n형 불순물을 도입한다.
상세하게는, 레지스트 마스크(14)를 이용하여, 캡층(2e)의 표면에서 개구(14a)로부터 노출되는 부위와, 캡층(2e)(의 Si가 도입된 부위)의 표면에서 개구(14b)로부터 노출되는 부위에, n형 불순물을 이온 주입한다. n형 불순물로서 예를 들면 Si를 이용하여, 그 농도 분포의 피크가 전자 공급층(2d)의 표면 근방에 위치하는 가속 에너지로, 5×1014/㎠ 정도 ～ 1×1016/㎠ 정도, 여기에서는 1×1015/㎠ 정도의 도즈량으로 주입한다. 도입하는 n형 불순물로서는, Si 대신에, Ge, O 등을 이용해도 된다. 소스 전극과 화합물 반도체의 계면 및 드레인 전극과 화합물 반도체의 계면에, 각각 n형 불순물의 농도 분포의 피크가 형성되는 것이 바람직하다. 그 때문에, 소스 전극 및 드레인 전극의 저면의 위치하는 전자 공급층(2d)의 표면 근방에 해당 피크가 형성되도록 한다.
n형 불순물의 도즈량은, 5×1012/㎠ 정도보다 낮으면, 전자 공급층(2d)의 캐리어 농도보다도 높은 캐리어 농도를 얻을 수 없고, 1×1016/㎠ 정도보다 높으면, 이온 주입의 데미지에 의해 결정 결함이 발생하고, 반대로 전류 콜랩스가 악화하는 원인이 된다.
한편, n형 불순물의 도즈량은, 5×1014/㎠ 정도보다 낮으면, 소스 전극 및 드레인 전극의 컨택트 저항의 충분한 저감을 얻을 수 없고, 1×1016/㎠ 정도보다 높으면, 이온 주입의 데미지에 의해 결정 결함이 발생하여, 디바이스 특성이 열화하는 원인이 된다.
이상에 의해, 이온 주입 조건의 보다 좁은 범위인 5×1014/㎠ 정도 ～ 1×1016/㎠ 정도로 설정함으로써, 결정 결함이 발생하지 않아, 전자 공급층(2d)의 캐리어 농도보다도 높은 캐리어 농도를 얻을 수 있음과 함께, 소스 전극 및 드레인 전극의 컨택트 저항을 충분히 저감할 수 있다.
계속해서, 도 11의 (c)에 도시한 바와 같이, 캡층(2e)에, 고농도 n형 부위(2eA)와, 고농도 n형 부위(15, 16)를 형성한다.
상세하게는, 우선 레지스트 마스크(14)를 애싱 처리 또는 소정의 약액을 이용한 웨트 에칭에 의해 제거한다.
그리고, 캡층(2e)을 어닐링 처리한다. 이에 의해, 캡층(2e)에 도입된 n형 불순물(여기서는 Si)이 활성화되어, 캡층(2e)에 국소적인 고농도 n형 부위(2eA, 15, 16)가 형성된다.
고농도 n형 부위(2eA)에서는, 그 캐리어 농도가 전자 공급층(2d)의 캐리어 농도보다도 높고, 그 에너지 준위가 페르미 에너지보다도 낮아진다.
고농도 n형 부위(15, 16)에서는, 고농도의 n형 불순물에 의해, 소스 전극 및 드레인 전극의 컨택트 저항이 충분히 저감되게 된다.
고농도 n형 부위(2eA)와, 고농도 n형 부위(12, 13)는, 공통의 이온 주입을 한번 행할 뿐이며, 한번의 어닐링 처리에 의해 형성된다. 그 때문에, 최소한의 공정에 의해 형성되기 때문에, 화합물 반도체 적층 구조(2)로의 데미지를 가급적 억제할 수 있다.
또한, 본 예에서도, 제1 실시 형태와 마찬가지로, 캡층(2e) 위에 Si의 주입용 마스크를 형성하고, 주입용 마스크 및 레지스트 마스크(14)를 이용하여, n형 불순물의 이온 주입을 행하도록 해도 된다.
계속해서, 도 12의 (a)에 도시한 바와 같이, 화합물 반도체 적층 구조(2)의 표면에 있어서의 소스 전극 및 드레인 전극의 형성 예정 위치에 전극용 리세스(2A, 2B)를 형성한다.
상세하게는, 우선 화합물 반도체 적층 구조(2)의 표면에 레지스트를 도포한다. 레지스트를 리소그래피에 의해 가공하고, 레지스트에, 소스 전극 및 드레인 전극의 형성 예정 위치(전극 형성 예정 위치)에 상당하는 화합물 반도체 적층 구조(2)의 표면을 노출하는 개구를 형성한다. 이상에 의해, 해당 개구를 갖는 레지스트 마스크가 형성된다.
이 레지스트 마스크를 이용하여, 전자 공급층(2d)의 표층의 일부가 제거될 때까지, 캡층(2e) 및 전자 공급층(2d)의 전극 형성 예정 위치를 드라이 에칭해서 제거한다. 이에 의해, 전자 공급층(2d)의 전극 형성 예정 위치를 노출하는 전극용 리세스(2A, 2B)가 형성된다. 에칭 조건으로서는, Ar 등의 불활성 가스 및 Cl2 등의 염소계 가스를 에칭 가스로서 이용하여, 예를 들면 Cl2을 유량 30sccm, 압력을 2㎩, RF 투입 전력을 20W로 한다.
전극용 리세스(2A, 2B)는, 캡층(2e)의 도중까지 에칭해서 형성해도 되고, 또한 전자 공급층(2d)의 표면이 노출될 때까지 에칭해서 형성해도 된다. 단, 해당 드라이 에칭에 의한 노출면에 n형 불순물의 농도 분포의 피크가 위치하도록, 전술한 도 9의 (b)의 이온 주입이 행해지는 것이 바람직하다.
레지스트 마스크는, 애싱 처리 등에 의해 제거된다.
계속해서, 도 12의 (b)에 도시한 바와 같이, 소스 전극(4) 및 드레인 전극(5)을 형성한다.
상세하게는, 우선 소스 전극 및 드레인 전극을 형성하기 위한 레지스트 마스크를 형성한다. 여기에서는, 증착법 및 리프트오프법에 알맞은 예를 들면 차양 구조 2층 레지스트를 이용한다. 이 레지스트를 화합물 반도체 적층 구조(2) 위에 도포하고, 전극용 리세스(2A, 2B)를 노출시키는 개구를 형성한다. 이상에 의해, 해당 개구를 갖는 레지스트 마스크가 형성된다.
이 레지스트 마스크를 이용하여, 전극 재료로서, 예를 들면 Ti/Al을, 예를 들면 증착법에 의해, 전극용 리세스(2A, 2B)를 노출시키는 개구 내를 포함하는 레지스트 마스크 위에 퇴적한다. Ti의 두께는 10㎚ 정도, Al의 두께는 300㎚ 정도로 한다. 리프트오프법에 의해, 레지스트 마스크 및 그 위에 퇴적한 Ti/Al을 제거한다. 그 후, SiC 기판(1)을, 예를 들면 질소 분위기 속에 있어서 400℃ ～ 1000℃ 정도의 온도, 예를 들면 600℃ 정도로 열처리하여, 잔존한 Ti/Al을 전자 공급층(2d)과 오믹 컨택트시킨다. Ti/Al의 전자 공급층(2d)과의 오믹 컨택트가 얻어지는 것이면, 열처리가 불필요한 경우도 있다. 이상에 의해, 전극용 리세스(2A, 2B)를 전극 재료의 일부에 매립하는 소스 전극(4) 및 드레인 전극(5)이 형성된다.
본 예에서는, 소스 전극(4)의 하방에는, 소스 전극(4)과 접촉해서 해당 접촉 부위에 n형 불순물의 농도의 피크가 위치하는 고농도 n형 부위(15)가 형성되어 있다. 드레인 전극(5)의 하방에는, 드레인 전극(5)과 접촉해서 해당 접촉 부위에 n형 불순물의 농도의 피크가 위치하는 고농도 n형 부위(16)가 형성되어 있다. 고농도 n형 부위(15, 16)에 의해, 소스 전극(4) 및 드레인 전극(5)의 컨택트 저항이 충분히 저감된다.
계속해서, 제1 실시 형태의 도 3의 (b) ～ 도 3의 (c)의 여러 공정을 행하여, 도 12의 (c)의 구성을 얻는다.
그런 후, 소스 전극(4), 드레인 전극(5), 게이트 전극(6)과 접속되는 배선의 형성 등의 여러 공정을 거쳐, 본 예에 의한 쇼트키형의 AlGaN/GaN·HEMT가 형성된다.
본 예에서는, 캡층(2e)의 드레인 전극(5)의 근방(드레인 전극(5)의 인접 개소)에 고농도 n형 부위(2eA)가, 소스 전극(4)의 하방에 이것과 접촉하는 고농도 n형 부위(15)가, 드레인 전극(5)의 하방에 이것과 접촉하는 고농도 n형 부위(16)가, 각각 형성되어 있다.
고농도 n형 부위(2eA)에서는, 그 캐리어 농도가 전자 공급층(2d)의 캐리어 농도보다도 높고, 그 에너지 준위가 페르미 에너지보다도 낮다. 따라서, 고농도 n형 부위(2eA)의 표면에 트랩된 전자로부터의 전기력선이 고농도 n형 부위(2eA)에서 종단된다. 이에 의해, 고농도 n형 부위(2eA)의 전자 트랩의 영향이 차단되어, 전자 주행층(2d)은 그 영향을 받지 않아, 전자 주행층(2d)에 생성되는 2DEG의 농도의 감소가 방지된다.
소스 전극(4) 및 드레인 전극(5)은, 그 저면이 고농도 n형 부위(15, 16)와 접촉하고 있어, 컨택트 저항이 충분히 저감된다.
이상 설명한 바와 같이, 본 예에 따르면, 가급적 적은 공정에 의해, 비교적 간소한 구성으로 전류 콜랩스의 발생을 억제함과 함께, 소스 전극(4) 및 드레인 전극(5)의 컨택트 저항을 억제하고, 디바이스 특성의 열화를 억지하는 신뢰성이 높은 고내압의 쇼트키형의 AlGaN/GaN·HEMT가 실현된다.
(변형예 4)
본 예에서는, 변형예 1과 마찬가지로, 단층의 캡층의 소정 영역에 국소적인 고농도 n형 부위를 형성하지만, 소스 전극 및 드레인 전극의 하부에도 마찬가지로 고농도 n형 부위를 형성하는 점에서 변형예 1과 상위하다.
도 13 및 도 14는, 제1 실시 형태의 변형예 4에 의한 쇼트키형의 AlGaN/GaN·HEMT의 제조 방법의 주요 공정을 도시하는 개략 단면도이다.
우선, 변형예 1의 도 7의 (a) ～ 도 7의 (b)의 여러 공정을 행한다. 이에 의해, 소자 분리된 화합물 반도체 적층 구조(11)가 형성된다. 도 7의 (b)에 도시하는 레지스트 마스크(10)는, 애싱 처리 또는 소정의 약액을 이용한 웨트 에칭에 의해 제거한다.
계속해서, 도 13의 (a)에 도시한 바와 같이, 레지스트 마스크(17)를 형성한다.
상세하게는, 화합물 반도체 적층 구조(11)의 캡층(11a) 위에 레지스트를 도포하고, 자외선 조사에 의해, 레지스트의 소스 전극 및 드레인 전극의 각 형성 예정 위치를 개구한다. 이상에 의해, 캡층(11a) 위에, 소스 전극의 형성 예정 위치를 노출하는 개구(17a) 및 드레인 전극의 형성 예정 위치를 노출하는 개구(17b)를 갖는 레지스트 마스크(17)가 형성된다. 개구(17a)에서는, 캡층(11a) 중에서 소스 전극의 형성 예정 위치에 상당하는 개소가 노출된다. 개구(17b)에서는, 캡층(11a)(의 Si가 도입된 부위) 중에서 드레인 전극의 형성 예정 위치에 상당하는 개소가 노출된다.
계속해서, 도 13의 (b)에 도시한 바와 같이, 화합물 반도체 적층 구조(11)의 소스 전극 및 드레인 전극의 형성 예정 위치에 n형 불순물을 도입한다.
상세하게는, 레지스트 마스크(17)를 이용하여, 캡층(11a)의 표면에서 개구(17a)로부터 노출되는 부위와, 캡층(11a)(의 Si가 도입된 부위)의 표면에서 개구(17b)로부터 노출되는 부위에, n형 불순물을 이온 주입한다. n형 불순물로서 예를 들면 Si를 이용하여, 그 농도 분포의 피크가 전자 공급층(2d)의 표면 근방에 위치하는 가속 에너지로, 5×1014/㎠ 정도 ～ 1×1016/㎠ 정도, 여기에서는 1×1015/㎠ 정도의 도즈량으로 주입한다. 도입하는 n형 불순물로서는, Si 대신에, Ge, O 등을 이용해도 된다. 소스 전극과 화합물 반도체의 계면 및 드레인 전극과 화합물 반도체의 계면에, 각각 n형 불순물의 농도 분포의 피크가 형성되는 것이 바람직하다. 그 때문에, 소스 전극 및 드레인 전극의 저면의 위치하는 전자 공급층(2d)의 표면 근방에 해당 피크가 형성되도록 한다. n형 불순물의 도즈량은, 5×1014/㎠ 정도보다 낮으면, 소스 전극 및 드레인 전극의 컨택트 저항의 충분한 저감을 얻을 수 없고, 1×1016/㎠ 정도보다 높으면, 이온 주입의 데미지에 의해 결정 결함이 발생하여, 디바이스 특성이 열화하는 원인이 된다. 따라서, 5×1014/㎠ 정도 ～ 1×1016/㎠ 정도로 설정함으로써, 결정 결함이 발생하지 않아, 소스 전극 및 드레인 전극의 컨택트 저항을 충분히 저감할 수 있다.
계속해서, 도 11의 (c)에 도시한 바와 같이, 캡층(2e)에, 고농도 n형 부위(11aA)와, 고농도 n형 부위(18, 19)를 형성한다.
상세하게는, 우선 레지스트 마스크(17)를 애싱 처리 또는 소정의 약액을 이용한 웨트 에칭에 의해 제거한다.
그리고, 캡층(11a)을 어닐링 처리한다. 이에 의해, 캡층(11a)에 도입된 n형 불순물(여기서는 Si)이 활성화되어, 캡층(11a)에 국소적인 고농도 n형 부위(11aA, 18, 19)가 형성된다.
고농도 n형 부위(11aA)에서는, 그 캐리어 농도가 전자 공급층(2d)의 캐리어 농도보다도 높고, 그 에너지 준위가 페르미 에너지보다도 낮아진다.
고농도 n형 부위(18, 19)에서는, 고농도의 n형 불순물에 의해, 소스 전극 및 드레인 전극의 컨택트 저항이 충분히 저감되게 된다.
고농도 n형 부위(11aA)와, 고농도 n형 부위(18, 19)는, 한번의 어닐링 처리로 형성되기 때문에, 쓸데없이 공정을 증가시키지 않고, 화합물 반도체 적층 구조(11)로의 데미지를 억제할 수 있다.
또한, 본 예에서도, 제1 실시 형태와 마찬가지로, 캡층(11a) 위에 Si의 주입용 마스크를 형성하고, 주입용 마스크 및 레지스트 마스크(10), 주입용 마스크 및 레지스트 마스크(17)를 이용하여, n형 불순물의 이온 주입을 행하도록 해도 된다.
계속해서, 도 14의 (a)에 도시한 바와 같이, 화합물 반도체 적층 구조(2)의 표면에 있어서의 소스 전극 및 드레인 전극의 형성 예정 위치에 전극용 리세스(11A, 11B)를 형성한다.
상세하게는, 우선 화합물 반도체 적층 구조(11)의 표면에 레지스트를 도포한다. 레지스트를 리소그래피에 의해 가공하고, 레지스트에, 소스 전극 및 드레인 전극의 형성 예정 위치(전극 형성 예정 위치)에 상당하는 화합물 반도체 적층 구조(2)의 표면을 노출하는 개구를 형성한다. 이상에 의해, 해당 개구를 갖는 레지스트 마스크가 형성된다.
이 레지스트 마스크를 이용하여, 전자 공급층(2d)의 표층의 일부가 제거될 때까지, 캡층(11a) 및 전자 공급층(2d)의 전극 형성 예정 위치를 드라이 에칭해서 제거한다. 이 드라이 에칭에 의해, 캡층(11a)에 있어서의 고농도 n형 부위(11aA)와 고농도 n형 부위(19)의 중첩 부분이 제거되게 된다. 이에 의해, 전자 공급층(2d)의 전극 형성 예정 위치를 노출하는 전극용 리세스(11A, 11B)가 형성된다. 에칭 조건으로서는, Ar 등의 불활성 가스 및 Cl2 등의 염소계 가스를 에칭 가스로서 이용하여, 예를 들면 Cl2을 유량 30sccm, 압력을 2㎩, RF 투입 전력을 20W로 한다.
전극용 리세스(11A, 11B)는, 캡층(11a)의 도중까지 에칭해서 형성해도 되고, 또한 전자 공급층(2d)의 표면이 노출될 때까지 에칭해서 형성해도 된다. 단, 해당 드라이 에칭에 의한 노출면에 n형 불순물의 농도 분포의 피크가 위치하도록, 전술한 도 13의 (b)의 이온 주입이 행해지는 것이 바람직하다.
레지스트 마스크는, 애싱 처리 등에 의해 제거된다.
또한 본 예에서는, 이온 주입용 레지스트 마스크(17)와, 전극용 리세스(11A, 11B)를 형성하기 위한 레지스트 마스크를, 각각 별체로서 형성하는 경우에 대해 예시했지만, 후자의 레지스트 마스크의 형성을 생략할 수도 있다. 이 경우, 레지스트 마스크(17)를 이온 주입 후에 제거하지 않고, 계속해서 전극용 리세스(11A, 11B)의 형성에도 이용하여, 그 후에 제거하게 된다.
계속해서, 제1 실시 형태의 도 3의 (a) ～ 도 3의 (c)의 여러 공정을 행하여, 도 14의 (b)의 구성을 얻는다.
그런 후, 소스 전극(4), 드레인 전극(5), 게이트 전극(6)과 접속되는 배선의 형성 등의 여러 공정을 거쳐, 본 예에 의한 쇼트키형의 AlGaN/GaN·HEMT가 형성된다.
본 예에서는, 캡층(11a)의 드레인 전극(5)의 근방(드레인 전극(5)의 인접 개소)에 고농도 n형 부위(11aA)가 형성된다. 소스 전극(4)의 하방에는, 소스 전극(4)과 접촉해서 해당 접촉 부위에 n형 불순물의 농도의 피크가 위치하는 고농도 n형 부위(18)가 형성된다. 드레인 전극(5)의 하방에는, 드레인 전극(5)과 접촉해서 해당 접촉 부위에 n형 불순물의 농도의 피크가 위치하는 고농도 n형 부위(19)가 형성된다.
고농도 n형 부위(11aA)에서는, 그 캐리어 농도가 전자 공급층(2d)의 캐리어 농도보다도 높고, 그 에너지 준위가 페르미 에너지보다도 낮다. 따라서, 고농도 n형 부위(11aA)의 표면에 트랩된 전자로부터의 전기력선이 고농도 n형 부위(11aA)에서 종단된다. 이에 의해, 고농도 n형 부위(11aA)의 전자 트랩의 영향이 차단되어, 전자 주행층(2d)은 그 영향을 받지 않아, 전자 주행층(2d)에 생성되는 2DEG의 농도의 감소가 방지된다.
소스 전극(4) 및 드레인 전극(5)은, 그 저면이 고농도 n형 부위(18, 19)와 접촉하고 있으며, 컨택트 저항이 충분히 저감된다.
이상 설명한 바와 같이, 본 예에 따르면, 쓸데없이 공정 증가를 초래하지 않고, 비교적 간소한 구성으로 전류 콜랩스의 발생을 억제함과 함께, 소스 전극(4) 및 드레인 전극(5)의 컨택트 저항을 억제하고, 디바이스 특성의 열화를 억지하는 신뢰성이 높은 고내압의 쇼트키형의 AlGaN/GaN·HEMT가 실현된다.
(변형예 5)
본 예에서는, 변형예 1과 마찬가지로, 단층의 캡층의 소정 영역에 국소적인 고농도 n형 부위를 형성하지만, 소스 전극 및 드레인 전극의 하부에도 마찬가지로 고농도 n형 부위를 형성하는 점에서 변형예 1과 상위하다.
도 13 및 도 14는, 제1 실시 형태의 변형예 5에 의한 쇼트키형의 AlGaN/GaN·HEMT의 제조 방법의 주요 공정을 도시하는 개략 단면도이다.
우선, 변형예 1의 도 7의 (a)의 공정을 행한다. 이에 의해, 화합물 반도체 적층 구조(11)가 형성된다.
계속해서, 도 15의 (a)에 도시한 바와 같이, 레지스트 마스크(23)를 형성한다.
상세하게는, 화합물 반도체 적층 구조(11)의 캡층(11a) 위에 레지스트를 도포하고, 자외선 조사에 의해, 레지스트의 드레인 전극의 형성 예정 부위를 포함하는 소정 부위를 개구한다. 이상에 의해, 캡층(11a) 위에, 소스 전극의 형성 예정 부위를 노출하는 개구(23a)와, 드레인 전극의 형성 예정 부위를 포함하는 소정 부위를 노출하는 개구(23b)를 갖는 레지스트 마스크(23)가 형성된다. 개구(23a)에서는, 캡층(11a) 중에서 소스 전극의 형성 예정 위치에 상당하는 개소가 노출된다. 개구(23b)에서는, 캡층(11a)의 표면에서, 드레인 전극의 형성 예정 부위 및 그 단부로부터 게이트 전극의 형성 예정 부위측을 향하는 1㎛ 정도의 범위가 노출된다.
계속해서, 도 15의 (b)에 도시한 바와 같이, 화합물 반도체 적층 구조(11)의 캡층(11a)에 n형 불순물을 도입한다.
상세하게는, 레지스트 마스크(23)를 이용하여, 캡층(11a)의 표면에서 개구(23a)로부터 노출되는 부위와, 캡층(2e)(의 Si가 도입된 부위)의 표면에서 개구(23b)로부터 노출되는 부위에, n형 불순물을 이온 주입한다. n형 불순물로서 예를 들면 Si를 이용하여, 그 농도 분포의 피크가 전자 공급층(2d)의 표면 근방에 위치하는 가속 에너지로, 5×1014/㎠ 정도 ～ 1×1016/㎠ 정도, 여기에서는 1×1015 /㎠ 정도의 도즈량으로 주입한다. 도입하는 n형 불순물로서는, Si 대신에, Ge, O 등을 이용해도 된다. 소스 전극과 화합물 반도체의 계면 및 드레인 전극과 화합물 반도체의 계면에, 각각 n형 불순물의 농도 분포의 피크가 형성되는 것이 바람직하다. 그 때문에, 소스 전극 및 드레인 전극의 저면의 위치하는 전자 공급층(2d)의 표면 근방에 해당 피크가 형성되도록 한다.
n형 불순물의 도즈량은, 5×1012/㎠ 정도보다 낮으면, 전자 공급층(2d)의 캐리어 농도보다도 높은 캐리어 농도를 얻을 수 없고, 1×1016/㎠ 정도보다 높으면, 이온 주입의 데미지에 의해 결정 결함이 발생하고, 반대로 전류 콜랩스가 악화하는 원인이 된다.
한편, n형 불순물의 도즈량은, 5×1014/㎠ 정도보다 낮으면, 소스 전극 및 드레인 전극의 컨택트 저항의 충분한 저감을 얻을 수 없고, 1×1016/㎠ 정도보다 높으면, 이온 주입의 데미지에 의해 결정 결함이 발생하여, 디바이스 특성이 열화하는 원인이 된다.
이상에 의해, 이온 주입 조건의보다 좁은 범위인 5×1014/㎠ 정도 ～ 1×1016/㎠ 정도로 설정함으로써, 결정 결함이 발생하지 않아, 전자 공급층(2d)의 캐리어 농도보다도 높은 캐리어 농도를 얻을 수 있음과 함께, 소스 전극 및 드레인 전극의 컨택트 저항을 충분히 저감할 수 있다.
계속해서, 도 15의 (c)에 도시한 바와 같이, 캡층(11a)에, 고농도 n형 부위(11aA)와, 고농도 n형 부위(24, 25)를 형성한다.
상세하게는, 우선 레지스트 마스크(23)를 애싱 처리 또는 소정의 약액을 이용한 웨트 에칭에 의해 제거한다.
그리고, 캡층(11a)을 어닐링 처리한다. 이에 의해, 캡층(11a)에 도입된 n형 불순물(여기서는 Si)이 활성화되어, 캡층(11a)에 국소적인 고농도 n형 부위(11aA, 24, 25)가 형성된다.
고농도 n형 부위(11aA)에서는, 그 캐리어 농도가 전자 공급층(2d)의 캐리어 농도보다도 높고, 그 에너지 준위가 페르미 에너지보다도 낮아진다.
고농도 n형 부위(24, 25)에서는, 고농도의 n형 불순물에 의해, 소스 전극 및 드레인 전극의 컨택트 저항이 충분히 저감되게 된다.
고농도 n형 부위(11aA)와, 고농도 n형 부위(24, 25)는 공통의 이온 주입을 한번 행할 뿐이며, 한번의 어닐링 처리에 의해 형성된다. 그 때문에, 최소한의 공정에 의해 형성되기 때문에, 화합물 반도체 적층 구조(11)로의 데미지를 가급적 억제할 수 있다.
또한, 본 예에서도, 제1 실시 형태와 마찬가지로, 캡층(11a)에 Si의 주입용 마스크를 형성하고, 주입용 마스크 및 레지스트 마스크(23)를 이용하여, n형 불순물의 이온 주입을 행하도록 해도 된다.
계속해서, 도 16의 (a)에 도시한 바와 같이, 화합물 반도체 적층 구조(11)의 표면에 있어서의 소스 전극 및 드레인 전극의 형성 예정 위치에 전극용 리세스(11A, 11B)를 형성한다.
상세하게는, 우선 화합물 반도체 적층 구조(2)의 표면에 레지스트를 도포한다. 레지스트를 리소그래피에 의해 가공하여, 레지스트에, 소스 전극 및 드레인 전극의 형성 예정 위치(전극 형성 예정 위치)에 상당하는 화합물 반도체 적층 구조(11)의 표면을 노출하는 개구를 형성한다. 이상에 의해, 해당 개구를 갖는 레지스트 마스크가 형성된다.
이 레지스트 마스크를 이용하여, 전자 공급층(2d)의 표층의 일부가 제거될 때까지, 캡층(11a) 및 전자 공급층(2d)의 전극 형성 예정 위치를 드라이 에칭해서 제거한다. 이에 의해, 전자 공급층(2d)의 전극 형성 예정 위치를 노출하는 전극용 리세스(11A, 11B)가 형성된다. 에칭 조건으로서는, Ar 등의 불활성 가스 및 Cl2 등의 염소계 가스를 에칭 가스로서 이용하여, 예를 들면 Cl2을 유량 30sccm, 압력을 2㎩, RF 투입 전력을 20W로 한다.
전극용 리세스(11A, 11B)는, 캡층(11a)의 도중까지 에칭해서 형성해도 되고, 또한 전자 공급층(2d)의 표면이 노출될 때까지 에칭해서 형성해도 된다. 단, 해당 드라이 에칭에 의한 노출면에 n형 불순물의 농도 분포의 피크가 위치하도록, 전술한 도 15의 (b)의 이온 주입이 행해지는 것이 바람직하다.
레지스트 마스크는, 애싱 처리 등에 의해 제거된다.
계속해서, 제1 실시 형태의 도 3의 (a) ～ 도 3의 (c)의 여러 공정을 행하여, 도 16의 (b)의 구성을 얻는다.
그런 후, 소스 전극(4), 드레인 전극(5), 게이트 전극(6)과 접속되는 배선의 형성 등의 여러 공정을 거쳐, 본 예에 의한 쇼트키형의 AlGaN/GaN·HEMT가 형성된다.
본 예에서는, 캡층(2e)의 드레인 전극(5)의 근방(드레인 전극(5)의 인접 개소)에 고농도 n형 부위(11aA)가 형성된다. 소스 전극(4)의 하방에는, 소스 전극(4)과 접촉해서 해당 접촉 부위에 n형 불순물의 농도의 피크가 위치하는 고농도 n형 부위(24)가 형성된다. 드레인 전극(5)의 하방에는, 드레인 전극(5)과 접촉해서 해당 접촉 부위에 n형 불순물의 농도의 피크가 위치하는 고농도 n형 부위(25)가 형성된다.
고농도 n형 부위(2eA)에서는, 그 캐리어 농도가 전자 공급층(2d)의 캐리어 농도보다도 높고, 그 에너지 준위가 페르미 에너지보다도 낮다. 따라서, 고농도 n형 부위(2eA)의 표면에 트랩된 전자로부터의 전기력선이 고농도 n형 부위(2eA)에서 종단된다. 이에 의해, 고농도 n형 부위(2eA)의 전자 트랩의 영향이 차단되어, 전자 주행층(2d)은 그 영향을 받지 않아, 전자 주행층(2d)에 생성되는 2DEG의 농도의 감소가 방지된다.
소스 전극(4) 및 드레인 전극(5)은, 그 저면이 고농도 n형 부위(15, 16)와 접촉하고 있어, 컨택트 저항이 충분히 저감된다.
이상 설명한 바와 같이, 본 예에 따르면, 가급적 적은 공정에 의해, 비교적 간소한 구성으로 전류 콜랩스의 발생을 억제함과 함께, 소스 전극(4) 및 드레인 전극(5)의 컨택트 저항을 억제하고, 디바이스 특성의 열화를 억지하는 신뢰성이 높은 고내압의 쇼트키형의 AlGaN/GaN·HEMT가 실현된다.
여기서, 본 실시 형태 및 그 여러 변형예에 의한 AlGaN/GaN·HEMT에 있어서, 그 전류 콜랩스의 억제 효과에 대해서, 종래의 AlGaN/GaN·HEMT와의 비교에 기초해서 설명한다.
도 17은, AlGaN/GaN·HEMT에 있어서의 펄스 동작 시의 드레인 전압(Vd)과 드레인 전류(Id)의 관계에 대해서, 오프 시의 바이어스 스트레스가 있는 경우와, 바이어스 스트레스가 없는 경우에 대해서 조사한 결과를 도시하는 특성도이다. 오프 시의 바이어스 스트레스로서는, 게이트 전극에 부 바이어스(Vgs=-3V, Vds=50V)를 1m초간 인가했다. 온 전압은 1μ초간 인가하여, 그 때의 드레인 전류를 측정했다. (a)는 종래의 AlGaN/GaN·HEMT(도 5와 마찬가지인 AlGaN/GaN·HEMT)에 있어서의 결과를 나타낸다. (b)는 변형예 1의 AlGaN/GaN·HEMT(캡층이 단층)에 있어서의 결과를 나타낸다. (c)는 본 실시 형태의 AlGaN/GaN·HEMT(캡층이 3층)에 있어서의 결과를 나타낸다. (b)에 대해서는 변형예 4, 5의 AlGaN/GaN·HEMT(캡층이 단층)에서도 마찬가지의 결과가 얻어졌다. (c)에 대해서는 변형예 2, 3의 AlGaN/GaN·HEMT(캡층이 3층)에서도 마찬가지의 결과가 얻어졌다.
도 17의 (a)과 같이, 종래의 AlGaN/GaN·HEMT에서는, Vd를 크게 해 갔을 때에, Id는 바이어스 스트레스가 없는 경우에 비해, 바이어스 스트레스가 있는 경우의 값이 매우 낮고, 큰 전류 콜랩스의 발생이 확인되었다.
이에 반해, 도 17의 (b)와 같이, 변형예 1의 AlGaN/GaN·HEMT에서는, Vd를 크게 해 갔을 때에, Id는 바이어스 스트레스가 없는 경우에 비해, 바이어스 스트레스가 있는 경우의 값이 약간 낮아지는 정도이며, 전류 콜랩스가 억제되는 것이 확인되었다.
또한, 도 17의 (c)와 같이, 본 실시 형태의 AlGaN/GaN·HEMT에서는, Vd를 크게 해 갔을 때에, Id는 바이어스 스트레스가 없는 경우와 바이어스 스트레스가 있는 경우로 그다지 변화가 없고, 전류 콜랩스가 충분히 억제되는 것이 확인되었다.
이와 같이, 본 실시 형태 및 그 여러 변형예에 있어서, 전류 콜랩스의 억제 효과가 정량적으로 확인되었다.
(제2 실시 형태)
본 실시 형태에서는, 화합물 반도체 장치로서, MIS형의 AlGaN/GaN·HEMT를 개시한다.
도 18 및 도 19는, 제2 실시 형태에 따른 MIS형의 AlGaN/GaN·HEMT의 제조 방법을 공정순으로 도시하는 개략 단면도이다.
우선, 도 18의 (a)에 도시한 바와 같이, SiC 기판(1) 위에, 화합물 반도체 적층 구조(21)를 형성한다. 화합물 반도체 적층 구조(21)은, 제1 실시 형태의 화합물 반도체 적층 구조(2)와 마찬가지로, 버퍼층(2a), 전자 주행층(2b), 중간층(2c), 전자 공급층(2d)을 순차 형성하지만, 전자 공급층(2d) 위에는 캡층(2e) 대신에 캡층(21a)을 형성한다. 캡층(21a)은, n형 불순물, 여기에서는 Si를 고농도로 함유하는 n+-GaN층(21a1)과, 캡층(2e)과 마찬가지인 AlN층(2e2), n-GaN층(2e3)이 차례로 적층되어 형성된다.
n+-GaN층(21a1)은, 캡층(2e)의 n-GaN층(2e1)과 마찬가지로, 원료 가스로서 TMGa 가스 및 NH3 가스의 혼합 가스를 이용하여, 해당 원료 가스에 SiH4 가스를 소정의 높은 유량으로 원료 가스에 첨가하여, GaN에 Si를 도핑한다. Si의 도핑 농도는, 3×1018/㎤ 정도 ～ 1×1019/㎤ 정도, 여기에서는 1×1019/㎤ 정도의 농도로 한다. 도핑하는 n형 불순물로서는, Si 대신에, Ge, O 등을 이용해도 된다. n형 불순물의 도핑 농도는, 3×1018/㎤ 정도보다 낮으면, 전자 공급층(2d)의 캐리어 농도보다도 높은 캐리어 농도를 얻을 수 없고, 1×1019/㎤ 정도보다 높으면, 높은 캐리어 농도를 얻는 것은 어려워진다. 따라서, 3×1018/㎤ 정도 ～ 1×1019/㎤ 정도로 설정함으로써, 결정 결함이 발생하지 않아, 전자 공급층(2d)의 캐리어 농도보다도 높은 캐리어 농도를 얻을 수 있다.
계속해서, 도 18의 (b)에 도시한 바와 같이, 캡층(21a)의 게이트 전극의 형성 예정 부위를 포함하는 영역에, 전극용 리세스(21C)를 형성한다.
상세하게는, 화합물 반도체 적층 구조(21)의 표면에 레지스트를 도포한다. 레지스트를 리소그래피에 의해 가공하고, 레지스트에, 게이트 전극의 형성 예정 위치(전극 형성 예정 위치)를 포함하는 영역에 상당하는 화합물 반도체 적층 구조(21)의 표면을 노출하는 개구를 형성한다. 이상에 의해, 해당 개구를 갖는 레지스트 마스크가 형성된다.
이 레지스트 마스크를 이용하여, 전극 형성 예정 위치에 있어서의, 캡층(21a)을 드라이 에칭해서 제거한다. 이에 의해, 전자 공급층(2d)의 표면에 있어서의 전극 형성 예정 위치를 포함하는 영역을 노출하는 전극용 리세스(21C)가 형성된다. 에칭 조건으로서는, Ar 등의 불활성 가스 및 Cl2 등의 염소계 가스를 에칭 가스로서 이용하여, 예를 들면 Cl2을 유량 30sccm, 압력을 2㎩, RF 투입 전력을 20W로 한다.
레지스트 마스크는, 애싱 처리 등에 의해 제거된다.
전극용 리세스(21C)의 영역 범위는, 게이트 전극의 내압과의 균형에 의해 결정된다. 게이트 전극은, 캡층(21a)의 n+-GaN층(21a1)과의 거리가 떨어져 있을수록, 그 내압을 높게 하는 것이 가능해진다.
계속해서, 도 18의 (c)에 도시한 바와 같이, 게이트 절연막(22)을 형성한다.
상세하게는, 전극용 리세스(21C)의 내벽면을 덮도록, 캡층(21a) 위에 절연 재료로서 예를 들면 Al2O3을 퇴적한다. Al2O3은, 예를 들면 원자층 퇴적법(Atomic Layer Deposition; ALD법)에 의해, TMA 가스 및 O3를 교대로 공급하여, 막 두께 2㎚～200㎚ 정도, 여기에서는 30㎚ 정도로 퇴적한다. 이에 의해, 게이트 절연막(22)이 형성된다.
또한, Al2O3의 퇴적은, ALD법 대신에, 예를 들면 플라즈마 CVD법 또는 스퍼터법 등으로 행하도록 해도 된다. 또한, Al2O3을 퇴적하는 대신에, Al의 질화물 또는 산질화물을 이용해도 된다. 그 이외에도, Si, Hf, Zr, Ti, Ta ,W의 산화물, 질화물 또는 산질화물, 혹은 이들로부터 적시에 선택해서 다층으로 퇴적하여, 게이트 절연막을 형성해도 된다.
계속해서, 도 19의 (a)에 도시한 바와 같이, 화합물 반도체 적층 구조(21)의 표면에 있어서의 소스 전극 및 드레인 전극의 형성 예정 위치에 전극용 리세스(21A, 21B)를 형성한다.
상세하게는, 우선 게이트 절연막(22) 위에 레지스트를 도포한다. 레지스트를 리소그래피에 의해 가공하고, 레지스트에, 소스 전극 및 드레인 전극의 형성 예정 위치(전극 형성 예정 위치)에 상당하는 게이트 절연막(22)의 표면을 노출하는 개구를 형성한다. 이상에 의해, 해당 개구를 갖는 레지스트 마스크가 형성된다.
이 레지스트 마스크를 이용하여, 전자 공급층(2d)의 표층의 일부가 제거될 때까지, 게이트 절연막(22), 캡층(21a), 및 전자 공급층(2d)의 전극 형성 예정 위치를 드라이 에칭해서 제거한다. 이에 의해, 전자 공급층(2d)의 전극 형성 예정 위치를 노출하는 전극용 리세스(21A, 21B)가 형성된다. 에칭 조건으로서는, Ar 등의 불활성 가스 및 Cl2 등의 염소계 가스를 에칭 가스로서 이용하여, 예를 들면 Cl2을 유량 30sccm, 압력을 2㎩, RF 투입 전력을 20W로 한다. 또한, 전극용 리세스(21A, 21B)은, 캡층(21a)의 도중까지 에칭해서 형성해도 되고, 또한 전자 공급층(2d)의 표면이 노출될 때까지 에칭해서 형성해도 된다.
레지스트 마스크는, 애싱 처리 등에 의해 제거된다.
계속해서, 도 19의 (b)에 도시한 바와 같이, 소스 전극(4) 및 드레인 전극(5)을 형성한다.
상세하게는, 우선 소스 전극 및 드레인 전극을 형성하기 위한 레지스트 마스크를 형성한다. 여기에서는, 증착법 및 리프트오프법에 알맞은 예를 들면 차양 구조 2층 레지스트를 이용한다. 이 레지스트를 게이트 절연막(22) 위 및 화합물 반도체 적층 구조(21) 위에 도포하고, 전극용 리세스(21A, 21B)를 노출시키는 개구를 형성한다. 이상에 의해, 해당 개구를 갖는 레지스트 마스크가 형성된다.
이 레지스트 마스크를 이용하여, 전극 재료로서, 예를 들면 Ti/Al을, 예를 들면 증착법에 의해, 전극용 리세스(21A, 21B)를 노출시키는 개구 내를 포함하는 레지스트 마스크 위에 퇴적한다. Ti의 두께는 10㎚ 정도, Al의 두께는 300㎚ 정도로 한다. 리프트오프법에 의해, 레지스트 마스크 및 그 위에 퇴적한 Ti/Al을 제거한다. 그 후, SiC 기판(1)을, 예를 들면 질소 분위기 속에 있어서 400℃ ～ 1000℃ 정도의 온도, 예를 들면 600℃ 정도로 열처리하여, 잔존한 Ti/Al을 전자 공급층(2d)과 오믹 컨택트시킨다. Ti/Al의 전자 공급층(2d)과의 오믹 컨택트가 얻어지는 것이면, 열처리가 불필요한 경우도 있다. 이상에 의해, 전극용 리세스(21A, 21B)를 전극 재료의 일부에 매립하는 소스 전극(4) 및 드레인 전극(5)이 형성된다.
계속해서, 도 19의 (c)에 도시한 바와 같이, 게이트 전극(6)을 형성한다.
상세하게는, 우선 게이트 전극을 형성하기 위한 레지스트 마스크를 형성한다. 여기에서는, 증착법 및 리프트오프법에 알맞은 예를 들면 차양 구조 2층 레지스트를 이용한다. 이 레지스트를 게이트 절연막(22) 위에 도포하고, 게이트 절연막(22)의 전극용 리세스(2C)의 부분을 노출시키는 개구를 형성한다. 이상에 의해, 해당 개구를 갖는 레지스트 마스크가 형성된다.
이 레지스트 마스크를 이용하여, 전극 재료로서, 예를 들면 Ni/Au를, 예를 들면 증착법에 의해, 전극용 리세스(21C)의 부분을 노출시키는 개구 내를 포함하는 레지스트 마스크 위에 퇴적한다. Ni의 두께는 30㎚ 정도, Au의 두께는 400㎚ 정도로 한다. 리프트오프법에 의해, 레지스트 마스크 및 그 위에 퇴적한 Ni/Au를 제거한다. 이상에 의해, 전극용 리세스(2C) 내를 게이트 절연막(22)을 개재해서 전극 재료의 일부에 매립하고, 전극용 리세스(2C) 내의 전자 공급층(2d) 위에 게이트 절연막(22)을 개재해서 게이트 전극(6)이 형성된다.
그런 후, 소스 전극(4), 드레인 전극(5), 게이트 전극(6)과 접속되는 배선의 형성 등의 여러 공정을 거쳐, 본 실시 형태에 따른 MIS형의 AlGaN/GaN·HEMT가 형성된다.
본 실시 형태에서는, 3층의 캡층(21a)을 이용하는 것 외에, 캡층(21a)의 드레인 전극(5)측의 부분에 있어서의 n+-GaN층(21a1)이, 국소적인 고농도 n형 부위가 된다.
고농도 n형 부위에서는, 그 캐리어 농도가 전자 공급층(2d)의 캐리어 농도보다도 높고, 그 에너지 준위가 페르미 에너지보다도 낮다. 따라서, 고농도 n형 부위의 표면에 트랩된 전자로부터의 전기력선이 고농도 n형 부위에서 종단된다. 이에 의해, 고농도 n형 부위의 전자 트랩의 영향이 차단되어, 전자 주행층(2d)은 그 영향을 받지 않아, 전자 주행층(2d)에 생성되는 2DEG의 농도의 감소가 방지된다.
이상 설명한 바와 같이, 본 실시 형태에 따르면, 비교적 간소한 구성으로 전류 콜랩스의 발생을 억제하고, 디바이스 특성의 열화를 억제한 신뢰성이 높은 고내압의 MIS형의 AlGaN/GaN·HEMT가 실현된다.
(제3 실시 형태)
본 실시 형태에서는, 제1 실시 형태 및 그 변형예, 제2 실시 형태로부터 선택된 1종의 AlGaN/GaN·HEMT를 적용한 전원 장치를 개시한다.
도 20은 제3 실시 형태에 따른 전원 장치의 개략 구성을 도시하는 결선도이다.
본 실시 형태에 따른 전원 장치는, 고압의 1차측 회로(31) 및 저압의 2차측 회로(32)와, 1차측 회로(31)와 2차측 회로(32) 사이에 배설되는 트랜스포머(33)를 구비해서 구성된다.
1차측 회로(31)는, 교류 전원(34)과, 소위 브릿지 정류 회로(35)와, 복수(여기서는 4개)의 스위칭 소자(36a, 36b, 36c, 36d)를 구비해서 구성된다. 또한, 브릿지 정류 회로(35)는, 스위칭 소자(36e)를 갖고 있다.
2차측 회로(22)는, 복수(여기서는 3개)의 스위칭 소자(37a, 37b, 37c)를 구비해서 구성된다.
본 실시 형태에서는, 1차측 회로(31)의 스위칭 소자(36a, 36b, 36c, 36d, 36e)가, 제1 실시 형태 및 그 변형예, 제2 실시 형태로부터 선택된 1종의 AlGaN/GaN·HEMT로 되어 있다. 한편, 2차측 회로(32)의 스위칭 소자(37a, 37b, 37c)는, 실리콘을 이용한 통상적인 MIS·FET로 되어 있다.
본 실시 형태에서는, 비교적 간소한 구성으로 전류 콜랩스의 발생을 억제하고, 디바이스 특성의 열화를 억제한 신뢰성이 높은 고내압의 AlGaN/GaN·HEMT를, 고압 회로에 적용한다. 이에 의해, 신뢰성이 높은 대전력의 전원 회로가 실현된다.
(제4 실시 형태)
본 실시 형태에서는, 제1 실시 형태 및 그 변형예, 제2 실시 형태로부터 선택된 1종의 AlGaN/GaN·HEMT를 적용한 고주파 증폭기를 개시한다.
도 21은 제4 실시 형태에 따른 고주파 증폭기의 개략 구성을 도시하는 결선도이다.
본 실시 형태에 따른 고주파 증폭기는, 디지털·프리디스토션 회로(41)와, 믹서(42a, 42b)와, 파워 앰프(43)를 구비해서 구성된다.
디지털·프리디스토션 회로(41)는, 입력 신호의 비선형 왜곡을 보상하는 것이다. 믹서(42a)는, 비선형 왜곡이 보상된 입력 신호와 교류 신호를 믹싱하는 것이다. 파워 앰프(43)는, 교류 신호와 믹싱된 입력 신호를 증폭하는 것이며, 제1 실시 형태 및 그 변형예, 제2 실시 형태로부터 선택된 1종의 AlGaN/GaN·HEMT를 갖고 있다. 또한 도 21에서는, 예를 들면 스위치의 전환에 의해, 출력측의 신호를 믹서(42b)로 교류 신호와 믹싱해서 디지털·프리디스토션 회로(41)로 송출할 수 있는 구성으로 되어 있다.
본 실시 형태에서는, 비교적 간소한 구성으로 전류 콜랩스의 발생을 억제하고, 디바이스 특성의 열화를 억제한 신뢰성이 높은 고내압의 AlGaN/GaN·HEMT를, 고주파 증폭기에 적용한다. 이에 의해, 신뢰성이 높은 고내압의 고주파 증폭기가 실현된다.
(다른 실시 형태)
제1 실시 형태 및 그 여러 변형예, 제2～제4 실시 형태에서는, 화합물 반도체 장치로서 AlGaN/GaN·HEMT를 예시했다. 화합물 반도체 장치로서는, AlGaN/GaN·HEMT 이외에도, 이하와 같은 HEMT에 적용할 수 있다.
·그 밖의 HEMT예 1
본 예에서는, 화합물 반도체 장치로서, InAlN/GaN·HEMT를 개시한다.
InAlN과 GaN은, 조성에 의해 격자 상수를 가깝게 하는 것이 가능한 화합물 반도체이다. 이 경우, 상기한 제1 내지 제4 실시 형태에서는, 전자 주행층이 i-GaN, 중간층이 i-InAlN, 전자 공급층이 n-InAlN으로 형성된다. 캡층에 대해서는, 제1 실시 형태 및 변형예 2, 3에서는 n-GaN, AlN, n-GaN의 3층 구조, 제1 실시 형태의 변형예 1, 4, 5에서는 n-GaN의 단층 구조, 제2 실시 형태에서는 n+-GaN, AlN, n-GaN의 3층 구조로 형성된다. 또한, 이 경우의 피에조 분극이 거의 발생하지 않기 때문에, 2차원 전자 가스는 주로 InAlN의 자발 분극에 의해 발생한다.
본 예에 따르면, 상술한 AlGaN/GaN·HEMT와 마찬가지로, 비교적 간소한 구성으로 전류 콜랩스의 발생을 억제하고, 디바이스 특성의 열화를 억제한 신뢰성이 높은 고내압의 InAlN/GaN·HEMT가 실현된다.
·그 밖의 HEMT예 2
본 예에서는, 화합물 반도체 장치로서, InAlGaN/GaN·HEMT를 개시한다.
GaN과 InAlGaN은, 후자 쪽이 전자보다도 조성에 의해 격자 상수를 작게 할 수 있는 화합물 반도체이다. 이 경우, 상기한 제1～제4 실시 형태에서는, 전자 주행층이 i-GaN, 중간층이 i-InAlGaN, 전자 공급층이 n-InAlGaN으로 형성된다. 캡층에 대해서는, 제1 실시 형태 및 변형예 2, 3에서는 n-GaN, AlN, n-GaN의 3층 구조, 제1 실시 형태의 변형예 1, 4, 5에서는 n-GaN의 단층 구조, 제2 실시 형태에서는 n+-GaN, AlN, n-GaN의 3층 구조로 형성된다.
본 예에 따르면, 상술한 AlGaN/GaN·HEMT와 마찬가지로, 비교적 간소한 구성으로 전류 콜랩스의 발생을 억제하고, 디바이스 특성의 열화를 억제한 신뢰성이 높은 고내압의 InAlGaN/GaN·HEMT가 실현된다.
이하, 화합물 반도체 장치 및 그 제조 방법, 및 전원 장치 및 고주파 증폭기의 여러 양태를 부기로서 통합하여 기재한다.
(부기 1) 캐리어가 형성되는 제1 화합물 반도체층과,
상기 제1 화합물 반도체층의 상방에서, 캐리어를 공급하는 제2 화합물 반도체층과,
상기 제2 화합물 반도체층의 상방의 제3 화합물 반도체층
을 갖는 화합물 반도체 적층 구조를 구비하고 있고,
상기 제3 화합물 반도체층은 그 캐리어 농도가 상기 제2 화합물 반도체층의 캐리어 농도보다도 높은 국소 부위를 갖는 것을 특징으로 하는 화합물 반도체 장치.
(부기 2) 상기 제3 화합물 반도체층은, 상기 국소 부위에 있어서, 그 에너지 준위가 페르미 에너지보다도 낮은 것을 특징으로 하는 부기 1에 기재된 화합물 반도체 장치.
(부기 3) 상기 제3 화합물 반도체층은, 상기 국소 부위에 소정 농도의 n형 불순물이 도입되어 이루어지는 것을 특징으로 하는 부기 1 또는 2에 기재된 화합물 반도체 장치.
(부기 4) 상기 국소 부위는, 상기 제3 화합물 반도체층의 하층 부분인 것을 특징으로 하는 부기 1 내지 3 중 어느 한 항에 기재된 화합물 반도체 장치.
(부기 5) 상기 제3 화합물 반도체층은, 제1 GaN계층과, AlN층과, 제2 GaN계층이 차례로 적층되어 이루어지는 것을 특징으로 하는 부기 1 내지 4 중 어느 한 항에 기재된 화합물 반도체 장치.
(부기 6) 상기 국소 부위는, 상기 제1 GaN계층에 형성되어 있는 것을 특징으로 하는 부기 5에 기재된 화합물 반도체 장치.
(부기 7) 상기 화합물 반도체 적층 구조의 상방에 형성된 제1 전극과,
상기 화합물 반도체 적층 구조 위에서, 상기 제1 전극의 양측에 형성된 한 쌍의 제2 전극
을 더 포함하고,
상기 제3 화합물 반도체층은 상기 제1 전극과 한쪽의 상기 제2 전극 사이에 상기 국소 부위를 갖는 것을 특징으로 하는 부기 1 내지 6 중 어느 한 항에 기재된 화합물 반도체 장치.
(부기 8) 상기 화합물 반도체 적층 구조의 상방에 형성된 제1 전극과,
상기 화합물 반도체 적층 구조 위에서, 상기 제1 전극의 양측에 형성된 한 쌍의 제2 전극
을 더 포함하고,
상기 화합물 반도체 적층 구조의 상기 제1 전극 및 상기 제2 전극의 하부에 상당하는 부분에, 각각 n형 불순물이 도입되어 있는 것을 특징으로 하는 부기 1 내지 7 중 어느 한 항에 기재된 화합물 반도체 장치.
(부기 9) 상기 제1 전극은, 상기 화합물 반도체 적층 구조 위에 직접 형성되어 있는 것을 특징으로 하는 부기 7 또는 8에 기재된 화합물 반도체 장치.
(부기 10) 상기 제3 화합물 반도체층은, 개구가 형성되고, 상기 제2 전극측의 부분에 상기 국소 부위가 형성되어 있고,
상기 개구 내에, 절연막을 개재하여 상기 제1 전극이 형성되어 있는 것을 특징으로 하는 부기 7 또는 8에 기재된 화합물 반도체 장치.
(부기 11) 캐리어가 형성되는 제1 화합물 반도체층과, 상기 제1 화합물 반도체층의 상방에서, 캐리어를 공급하는 제2 화합물 반도체층과, 상기 제2 화합물 반도체층의 상방의 제3 화합물 반도체층을 갖는 화합물 반도체 적층 구조를 형성하는 공정을 포함하고,
상기 제3 화합물 반도체층에, 그 캐리어 농도가 상기 제2 화합물 반도체층의 캐리어 농도보다도 높은 국소 부위를 형성하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
(부기 12) 상기 제3 화합물 반도체층은, 상기 국소 부위에 있어서, 그 에너지 준위가 페르미 에너지보다도 낮은 것을 특징으로 하는 부기 11에 기재된 화합물 반도체 장치의 제조 방법.
(부기 13) 상기 제3 화합물 반도체층에 국소적으로 소정 농도의 n형 불순물을 도입하고, 상기 국소 부위를 형성하는 공정을 더 포함하는 것을 특징으로 하는 부기 11 또는 12에 기재된 화합물 반도체 장치의 제조 방법.
(부기 14) 상기 국소 부위는, 상기 제3 화합물 반도체층의 하층 부분인 것을 특징으로 하는 부기 11 내지 13 중 어느 한 항에 기재된 화합물 반도체 장치의 제조 방법.
(부기 15) 상기 제3 화합물 반도체층은, 제1 GaN계층과, AlN층과, 제2 GaN계층을 차례로 적층해서 형성하는 것을 특징으로 하는 부기 11 내지 13 중 어느 한 항에 기재된 화합물 반도체 장치의 제조 방법.
(부기 16) 상기 국소 부위는, 상기 제1 GaN계층에 형성되는 것을 특징으로 하는 부기 15에 기재된 화합물 반도체 장치의 제조 방법.
(부기 17) 상기 화합물 반도체 적층 구조의 상방에, 제1 전극과, 상기 제1 전극의 양측의 한 쌍의 제2 전극을 형성하는 공정을 더 포함하고,
상기 제1 전극과 한쪽의 상기 제2 전극 사이에, 상기 국소 부위를 형성하는 것을 특징으로 하는 부기 11 내지 16 중 어느 한 항에 기재된 화합물 반도체 장치의 제조 방법.
(부기 18) 상기 화합물 반도체 적층 구조의 상방에, 제1 전극과, 상기 제1 전극의 양측의 한 쌍의 제2 전극을 형성하는 공정을 더 포함하고,
상기 화합물 반도체 적층 구조의 상기 제1 전극 및 상기 제2 전극의 하부에 상당하는 부분에, 각각 n형 불순물을 도입하는 것을 특징으로 하는 부기 11 내지 17 중 어느 한 항에 기재된 화합물 반도체 장치의 제조 방법.
(부기 19) 상기 제1 전극은, 상기 화합물 반도체 적층 구조 위에 직접 형성되는 것을 특징으로 하는 부기 17 또는 18에 기재된 화합물 반도체 장치의 제조 방법.
(부기 20) 상기 제3 화합물 반도체층에 개구를 형성하는 공정을 더 포함하고,
상기 제3 화합물 반도체층의 상기 제2 전극측의 부분에 상기 국소 부위가 형성되고,
상기 개구 내에, 절연막을 개재하여 상기 제1 전극이 형성되는 것을 특징으로 하는 부기 17 또는 18에 기재된 화합물 반도체 장치의 제조 방법.
(부기 21) 변압기와, 상기 변압기를 사이에 두고 고압 회로 및 저압 회로를 구비한 전원 회로로서,
상기 고압 회로는 트랜지스터를 갖고 있고,
상기 트랜지스터는,
캐리어가 형성되는 제1 화합물 반도체층과,
상기 제1 화합물 반도체층의 상방에서, 캐리어를 공급하는 제2 화합물 반도체층과,
상기 제2 화합물 반도체층의 상방의 제3 화합물 반도체층
을 갖는 화합물 반도체 적층 구조를 구비하고 있고,
상기 제3 화합물 반도체층은 그 캐리어 농도가 상기 제2 화합물 반도체층의 캐리어 농도보다도 높은 국소 부위를 갖는 것을 특징으로 하는 전원 회로.
(부기 22) 입력한 고주파 전압을 증폭해서 출력하는 고주파 증폭기로서,
트랜지스터를 갖고 있고,
상기 트랜지스터는,
캐리어가 형성되는 제1 화합물 반도체층과,
상기 제1 화합물 반도체층의 상방에서, 캐리어를 공급하는 제2 화합물 반도체층과,
상기 제2 화합물 반도체층의 상방의 제3 화합물 반도체층
을 갖는 화합물 반도체 적층 구조를 구비하고 있고,
상기 제3 화합물 반도체층은 그 캐리어 농도가 상기 제2 화합물 반도체층의 캐리어 농도보다도 높은 국소 부위를 갖는 것을 특징으로 하는 고주파 증폭기.
1 : SiC 기판
2, 11, 21 : 화합물 반도체 적층 구조
2a : 버퍼층
2b : 전자 주행층
2c : 중간층
2d : 전자 공급층
2e, 11a, 21a, 101 : 캡층
2e1, 2e3 : n-GaN층
2e2 : AlN층
2eA, 11aA, 12, 13, 15, 16, 18, 19, 24, 25 : 고농도 n형 부위
2A, 2B, 2C, 11A, 11B, 21A, 21B, 21C : 전극용 리세스
3 : 소자 분리 구조
4 : 소스 전극
5 : 드레인 전극
6 : 게이트 전극
7 : 주입용 마스크
10, 14, 17, 20, 23 : 레지스트 마스크
10a, 14a, 14b, 17a, 17b, 20a, 23a, 23b : 개구
21a1 : n+-GaN층
22 : 게이트 절연막
31 : 1차측 회로
32 : 2차측 회로
33 : 트랜스포머
34 : 교류 전원
35 : 브릿지 정류 회로
36a, 36b, 36c, 36d, 36e, 37a, 37b, 37c : 스위칭 소자
41 : 디지털·프리디스토션 회로
42a, 42b : 믹서
43 : 파워 앰프

Claims (10)

  1. 캐리어가 형성되는 제1 화합물 반도체층과,
    상기 제1 화합물 반도체층의 상방에서, 캐리어를 공급하는 제2 화합물 반도체층과,
    상기 제2 화합물 반도체층의 상방의 제3 화합물 반도체층
    을 갖는 화합물 반도체 적층 구조를 구비하고 있고,
    상기 제3 화합물 반도체층은 그 캐리어 농도가 상기 제2 화합물 반도체층의 캐리어 농도보다도 높은 국소 부위를 갖는 것을 특징으로 하는 화합물 반도체 장치.
  2. 제1항에 있어서,
    상기 제3 화합물 반도체층은, 상기 국소 부위에 있어서, 그 에너지 준위가 페르미 에너지보다도 낮은 것을 특징으로 하는 화합물 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제3 화합물 반도체층은, 상기 국소 부위에 소정 농도의 n형 불순물이 도입되어 이루어지는 것을 특징으로 하는 화합물 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 국소 부위는, 상기 제3 화합물 반도체층의 하층 부분인 것을 특징으로 하는 화합물 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 제3 화합물 반도체층은, 제1 GaN계층과, AlN층과, 제2 GaN계층이 차례로 적층되어 이루어지는 것을 특징으로 하는 화합물 반도체 장치.
  6. 캐리어가 형성되는 제1 화합물 반도체층과, 상기 제1 화합물 반도체층의 상방에서, 캐리어를 공급하는 제2 화합물 반도체층과, 상기 제2 화합물 반도체층의 상방의 제3 화합물 반도체층을 갖는 화합물 반도체 적층 구조를 형성하는 공정을 포함하고,
    상기 제3 화합물 반도체층에, 그 캐리어 농도가 상기 제2 화합물 반도체층의 캐리어 농도보다도 높은 국소 부위를 형성하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 제3 화합물 반도체층은, 상기 국소 부위에 있어서, 그 에너지 준위가 페르미 에너지보다도 낮은 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  8. 제6항 또는 제7항에 있어서,
    상기 제3 화합물 반도체층에 국소적으로 소정 농도의 n형 불순물을 도입하고, 상기 국소 부위를 형성하는 공정을 더 포함하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  9. 제6항 또는 제7항에 있어서,
    상기 국소 부위는, 상기 제3 화합물 반도체층의 하층 부분인 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  10. 제6항 또는 제7항에 있어서,
    상기 제3 화합물 반도체층은, 제1 GaN계층과, AlN층과, 제2 GaN계층을 차례로 적층해서 형성하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
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