JP2009094337A - 半導体素子の製造方法 - Google Patents

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Abstract

【課題】III 族窒化物半導体からなる半導体装置の製造方法において、p型のIII 族窒化物半導体の正孔濃度を減少しないようにすること。
【解決手段】III 族窒化物半導体からなる半導体素子の製造方法であって、MgをドープしたIII 族窒化物半導体層の形成後に、400度以上の温度での熱処理工程を複数有した半導体素子の製造方法において、最終以外の400度以上の温度での熱処理工程では、アンモニア雰囲気中において熱処理を行い、最終の400度以上の温度での熱処理工程では、窒素雰囲気中において熱処理を行う。このように熱処理を行えば、p型のIII 族窒化物半導体層の正孔濃度を減少させずに半導体素子を製造することができる。
【選択図】図1

Description

本発明は、p型層を含むIII 族窒化物半導体からなる半導体素子の製造方法に関するものであり、特に高温での熱処理工程を複数有する半導体素子の製造方法に関する。
p型のIII 族窒化物半導体の製造方法として、熱処理によってIII 族窒化物半導体中から水素を離脱させることでMgを活性化させる方法がよく知られている(特許2540791号)。以下にその製造方法を述べる。
まず、MOCVD法によってp型不純物をドープしたIII 族窒化物半導体層を形成する。その後、窒素雰囲気中において400度以上、好ましくは700度以上の温度でアニーリング(熱処理)を行う。また、このアニーリングは、III 族窒化物半導体の分解圧以上の圧力下で行う。以上によって、III 族窒化物半導体中のMgが活性化して低抵抗となり、また、III 族窒化物半導体中の窒素が分解して出てしまうのを防止することができる。
一方、特許文献2には、p−GaN層上にn- −AlGaN層が形成され、そのn- −AlGaN層の一部が、Siをイオン注入して熱処理を行うことで形成されたn+ 領域となっている構造の半導体素子が示されている。
特許2540791号 特開2004−260140
本発明者らは、窒素雰囲気中における熱処理によってMgを活性化させ、p型のIII 族窒化物半導体層を形成した後、さらに窒素雰囲気中において400度以上の温度での熱処理を行うと、p型のIII 族窒化物半導体層の正孔濃度が減少する、という問題を見いだした。したがって、特許文献2に示された構造の半導体素子を実現しようとすると、Siイオンを活性化させてn+ 領域を形成するための熱処理によって、p−GaN層の正孔濃度が減少してしまう。
そこで本発明の目的は、MgをドープしたIII 族窒化物半導体層の形成後に、400度以上の温度での熱処理工程を複数有する半導体装置の製造方法において、p型のIII 族窒化物半導体の正孔濃度を減少しないようにすることである。
第1の発明は、III 族窒化物半導体からなり、p型不純物をMgとするp型層を含む半導体素子の製造方法において、MgをドープしたIII 族窒化物半導体層の形成後に400度以上の温度にされされる工程を複数有し、最終以外の400度以上の温度にされされる工程は、水素を含む雰囲気中とし、最終の400度以上の温度にされされる工程は、水素を含まない雰囲気中とすることを特徴とする半導体素子の製造方法である。
ここで、III 族窒化物半導体とは、GaN、AlGaN、InGaN、AlGaInNなど、一般式Alx Gay In1-x-y N(0≦x≦1、0≦y≦1、0≦x+y≦1)で表されるものである。
水素を含む雰囲気とは、水素ガスだけでなく、アンモニアなどの水素を構成元素として含む化合物や、それらのガスを含む混合ガスを意味する。また、水素を含まない雰囲気とは、水素ガスや、アンモニアなどの水素を構成元素として含む化合物を含まないガスであり、たとえば窒素などである。
また、一連の複数の400度以上の温度にされされる工程の後に、400度未満の温度にさらされる工程があってもよい。その400度未満の温度にさらされる工程は、水素を含む雰囲気中で行ってもよいし、水素を含まない雰囲気中で行ってもよい。
第2の発明は、第1の発明において、水素を含む雰囲気は、アンモニア雰囲気であることを特徴とする半導体素子の製造方法である。
第3の発明は、第1の発明または第2の発明において、水素を含まない雰囲気は、窒素雰囲気であることを特徴とする半導体素子の製造方法である。
第4の発明は、第1の発明から第3の発明において、最終の400度以上の温度にされされる工程は、700度以上で行うことを特徴とする半導体素子の製造方法である。
本発明の半導体素子の製造方法では、400度以上の温度にさらされる工程を複数有する場合に、次のようにしてp型III 族窒化物半導体の活性化率を低下しないようにしている。すなわち、最終以外の400度以上の温度にさらされる工程は、水素を含む雰囲気中で行い、水素が離脱してMgが活性化しないようにしている。そして、最終の400度以上の温度にさらされる工程は、水素を含まない雰囲気中で行い、水素を離脱させることでMgを活性化させている。これにより、複数の400度以上の温度にさらされる工程を有した半導体素子の製造方法であっても、p型のIII 族窒化物半導体層の正孔濃度を低下させることなく、半導体素子を製造することができる。
以下、本発明の具体的な実施例について説明するが、本発明はそれらの実施例に限定されるものではない。
サファイア基板上にバッファ層を介してMgをドープしたGaN層をMOCVD法によって形成した試料を3つ用意し、その試料をそれぞれ次の3つの条件で熱処理を行い、各条件におけるMgをドープしたGaN層のキャリア濃度を比較検討した。第1の条件は、窒素雰囲気中において850度の温度で5分間熱処理を行うものである。これは、Mgを活性化させてp型層を得るための従来の活性化処理と同じである。第2の条件は、窒素雰囲気中において1100度の温度で20分間熱処理を行った後、窒素雰囲気中において850度の温度で5分間熱処理を行うものである。第3の条件は、アンモニア雰囲気中において1100度の温度で20分間熱処理を行った後、窒素雰囲気中において850度の温度で5分間熱処理を行うものである。
図1は、上記3つの条件における熱処理を行って得られたMgドープGaN層の、キャリア濃度の温度依存性を示したものである。丸のプロットは第1の条件でのキャリア濃度、正方形のプロットは第2の条件でのキャリア濃度、菱形のプロットは第3の条件でのキャリア濃度をそれぞれ示している。また、GaN層へのMgドープ量は7×1019/cm3 である。
第2の条件におけるキャリア濃度は、第1の条件におけるキャリア濃度よりも1桁以上低下していることがわかる。これは、最初の窒素雰囲気中での熱処理によって活性化したMgが、再度窒素雰囲気中で熱処理を行うことでその活性が低下したことを示している。また、第3の条件におけるキャリア濃度は、第1の条件におけるキャリア濃度とほぼ同じであることがわかる。つまり、最初の熱処理はアンモニア雰囲気中で行い、水素が離脱してMgが活性化しないようにし、その後の熱処理を窒素雰囲気中で行ってMgを活性化させるようにすれば、Mgの活性化率が低下しないことを示している。
また、Mgの活性化エネルギーを算出すると、第1の条件の場合は146〜149meV、第2の条件の場合は186〜216meV、第3の条件の場合は142meVであった。第3の条件の場合の方が、第1の条件の場合の活性化エネルギーよりも若干小さいが、これは測定誤差によるものと考えられ、第1の条件の場合と第3の条件の場合では、ほぼ同じ活性化エネルギーであると思われる。
以上の結果から、III 族窒化物半導体からなりp型層を含む半導体素子の製造において、400度以上の温度にさらすのをMgドープ層の形成後に複数回行う場合には、最後以外の400度以上の温度にさらす工程はアンモニア雰囲気中で行い、最後の400度以上の温度にさらす工程は窒素雰囲気中で行うことにより、p 型層の正孔濃度を減少させずに半導体素子を製造することができることがわかる。
実施例2は、縦型HEMT100の製造方法である。まず、図2Eを参照に縦型HEMT100の構造について説明する。
この縦型HEMT100は、n+ −GaN基板10上にn- −GaN層11、n- −GaN層11上に、n- −GaN層13によって分離して形成されたp−GaN層12、n- −GaN層13上およびp−GaN層12の一部領域上に形成されたi−GaN層14、i−GaN層14上に形成されたn- −AlGaN層15、で構成されている。また、p−GaN層12の上部に位置するi−GaN層14、n- −AlGaN層15の一部の領域は、高キャリア濃度のn+ 領域16が形成され、n+ 領域16の一部領域上からp−GaN層12の一部領域上にわたってソース電極17が形成されていて、n+ 領域16とp−GaN層12の双方に接触している。また、n- −AlGaN層15上からn+ 領域16の一部領域上にわたってゲート絶縁膜18が形成され、ゲート絶縁膜18の一部領域上にはゲート電極19が形成されている。n+ −GaN基板10のn- −GaN層11が形成されている面とは反対側の面には、ドレイン電極20が形成されている。
この縦型HEMT100は、i−GaN層14とn- −AlGaN層15との接合界面14aをチャネルとして動作する。
次に、この縦型HEMT100の製造方法について、図2A〜Eを参照に説明する。
まず、n+ −GaN基板10上にMOCVD法によってn- −GaN層11を形成する。次に、n- −GaN層11上にMOCVD法によってMgをドープしたGaN:Mg層12aを形成する(図2A)。このn- −GaN層11、GaN:Mg層12の形成において、原料ガスとしては、アンモニア(NH3 )、トリメチルガリウム(Ga(CH3 3 、以下TMGとする)、n型ドーピングガスとして、シラン(SiH4 )、p型ドーピングガスとしてシクロペンタジエニルマグネシウム(Mg(C5 5 2 、以下Cp2 Mgとする)、キャリアガスとしてH2 を用い、成長温度は1000度である。
次に、GaN:Mg層12a上の所定の位置にマスクを形成し、GaN:Mg層12aの一部をn- −GaN層11の一部が露出するまでドライエッチングして溝を形成する。そして、MOCVD法によって溝を埋めるようにn- −GaN層13を形成する。GaN:Mg層12a上のマスクを残したままn- −GaN層13を成長させることで、エッチングによる溝に選択的にn- −GaN層13を成長させることができる。n- −GaN層13形成に用いる原料ガス、および成長温度はn- −GaN層11と同様である。その後、マスクを除去する(図2B)。
次に、GaN:Mg層12a上、およびn- −GaN層13上に、MOCVD法によってi−GaN層14を形成し、i−GaN層14上にn- −AlGaN層15を形成する(図2C)。i−GaN層14の形成においては、原料ガスとしてアンモニア、TMG、キャリアガスとしてH2 を用い、成長温度は1000度である。n- −AlGaN層15の形成においては、原料ガスとしてアンモニア、TMG、トリメチルアルミニウム(Al(CH3 3 )、n型ドーピングガスとしてシラン、キャリアガスとしてH2 を用い、成長温度は1000度である。
次に、n- −AlGaN層15上に、GaN:Mg層12aの上部に位置するn- −AlGaN層15上の領域を開口部としたマスクを形成する。そして、マスクの開口部を通してSiイオンをn- −AlGaN層15に注入する。その後マスクは除去する。次に、アンモニア雰囲気中において1000度の温度で20分間熱処理を行い、Siイオンを活性化させて、n+ 領域16を形成する(図2D)。
次に、n+ 領域16の一部をp−GaN層12が露出するまでエッチングし、n- −AlGaN層15上およびn+ 領域16の一部領域上にゲート絶縁膜18を熱CVD法により形成する。次に、窒素雰囲気中において850度、20分間の熱処理を行い、GaN:Mg層12のMgを活性化させてp−GaN層12を形成する。次に、n+ 領域16とp−GaN層12の双方に接触するソース電極17を形成し、n+ −GaN基板10の底面にドレイン電極20、ゲート絶縁膜18上にゲート電極19を形成する(図2E)。これらの電極形成工程は、いずれも400度未満の温度で窒素雰囲気中において行う。
以上により、縦型HEMT100が製造される。なお、以上の製造工程において、特に温度を示していない工程についてはいずれも400度未満の温度において行われる。400度未満の温度にさらされる工程の場合は、水素やアンモニアなどの水素を含む雰囲気中でもよいし、窒素などの水素を含まない雰囲気中でもよい。
このように、実施例2では400度以上の温度にさらされる工程を、最後の400度以上の温度にさらされる工程であるゲート絶縁膜形成後のMg活性化の熱処理は窒素雰囲気中で行い、それ以外では水素を含む雰囲気中で行っている。したがって、この製造方法によると、p−GaN層12の正孔濃度を減少させずに縦型HEMT100を製造することができる。
なお、実施例2では、最後の400度以上の温度にさらされる工程は窒素雰囲気中で行っているが、窒素に限らず、水素を含まない雰囲気であればよい。たとえば、アルゴンなどの不活性ガスである。また、最後以外の400度以上の温度にさらされる工程では、水素やアンモニアなどの水素を含む雰囲気中で行えばよい。
また、本発明は、実施例2の電極形成工程のように、最後の400度以上の温度にさらされる工程の後に、400度未満の温度にさらされる工程を有していてもよい。この最後の400度以上の温度にさらされる工程によって活性化したMgは、その後の400度未満の温度にさらされる工程によって不活性となることはない。
また、実施例2はIII 族窒化物半導体からなる縦型HEMTの製造方法であるが、本発明は縦型HEMTに限るものではない。本発明は、MgをドープしたIII 族窒化物半導体層の形成後に400度以上の温度にさらされる工程を複数有する半導体素子の製造方法であれば、どのような半導体素子の製造方法にも適用することができる。
本発明は、III 族窒化物半導体からなる縦型のFETなどの半導体素子の製造方法に適用することができる。
各条件におけるキャリア濃度の温度依存性を示した図。 半導体素子の製造工程を示す図。 半導体素子の製造工程を示す図。 半導体素子の製造工程を示す図。 半導体素子の製造工程を示す図。 半導体素子の製造工程を示す図。
符号の説明
10:n+ −GaN基板
11、13:n- −GaN層
12:p−GaN層
12a:GaN:Mg層
14:i−GaN層
15:n- −AlGaN層
16:n+ 領域
17:ソース電極
18:ゲート絶縁膜
19:ゲート電極
20:ドレイン電極
100:縦型HEMT

Claims (4)

  1. III 族窒化物半導体からなり、p型不純物をMgとするp型層を含む半導体素子の製造方法において、
    MgをドープしたIII 族窒化物半導体層の形成後に400度以上の温度にさらされる工程を複数有し、
    最終以外の前記工程は、水素を含む雰囲気中とし、
    最終の前記工程は、水素を含まない雰囲気中とする、
    ことを特徴とする半導体素子の製造方法。
  2. 前記水素を含む雰囲気は、アンモニア雰囲気であることを特徴とする請求項1に記載の半導体素子の製造方法。
  3. 前記水素を含まない雰囲気は、窒素雰囲気であることを特徴とする請求項1または請求項2に記載の半導体素子の製造方法。
  4. 最終の前記工程は、700度以上で行うことを特徴とする請求項1ないし請求項3のいずれか1項に記載の半導体素子の製造方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012054324A (ja) * 2010-08-31 2012-03-15 Advanced Power Device Research Association 窒化物系半導体装置
JP2012084617A (ja) * 2010-10-07 2012-04-26 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP2013074209A (ja) * 2011-09-28 2013-04-22 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
CN107230633A (zh) * 2016-03-25 2017-10-03 北京大学 具有垂直结构的氮化镓场效应晶体管器件的制作方法
JP6356315B1 (ja) * 2017-05-29 2018-07-11 株式会社サイオクス 窒化物結晶基板、半導体積層物、半導体積層物の製造方法および半導体装置の製造方法
JP2018199614A (ja) * 2018-06-08 2018-12-20 株式会社サイオクス 窒化物結晶基板、半導体積層物、窒化物結晶基板の製造方法、半導体積層物の製造方法および半導体装置の製造方法
JP2021042121A (ja) * 2020-10-21 2021-03-18 株式会社サイオクス GaN単結晶基板および半導体積層物
WO2022181100A1 (ja) * 2021-02-24 2022-09-01 パナソニックホールディングス株式会社 窒化物半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05183189A (ja) * 1991-11-08 1993-07-23 Nichia Chem Ind Ltd p型窒化ガリウム系化合物半導体の製造方法。
JPH0851235A (ja) * 1994-08-09 1996-02-20 Rohm Co Ltd 半導体発光素子の製法
JP2000315818A (ja) * 1999-04-30 2000-11-14 Sanken Electric Co Ltd 半導体装置の製造方法
JP2001298030A (ja) * 2000-04-11 2001-10-26 Showa Denko Kk p型III族窒化物半導体、その製造方法およびそれを用いた半導体発光素子の製造方法
JP2004260140A (ja) * 2003-02-06 2004-09-16 Toyota Central Res & Dev Lab Inc Iii族窒化物半導体を有する半導体素子
JP2005277358A (ja) * 2004-03-26 2005-10-06 Ngk Insulators Ltd 半導体積層構造、トランジスタ素子、およびトランジスタ素子の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05183189A (ja) * 1991-11-08 1993-07-23 Nichia Chem Ind Ltd p型窒化ガリウム系化合物半導体の製造方法。
JPH0851235A (ja) * 1994-08-09 1996-02-20 Rohm Co Ltd 半導体発光素子の製法
JP2000315818A (ja) * 1999-04-30 2000-11-14 Sanken Electric Co Ltd 半導体装置の製造方法
JP2001298030A (ja) * 2000-04-11 2001-10-26 Showa Denko Kk p型III族窒化物半導体、その製造方法およびそれを用いた半導体発光素子の製造方法
JP2004260140A (ja) * 2003-02-06 2004-09-16 Toyota Central Res & Dev Lab Inc Iii族窒化物半導体を有する半導体素子
JP2005277358A (ja) * 2004-03-26 2005-10-06 Ngk Insulators Ltd 半導体積層構造、トランジスタ素子、およびトランジスタ素子の製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012054324A (ja) * 2010-08-31 2012-03-15 Advanced Power Device Research Association 窒化物系半導体装置
JP2012084617A (ja) * 2010-10-07 2012-04-26 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP2013074209A (ja) * 2011-09-28 2013-04-22 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
CN107230633A (zh) * 2016-03-25 2017-10-03 北京大学 具有垂直结构的氮化镓场效应晶体管器件的制作方法
JP6356315B1 (ja) * 2017-05-29 2018-07-11 株式会社サイオクス 窒化物結晶基板、半導体積層物、半導体積層物の製造方法および半導体装置の製造方法
JP2018199601A (ja) * 2017-05-29 2018-12-20 株式会社サイオクス 窒化物結晶基板、半導体積層物、半導体積層物の製造方法および半導体装置の製造方法
JP2018199614A (ja) * 2018-06-08 2018-12-20 株式会社サイオクス 窒化物結晶基板、半導体積層物、窒化物結晶基板の製造方法、半導体積層物の製造方法および半導体装置の製造方法
JP2021042121A (ja) * 2020-10-21 2021-03-18 株式会社サイオクス GaN単結晶基板および半導体積層物
WO2022181100A1 (ja) * 2021-02-24 2022-09-01 パナソニックホールディングス株式会社 窒化物半導体装置

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