JP2017139390A - 半導体装置、電源装置及び増幅器 - Google Patents

半導体装置、電源装置及び増幅器 Download PDF

Info

Publication number
JP2017139390A
JP2017139390A JP2016020300A JP2016020300A JP2017139390A JP 2017139390 A JP2017139390 A JP 2017139390A JP 2016020300 A JP2016020300 A JP 2016020300A JP 2016020300 A JP2016020300 A JP 2016020300A JP 2017139390 A JP2017139390 A JP 2017139390A
Authority
JP
Japan
Prior art keywords
layer
semiconductor
semiconductor device
buffer layer
composition
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2016020300A
Other languages
English (en)
Inventor
哲郎 石黒
Tetsuro Ishiguro
哲郎 石黒
中村　哲一
Tetsukazu Nakamura
哲一 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2016020300A priority Critical patent/JP2017139390A/ja
Priority to US15/385,135 priority patent/US20170229566A1/en
Publication of JP2017139390A publication Critical patent/JP2017139390A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3241—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits
    • H03F1/3247—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits using feedback acting on predistortion circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/24—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers of transmitter output stages
    • H03F3/245—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers of transmitter output stages with semiconductor devices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/537—A transformer being used as coupling element between two amplifying stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/541—Transformer coupled at the output of an amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Nonlinear Science (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

【課題】ドレインラグが発生することなく、電流コラプスの発生が抑制された半導体装置を提供する。【解決手段】基板の上に、窒化物半導体により形成されたバッファ層と、前記バッファ層の上に、窒化物半導体により形成された組成傾斜層と、前記組成傾斜層の上に、窒化物半導体により形成された第１の半導体層と、前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、前記第２の半導体層の上に形成されたゲート電極、ソース電極及びドレイン電極と、を有し、前記バッファ層は、ＧａＮを含む材料により形成されており、前記組成傾斜層は、前記バッファ層の側から前記第１の半導体層の側に向かって、Ａｌの組成比が増加していることを特徴とする半導体装置により上記課題を解決する。【選択図】 図１

Description

本発明は、半導体装置、電源装置及び増幅器に関するものである。
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を有しており、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのため、ＧａＮ等の窒化物半導体は、高電圧動作かつ高出力を得る電源用の半導体デバイスの材料として極めて有望である。
窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に、高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えば、ＧａＮ系のＨＥＭＴ（ＧａＮ−ＨＥＭＴ）では、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮからなるＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮからなるＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極差により、高濃度の２ＤＥＧ（Two-Dimensional Electron Gas：２次元電子ガス）が得られる。そのため、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイスとして期待されている。
ところで、ＡｌＧａＮ／ＧａＮからなるＨＥＭＴにおいては、ゲート電圧の印加のタイミングより遅れてドレイン電流が流れるドレインラグという現象が知られている。ドレインラグは、ゲート電圧の印加がオフからオンになる際に、瞬間的な電圧ストレスがドレイン電極側に加わり、電子走行層よりも基板側のｉ−ＧａＮにより形成されているバッファ層の欠陥に電子がトラップされることにより発生するものと考えられている。即ち、バッファ層の欠陥に電子がトラップされると、電子走行層が負に帯電し、電子走行層における伝導帯が持ち上げられる。これにより、電子走行層と電子供給層との界面近傍に生じている２ＤＥＧが追い出され、ドレイン電流が一時的に減少し、ドレインラグが生じるものと考えられている。このようなドレインラグが生じる電界効果トランジスタは、周波数特性が悪くなることから、高周波用途等に用いることはできない。
ドレインラグを解消するためには、欠陥の存在しないバッファ層を形成すればよいが、現状のエピタキシャル成長技術において、欠陥がまったく存在しないバッファ層を形成することは極めて困難であり、例えできたとしても高価なものとなるため、実用的ではない。
このため、簡易にドレインラグを解消する方法として、バッファ層を形成しているｉ−ＧａＮと電子走行層を形成しているｉ−ＧａＮとの間に、ｎ−ＧａＮ層を形成する方法が開示されている。この方法では、ｎ−ＧａＮ層を形成することにより、電子走行層における伝導帯が持ち上げられることが抑制される、このため、電子走行層に生じている２ＤＥＧの密度の低下を防ぐことができ、ドレインラグの発生を抑制することができる（例えば、非特許文献１）。
特開２００７−１９３０９号公報
井上和孝、他５名、「無線通信用ＧａＮ ＨＥＭＴの歪み特性改善」、ＳＥＩテクニカルレビュー、２０１４年１月、第１８４号、ｐ．４４−４９
しかしながら、バッファ層を形成しているｉ−ＧａＮと電子走行層を形成しているｉ−ＧａＮとの間に、ｎ−ＧａＮ層を形成した構造のＨＥＭＴは、ドレインラグの発生は抑制されるものの、電流コラプスが生じ、ドレイン電流の低下等の問題が生じる場合がある。
このため、窒化物半導体により形成されるＨＥＭＴにおいて、ドレインラグが発生することなく、電流コラプスの発生がしない半導体装置が求められている。
本実施の形態の一観点によれば、基板の上に、窒化物半導体により形成されたバッファ層と、前記バッファ層の上に、窒化物半導体により形成された組成傾斜層と、前記組成傾斜層の上に、窒化物半導体により形成された第１の半導体層と、前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、前記第２の半導体層の上に形成されたゲート電極、ソース電極及びドレイン電極と、を有し、前記バッファ層は、ＧａＮを含む材料により形成されており、前記組成傾斜層は、前記バッファ層の側から前記第１の半導体層の側に向かって、Ａｌの組成比が増加していることを特徴とする。
開示の半導体装置によれば、ドレインラグが抑制されるとともに、電流コラプスの発生を抑制することができる。
第１の実施の形態における半導体装置の構造図 第１の実施の形態における半導体装置の説明図 バッファ層と電子走行層との間にｎ−ＧａＮ層を形成した半導体装置の構造図 第１の実施の形態における他の半導体装置の構造図 第１の実施の形態における他の半導体装置のバンド構造図 第２の実施の形態における半導体装置の構造図 第３の実施の形態における半導体装置の構造図 第３の実施の形態における半導体装置のバンド構造図 第４の実施の形態における半導体装置の構造図 第５の実施の形態におけるディスクリートパッケージされた半導体デバイスの説明図 第５の実施の形態における電源装置の回路図 第５の実施の形態における高出力増幅器の構造図
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
〔第１の実施の形態〕
ところで、ｉ−ＧａＮにより形成されているバッファ層と電子走行層との間に、ｎ−ＧａＮ層が形成されている半導体装置において、電流コラプスが発生する原因は、ドレインラグを抑制するために形成しているｎ−ＧａＮ層によるものと考えられる。よって、バッファ層及び電子走行層等において、ｎ型となる不純物元素をドープすることなく、ドレインラグの発生を抑制することができれば、ドレインラグと電流コラプスの双方を抑制することができる。
このため、発明者は、ｎ型となる不純物元素をドープすることなく、ドレインラグの発生を抑制する方法について鋭意検討を行った。この結果、ｎ−ＧａＮ層に代えて、組成傾斜層を形成することにより、ドレインラグを抑制することができることを見出した。本実施の形態における半導体装置は、このように、発明者が鋭意検討を行うことにより得られた結果に基づくものである。
本実施の形態における半導体装置について、図１に基づき説明する。本実施の形態における半導体装置は、基板１０の上に、窒化物半導体層をエピタキシャル成長させることにより形成されている。具体的には、基板１０の上に、エピタキシャル成長により順次積層された核形成層２１、バッファ層２２、組成傾斜層２３、電子走行層２４、電子供給層２５により形成されている。これにより、電子走行層２４における電子走行層２４と電子供給層２５との界面近傍には、２ＤＥＧ２４ａが生成される。電子供給層２５の上には、ゲート電極３１、ソース電極３２及びドレイン電極３３が形成されている。尚、本願においては、電子走行層２４を第１の半導体層と記載し、電子供給層２５を第２の半導体層と記載する場合がある。
窒化物半導体層は、最初に、基板１０をキャリアガスである水素雰囲気で数分間熱処理した後に、基板１０の上に、ＭＯＶＰＥ（Metal-Organic Vapor Phase Epitaxy）により形成する。具体的には、窒化物半導体層は、基板１０の上に、ＭＯＶＰＥによるエピタキシャル成長により、核形成層２１、バッファ層２２、組成傾斜層２３、電子走行層２４、電子供給層２５を順次積層することにより形成する。
窒化物半導体層をＭＯＶＰＥにより形成する際には、原料ガスとして、有機金属材料であるＴＭＧａ（トリメチルガリウム）、ＴＭＡｌ（トリメチルアルミニウム）と、ＮＨ３（アンモニア）が用いられる。これらの原料ガスは、ＭＦＣ（マスフローコントローラ）により流量制御されており、キャリアガスとともに、ＭＯＶＰＥ装置における反応炉に供給される。組成傾斜層２３は、成膜中において、Ｇａ原料ガスの供給量は一定のまま、Ａｌ原料ガスの供給量を一次関数的に増加させることにより形成する。
基板１０は、ＳｉＣ（炭化珪素）、ＧａＮ、Ａｌ２Ｏ３（サファイア）、Ｓｉ等により形成されている。核形成層２１は、膜厚が１０ｎｍから５００ｎｍのＡｌＮ、ＧａＮ、ＡｌＧａＮ等により形成されている。
バッファ層２２は、バッファ層２２よりも上に形成される電子走行層２４の転位密度を低くし、結晶性を良好にするために形成する。本実施の形態においては、バッファ層２２はｉ−ＧａＮにより形成されており、膜厚は１０００ｎｍ程度である。バッファ層２２の膜厚は、あまり厚すぎるとピンチオフ性能が低下するため、２０００ｎｍ以下であることが好ましい。尚、バッファ層２２の膜厚を厚くした場合においては、ピンチオフ性能確保のために、核形成層２１にアクセプタ不純物であるＦｅやＣ等をドーピングしてもよい。
組成傾斜層２３は、Ａｌの組成が傾斜しているｉ−ＡｌＧａＮにより形成されている。組成傾斜層２３においては、基板１０側から電子走行層２４が設けられている側に向かって、ＡｌＧａＮにおけるＡｌの組成が徐々に増加するように形成されている。組成傾斜層２３においては、ＡｌＧａＮのＡｌの組成比は、一次関数的に増加していてもよく、また、指数関数的に増加していてもよい。尚、組成傾斜層２３は、バッファ層２２と接している基板１０側の組成が、バッファ層２２と同じＧａＮとなるように形成されており、電子走行層２４の側の組成が、後述する電子走行層２４と同じＡｌＧａＮとなるように形成されている。従って、バッファ層２２と電子走行層２４との間に形成される組成傾斜層２３は、バッファ層２２の組成から電子走行層２４の組成に徐々に変化するように、Ａｌの組成比か増加している。
組成傾斜層２３は、膜厚があまり薄いとリーク特性が悪化し、また、あまり厚いとドレインラグを抑制する効果が低下する。このため、組成傾斜層２３の膜厚は、１ｎｍ以上、５ｎｍ以下が好ましい。また、組成傾斜層２３において、Ａｌの組成比が、低すぎるとドレインラグを抑制する効果が低下し、高すぎるとピンチオフ性能が低下する。このため、組成傾斜層２３において最もＡｌ組成比の高い部分、即ち、組成傾斜層２３における電子走行層２４側のＡｌ組成比は、０．０１以上、０．２以下であることが好ましい。本実施の形態においては、組成傾斜層２３は、膜厚が約５ｎｍであって、Ａｌの組成比が０から０．０５に徐々に増加するように形成されている。
上記のように、電子走行層２４は、組成傾斜層２３における電子走行層２４側のＡｌＧａＮの組成比と同じ組成比のｉ−ＡｌＧａＮにより形成されている。電子走行層２４の膜厚は、膜厚が厚すぎるとピンチオフ性能が低下し、薄すぎると所望のバンドプロファイルが得られなくなる。このため、電子走行層２４の膜厚は、１ｎｍ以上、３０ｎｍ以下であることが好ましい。本実施の形態においては、電子走行層２４は、膜厚が約２０ｎｍのＡｌ０．０５Ｇａ０．９５Ｎにより形成されており、Ａｌ組成は積層方向に対し均一の組成となっている。
本実施の形態においては、電子走行層２４におけるＡｌＧａＮをＡｌＸＧａ１−ＸＮと記載した場合には、Ｘの値は、０．０１以上、０．２以下であることが好ましい。従って、組成傾斜層２３は、基板１０側から電子走行層２４側に向かって、ＧａＮからＡｌＸＧａ１−ＸＮとなるようにＡｌの組成比が徐々に増加するように形成されている。
電子供給層２５は、電子走行層２４における電子走行層２４と電子供給層２５との界面近傍に２ＤＥＧ２４ａを生成させるために形成する。このため、電子供給層２５をＡｌＧａＮにより形成した場合には、電子供給層２５は、電子走行層２４におけるＡｌ組成比よりも高いＡｌ組成比のＡｌＧａＮにより形成する。
電子走行層２４において電子走行層２４と電子供給層２５の界面近傍に生じる２ＤＥＧ２４ａの発生量はバンド不連続量に対応している。このため、電子供給層２５におけるＡｌＧａＮのＡｌ組成比は、電子走行層２４におけるＡｌＧａＮのＡｌ組成比よりも１０％から３０％高い組成で形成されている。具体的には、電子供給層２５におけるＡｌＧａＮをＡｌＹＧａ１−ＹＮと記載した場合には、Ｙの値は、Ｘ＋０．１以上、Ｘ＋０．３以下となっている。また、電子供給層２５の膜厚は、５ｎｍ以上、３０ｎｍ以下であることが好ましい。電子供給層２５の膜厚が薄すぎると電子走行層２４において所望の濃度の２ＤＥＧ２４ａが発生せず、また、厚すぎると電子走行層２４と電子供給層２５との間における格子不整合により、クラック等が発生するからである。本実施の形態においては、電子供給層２５は、膜厚が約８ｎｍのＡｌ０．３Ｇａ０．７Ｎにより形成されている。
尚、電子供給層２５は、ＡｌＧａＮに代えてＩｎＡｌＮにより形成してもよい。この場合、電子供給層２５を形成するＩｎＡｌＮにおけるＩｎの組成比は、０．１７以下が好ましい。ゲート電極３１、ソース電極３２及びドレイン電極３３は、金属材料により形成されている。また、図１には図示しないが、電子供給層２５の上にキャップ層を形成し、キャップ層の上に、ゲート電極３１、ソース電極３２及びドレイン電極３３を形成してもよい。キャップ層を形成するための材料としては、ＧａＮ、ＡｌＮ、ＡｌＧａＮ等が挙げられる。
次に、本実施の形態における半導体装置のバンド構造について説明する。
図２（ａ）は、本実施の形態における半導体装置に対応したバンド構造を示すものであり、具体的には、図２（ｂ）に示されるモデルの積層された窒化物半導体層のバンド構造を示す。図３（ａ）は、バッファ層と電子走行層との間にｎ−ＧａＮ層が形成されている構造のバンド構造を示すものであり、具体的には、図３（ｂ）に示されるモデルの積層された窒化物半導体層のバンド構造を示す。尚、図２（ａ）及び図３（ａ）は、一次元Poisson方程式により、各々の構造におけるバンドラインナップを計算したものである。図２（ａ）及び図３（ａ）において、Ｖｇ＝０Ｖは、ゲート電圧が０Ｖにおけるバンドラインナップを示し、Ｖｇ＝−５Ｖは、ゲート電圧が−５Ｖにおけるバンドラインナップを示す。
図３（ｂ）に示すように、バッファ層と電子走行層との間にｎ−ＧａＮ層が形成されている構造のものは、不図示の基板の上に、不図示の核形成層、バッファ層９２２、ｎ−ＧａＮ層９２３、電子走行層９２４、電子供給層９２５が形成されている。電子供給層９２５の上には、ゲート電極９３１等が形成されている。不図示の基板、不図示の核形成層、バッファ層９２２は、本実施の形態における半導体装置における基板１０、核形成層２１、バッファ層２２と同じものである。ｎ−ＧａＮ層９２３は、膜厚が約５ｎｍであって、不純物元素としてＳｉが５×１０１８／ｃｍ３の濃度でドープされたｎ−ＧａＮにより形成されている。電子走行層９２４は、膜厚が約２０ｎｍのｉ−ＧａＮにより形成されており、電子供給層９２５は、膜厚が約８ｎｍのＡｌ０．２５Ｇａ０．７５Ｎにより形成されている。これにより、電子走行層９２４における電子走行層９２４と電子供給層９２５との界面近傍には、２ＤＥＧ９２４ａが生成される。
図２（ａ）に示されるように、本実施の形態における半導体装置は、組成傾斜層２３を形成することにより、図３（ａ）に示されるバッファ層と電子走行層との間にｎ−ＧａＮ層が形成されている半導体装置のバンド構造と類似したバンド構造となる。よって、本実施の形態における半導体装置は、バッファ層と電子走行層との間にｎ−ＧａＮ層が形成されている半導体装置と同様に、ドレインラグが抑制されるものと考えられる。
また、本実施の形態における半導体装置は、バッファ層２２と電子走行層２４との間にｎ型となる層が存在しておらず、また、バッファ層２２及び電子走行層２４には、不純物元素がドープされていない。従って、電流コラプスも抑制されるものと考えられる。
また、本実施の形態における半導体装置は、図４に示すように、電子走行層２４と電子供給層２５との間に、ＡｌＮ等により形成された中間層２６が形成されているものであってもよい。図５は、図４に示す構造の半導体装置において、電子供給層２５にＩｎＡｌＮを用いたもののバンド構造を示す。この場合も図３（ａ）と類似したバンド構造となる。
〔第２の実施の形態〕
次に、第２の実施の形態について説明する。本実施の形態における半導体装置は、図６に示されるように、電子走行層１２４がＧａＮにより形成されている構造のものである。具体的には、基板１０の上に、核形成層２１、バッファ層２２、組成傾斜層２３、緩衝層１２３、電子走行層１２４、電子供給層２５がエピタキシャル成長により順次積層されている構造の半導体装置である。これにより、電子走行層１２４における電子走行層１２４と電子供給層２５との界面近傍には、２ＤＥＧ１２４ａが生成される。尚、本願においては、電子走行層１２４を第１の半導体層と記載する場合がある。
組成傾斜層２３は、膜厚が５ｎｍであって、Ａｌの組成比が０から０．０５に徐々に増加するように形成されている。緩衝層１２３は、組成傾斜層２３における緩衝層１２３側のＡｌＧａＮの組成比と同じ組成比のｉ−ＡｌＧａＮにより形成されている。よって、緩衝層１２３は、ｉ−Ａｌ０．０５Ｇａ０．９５Ｎにより形成されており、膜厚が５ｎｍ以上、１０ｎｍ以下である。また、電子走行層１２４は、膜厚が１０ｎｍ以上、１５ｎｍ以下のｉ−ＧａＮにより形成されており、電子供給層２５は、膜厚が約８ｎｍのＡｌ０．３Ｇａ０．７Ｎにより形成されている。尚、電子供給層２５は、ＡｌＧａＮに代えてＩｎＡｌＮにより形成してもよい。
ＭＯＶＰＥによる結晶成長においては、成長核のマイグレーション長の短いＡｌＮ系材料よりも、マイグレーション長の長いＧａＮの方が、平坦かつ良好な結晶性の膜を形成しやすい。また、三元材料であるＡｌＧａＮよりも、二元材料であるＧａＮの方が、２ＤＥＧに対する合金散乱の影響が低いため、２ＤＥＧの電子移動度を高くできる。このため、本実施の形態においては、平坦かつ良好な結晶性を示す膜を形成することができ、２ＤＥＧの電子移動度を高くできる。
尚、上記以外の内容については、第１の実施の形態と同様である。
〔第３の実施の形態〕
次に、第３の実施の形態について説明する。本実施の形態における半導体装置は、図７に示されるように、組成傾斜層２２３、電子走行層２２４等をＩｎＧａＮにより形成した構造の半導体装置である。電子走行層２２４にＩｎＧａＮを用いることにより、電子走行層２２４と電子供給層２５のバンドオフセットがより大きくなるため、電子走行層２２４に生成される２ＤＥＧ２２４ａの密度を高くすることができる。尚、本願においては、電子走行層２２４を第１の半導体層と記載する場合がある。
具体的には、本実施の形態における半導体装置は、基板１０の上に、核形成層２１、バッファ層２２、第１の緩衝層２２２、組成傾斜層２２３、電子走行層２２４、電子供給層２５がエピタキシャル成長により順次積層されている構造の半導体装置である。これにより、電子走行層２２４における電子走行層２２４と電子供給層２５との界面近傍には、２ＤＥＧ２２４ａが生成される。
窒化物半導体層は、ＭＯＶＰＥにより形成する。ＭＯＶＰＥにより窒化物半導体層を形成する際には、原料ガスとして、有機金属材料であるＴＭＩｎ（トリメチルインジウム）、ＴＭＧａ（トリメチルガリウム）、ＴＭＡｌ（トリメチルアルミニウム）と、ＮＨ３（アンモニア）等が用いられる。これらの原料ガスは、ＭＦＣ（マスフローコントローラ）により流量制御されており、キャリアガスとともに、ＭＯＶＰＥ装置における反応炉に供給される。組成傾斜層２２３は、成膜中においてＡｌ原料ガスの供給量は一定のまま、Ｉｎ原料ガスの供給量を一次関数的に増加させることにより形成する。
第１の緩衝層２２２は、膜厚が約２０ｎｍのＩｎ０．１５Ｇａ０．８５Ｎにより形成されている。
組成傾斜層２２３は、Ｉｎの組成が傾斜しているｉ−ＩｎＧａＮにより形成されている。組成傾斜層２２３においては、基板１０側から電子走行層２２４が設けられている側に向かって、ＩｎＧａＮにおけるＩｎの組成が徐々に減少するように形成されている。組成傾斜層２２３は、ＩｎＧａＮのＩｎの組成比が一次関数的に減少してもよく、また、指数関数的に減少してもよい。組成傾斜層２２３は、第１の緩衝層２２２と接している基板１０側の組成が、第１の緩衝層２２２と同じ組成となっており、電子走行層２２４が形成されている側の組成が、電子走行層２２４と同じ組成になっている。本実施の形態においては、組成傾斜層２２３は、膜厚が約３ｎｍであって、Ｉｎの組成比が０．１５から０．０３に徐々に減少するように形成されている。従って、第１の緩衝層２２２と電子走行層２２４との間に形成される組成傾斜層２２３は、第１の緩衝層２２２の組成から電子走行層２２４の組成となるように、Ｉｎの組成比が一様に減少している。
電子走行層２２４は、上記のように、組成傾斜層２２３における電子走行層２２４側のＩｎＧａＮの組成比と同じ組成比のｉ−ＩｎＧａＮであるＩｎ０．０３Ｇａ０．９７Ｎにより形成されており、膜厚は約２０ｎｍである。電子供給層２５は、膜厚が約７．５ｎｍのＡｌ０．３Ｇａ０．７Ｎにより形成されている。
図８は、本実施の形態における半導体装置のバンド構造を示す。本実施の形態における半導体装置も、第１の実施の形態における半導体装置やｎ−ＧａＮ層を設けた構造の半導体装置と同様に、ドレインラグが抑制されるものと考えられる。また、本実施の形態における半導体装置は、バッファ層２２、第１の緩衝層２２２、組成傾斜層２２３、電子走行層２２４等には、ｎ型となる層が存在していないため、電流コラプスの発生も抑制される。
本実施の形態における半導体装置の製造方法において、ＩｎＧａＮにより形成される窒化物半導体層を形成する際には、キャリアガスとして窒素を用いて、成膜温度をＧａＮやＡｌＧａＮ等を成膜する際の温度よりも低い８００℃程度で成膜を行う。
尚、上記以外の内容については、第１の実施の形態と同様である。
〔第４の実施の形態〕
次に、第４の実施の形態について説明する。本実施の形態における半導体装置は、図９に示されるように、電子走行層１２４がＧａＮにより形成されている構造のものである。具体的には、基板１０の上に、核形成層２１、バッファ層２２、第１の緩衝層２２２、組成傾斜層２２３、第２の緩衝層３２３、電子走行層１２４、電子供給層２５をエピタキシャル成長により順次積層されている構造の半導体装置である。これにより、電子走行層１２４における電子走行層１２４と電子供給層２５との界面近傍には、２ＤＥＧ１２４ａが生成される。
本実施の形態においては、第２の緩衝層３２３は、組成傾斜層２２３における第２の緩衝層３２３側のＩｎＧａＮの組成比と同じ組成比のｉ−ＩｎＧａＮにより形成されている。組成傾斜層２２３は、膜厚が約３ｎｍであって、Ｉｎの組成比が０．１５から０．０３に徐々に減少するように形成されている。よって、第２の緩衝層３２３は、第１の緩衝層２２２よりもＩｎの組成の少ないｉ−Ｉｎ０．０３Ｇａ０．９７Ｎにより形成されている。第２の緩衝層３２３は、膜厚が５ｎｍ以上、１０ｎｍ以下である。
ＭＯＶＰＥによる結晶成長においては、成長核のマイグレーション長の短いＩｎＮ系材料よりも、マイグレーション長の長いＧａＮの方が、平坦かつ良好な結晶性の膜を形成しやすい。また、三元材料であるＩｎＧａＮよりも、二元材料であるＧａＮの方が２ＤＥＧに対する合金散乱の影響が低いため、２ＤＥＧの電子移動度を高くできる。このため、本実施の形態においては、平坦かつ良好な結晶性を示す膜を形成することができ、２ＤＥＧの電子移動度を高くできる。
尚、上記以外の内容については、第３の実施の形態等と同様である。
〔第５の実施の形態〕
次に、第５の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
本実施の形態における半導体デバイスは、第１から第４の実施の形態におけるいずれかの半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図１０に基づき説明する。尚、図１０は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１から第４の実施の形態に示されているものとは、異なっている。
最初に、第１から第４の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１から第４の実施の形態における半導体装置に相当するものである。
次に、ゲート電極４１１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４１２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４１３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３はＡｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４１１はゲート電極パッドであり、第１から第４の実施の形態における半導体装置のゲート電極３１と接続されている。また、ソース電極４１２はソース電極パッドであり、第１から第４の実施の形態における半導体装置のソース電極３２と接続されている。また、ドレイン電極４１３はドレイン電極パッドであり、第１から第４の実施の形態における半導体装置のドレイン電極３３と接続されている。
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。
次に、本実施の形態における電源装置及び高周波増幅器について説明する。本実施の形態における電源装置及び高周波増幅器は、第１から第４の実施の形態におけるいずれかの半導体装置を用いた電源装置及び高周波増幅器である。
最初に、図１１に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置４６０は、高圧の一次側回路４６１、低圧の二次側回路４６２及び一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３を備えている。一次側回路４６１は、交流電源４６４、いわゆるブリッジ整流回路４６５、複数のスイッチング素子（図１１に示す例では４つ）４６６及び一つのスイッチング素子４６７等を備えている。二次側回路４６２は、複数のスイッチング素子（図１１に示す例では３つ）４６８を備えている。図１１に示す例では、第１から第４の実施の形態における半導体装置を一次側回路４６１のスイッチング素子４６６及び４６７として用いている。尚、一次側回路４６１のスイッチング素子４６６及び４６７は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路４６２において用いられているスイッチング素子４６８はシリコンにより形成される通常のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）である。
次に、図１２に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器４７０は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器４７０は、ディジタル・プレディストーション回路４７１、ミキサー４７２、パワーアンプ４７３及び方向性結合器４７４を備えている。ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償する。ミキサー４７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅する。図１２に示す例では、パワーアンプ４７３は、第１から第４の実施の形態におけるいずれかの半導体装置を有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。図１２に示す回路では、例えば、スイッチの切り替えにより、ミキサー４７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することが可能である。
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に、窒化物半導体により形成されたバッファ層と、
前記バッファ層の上に、窒化物半導体により形成された組成傾斜層と、
前記組成傾斜層の上に、窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成されたゲート電極、ソース電極及びドレイン電極と、
を有し、
前記バッファ層は、ＧａＮを含む材料により形成されており、
前記組成傾斜層は、前記バッファ層の側から前記第１の半導体層の側に向かって、Ａｌの組成比が増加していることを特徴とする半導体装置。
（付記２）
前記第１の半導体層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記第１の半導体層におけるＡｌＸＧａ１−ＸＮは、Ｘの値が、０．０１以上、０．２以下であることを特徴とする付記２に記載の半導体装置。
（付記４）
前記組成傾斜層は、前記バッファ層と接する側は、前記バッファ層の組成と同じ組成であって、前記第１の半導体層と接する側は、前記第１の半導体層の組成と同じ組成であって、前記バッファ層の組成から前記第１の半導体層の組成までＡｌが組成傾斜していることを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記５）
前記組成傾斜層と前記第１の半導体層との間には緩衝層が設けられており、
前記緩衝層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする付記１に記載の半導体装置。
（付記６）
前記第１の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする付記５に記載の半導体装置。
（付記７）
前記組成傾斜層は、前記バッファ層と接する側は、前記バッファ層の組成と同じ組成であって、前記緩衝層と接する側は、前記緩衝層の組成と同じ組成であって、前記バッファ層の組成から前記緩衝層の組成までＡｌが組成傾斜していることを特徴とする付記５または６に記載の半導体装置。
（付記８）
前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されており、
前記第２の半導体層におけるＡｌの組成比は、前記第１の半導体層よりも多いことを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記９）
前記第２の半導体層は、ＩｎＡｌＮを含む材料により形成されていることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記１０）
前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されており、
前記第２の半導体層におけるＡｌＹＧａ１−ＹＮは、Ｙの値が、Ｘ＋０．１以上、Ｘ＋０．３以下であることを特徴とする付記３に記載の半導体装置。
（付記１１）
基板の上に、窒化物半導体により形成されたバッファ層と、
前記バッファ層の上に、窒化物半導体により形成された組成傾斜層と、
前記組成傾斜層の上に、窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成されたゲート電極、ソース電極及びドレイン電極と、
を有し、
前記バッファ層は、ＧａＮを含む材料により形成されており、
前記組成傾斜層は、Ｉｎを含む材料により形成されており、前記バッファ層の側から前記第１の半導体層の側に向かって、Ｉｎの組成比が減少していることを特徴とする半導体装置。
（付記１２）
前記第１の半導体層は、ＩｎＧａＮを含む材料により形成されていることを特徴とする付記１１に記載の半導体装置。
（付記１３）
前記バッファ層と前記組成傾斜層との間には第１の緩衝層が設けられており、
前記第１の緩衝層は、ＩｎＧａＮを含む材料により形成されていることを特徴とする付記１１または１２に記載の半導体装置。
（付記１４）
前記組成傾斜層は、前記第１の緩衝層と接する側は、前記第１の緩衝層の組成と同じ組成であって、前記第１の半導体層と接する側は、前記第１の半導体層の組成と同じ組成であって、前記第１の緩衝層の組成から前記第１の半導体層の組成までＩｎが組成傾斜していることを特徴とする付記１１から１３のいずれかに記載の半導体装置。
（付記１５）
前記組成傾斜層と前記第１の半導体層との間には第２の緩衝層が設けられており、
前記第２の緩衝層は、ＩｎＧａＮを含む材料により形成されていることを特徴とする付記１１から１３のいずれかに記載の半導体装置。
（付記１６）
前記第１の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする付記１５に記載の半導体装置。
（付記１７）
前記組成傾斜層は、前記第１の緩衝層と接する側は、前記第１の緩衝層の組成と同じ組成であって、前記第２の緩衝層と接する側は、前記第２の緩衝層の組成と同じ組成であって、前記第１の緩衝層の組成から前記第２の緩衝層の組成までＡｌが組成傾斜していることを特徴とする付記１６に記載の半導体装置。
（付記１８）
前記第２の半導体層は、ＡｌＧａＮまたはＩｎＡｌＮを含む材料により形成されていることを特徴とする付記１１から１７のいずれかに記載の半導体装置。
（付記１９）
前記組成傾斜層の膜厚は、１ｎｍ以上、５ｎｍ以下であることを特徴とする付記１から１８のいずれかに記載の半導体装置。
（付記２０）
付記１から１９のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記２１）
付記１から１９のいずれかに記載の半導体装置を有することを特徴とする増幅器。
１０ 基板
２１ 核形成層
２２ バッファ層
２３ 組成傾斜層
２４ 電子走行層（第１の半導体層）
２４ａ ２ＤＥＧ
２５ 電子供給層（第２の半導体層）
３１ ゲート電極
３２ ソース電極
３３ ドレイン電極

Claims (11)

  1. 基板の上に、窒化物半導体により形成されたバッファ層と、
    前記バッファ層の上に、窒化物半導体により形成された組成傾斜層と、
    前記組成傾斜層の上に、窒化物半導体により形成された第１の半導体層と、
    前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
    前記第２の半導体層の上に形成されたゲート電極、ソース電極及びドレイン電極と、
    を有し、
    前記バッファ層は、ＧａＮを含む材料により形成されており、
    前記組成傾斜層は、前記バッファ層の側から前記第１の半導体層の側に向かって、Ａｌの組成比が増加していることを特徴とする半導体装置。
  2. 前記第１の半導体層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記組成傾斜層と前記第１の半導体層との間には緩衝層が設けられており、
    前記緩衝層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする請求項１に記載の半導体装置。
  4. 前記第１の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする請求項３に記載の半導体装置。
  5. 基板の上に、窒化物半導体により形成されたバッファ層と、
    前記バッファ層の上に、窒化物半導体により形成された組成傾斜層と、
    前記組成傾斜層の上に、窒化物半導体により形成された第１の半導体層と、
    前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
    前記第２の半導体層の上に形成されたゲート電極、ソース電極及びドレイン電極と、
    を有し、
    前記バッファ層は、ＧａＮを含む材料により形成されており、
    前記組成傾斜層は、Ｉｎを含む材料により形成されており、前記バッファ層の側から前記第１の半導体層の側に向かって、Ｉｎの組成比が減少していることを特徴とする半導体装置。
  6. 前記第１の半導体層は、ＩｎＧａＮを含む材料により形成されていることを特徴とする請求項５に記載の半導体装置。
  7. 前記バッファ層と前記組成傾斜層との間には第１の緩衝層が設けられており、
    前記第１の緩衝層は、ＩｎＧａＮを含む材料により形成されていることを特徴とする請求項５または６に記載の半導体装置。
  8. 前記組成傾斜層と前記第１の半導体層との間には第２の緩衝層が設けられており、
    前記第２の緩衝層は、ＩｎＧａＮを含む材料により形成されていることを特徴とする請求項５から７のいずれかに記載の半導体装置。
  9. 前記第１の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする請求項８に記載の半導体装置。
  10. 請求項１から９のいずれかに記載の半導体装置を有することを特徴とする電源装置。
  11. 請求項１から９のいずれかに記載の半導体装置を有することを特徴とする増幅器。
JP2016020300A 2016-02-04 2016-02-04 半導体装置、電源装置及び増幅器 Pending JP2017139390A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2016020300A JP2017139390A (ja) 2016-02-04 2016-02-04 半導体装置、電源装置及び増幅器
US15/385,135 US20170229566A1 (en) 2016-02-04 2016-12-20 Semiconductor device, power-supply device, and amplifier

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016020300A JP2017139390A (ja) 2016-02-04 2016-02-04 半導体装置、電源装置及び増幅器

Publications (1)

Publication Number Publication Date
JP2017139390A true JP2017139390A (ja) 2017-08-10

Family

ID=59496493

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016020300A Pending JP2017139390A (ja) 2016-02-04 2016-02-04 半導体装置、電源装置及び増幅器

Country Status (2)

Country Link
US (1) US20170229566A1 (ja)
JP (1) JP2017139390A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019067786A (ja) * 2017-09-28 2019-04-25 株式会社東芝 高出力素子
WO2023238477A1 (ja) * 2022-06-10 2023-12-14 国立大学法人東海国立大学機構 窒化物半導体装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11444172B2 (en) * 2017-12-01 2022-09-13 Mitsubishi Electric Corporation Method for producing semiconductor device and semiconductor device

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5804768B2 (ja) * 2011-05-17 2015-11-04 古河電気工業株式会社 半導体素子及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019067786A (ja) * 2017-09-28 2019-04-25 株式会社東芝 高出力素子
US10629717B2 (en) 2017-09-28 2020-04-21 Kabushiki Kaisha Toshiba High power device
WO2023238477A1 (ja) * 2022-06-10 2023-12-14 国立大学法人東海国立大学機構 窒化物半導体装置

Also Published As

Publication number Publication date
US20170229566A1 (en) 2017-08-10

Similar Documents

Publication Publication Date Title
JP5784440B2 (ja) 半導体装置の製造方法及び半導体装置
US9184241B2 (en) Semiconductor apparatus
JP5987288B2 (ja) 半導体装置
US9269799B2 (en) Semiconductor apparatus
US9029868B2 (en) Semiconductor apparatus having nitride semiconductor buffer layer doped with at least one of Fe, Si, and C
JP5784441B2 (ja) 半導体装置及び半導体装置の製造方法
TWI557917B (zh) 半導體裝置及其製造方法
JP2015053328A (ja) 半導体装置
JP2015060987A (ja) 半導体装置及び半導体装置の製造方法
JP2013211423A (ja) 化合物半導体装置及びその製造方法
JP2013206976A (ja) 化合物半導体装置及びその製造方法
US9548365B2 (en) Semiconductor device and method for manufacturing semiconductor device
JP6244769B2 (ja) 半導体装置及び半導体装置の製造方法
JP2014072428A (ja) 半導体結晶基板の製造方法、半導体装置の製造方法、半導体結晶基板及び半導体装置
JP2016187025A (ja) 半導体装置
JP2016139655A (ja) 半導体装置及び半導体装置の製造方法
JP2018041786A (ja) 半導体結晶基板、半導体装置、半導体結晶基板の製造方法及び半導体装置の製造方法
KR20140042662A (ko) 반도체 장치 및 반도체 장치의 제조 방법
US20170229566A1 (en) Semiconductor device, power-supply device, and amplifier
JP6376257B2 (ja) 半導体装置
JP2017085014A (ja) 半導体結晶基板、半導体装置、半導体結晶基板の製造方法及び半導体装置の製造方法
JP2016187024A (ja) 半導体装置及び半導体装置の製造方法
JP2017168862A (ja) 半導体装置
JP2021118198A (ja) 半導体装置