JP5803979B2 - 炭化珪素基板および炭化珪素半導体装置ならびに炭化珪素基板および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素基板および炭化珪素半導体装置ならびに炭化珪素基板および炭化珪素半導体装置の製造方法 Download PDF

Info

Publication number
JP5803979B2
JP5803979B2 JP2013113090A JP2013113090A JP5803979B2 JP 5803979 B2 JP5803979 B2 JP 5803979B2 JP 2013113090 A JP2013113090 A JP 2013113090A JP 2013113090 A JP2013113090 A JP 2013113090A JP 5803979 B2 JP5803979 B2 JP 5803979B2
Authority
JP
Japan
Prior art keywords
silicon carbide
main surface
epitaxial layer
side end
end portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013113090A
Other languages
English (en)
Other versions
JP2014231457A (ja
JP2014231457A5 (ja
Inventor
田中　聡
聡 田中
山田　俊介
俊介 山田
拓 堀井
拓 堀井
松島　彰
彰 松島
良輔 久保田
良輔 久保田
恭子 沖田
恭子 沖田
隆幸 西浦
隆幸 西浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2013113090A priority Critical patent/JP5803979B2/ja
Priority to US14/786,063 priority patent/US9691608B2/en
Priority to PCT/JP2014/059825 priority patent/WO2014192411A1/ja
Priority to CN201480024728.6A priority patent/CN105164322A/zh
Priority to DE112014002647.6T priority patent/DE112014002647B4/de
Publication of JP2014231457A publication Critical patent/JP2014231457A/ja
Publication of JP2014231457A5 publication Critical patent/JP2014231457A5/ja
Application granted granted Critical
Publication of JP5803979B2 publication Critical patent/JP5803979B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/20—Epitaxial-layer growth characterised by the substrate the substrate being of the same materials as the epitaxial layer
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/36—Carbides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02598—Microstructure monocrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Description

本発明は、炭化珪素基板および炭化珪素半導体装置ならびに炭化珪素基板および炭化珪素半導体装置の製造方法に関するものであり、特に、炭化珪素基板の割れを抑制可能な炭化珪素基板および炭化珪素半導体装置ならびに炭化珪素基板および炭化珪素半導体装置の製造方法に関するものである。
近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
炭化珪素基板は、たとえば昇華法により製造された炭化珪素単結晶を切断した後に、側面部の面取りが行われることにより準備される。たとえば、特開２０１０−６４９１８号公報（特許文献１）には、炭化珪素基板の側面部の面取り加工が行われた炭化珪素単結晶ウェーハ上に炭化珪素エピタキシャル層が形成されることが記載されている。
特開２０１０−６４９１８号公報
しかしながら、面取り加工が実施された炭化珪素単結晶上に炭化珪素エピタキシャル層が形成された炭化珪素基板を用いて炭化珪素半導体装置を製造した場合、炭化珪素基板上に形成された二酸化珪素層が割れる場合があった。
本発明はこのような課題を解決するためになされたものであって、その目的は、炭化珪素基板上に形成された二酸化珪素層に割れが発生することを抑制可能な、炭化珪素基板および炭化珪素半導体装置ならびに炭化珪素基板および炭化珪素半導体装置の製造方法を提供することである。
本発明に係る炭化珪素基板の製造方法は以下の工程を有している。第１の主面と第１の主面と反対側の第２の主面と、第１の主面と第２の主面とを繋ぐ第１の側端部とを有し、かつ第１の主面の幅の最大値が１００ｍｍより大きい炭化珪素単結晶基板が準備される。第１の側端部と、第１の主面と、第１の主面および第１の側端部の境界とに接する炭化珪素エピタキシャル層が形成される。第１の側端部と境界に接して形成された炭化珪素エピタキシャル層が除去される。
本発明に係る炭化珪素基板は、炭化珪素単結晶基板と、炭化珪素エピタキシャル層とを有する。炭化珪素単結晶基板は、第１の主面と第１の主面と反対側の第２の主面と、第１の主面と第２の主面とを繋ぐ第１の側端部とを有し、かつ第１の主面の幅の最大値が１００ｍｍより大きい。第１の主面の中心に接する炭化珪素エピタキシャル層は、第１の主面の中心に接する第３の主面と、第３の主面とは反対の第４の主面とを含む。第４の主面の外周端部は、第１の主面と第１の側端部との境界よりも第１の主面と平行な方向の中心側に位置する。
本発明によれば、炭化珪素基板上に形成された二酸化珪素層に割れが発生することを抑制可能な、炭化珪素基板および炭化珪素半導体装置ならびに炭化珪素基板および炭化珪素半導体装置の製造方法を提供することができる。
本発明の実施の形態１における炭化珪素基板の構造を概略的に示す平面模式図である。 本発明の実施の形態１における炭化珪素基板の構造を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素基板の製造方法を概略的に示すフロー図である。 本発明の実施の形態１における炭化珪素基板の製造方法の第１の工程を概略的に示す平面模式図である。 本発明の実施の形態１における炭化珪素基板の製造方法の第１の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素基板の製造方法の第２の工程を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素基板の製造方法の第２の工程の第１の例（ａ）および第２の例（ｂ）を概略的に示す平面模式図である。 図７における領域Ｃの拡大平面模式図である。 図８における領域ＩＸ−ＩＸの断面模式図である。 図８における領域Ｘ−Ｘの断面模式図である。 本発明の実施の形態１における炭化珪素基板の構造を概略的に示す断面模式図である。 本発明の実施の形態１における炭化珪素基板の製造方法の第３の工程を概略的に示す断面模式図である。 本発明の実施の形態２における炭化珪素半導体装置の構造を概略的に示す断面模式図である。 本発明の実施の形態２における炭化珪素半導体装置が有する炭化珪素基板の構造を概略的に示す斜視模式図である。 本発明の実施の形態２における炭化珪素半導体装置の製造方法を概略的に示すフロー図である。 本発明の実施の形態２における炭化珪素半導体装置の製造方法の第１の工程を概略的に示す断面模式図である。 本発明の実施の形態２における炭化珪素半導体装置の製造方法の第２の工程を概略的に示す断面模式図である。 本発明の実施の形態２における炭化珪素半導体装置の製造方法の第２の工程における炭化珪素半導体装置の端部を概略的に示す拡大断面模式図である。 本発明の実施の形態２における炭化珪素半導体装置の製造方法の第３の工程を概略的に示す断面模式図である。 本発明の実施の形態２における炭化珪素半導体装置の製造方法の第４の工程を概略的に示す断面模式図である。 本発明の実施の形態２における炭化珪素半導体装置の製造方法の第５の工程を概略的に示す断面模式図である。 本発明の実施の形態２における炭化珪素半導体装置の製造方法の第６の工程を概略的に示す断面模式図である。 本発明の実施の形態２における炭化珪素半導体装置の製造方法の第７の工程を概略的に示す断面模式図である。 本発明の実施の形態２における炭化珪素半導体装置の製造方法の第８の工程を概略的に示す断面模式図である。 本発明の実施の形態２における炭化珪素半導体装置の製造方法の第９の工程を概略的に示す断面模式図である。 本発明の実施の形態２における炭化珪素半導体装置の製造方法の第１０の工程を概略的に示す断面模式図である。 本発明の実施の形態３における炭化珪素基板の構造を概略的に示す断面模式図である。 本発明の実施の形態４における炭化珪素半導体装置の製造方法の第２の工程における炭化珪素半導体装置の端部を概略的に示す拡大断面模式図である。 本発明の実施の形態３における炭化珪素基板の製造方法の第３の工程の変形例１を概略的に示す断面模式図である。 本発明の実施の形態３における炭化珪素基板の製造方法の第３の工程の変形例２を概略的に示す断面模式図である。 炭化珪素単結晶基板の第４の面が（０００１）面の場合におけるオリエンテーションフラット部ＯＦおよびインデックスフラット部ＩＦの位置を概略的に示す平面模式図である。 炭化珪素単結晶基板の第４の面が（０００−１）面の場合におけるオリエンテーションフラット部ＯＦおよびインデックスフラット部ＩＦの位置を概略的に示す平面模式図である。
以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
はじめに、本発明の実施の形態の概要について以下の（１）〜（２０）に記す。
発明者らは炭化珪素基板上に形成された二酸化珪素層が割れる原因について鋭意研究の結果、以下の知見を得て本発明を見出した。まず炭化珪素単結晶基板上に炭化珪素エピタキシャル層を形成すると、炭化珪素エピタキシャル層の外周端部において段差部が形成される。その後、エピタキシャル層上に二酸化珪素層が形成されると、炭化珪素基板の表面を横断するように二酸化珪素層に割れが発生する。炭化珪素基板のサイズが１００ｍｍ以下の場合は、二酸化珪素層の割れはほとんど発生しなかったが、特に炭化珪素基板のサイズが１００ｍｍを超えると、二酸化珪素層の割れが顕著に発生する。また二酸化珪素層の割れは、二酸化珪素層が形成された炭化珪素基板に対して熱処理が行われた場合に発生したり、二酸化珪素層が形成された炭化珪素基板を、基板保持用チャックに装着したり、基板保持用チャックから取り外したりする場合において発生する場合が多い。さらに、炭化珪素の熱膨張係数は、二酸化珪素の熱膨張係数の約７倍程度の大きさである。以上を総合的に考慮すると、二酸化珪素層の割れの原因の一つは、二酸化珪素と炭化珪素との熱膨張係数の違いに起因して二酸化珪素層に発生する応力であると推測される。
またエピタキシャル層の外周端部に形成された段差部を詳細に調査すると、当該段差部の多くは、＜１１−２０＞方位と平行な直線を炭化珪素単結晶基板の主面に投影した直線を当該主面内において±２０°の範囲内で回転した直線に沿って伸長するように形成されていることが分かった。二酸化珪素層の割れは、段差部が伸長する方向に伸びているので、上記段差部を起点として発生すると考えられる。つまり、エピタキシャル層の外周端部に形成された段差部を除去することにより、二酸化珪素層の割れを抑制することができると考えられる。
（１）実施の形態に係る炭化珪素基板の製造方法は以下の工程を有している。第１の主面８０ａと第１の主面８０ａと反対側の第２の主面８０ｂと、第１の主面８０ａと第２の主面８０ｂとを繋ぐ第１の側端部８０ｃとを有し、かつ第１の主面８０ａの幅Ｄの最大値が１００ｍｍより大きい炭化珪素単結晶基板８０が準備される。第１の側端部８０ｃと、第１の主面８０ａと、第１の主面８０ａおよび第１の側端部８０ｃの境界８０ｄとに接する炭化珪素エピタキシャル層８１が形成される。第１の側端部８０ｃと境界８０ｄに接して形成された炭化珪素エピタキシャル層８１が除去される。
実施の形態に係る炭化珪素基板の製造方法によれば、１００ｍｍより大きい幅を有する炭化珪素単結晶基板８０の第１の主面８０ａと、第１の側端部８０ｃと、境界８０ｄとに接する炭化珪素エピタキシャル層８１が形成された後、第１の側端部８０ｃおよび境界８０ｄに接して形成された炭化珪素エピタキシャル層８１が除去される。これにより、上記第１の側端部８０ｃと境界８０ｄ上に形成された段差部２が除去されるので、炭化珪素基板１０上に二酸化珪素層が形成された場合において、二酸化珪素層に対して割れが発生することを抑制することができる。
（２）実施の形態に係る炭化珪素基板の製造方法において好ましくは、炭化珪素エピタキシャル層を形成する工程では、境界上に段差部２を有する炭化珪素エピタキシャル層８１が形成される。炭化珪素エピタキシャル層を除去する工程では、段差部２が除去される。これにより、炭化珪素基板１０上に二酸化珪素層が形成された場合において、二酸化珪素層に対して割れが発生することを効果的に抑制することができる。
（３）実施の形態に係る炭化珪素基板の製造方法において好ましくは、段差部２は、＜１１−２０＞方位と平行な直線を第１の主面８０ａに投影した直線を第１の主面８０ａ内において±２０°の範囲内で回転した直線に沿って伸長するように形成されている。二酸化珪素層の割れは、特に、＜１１−２０＞方位と平行な直線を第１の主面８０ａに投影した直線を第１の主面８０ａ内において±２０°の範囲内で回転した直線に沿って伸長する段差部２に起因して発生すると考えられる。それゆえ、上記の方向に伸長する段差部を除去することにより、二酸化珪素層に対して割れが発生することをより効果的に抑制することができる。
（４）実施の形態に係る炭化珪素基板の製造方法において好ましくは、第１の側端部８０ｃから中心８０ｐに向かう方向に沿った段差部２の長さＬ３は、５０μｍ以上５０００μｍ以下である。二酸化珪素層の割れは、特に、１００μｍ以上の長さを有する段差部２に起因して発生すると考えられる。それゆえ、上記の長さを有する段差部２を除去することにより、二酸化珪素層に対して割れが発生することをより効果的に抑制することができる。
（５）実施の形態に係る炭化珪素基板の製造方法において好ましくは、第１の主面８０ａに垂直な方向の段差部２の深さＨ１は、１μｍ以上５０μｍ以下である。二酸化珪素層の割れは、特に、５μｍ以上の深さを有する段差部２に起因して発生すると考えられる。段差部２の深さＨ１は、炭化珪素エピタキシャル層の厚みに比例して増大する傾向があるが、深さＨ１は炭化珪素エピタキシャル層の厚み以上になる場合もあり、炭化珪素エピタキシャル層の厚み以下である場合もある。これは、炭化珪素エピタキシャル層の成長条件、および、側端部８１ｃ（長さＬ２の部分）の形状に依存する。また、長さＬ３と深さＨ１の関係は以下の通りである。長さＬ３が短くても深さＨ１が大きい場合と、逆に長さＬ３が長くても深さＨ１が小さい場合とにおいて、割れが発生しやすくなる。上記の深さを有する段差部を除去することにより、二酸化珪素層に対して割れが発生することをより効果的に抑制することができる。
（６）実施の形態に係る炭化珪素基板の製造方法において好ましくは、第１の主面８０ａの中心８０ｐ上における炭化珪素エピタキシャル層８１の厚みＨ２は、５μｍ以上である。二酸化珪素層の割れの原因となる段差部２は、炭化珪素エピタキシャル層８１の厚みが５μｍ以上の場合に顕著に発生すると考えられる。それゆえ、炭化珪素エピタキシャル層８１の厚みが５μｍ以上の場合において、二酸化珪素層に対して割れが発生することをより効果的に抑制することができる。
（７）実施の形態に係る炭化珪素半導体装置の製造方法は以下の工程を有している。上記（１）〜（６）のいずれかに記載の方法で製造された炭化珪素基板が準備される。炭化珪素エピタキシャル層８１の主面１０ａに対向して配置された二酸化珪素層６１、９３が形成される。これにより、炭化珪素エピタキシャル層８１の主面１０ａに対向して配置された二酸化珪素層６１、９３に対して割れが発生することを抑制することができる。
（８）実施の形態に係る炭化珪素半導体装置の製造方法において好ましくは、二酸化珪素層６１は、イオン注入用マスク６１ａを含む。これにより、イオン注入用マスク６１ａに対して割れが発生することを抑制することができる。
（９）実施の形態に係る炭化珪素半導体装置の製造方法において好ましくは、イオン注入用マスク６１ａは、炭化珪素単結晶基板８０の第１の側端部８０ｃに接する。イオン注入用マスク６１ａは、段差部２が除去された第１の側端部８０ｃに接して形成されるため、イオン注入用マスク６１ａに対して割れが発生することを抑制することができる。
（１０）実施の形態に係る炭化珪素半導体装置の製造方法において好ましくは、二酸化珪素層９３は、層間絶縁膜９３を含む。これにより、層間絶縁膜９３に対して割れが発生することを抑制することができる。
（１１）実施の形態に係る炭化珪素半導体装置の製造方法において好ましくは、二酸化珪素層６１、９３の厚みＨ３は、０．８μｍ以上２０μｍ以下である。これにより、二酸化珪素層６１、９３の厚みＨ３が０．８μｍ以上２０μｍ以下の場合においても、二酸化珪素層６１、９３に対して割れが発生することを抑制することができる。
（１２）実施の形態に係る炭化珪素半導体装置の製造方法において好ましくは、二酸化珪素層を形成する工程の後、炭化珪素基板１０および二酸化珪素層６１、９３をアニールする工程をさらに備えた。これにより、炭化珪素基板１０および二酸化珪素層６１、９３をアニールする場合においても、二酸化珪素層６１、９３に対して割れが発生することを抑制することができる。
（１３）実施の形態に係る炭化珪素基板は、炭化珪素単結晶基板８０と、炭化珪素エピタキシャル層８１とを有する。炭化珪素単結晶基板８０は、第１の主面８０ａと第１の主面と反対側の第２の主面８０ｂと、第１の主面８０ａと第２の主面８０ｂとを繋ぐ第１の側端部８０ｃとを有し、かつ第１の主面８０ａの幅Ｄの最大値が１００ｍｍより大きい。第１の主面８０ａの中心８０ｐに接する炭化珪素エピタキシャル層８１は、第１の主面８０ａの中心８０ｐに接する第３の主面１０ｂと、第３の主面１０ｂとは反対の第４の主面１０ａとを含む。第４の主面１０ａの外周端部８１ｅは、第１の主面８０ａと第１の側端部８０ｃとの境界８０ｄよりも第１の主面８０ａと平行な方向の中心８０ｐ側に位置する。
実施の形態に係る炭化珪素基板によれば、１００ｍｍより大きい幅を有する炭化珪素単結晶基板８０の第１の主面８０ａの中心８０ｐに接する炭化珪素エピタキシャル層８１の第４の主面１０ａの外周端部８１ｅは、第１の主面８０ａと第１の側端部８０ｃとの境界８０ｄよりも第１の主面８０ａと平行な方向の中心８０ｐ側に位置する。これにより、上記境界８０ｄ上の段差部２が除去された炭化珪素基板１０を得ることができる。それゆえ、炭化珪素基板１０上に二酸化珪素層が形成された場合において、二酸化珪素層に対して割れが発生することを抑制することができる。
（１４）実施の形態に係る炭化珪素基板において好ましくは、第３の主面１０ｂの外周端部８１ｔは、第１の主面８０ａと第１の側端部８０ｃとの境界８０ｄよりも第１の主面８０ａと平行な方向の中心８０ｐ側に位置する。これにより、上記境界８０ｄ上の炭化珪素エピタキシャル層８１が除去された炭化珪素基板１０を得ることができる。それゆえ、炭化珪素基板１０上に二酸化珪素層が形成された場合において、二酸化珪素層に対して割れが発生することを抑制することができる。
（１５）実施の形態に係る炭化珪素基板において好ましくは、炭化珪素エピタキシャル層８１は、第３の主面１０ｂと第４の主面１０ａとを繋ぐ第２の側端部８１ｃを含む。断面視において、第２の側端部８１ｃは、第１の側端部８０ｃに沿って曲率を有するように形成されている。これにより、上記境界８０ｄ上の段差部２が除去された炭化珪素基板１０を得ることができる。それゆえ、炭化珪素基板１０上に二酸化珪素層が形成された場合において、二酸化珪素層に対して割れが発生することを抑制することができる。
（１６）実施の形態に係る炭化珪素基板において好ましくは、第４の主面１０ａの外周端部８１ｅから、境界８０ｄまでの第１の主面８０ａと平行な方向の距離Ｌ１は、１０μｍ以上５０００μｍ以下である。これにより、上記境界８０ｄ上の段差部２が効果的に除去された炭化珪素基板１０が得られる。それゆえ、炭化珪素基板１０上に二酸化珪素層が形成された場合において、二酸化珪素層に対して割れが発生することを抑制することができる。
（１７）実施の形態に係る炭化珪素基板において好ましくは、第１の主面８０ａの中心８０ｐ上における炭化珪素エピタキシャル層８１の厚みＨ２は、５μｍ以上である。二酸化珪素層の割れの原因となる段差部２は、炭化珪素エピタキシャル層８１の厚みが５μｍ以上の場合に顕著に発生すると考えられる。それゆえ、炭化珪素エピタキシャル層８１の厚みが５μｍ以上の場合において、二酸化珪素層に対して割れが発生することをより効果的に抑制することができる。
（１８）実施の形態に係る炭化珪素半導体装置は、（１２）〜（１４）のいずれかに記載の炭化珪素基板１０と、炭化珪素エピタキシャル層８１に対向して配置された二酸化珪素層９３とを有する。これにより、炭化珪素半導体装置の二酸化珪素層９３に対する割れを抑制することができる。
（１９）実施の形態に係る炭化珪素半導体装置において好ましくは、二酸化珪素層９３は、層間絶縁膜９３である。これにより、炭化珪素半導体装置の層間絶縁膜に対する割れを抑制することができる。
（２０）実施の形態に係る炭化珪素半導体装置において好ましくは、二酸化珪素層９３の厚みＨ３は、０．８μｍ以上２０μｍ以下である。二酸化珪素層９３の厚みＨ３が０．８μｍ以上２０μｍ以下の場合においても、二酸化珪素層９３に対して割れが発生することを抑制することができる。
次に、本発明の実施の形態についてより詳細に説明する。
（実施の形態１）
図１および図２を参照して、実施の形態１に係る炭化珪素基板１０の構成について説明する。実施の形態１に係る炭化珪素基板１０は、炭化珪素単結晶基板８０と、炭化珪素エピタキシャル層８１とを主に有している。炭化珪素単結晶基板８０は、たとえばポリタイプ４Ｈの六方晶炭化珪素からなる。炭化珪素単結晶基板８０は、たとば窒素などの不純物元素を含んでおり、炭化珪素単結晶基板８０の導電型はｎ型（第１導電型）である。炭化珪素単結晶基板８０に含まれる窒素などの不純物の濃度は、たとえば１×１０18ｃｍ-3程度以上１×１０19ｃｍ-3程度以下である。炭化珪素単結晶基板８０は、第１の主面８０ａと、第１の主面８０ａと反対側の第２の主面８０ｂと、第１の主面８０ａと第２の主面８０ｂとを繋ぐ第１の側端部８０ｃと、第１の側端部８０ｃと第１の主面８０ａとの境界８０ｄと、最外周部８０ｅとを有している。第１の側端部８０ｃは、面取り加工された面であり、断面視（第１の主面に平行な方向の視野）において外周方向に凸となる曲率を有する部分である。第１の主面８０ａは、たとえば｛０００１｝面であってもよいし、｛０００１｝面から１０°以下程度オフした面であってもよいし、｛０００１｝面から０．２５°以下程度オフした面であってもよい。言い換えれば、第１の主面８０ａは、たとえば（０００１）面または（０００−１）面であってもよいし、（０００１）面または（０００−１）面から１０°以下程度オフした面であってもよいし、（０００１）面または（０００−１）面から０．２５°以下程度オフした面であってもよい。
炭化珪素エピタキシャル層８１は、炭化珪素単結晶基板８０の第１の主面８０ａ上に接して設けられている。炭化珪素エピタキシャル層８１の厚みは、たとえば５μｍ以上４０μｍ以下程度である。炭化珪素エピタキシャル層８１は、たとえば窒素などの不純物元素を含んでおり、炭化珪素エピタキシャル層８１の導電型はｎ型である。炭化珪素エピタキシャル層８１の不純物濃度は、炭化珪素単結晶基板８０の不純物濃度よりも低くてもよい。炭化珪素エピタキシャル層８１の不純物濃度は、たとえば１×１０15ｃｍ-3程度以上１×１０16ｃｍ-3程度以下である。炭化珪素エピタキシャル層８１は、第１の主面８０ａに接する第３の主面１０ｂと、第３の主面１０ｂと反対側の第４の主面１０ａと、第３の主面１０ｂと第４の主面１０ａとを繋ぐ第２の側端部８１ｃと、第４の主面１０ａの外周端部８１ｅと、第３の主面１０ｂの外周端部８１ｔとを有している。
図１を参照して、平面視（第４の主面１０ａの法線方向の視野）において、炭化珪素基板１０の炭化珪素単結晶基板８０の第４の主面１０ａの幅Ｄの最大値は１００ｍｍより大きい。好ましくは、第４の主面１０ａの幅Ｄの最大値は１５０ｍｍ以上である。炭化珪素基板１０は略円形である。炭化珪素基板１０はオリエンテーションフラット部ＯＦを有していてもよい。
図２を参照して、炭化珪素エピタキシャル層８１は、第１の主面８０ａの中心８０ｐに接する第３の主面１０ｂと、第３の主面１０ｂとは反対の第４の主面１０ａとを含む。断面視において、第４の主面１０ａの外周端部８１ｅは、第１の主面８０ａと第１の側端部８０ｃとの境界８０ｄよりも第１の主面８０ａと平行な方向の中心８０ｐ（図４参照）側に位置する。第１の主面８０ａと第１の側端部８０ｃとの境界８０ｄは、第１の主面８０ａと第１の側端部８０ｃとが繋がれた線の変曲点であってもよい。炭化珪素エピタキシャル層８１は、第３の主面１０ｂと第４の主面１０ａとを繋ぐ第２の側端部８１ｃを含む。第４の主面１０ａの外周端部８１ｅは、第４の主面１０ａと第２の側端部８１ｃとが繋がれた線の変曲点であってもよい。断面視において、炭化珪素エピタキシャル層８１の第２の側端部８１ｃは、外周方向に凸の曲率を有するように形成されており、炭化珪素単結晶基板８０の第１の側端部８０ｃに沿って形成されている。好ましくは、断面視における、第２の側端部８１ｃの曲率半径は、第１の側端部８０ｃの曲率半径とほぼ同じである。
第１の主面８０ａおよび第１の側端部８０ｃとの境界８０ｄ上における炭化珪素エピタキシャル層８１の厚みは、ほぼ０であり、第１の主面８０ａの中心８０ｐ（図４参照）上に位置する炭化珪素エピタキシャル層８１の厚みＨ２はたとえば５μｍ以上である。またエピタキシャル層８１の第３の主面１０ｂの外周端部８１ｔは、炭化珪素単結晶基板８０の第１の主面８０ａと第１の側端部８０ｃとの境界８０ｄに位置する。好ましくは、断面視において、炭化珪素単結晶基板８０の最外周部８０ｅは、第１の主面８０ａおよび第２の主面８０ｂの中間位置よりも第１の主面８０ａ側に位置する。好ましくは、第４の主面１０ａの外周端部８１ｅから、境界８０ｄまでの第１の主面８０ａと平行な方向の距離Ｌ４は、５０μｍ以上１０００μｍ以下である。また、炭化珪素基板１０の側端部の形状は第４の主面１０ａ側と第２の主面８０ｂ側とで非対称であってもよいし、対称であってもよい。
次に、図３を参照して、実施の形態１に係る炭化珪素基板１０の製造方法について説明する。まず、炭化珪素単結晶基板準備工程（Ｓ１０：図３）が実施される。具体的には、図４および図５を参照して、たとえばポリタイプが４Ｈである単結晶炭化珪素からなるインゴット（図示しない）をスライスすることにより、導電型がｎ型の炭化珪素単結晶基板８０が準備される。炭化珪素単結晶基板８０は、たとえば窒素などの不純物が含む。炭化珪素単結晶基板８０に含まれる窒素などの不純物の濃度は、たとえば１×１０18ｃｍ-3程度以上１×１０19ｃｍ-3程度以下である。炭化珪素単結晶基板８０は、第１の主面８０ａと、第１の主面８０ａと反対側の第２の主面８０ｂと、第１の主面８０ａと第２の主面８０ｂとを繋ぐ第１の側端部８０ｃと、第１の側端部８０ｃと第１の主面８０ａとの境界８０ｄと、最外周部８０ｅとを有している。
図４を参照して、平面視において、炭化珪素単結晶基板８０は第１の主面８０ａの中心８０ｐを有している。第１の主面８０ａが円の場合、中心８０ｐは円の中心である。第１の主面が円でない場合、中心８０ｐは炭化珪素単結晶基板８０の重心を通り、かつ第１の主面８０ａの法線と平行な線と、第１の主面８０ａとの交点のことである。第１の主面８０ａは、たとえば｛０００１｝面であってもよいし、｛０００１｝面から１０°以下程度オフした面であってもよいし、｛０００１｝面から０．２５°以下程度オフした面であってもよい。炭化珪素単結晶基板８０の第１の主面８０ａの幅Ｄの最大値は１００ｍｍより大きい。好ましくは、第１の主面８０ａの幅Ｄの最大値は１５０ｍｍ以上である。
より具体的には、図３１を参照して、炭化珪素単結晶基板８０の第１の主面８０ａは、たとえば（０００１）面であってもよいし、（０００１）面から１０°以下程度オフした面であってもよいし、（０００１）面から０．２５°以下程度オフした面であってもよい。（０００１）面はＳｉ面とも呼ばれる。第１の主面８０ａが（０００１）面である場合、オリエンテーションフラット部ＯＦが延在する方向と垂直な方向ａ１は、＜１−１００＞方向となり、より特定的には[１−１００]方向となる。インデックスフラット部ＩＦが延在する方向と垂直な方向ａ２は、＜１１−２０＞方向となり、より特定的には［１１−２０］方向となる。また、図３２を参照して、炭化珪素単結晶基板８０の第１の主面８０ａは、たとえば（０００−１）面であってもよいし、（０００−１）面から１０°以下程度オフした面であってもよいし、（０００−１）面から０．２５°以下程度オフした面であってもよい。（０００−１）面はＣ面とも呼ばれる。第１の主面８０ａが（０００−１）面である場合、オリエンテーションフラット部ＯＦが延在する方向と垂直な方向ａ１は、＜１−１００＞方向となり、より特定的には［１−１００］方向となる。インデックスフラット部ＩＦが延在する方向と垂直な方向ａ４は、＜１１−２０＞方向となり、より特定的には［１１−２０］方向となる。
次に、炭化珪素エピタキシャル層形成工程（Ｓ２０：図３）が実施される。具体的には、図６を参照して、炭化珪素エピタキシャル層８１は、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、炭化珪素単結晶基板８０の第１の主面８０ａおよび第１の側端部８０ｃに接して形成される。炭化珪素エピタキシャル層８１は、第１の主面８０ａに接する第３の主面１０ｂと、第３の主面１０ｂと反対側の第４の主面１０ａと、第３の主面１０ｂと第４の主面１０ａとを繋ぐ第２の側端部８１ｃと、第２の側端部８１ｃと第４の主面１０ａとの外周端部８１ｅとを有している。
より具体的には、まず炭化珪素単結晶基板８０がチャンバ内に配置された後、炭化珪素単結晶基板がたとえば１５００℃以上１７００℃以下の温度に昇温される。その後、炭化珪素原料ガスがチャンバ内に導入される。炭化珪素原料ガスは、たとえばシランと、プロパンと、窒素と、アンモニアとを含むガスである。これにより、炭化珪素単結晶基板８０の第１の主面８０ａと、第１の側端部８０ｃと、第１の主面８０ａおよび第１の側端部８０ｃの境界８０ｄとに接する炭化珪素エピタキシャル層８１が形成される。
図７（ａ）を参照して、平面視において、エピタキシャル層８１の第４の主面１０ａの側端部８１ｃ付近には、複数の段差部２が形成されている。段差部２は、炭化珪素単結晶基板８０の側端部８１ｃから中心８０ｐ方向に向かって伸長するように形成されている。典型的には、段差部２は、第４の主面１０ａの図中下側であるオリエンテーションフラット部ＯＦ側および第４の主面１０ａの図中左側である第１の部分Ｐ１側に主に形成され、当該第１の部分Ｐ１と反対側の第２の部分Ｐ２側においてはほとんど形成されていない。なお、第４の主面１０ａが（０００１）面である場合、第１の部分Ｐ１はインデックスフラット部ＩＦであり、第４の主面が（０００−１）面である場合、第２の部分Ｐ２がインデックスフラット部ＩＦである。第４の主面１０ａが（０００１）面および（０００−１）面のいずれの場合においても、段差部２は、第２の部分Ｐ２側よりも第１の部分Ｐ１側に多く形成される。
また図７（ｂ）を参照して、段差部２は、第４の主面１０ａの図中下側であるオリエンテーションフラット部ＯＦ側と、オリエンテーションフラット部ＯＦと反対側と、第４の主面１０ａの図中左側である第１の部分Ｐ１側と、当該第１の部分Ｐ１の反対側の第２の部分Ｐ２側とに形成されていてもよい。この場合、第２の部分Ｐ２側に形成される段差部２の平均の長さは、第１の部分Ｐ１側に形成される段差部２の平均の長さよりも長くてもよい。また、第２の部分Ｐ２側に形成される段差部２の本数は、第１の部分Ｐ１側に形成される段差部２の本数よりも少なくてもよい。さらに、＜１１−２０＞方位に沿って伸長する段差部２以外に、＜１−１００＞方位に沿って伸長する段差部２が形成されていてもよい。図７（ａ）の場合と同様に、第４の主面１０ａが（０００１）面である場合、第１の部分Ｐ１はインデックスフラット部ＩＦであり、第４の主面が（０００−１）面である場合、第２の部分Ｐ２がインデックスフラット部ＩＦである。
図８〜図１０を参照して、段差部２の詳細について説明する。図８に示すように、第４の主面１０ａが｛０００１｝面である場合、段差部２は第２の側端部８１ｃから＜１１−２０＞方向から第４の主面１０ａ内において±２０°の範囲の方向に沿って伸長するように形成されている。言い換えれば、第４の主面１０ａにおいて、段差部２の伸長方向ａ３と、オリエンテーションフラット部ＯＦが延在する方向ａ２との成す角度を角度θとすると、角度θの範囲は−２０°以上２０°以下である。なお、角度の正負に関しては、段差部２が＜１１−２０＞方向から＜１−１００＞方向に傾いている場合を正とすることができる。炭化珪素単結晶基板８０の第１の側端部８０ｃから中心８０ｐに向かう方向に沿った段差部２の長さはたとえば、５０μｍ以上５０００μｍ以下である。また上記段差部２の長さＬ３を第１の主面８０ａの幅の最大値で除した比率は、０．０３％以上５％以下である。炭化珪素単結晶基板８０の第２の側端部８１ｃの外周端から境界８１ｄまでの距離Ｌ２はたとえば１５０μｍである。オリエンテーションフラット部が延在する方向と平行な方向ａ２における上記境界８１ｄから段差部２の終端までの距離Ｌ１はたとえば２００μｍである。当該距離Ｌ１は、たとえば２００μｍ以上１０００μｍ以下であり、好ましくは３００μｍ以上６００μｍ以下である。第１の側端部８０ｃから中心８０ｐに向かう方向に沿った段差部２の長さＬ３は、たとえば５０μｍ以上５０００μｍ以下である。
図９を参照して、段差部２は炭化珪素エピタキシャル層８１の第４の主面１０ａに開口を有する亀裂であり、炭化珪素エピタキシャル層８１内に段差部２の底部が形成されていてもよい。第４の主面１０ａの最表面から段差部２の底部までの深さＨ１（つまり段差部２の第１の主面８０ａに垂直な方向の深さＨ１）は、たとえば１μｍ以上５０μｍ以下である。
図８および図１０を参照して、段差部２は、炭化珪素単結晶基板８０の第１の側端部８０ｃの上方、第１の主面８０ａの上方および第１の側端部８０ｃと第１の主面８０ａとの境界８０ｄの上方に形成されている。第１の主面８０ａ上に形成された炭化珪素エピタキシャル層８１の第４の主面１０ａには、ステップフロー成長のステップ３が形成されている。段差部２は、ステップバンチングであってもよい。ステップフロー成長のステップ３は１ｎｍ〜１０ｎｍ程度が典型値であるが、当該段差部２の段差は１μｍ〜５０μｍ程度である。段差部２は、複数の面方位を有する面が露出した第１の側端部８０ｃ上に形成された炭化珪素エピタキシャル層８１の部分から第１の主面上に形成された炭化珪素エピタキシャル層８１の部分にまで形成されていてもよい。
図１１を参照して、炭化珪素エピタキシャル層８１の第４の主面１０ａが｛０００１｝面から＜１１−２０＞方向に角度αだけオフした面である場合を想定する。ここでｃ１方向が＜０００１＞方向であり、ａ５方向が＜１１−２０＞方向であるとする。この場合、方向ａ２は、＜１１−２０＞方向と平行な直線を第４の主面１０ａに投影した直線に沿った方向ａ２である。図８に示すように、段差部２が第４の主面１０ａ内において伸長する方向ａ３は、＜１１−２０＞方向と平行な直線を第４の主面１０ａに投影した直線を第４の主面１０ａ内において±２０°の範囲内の角度θだけ回転した直線に沿った方向である。ここで、ｃ２方向は第４の主面１０ａの法線方向である。なお、上記角度α（オフ角）が０°である場合、ａ２方向は＜１１−２０＞方向となる。
次に、エピタキシャル層の端部除去工程（Ｓ３０：図３）が実施される。具体的には、図１２を参照して、炭化珪素単結晶基板８０の第１の側端部８０ｃおよび炭化珪素エピタキシャル層８１の第２の側端部８１ｃとが、たとえば研磨などにより除去されことにより、第１の側端部８０ｃおよび境界８０ｄに接して形成された炭化珪素エピタキシャル層８１が除去される。これにより、炭化珪素エピタキシャル層８１の第４の主面１０ａに形成されていた段差部２が除去される。図１２において、破線で示した部分は研磨前の炭化珪素基板１０の形状であり、実線で示した部分は研磨後の炭化珪素基板１０の形状である。好ましくは、炭化珪素単結晶基板８０の第１の側端部８０ｃおよび炭化珪素エピタキシャル層８１の第２の側端部８１ｃとが第１の主面８０ａと平行な方向に同時に研磨されることにより、上記段差部２が除去される。炭化珪素単結晶基板８０および炭化珪素エピタキシャル層８１の研磨量Ｌ５は、たとえば５０μｍ以上１０００μｍ以下程度である。
段差部２の除去は、たとえばチャンファリングやエッジポリッシングにより行われてもよい。チャンファリングの条件は、たとえば以下の通りである。砥粒の種類がダイヤ、もしくはCBN（立方晶窒化ホウ素）であり、砥粒の番手が４００番から２５００番であり、結合剤がメタル、電着、レジンのいずれかである層型砥石に配置された、所望の形状をした溝部に基板の端面を押し当て、基板と砥石を相対的に回転させることにより基板の端部を面取り加工する。エッジポリッシングの条件は、たとえば以下の通りである。砥粒の種類がダイヤ、もしくはCBNであり、砥粒の番手が１０００番から１００００番であり、結合剤がメタル、電着、レジン、硬質ゴムのいずれかである砥石に基板の端部を押し当て、基板端面を研磨加工する。なお、段差部２の除去は、後述する二酸化珪素層形成工程（Ｓ４０：図１５）の前に行われる。
次に、実施の形態１に係る炭化珪素基板１０の作用効果について説明する。
実施の形態に係る炭化珪素基板の製造方法によれば、１００ｍｍより大きい幅を有する炭化珪素単結晶基板８０の第１の主面８０ａと、第１の側端部８０ｃと、境界８０ｄとに接する炭化珪素エピタキシャル層８１が形成された後、第１の側端部８０ｃおよび境界８０ｄに接して形成された炭化珪素エピタキシャル層８１が除去される。これにより、上記第１の側端部８０ｃと境界８０ｄ上に形成された段差部２が除去されるので、炭化珪素基板１０上に二酸化珪素層が形成された場合において、二酸化珪素層に対して割れが発生することを抑制することができる。
また実施の形態１に係る炭化珪素基板１０の製造方法によれば、炭化珪素エピタキシャル層を形成する工程では、境界上に段差部２を有する炭化珪素エピタキシャル層８１が形成される。炭化珪素エピタキシャル層を除去する工程では、段差部２が除去される。これにより、炭化珪素基板上に二酸化珪素層が形成された場合において、二酸化珪素層に対して割れが発生することを効果的に抑制することができる。
さらに実施の形態１に係る炭化珪素基板１０の製造方法によれば、段差部２は、＜１１−２０＞方位と平行な直線を第１の主面８０ａに投影した直線を第１の主面８０ａ内において±２０°の範囲内で回転した直線に沿って伸長するように形成されている。二酸化珪素層の割れは、特に、＜１１−２０＞方位と平行な直線を第１の主面８０ａに投影した直線を第１の主面８０ａ内において±２０°の範囲内で回転した直線に沿って伸長する段差部２に起因して発生すると考えられる。それゆえ、上記の方向に伸長する段差部を除去することにより、二酸化珪素層に対して割れが発生することをより効果的に抑制することができる。
さらに実施の形態１に係る炭化珪素基板１０の製造方法によれば、第１の側端部８０ｃから中心８０ｐに向かう方向に沿った段差部２の長さＬ３は、５０μｍ以上５０００μｍ以下である。二酸化珪素層の割れは、特に、１００μｍ以上の長さを有する段差部に起因して発生すると考えられる。それゆえ、上記の長さを有する段差部２を除去することにより、二酸化珪素層に対して割れが発生することをより効果的に抑制することができる。
さらに実施の形態１に係る炭化珪素基板１０の製造方法によれば、段差部２の第１の主面８０ａに垂直な方向の深さＨ１は、１μｍ以上５０μｍ以下である。二酸化珪素層の割れは、特に、５μｍ以上の深さを有する段差部に起因して発生すると考えられる。それゆえ、上記の深さを有する段差部を除去することにより、二酸化珪素層に対して割れが発生することをより効果的に抑制することができる。
さらに実施の形態１に係る炭化珪素基板１０の製造方法によれば、第１の主面８０ａの中心８０ｐ上における炭化珪素エピタキシャル層８１の厚みＨ２は、５μｍ以上である。二酸化珪素層の割れの原因となる段差部２は、炭化珪素エピタキシャル層８１の厚みが５μｍ以上の場合に顕著に発生すると考えられる。それゆえ、炭化珪素エピタキシャル層８１の厚みが５μｍ以上の場合において、二酸化珪素層に対して割れが発生することをより効果的に抑制することができる。
実施の形態１に係る炭化珪素基板１０によれば、１００ｍｍより大きい幅を有する炭化珪素単結晶基板８０の第１の主面８０ａの中心８０ｐに接する炭化珪素エピタキシャル層８１の第４の主面１０ａの外周端部８１ｅは、第１の主面８０ａと第１の側端部８０ｃとの境界８０ｄよりも第１の主面８０ａと平行な方向の中心８０ｐ側に位置する。これにより、上記境界８０ｄ上の段差部２が除去された炭化珪素基板１０を得ることができる。それゆえ、炭化珪素基板１０上に二酸化珪素層が形成された場合において、二酸化珪素層に対して割れが発生することを抑制することができる。
また実施の形態１に係る炭化珪素基板１０によれば、炭化珪素エピタキシャル層８１は、第３の主面１０ｂと第４の主面１０ａとを繋ぐ第２の側端部８１ｃを含む。断面視において、第２の側端部８１ｃは、第１の側端部８０ｃに沿って曲率を有するように形成されている。これにより、上記境界８０ｄ上の段差部２が除去された炭化珪素基板１０を得ることができる。それゆえ、炭化珪素基板１０上に二酸化珪素層が形成された場合において、二酸化珪素層に対して割れが発生することを抑制することができる。
さらに実施の形態１に係る炭化珪素基板１０によれば、第１の主面８０ａの中心８０ｐ上における炭化珪素エピタキシャル層８１の厚みＨ２は、５μｍ以上である。二酸化珪素層の割れの原因となる段差部２は、炭化珪素エピタキシャル層８１の厚みが５μｍ以上の場合に顕著に発生すると考えられる。それゆえ、炭化珪素エピタキシャル層８１の厚みが５μｍ以上の場合において、二酸化珪素層に対して割れが発生することをより効果的に抑制することができる。
（実施の形態２）
図１３および図１４を参照して、実施の形態２に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１の構造について説明する。
実施の形態２に係るＭＯＳＦＥＴ１は、炭化珪素基板１０と、ゲート絶縁膜９１と、ゲート電極９２と、層間絶縁膜９３と、ソース電極９４と、ソース配線９５と、ドレイン電極９８とを主に有する。炭化珪素基板１０は、実施の形態１で説明した炭化珪素基板１０である。つまり、炭化珪素基板１０は、炭化珪素単結晶基板８０と、炭化珪素エピタキシャル層８１とを有する。炭化珪素基板１０は、さらに、ｐ型ベース領域８２と、ｎ型領域８３と、ｐ型コンタクト領域８４とを含む。
ｐ型ベース領域８２はｐ型（第２導電型）を有する。ｐ型ベース領域８２はｎ型ドリフト領域８５上に設けられている。ｐ型ベース領域８２の不純物濃度は、たとえば１×１０18ｃｍ-3である。ｎ型領域８３はｎ型（第１導電型）を有する。ｎ型領域８３は、ｐ型ベース領域８２によってｎ型ドリフト領域８５から隔てられるようにｐ型ベース領域８２上に設けられている。ｐ型コンタクト領域８４はｐ型を有する。ｐ型コンタクト領域８４はソース電極９４およびｐ型ベース領域８２につながっている。
炭化珪素基板１０の第４の主面１０ａにはトレンチＴＲが設けられている。トレンチＴＲは壁面ＳＷおよび底部ＢＴを有する。壁面ＳＷはｎ型領域８３およびｐ型ベース領域８２を貫通してｎ型ドリフト領域８５に至っている。壁面ＳＷはｐ型ベース領域８２上において、ＭＯＳＦＥＴ１のチャネル面を含む。
壁面ＳＷは炭化珪素基板１０の第４の主面１０ａに対して傾斜しており、トレンチＴＲは開口に向かってテーパ状に拡がっている。壁面ＳＷの面方位は、（０００−１）面に対して５０°以上６５°以下傾斜していることが好ましい。底部ＢＴはｎ型ドリフト領域８５上に位置している。本実施の形態において、底部ＢＴは炭化珪素基板１０の第４の主面１０ａとほぼ平行な面である。
ゲート絶縁膜９１は、トレンチＴＲの壁面ＳＷおよび底部ＢＴの各々を覆っている。ゲート電極９２はゲート絶縁膜９１上に設けられている。ソース電極９４は、ｎ型領域８３およびｐ型コンタクト領域８４の各々に接している。ソース配線９５はソース電極９４に接している。ソース配線９５は、たとえばアルミニウム層である。層間絶縁膜９３はゲート電極９２とソース配線９５との間を絶縁している。ドレイン電極９８（裏面電極）は炭化珪素単結晶基板８０に接して配置されている。
次に、図１５〜図２６を参照して、実施の形態２に係るＭＯＳＦＥＴ１の製造方法について説明する。
まず、実施の形態１で説明した炭化珪素基板１０の製造方法と同様の方法により、炭化珪素基板１０が準備される。具体的には、炭化珪素単結晶基板準備工程（Ｓ１０：図３、図１５）と、炭化珪素エピタキシャル層形成工程（Ｓ２０：図３、図１５）と、エピタキシャル層の端部除去工程（Ｓ３０：図３、図１５）とが実施される。
次に、ｐ型ベース領域およびｎ型ドリフト領域を形成する工程が実施される。具体的には、図１６を参照して、具体的には、ｐ型ベース領域８２を形成するために、ｎ型ドリフト領域８５の第４の主面１０ａの全面に対して、たとえばアルミニウム（Ａｌ）などの、ｐ型を付与するための不純物がイオン注入される。またｎ型領域８３を形成するため、第４の主面１０ａの全面に対して、たとえばリン（Ｐ）などの、ｎ型を付与するための不純物がイオン注入される。なおイオン注入の代わりに、不純物の添加をともなうエピタキシャル成長が用いられてもよい。
次に、二酸化珪素層形成工程（Ｓ４０：図１５）が実施される。具体的には、図１７および図１８を参照して、炭化珪素エピタキシャル層８１の第４の主面１０ａおよび第２の側端部８１ｃと、炭化珪素単結晶基板８０の第１の側端部８０ｃとに接して二酸化珪素層６１が形成される。二酸化珪素層６１は、たとえばＣＶＤにより形成される。炭化珪素単結晶基板８０の中心８０ｐに対向する位置における二酸化珪素層６１の厚みＨ３は、たとえば０．８μｍ以上２０μｍ以下である。好ましくは、上記二酸化珪素層６１の厚みＨ３は、たとえば１．０μｍ以上２．２μｍ以下である。次に、二酸化珪素層６１を緻密化するための熱処理が行われてもよい。二酸化珪素層６１を緻密化するための熱処理は、二酸化珪素層６１を窒素雰囲気中で８５０℃の温度で３０分間保持することにより行われる。次に、二酸化珪素層６１上にｐ型コンタクト領域８４が形成されることになる位置に対応した開口を有するにレジスト層（図示せず）がフォトリソグラフィーにより形成される。次に、二酸化珪素層６１の一部がエッチングされることにより、ｐ型コンタクト領域８４が形成されることになる位置に対応した開口を有するイオン注入用マスク６１が形成される。イオン注入用マスク６１は二酸化珪素により構成される。
次に、イオン注入工程（Ｓ５０：図１５）が実施される。図１９を参照して、上記イオン注入用マスク６１を用いたイオン注入により、ｐ型コンタクト領域８４が形成される。具体的には、イオン注入用マスク６１を用いて、第４の主面１０ａに対して、たとえばアルミニウム（Ａｌ）などの、ｐ型を付与するための不純物がイオン注入される。次にイオン注入用マスク６１が除去される（図２０）。このように、フォトリソグラフィー法およびイオン注入によって炭化珪素基板１０の第４の主面１０ａとｐ型ベース領域８２とを繋ぐｐ型コンタクト領域８４が形成される。
次に、不純物を活性化するための熱処理が行われる。この熱処理の温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。熱処理の時間は、たとえば３０分程度である。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。
図２１を参照して、ｎ型領域８３およびｐ型コンタクト領域８４からなる面上に、開口部を有するマスク層４０がフォトリソグラフィー法によって形成される。マスク層４０として、たとえば二酸化珪素などを用いることができる。開口部はトレンチＴＲ（図１３）が形成される位置に対応して形成される。
次に、凹部形成工程（Ｓ６０：図１５）が実施される。具体的には、図２２を参照して、マスク層４０が形成された炭化珪素基板１０をプラズマエッチングすることにより、炭化珪素基板１０の第４の主面１０ａに凹部ＴＱが形成される。マスク層４０の開口部を通じて、炭化珪素基板１０のｎ型領域８３と、ｐ型ベース領域８２と、ｎ型ドリフト領域８５の一部とがエッチングにより除去されることにより当該凹部ＴＱが形成される。エッチングの方法としては、たとえばドライエッチングであり、より具体的には誘導結合プラズマ反応性イオンエッチング（ＩＣＰ−ＲＩＥ）を用いることができる。たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いて炭化珪素基板１０の第４の主面１０ａに対してＩＣＰ−ＲＩＥが行われることにより、トレンチＴＲ（図１）が形成されるべき領域に、炭化珪素基板１０の厚さ方向（図中の縦方向）にほぼ沿った壁面Ａおよび底部Ｂを有する凹部ＴＱが形成される。
次に、熱エッチング工程が（Ｓ７０：図１５）実施される。具体的には、炭化珪素基板１０に形成された凹部ＴＱに対して熱エッチングが行われる。熱エッチング工程では、塩素を含む気体を炉内に供給しながら、炉内において炭化珪素基板１０の凹部ＴＱの壁面Ａが熱エッチングされる。炭化珪素基板１０は炉内においてたとえば１０００℃以上１８００℃以下で２０分程度加熱されることにより、炭化珪素基板１０の凹部ＴＱの壁面Ａがエッチングされる。好ましくは、炭化珪素基板１０の熱エッチングの温度は８００℃以上であり、より好ましくは１３００℃以上であり、さらに好ましくは１５００℃以上である。なお、二酸化珪素から作られたマスク層４０は、炭化珪素に対する選択比が極めて大きいので、炭化珪素の熱エッチング中に実質的にエッチングされない。
図２３に示すように、上記の熱エッチング工程を実施することにより、凹部ＴＱの壁面Ａおよび底部Ｂがたとえば２ｎｍ〜０．１μｍ程度エッチングされることにより、炭化珪素基板１０上に壁面ＳＷおよび底部ＢＴから形成されるトレンチＴＲが形成される。次に、マスク層４０がエッチングなど任意の方法により除去される。トレンチＴＲは、側面である壁面ＳＷと壁面ＳＷに連接する底部ＢＴとにより形成されている。底部ＢＴは面であっても構わないし、線であっても構わない。底部ＢＴが線である場合、トレンチＴＲの形状は断面視においてＶ型となる。
次に、ゲート絶縁膜形成工程（Ｓ８０：図１５）が実施される。具体的には、図２４を参照して、上述した凹部ＴＱの壁面Ａを熱エッチングすることによりトレンチＴＲを形成した後、トレンチＴＲの壁面ＳＷに接してゲート絶縁膜９１が形成される。よりトレンチＴＲの壁面ＳＷおよび底部ＢＴの各々を覆い、ｎ型ドリフト領域８５、ｐ型ベース領域８２、ｎ型領域８３およびｐ型コンタクト領域８４と接するゲート絶縁膜９１が形成される。ゲート絶縁膜９１は二酸化珪素からなり、たとえば熱酸化により形成され得る。
ゲート絶縁膜９１の形成後に、雰囲気ガスとして一酸化窒素（ＮＯ）ガスを用いるＮＯアニールが行われてもよい。具体的には、たとえば、ゲート絶縁膜９１が形成された炭化珪素基板１０が、一酸化窒素雰囲気中において温度１１００℃以上１３００℃以下で１時間程度保持される。
次に、ゲート電極形成工程（Ｓ９０：図１５）が実施される。具体的には、図２５を参照して、ゲート絶縁膜９１上にゲート電極９２が形成される。具体的には、トレンチＴＲの内部の領域をゲート絶縁膜９１を介して埋めるように、ゲート絶縁膜９１上にゲート電極９２が形成される。ゲート電極９２の形成方法は、たとえば、導体またはドープトポリシリコンの成膜とＣＭＰとによって行い得る。
次に、層間絶縁膜形成工程が実施される。具体的には、ゲート電極９２の露出面を覆うように、ゲート電極９２およびゲート絶縁膜９１上に層間絶縁膜９３が形成される。層間絶縁膜９３およびゲート絶縁膜９１に開口部が形成されるようにエッチングが行われる。この開口部により第４の主面１０ａ上においてｎ型領域８３およびｐ型コンタクト領域８４の各々が露出される。層間絶縁膜９３の厚みは、たとえば１．０μｍである。層間絶縁膜９３の厚みは、たとえば０．８μｍ以上２０μｍ以下であり、好ましくは１．０μｍ以上２．２μｍ以下である。
次に、ソース電極形成工程（Ｓ１００：図１５）が実施される。第４の主面１０ａ上においてｎ型領域８３およびｐ型コンタクト領域８４の各々に接するソース電極９４が形成される。具体的には、スパッタリングにより、たとえばＴｉ、ＡｌおよびＳｉを含む金属膜が、ｎ型領域８３およびｐ型コンタクト領域８４の各々に接して形成される。次に、当該金属膜が形成された炭化珪素基板１０を１０００℃程度でアニールすることにより、当該金属膜が合金化し、炭化珪素基板１０とオーミック接合するソース電極９４が形成される。同様に、炭化珪素単結晶基板８０の第２の主面８０ｂにドレイン電極９８が形成されてもよい。
再び図１３を参照して、ソース電極９４および層間絶縁膜９３に接するようにソース配線９５が形成される。ソース配線９５として、たとえばＴｉ／Ａｌ層が用いられる。以上により、実施の形態２に係るＭＯＳＦＥＴ１が完成する。
次に、実施の形態２に係るＭＯＳＦＥＴ１の作用効果について説明する。
実施の形態２に係るＭＯＳＦＥＴ１の製造方法によれば、実施の形態１に記載の方法で製造された炭化珪素基板１０が準備される。炭化珪素エピタキシャル層８１の主面１０ａに対向して配置された二酸化珪素層６１、９３が形成される。これにより、炭化珪素エピタキシャル層８１の主面１０ａに対向して配置された二酸化珪素層６１、９３に対して割れが発生することを抑制することができる。
また実施の形態２に係るＭＯＳＦＥＴ１の製造方法によれば、二酸化珪素層６１は、イオン注入用マスク６１ａを含む。これにより、イオン注入用マスク６１ａに対して割れが発生することを抑制することができる。
さらに実施の形態２に係るＭＯＳＦＥＴ１の製造方法によれば、イオン注入用マスク６１ａは、炭化珪素単結晶基板８０の第１の側端部８０ｃに接する。イオン注入用マスク６１ａは、段差部２が除去された第１の側端部８０ｃに接して形成されるため、イオン注入用マスク６１ａに対して割れが発生することを抑制することができる。
さらに実施の形態２に係るＭＯＳＦＥＴ１の製造方法によれば、二酸化珪素層９３は、層間絶縁膜９３を含む。これにより、層間絶縁膜９３に対して割れが発生することを抑制することができる。
さらに実施の形態２に係るＭＯＳＦＥＴ１の製造方法によれば、二酸化珪素層６１、９３の厚みＨ３は、０．８μｍ以上２０μｍ以下である。これにより、二酸化珪素層６１、９３の厚みＨ３が０．８μｍ以上２０μｍ以下の場合においても、二酸化珪素層６１、９３に対して割れが発生することを抑制することができる。
さらに実施の形態２に係るＭＯＳＦＥＴ１の製造方法によれば、二酸化珪素層を形成する工程の後、炭化珪素基板１０および二酸化珪素層６１、９３をアニールする工程をさらに備えた。これにより、炭化珪素基板１０および二酸化珪素層６１、９３をアニールする場合においても、二酸化珪素層６１、９３に対して割れが発生することを抑制することができる。
実施の形態２に係るＭＯＳＦＥＴ１は、実施の形態１に記載の炭化珪素基板１０と、炭化珪素エピタキシャル層８１に対向して配置された二酸化珪素層９３とを有する。これにより、ＭＯＳＦＥＴ１の二酸化珪素層９３に対する割れを抑制することができる。
また実施の形態２に係るＭＯＳＦＥＴ１によれば、二酸化珪素層９３は、層間絶縁膜９３である。これにより、ＭＯＳＦＥＴの層間絶縁膜９３に対する割れを抑制することができる。
さらに実施の形態２に係るＭＯＳＦＥＴ１によれば、二酸化珪素層９３の厚みＨ３は、０．８μｍ以上２０μｍ以下である。二酸化珪素層９３の厚みＨ３が０．８μｍ以上２０μｍ以下の場合においても、二酸化珪素層９３に対して割れが発生することを抑制することができる。
（実施の形態３）
次に、実施の形態３に係る炭化珪素基板１０の構成について説明する。実施の形態３に係る炭化珪素基板１０の構成は、以下の点を除き、実施の形態１に係る炭化珪素基板１０の構成と同様である。そのため、同一または対応する部分については同じ符号を付し、同じ説明は繰り返さない。つまり、実施の形態１に係る炭化珪素基板１０の炭化珪素エピタキシャル層８１の第３の主面１０ｂの外周端部８１ｔと、炭化珪素単結晶基板８０の第１の主面８０ａと第１の側端部８０ｃとの境界８０ｄとは、第１の主面８０ａと平行な方向においてほぼ同じ位置であるのに対して、実施の形態３に係る炭化珪素基板１０の炭化珪素エピタキシャル層８１の第３の主面１０ｂの外周端部８１ｔが、炭化珪素単結晶基板８０の第１の主面８０ａと第１の側端部８０ｃとの境界８０ｄよりも第１の主面８０ａと平行な方向の中心８０ｐ側に位置する。
図２７を参照して、実施の形態３に係る炭化珪素基板１０は、炭化珪素単結晶基板８０と、炭化珪素エピタキシャル層８１とを主に有している。炭化珪素エピタキシャル層８１は、第１の主面８０ａの中心８０ｐに接する第３の主面１０ｂと、第３の主面１０ｂとは反対の第４の主面１０ａとを含む。断面視において、第４の主面１０ａの外周端部８１ｅは、第１の主面８０ａと第１の側端部８０ｃとの境界８０ｄよりも第１の主面８０ａと平行な方向の中心８０ｐ側に位置する。また炭化珪素エピタキシャル層８１の第３の主面１０ｂの外周端部８１ｔは、炭化珪素単結晶基板８０の第１の主面８０ａと第１の側端部８０ｃとの境界８０ｄよりも第１の主面８０ａと平行な方向の中心８０ｐ側に位置する。第４の主面１０ａの外周端部８１ｅから、境界８０ｄまでの第１の主面８０ａと平行な方向の距離Ｌ１は、たとえば２００μｍ以上１０００μｍ以下である。当該距離Ｌ１は、好ましくは３００μｍ以上６００μｍ以下である。また炭化珪素単結晶基板８０の最外周部８０ｅから境界８０ｄまでの第１の主面８０ａと平行な方向の距離Ｌ２はたとえば１５０μｍである。好ましくは、炭化珪素単結晶基板８０の境界８０ｄおよび第１の側端部８０ｃには炭化珪素エピタキシャル層８１が配置されていない。
次に、実施の形態３に係る炭化珪素基板１０の製造方法について説明する。実施の形態３に係る炭化珪素基板１０の製造方法は、エピタキシャル層の端部除去工程（Ｓ３０：図３）を除き、実施の形態１に係る炭化珪素基板１０の製造方法と同様である。
図３を参照して、実施の形態１で説明した方法と同様の方法で、炭化珪素単結晶基板準備工程（Ｓ１０：図３）および炭化珪素エピタキシャル層形成工程（Ｓ２０：図３）が実施される。
次に、エピタキシャル層の端部除去工程（Ｓ３０：図３）が実施される。具体的には、図２７を参照して、炭化珪素単結晶基板８０の第１の側端部８０ｃと、第１の主面８０ａと第１の側端部８０ｃとの境界８０ｄと、第１の主面８０ａの一部上に形成されている炭化珪素エピタキシャル層８１が除去され、炭化珪素単結晶基板８０の中心８０ｐに接する炭化珪素エピタキシャル層８１が残存する。これにより、炭化珪素エピタキシャル層８１の端部に形成されていた段差部２が除去される。除去される炭化珪素エピタキシャル層８１の、第１の主面８０ａに平行な方向の幅は距離Ｌ２＋距離Ｌ１である。距離Ｌ２はたとえば１５０μｍであり、距離Ｌ１はたとえば２００μｍ以上１０００μｍ以下である。距離Ｌ１は好ましくは、３００μｍ以上６００μｍ以下である。炭化珪素エピタキシャル層８１の除去は、ドライエッチングまたはウェットエッチングにより行われてもよい。ドライエッチングの条件は、たとえば物理的にＡｒ、あるいは、化学的にＳＦ ６ を用いたプラズマを用いた処理、あるいはこの組合せの処理により、ウェットエッチングの条件は、たとえばＮａＯＨ（水酸化ナトリウム）、あるいは、ＫＯＨ（水酸化カリウム）、あるいはこの組合せによる除去である。
図２９を参照して、エピタキシャル層の端部除去工程（Ｓ３０：図３）によって、段差部２の深さ程度の厚みの炭化珪素エピタキシャル層８１が除去され、炭化珪素エピタキシャル層８１の一部が残存エピタキシャル部８１ｆとして残っても構わない。残存エピタキシャル部８１ｆは、炭化珪素単結晶基板８０の第１の側端部８０ｃ上に接して設けられている。残存エピタキシャル部８１ｆの境界８０ｄ上の厚みＨ４は、第１の主面８０ａの中心８０ｐ上における炭化珪素エピタキシャル層８１の厚みＨ２よりも小さい。残存エピタキシャル部８１ｆは、実施の形態１で説明したような段差部２が除去されて残った部分である。炭化珪素エピタキシャル層８１の第４の主面１０ａの外周端部８１ｅは、境界８０ｄよりも第１の主面８０ａと平行な方向において中心８０ｐ側に位置する。
図３０を参照して、エピタキシャル層の端部除去工程（Ｓ３０：図３）によって、第１の主面８０ａの一部および第１の側端部８０ｃの一部がオーバーエッチングされてもよい。第１の主面８０ａの一部および第１の側端部８０ｃの一部がオーバーエッチングされることにより、第１の主面８０ａの端部に段差面８０ｆが形成されている。段差面８０ｆは、炭化珪素エピタキシャル層８１の第４の主面１０ａの外周端部８１ｅから第３の主面１０ｂの外周端部８１ｔに亘る面に沿って、第１の主面８０ａがエッチングされて形成される。段差面８０ｆから第２の主面８０ｂまでの距離は、第１の主面８０ａから第２の主面までの距離よりも短い。
次に、実施の形態３に係るＭＯＳＦＥＴ１の作用効果について説明する。
実施の形態３に係る炭化珪素基板１０によれば、第３の主面１０ｂの外周端部８１ｔは、第１の主面８０ａと第１の側端部８０ｃとの境界８０ｄよりも第１の主面８０ａと平行な方向の中心８０ｐ側に位置する。これにより、上記境界８０ｄ上の炭化珪素エピタキシャル層８１が除去された炭化珪素基板１０を得ることができる。それゆえ、炭化珪素基板１０上に二酸化珪素層が形成された場合において、二酸化珪素層に対して割れが発生することを抑制することができる。
また実施の形態３に係る炭化珪素基板１０によれば、第４の主面１０ａの外周端部８１ｅから、境界８０ｄまでの第１の主面８０ａと平行な方向の距離Ｌ１は、１０μｍ以上５０００μｍ以下である。これにより、上記境界８０ｄ上の段差部２が効果的に除去された炭化珪素基板１０が得られる。それゆえ、炭化珪素基板１０上に二酸化珪素層が形成された場合において、二酸化珪素層に対して割れが発生することを抑制することができる。
（実施の形態４）
次に、実施の形態４に係るＭＯＳＦＥＴ１の構成および製造方法について説明する。実施の形態４に係るＭＯＳＦＥＴ１の構成および製造方法は、実施の形態４に係るＭＯＳＦＥＴ１が実施の形態３に係る炭化珪素基板１０を用いるのに対し、実施の形態２に係るＭＯＳＦＥＴ１は実施の形態１に係る炭化珪素基板１０を用いる点において異なっており、その他の構成および製造方法は実施の形態２に係るＭＯＳＦＥＴ１と同様である。
図２８を参照して、実施の形態４に係るＭＯＳＦＥＴ１の製造方法について説明する。上述したように、実施の形態４に係るＭＯＳＦＥＴ１の製造方法は、実施の形態３に係る炭化珪素基板１０を用いる。
実施の形態３に係る炭化珪素基板１０の製造方法と同様の方法により、炭化珪素単結晶基板準備工程（Ｓ１０：図３、図１５）と、炭化珪素エピタキシャル層形成工程（Ｓ２０：図３、図１５）と、エピタキシャル層の端部除去工程（Ｓ３０：図３、図１５）とが実施され、図２７に示す炭化珪素基板１０が準備される。
次に、二酸化珪素層形成工程（Ｓ４０：図１５）が実施される。具体的には、図２８を参照して、イオン注入用マスクとしての二酸化珪素層６１が、炭化珪素単結晶基板８０の第１の側端部８０ｃおよび第１の主面８０ａの一部と、炭化珪素エピタキシャル層８１の第４の主面１０ａに接して形成される。
以降、実施の形態３で説明した方法と同様の、イオン注入工程（Ｓ５０：図１５）と、凹部形成工程（Ｓ６０：図１５）と、熱エッチング工程（Ｓ７０：図１５）と、ゲート絶縁膜形成工程（Ｓ８０：図１５）と、ゲート電極形成工程（Ｓ９０：図１５）と、ソース電極形成工程（Ｓ７０：図１５）とが実施され、図１３に示すＭＯＳＦＥＴ１が製造される。
なお、上記各実施の形態において、第１導電型をｎ型とし、かつ第２導電型をｐ型として説明したが、第１導電型がｐ型であって、かつ第２導電型がｎ型であっても構わない。また上記実施の形態２および４において、炭化珪素半導体装置の一例としてＭＯＳＦＥＴを例に挙げて説明したが、炭化珪素半導体装置は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）などであってもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１ 炭化珪素半導体装置（ＭＯＳＦＥＴ）、２ 段差部、３ ステップ、１０ 炭化珪素基板、１０ａ 第４の主面、１０ｂ 第３の主面、４０ マスク層、６１ 二酸化珪素層（イオン注入用マスク）、８０ 炭化珪素単結晶基板、８０ａ 第１の主面、８０ｂ 第２の主面、８０ｃ 第１の側端部、８０ｄ，８１ｄ 境界、８０ｅ 最外周部、８０ｆ 段差面、８０ｐ 中心、８１ 炭化珪素エピタキシャル層（ｎ型ドリフト領域）、８１ｃ 第２の側端部、８１ｅ，８１ｔ 外周端部、８１ｆ 残存エピタキシャル部、８２ ｐ型ベース領域、８３ ｎ型領域、８４ ｐ型コンタクト領域、９１ ゲート絶縁膜、９２ ゲート電極、９３ 層間絶縁膜、９４ ソース電極、９５ ソース配線、９８ ドレイン電極、Ａ，ＳＷ 壁面、Ｂ，ＢＴ 底部、ＩＦ インデックスフラット部、ＯＦ オリエンテーションフラット部、ＴＱ 凹部、ＴＲ トレンチ、ａ１ ＜１−１００＞方向、ａ２，ａ４，ａ５ ＜１１−２０＞方向、ａ３ 伸長方向。

Claims (20)

  1. 第１の主面と前記第１の主面と反対側の第２の主面と、前記第１の主面と前記第２の主面とを繋ぐ第１の側端部とを有し、かつ前記第１の主面の幅の最大値が１００ｍｍより大きい炭化珪素単結晶基板を準備する工程と、
    前記第１の側端部と、前記第１の主面と、前記第１の主面および前記第１の側端部の境界とに接する炭化珪素エピタキシャル層を形成する工程と、
    前記第１の側端部および前記境界に接して形成された前記炭化珪素エピタキシャル層を除去する工程とを備えた、炭化珪素基板の製造方法。
  2. 前記炭化珪素エピタキシャル層を形成する工程では、前記境界上に段差部を有する前記炭化珪素エピタキシャル層が形成され、
    前記炭化珪素エピタキシャル層を除去する工程では、前記段差部が除去される、請求項１に記載の炭化珪素基板の製造方法。
  3. 前記段差部は、＜１１−２０＞方位と平行な直線を前記第１の主面に投影した直線を前記第１の主面内において±２０°の範囲内で回転した直線に沿って伸長するように形成されている、請求項２に記載の炭化珪素基板の製造方法。
  4. 前記第１の側端部から前記中心に向かう方向に沿った前記段差部の長さは、５０μｍ以上５０００μｍ以下である、請求項２または３に記載の炭化珪素基板の製造方法。
  5. 前記第１の主面に垂直な方向の前記段差部の深さは、１μｍ以上５０μｍ以下である、請求項２〜４のいずれか１項に記載の炭化珪素基板の製造方法。
  6. 前記第１の主面の中心上における前記炭化珪素エピタキシャル層の厚みは、５μｍ以上である、請求項１〜５のいずれか１項に記載の炭化珪素基板の製造方法。
  7. 請求項１〜６のいずれか１項に記載の方法で製造された炭化珪素基板を準備する工程と、
    前記炭化珪素エピタキシャル層の主面に対向して配置された二酸化珪素層を形成する工程とを備えた、炭化珪素半導体装置の製造方法。
  8. 前記二酸化珪素層は、イオン注入用マスクを含む、請求項７に記載の炭化珪素半導体装置の製造方法。
  9. 前記イオン注入用マスクは、前記炭化珪素単結晶基板の前記第１の側端部に接する、請求項８に記載の炭化珪素半導体装置の製造方法。
  10. 前記二酸化珪素層は、層間絶縁膜を含む、請求項７〜９のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  11. 前記二酸化珪素層の厚みは、０．８μｍ以上２０μｍ以下である、請求項７〜１０のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  12. 前記二酸化珪素層を形成する工程の後、前記炭化珪素基板および前記二酸化珪素層をアニールする工程をさらに備えた、請求項７〜１１のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  13. 第１の主面と前記第１の主面と反対側の第２の主面と、前記第１の主面と前記第２の主面とを繋ぐ第１の側端部とを有し、かつ前記第１の主面の幅の最大値が１００ｍｍより大きい炭化珪素単結晶基板と、
    前記第１の主面の中心に接する炭化珪素エピタキシャル層とを備え、
    前記炭化珪素エピタキシャル層は、前記第１の主面の前記中心に接する第３の主面と、前記第３の主面とは反対の第４の主面とを含み、
    前記第４の主面の外周端部は、前記第１の主面と前記第１の側端部との境界よりも前記第１の主面と平行な方向の前記中心側に位置する、炭化珪素基板。
  14. 前記第３の主面の外周端部は、前記第１の主面と前記第１の側端部との境界よりも前記第１の主面と平行な方向の前記中心側に位置する、請求項１３に記載の炭化珪素基板。
  15. 前記炭化珪素エピタキシャル層は、前記第３の主面と前記第４の主面とを繋ぐ第２の側端部を含み、
    断面視において、前記第２の側端部は、前記第１の側端部に沿って曲率を有するように形成されている、請求項１３に記載の炭化珪素基板。
  16. 前記第４の主面の外周端部から、前記境界までの前記第１の主面と平行な方向の距離は、１０μｍ以上５０００μｍ以下である、請求項１３〜１５のいずれか１項に記載の炭化珪素基板。
  17. 前記第１の主面の前記中心上における前記炭化珪素エピタキシャル層の厚みは、５μｍ以上である、請求項１３〜１６のいずれか１項に記載の炭化珪素基板。
  18. 請求項１３〜１７のいずれか１項に記載の炭化珪素基板と、
    前記炭化珪素エピタキシャル層に対向して配置された二酸化珪素層とを備えた、炭化珪素半導体装置。
  19. 前記二酸化珪素層は、層間絶縁膜である、請求項１８に記載の炭化珪素半導体装置。
  20. 前記二酸化珪素層の厚みは、０．８μｍ以上２０μｍ以下である、請求項１８または１９に記載の炭化珪素半導体装置。
JP2013113090A 2013-05-29 2013-05-29 炭化珪素基板および炭化珪素半導体装置ならびに炭化珪素基板および炭化珪素半導体装置の製造方法 Active JP5803979B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2013113090A JP5803979B2 (ja) 2013-05-29 2013-05-29 炭化珪素基板および炭化珪素半導体装置ならびに炭化珪素基板および炭化珪素半導体装置の製造方法
US14/786,063 US9691608B2 (en) 2013-05-29 2014-04-03 Silicon carbide substrate, silicon carbide semiconductor device, and methods for manufacturing silicon carbide substrate and silicon carbide semiconductor device
PCT/JP2014/059825 WO2014192411A1 (ja) 2013-05-29 2014-04-03 炭化珪素基板および炭化珪素半導体装置ならびに炭化珪素基板および炭化珪素半導体装置の製造方法
CN201480024728.6A CN105164322A (zh) 2013-05-29 2014-04-03 碳化硅衬底，碳化硅半导体器件以及制造碳化硅衬底和碳化硅半导体器件的方法
DE112014002647.6T DE112014002647B4 (de) 2013-05-29 2014-04-03 Siliziumkarbid-Substrat und Verfahren zur Herstellung desselben, Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung und Verwendung des Siliziumkarbid-Substrats für die Siliziumkarbid-Halbleitervorrichtung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013113090A JP5803979B2 (ja) 2013-05-29 2013-05-29 炭化珪素基板および炭化珪素半導体装置ならびに炭化珪素基板および炭化珪素半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2015172825A Division JP2016028009A (ja) 2015-09-02 2015-09-02 炭化珪素基板および炭化珪素半導体装置ならびに炭化珪素基板および炭化珪素半導体装置の製造方法

Publications (3)

Publication Number Publication Date
JP2014231457A JP2014231457A (ja) 2014-12-11
JP2014231457A5 JP2014231457A5 (ja) 2015-09-10
JP5803979B2 true JP5803979B2 (ja) 2015-11-04

Family

ID=51988451

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013113090A Active JP5803979B2 (ja) 2013-05-29 2013-05-29 炭化珪素基板および炭化珪素半導体装置ならびに炭化珪素基板および炭化珪素半導体装置の製造方法

Country Status (5)

Country Link
US (1) US9691608B2 (ja)
JP (1) JP5803979B2 (ja)
CN (1) CN105164322A (ja)
DE (1) DE112014002647B4 (ja)
WO (1) WO2014192411A1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015103070B4 (de) * 2015-03-03 2021-09-23 Infineon Technologies Ag Leistungshalbleitervorrichtung mit trenchgatestrukturen mit zu einer hauptkristallrichtung geneigten längsachsen und herstellungsverfahren
JP2016213419A (ja) * 2015-05-13 2016-12-15 住友電気工業株式会社 炭化珪素半導体装置
US10865501B2 (en) 2015-09-11 2020-12-15 Sumitomo Electric Industries, Ltd. Silicon carbide epitaxial substrate and method of manufacturing silicon carbide semiconductor device
JP6703915B2 (ja) 2016-07-29 2020-06-03 富士電機株式会社 炭化珪素半導体基板、炭化珪素半導体基板の製造方法、半導体装置および半導体装置の製造方法
JP7302716B2 (ja) * 2017-06-28 2023-07-04 株式会社レゾナック ＳｉＣエピタキシャルウェハ及びその製造方法
JP7133910B2 (ja) 2017-06-28 2022-09-09 昭和電工株式会社 ＳｉＣエピタキシャルウェハ
JP7125252B2 (ja) * 2017-08-30 2022-08-24 昭和電工株式会社 ＳｉＣエピタキシャルウェハ及びその製造方法
EP3567138B1 (en) * 2018-05-11 2020-03-25 SiCrystal GmbH Chamfered silicon carbide substrate and method of chamfering
EP3567139B1 (en) 2018-05-11 2021-04-07 SiCrystal GmbH Chamfered silicon carbide substrate and method of chamfering
US20220059658A1 (en) * 2018-12-04 2022-02-24 Sumitomo Electric Industries, Ltd. Silicon carbide epitaxial substrate and silicon carbide semiconductor device
WO2020235205A1 (ja) * 2019-05-17 2020-11-26 住友電気工業株式会社 炭化珪素基板
CN113352485A (zh) * 2021-06-09 2021-09-07 阜宁协鑫光伏科技有限公司 硅片多线切割方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01201922A (ja) 1988-02-05 1989-08-14 Nec Corp ウェハーの製造方法
JP2759594B2 (ja) 1993-01-30 1998-05-28 信越半導体株式会社 エピタキシャル基板の製造方法
US5385855A (en) * 1994-02-24 1995-01-31 General Electric Company Fabrication of silicon carbide integrated circuits
EP0676814B1 (en) * 1994-04-06 2006-03-22 Denso Corporation Process of producing trench semiconductor device
JP3584637B2 (ja) 1996-10-17 2004-11-04 株式会社デンソー 炭化珪素半導体装置の製造方法
JP3368799B2 (ja) 1997-05-22 2003-01-20 住友電気工業株式会社 Ｉｉｉ−ｖ族化合物半導体ウェハおよびその製造方法
US6063186A (en) 1997-12-17 2000-05-16 Cree, Inc. Growth of very uniform silicon carbide epitaxial layers
US6686616B1 (en) 2000-05-10 2004-02-03 Cree, Inc. Silicon carbide metal-semiconductor field effect transistors
JP4248804B2 (ja) 2002-05-08 2009-04-02 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 半導体ウェーハおよび半導体ウェーハの製造方法
JP4419409B2 (ja) 2002-12-25 2010-02-24 住友電気工業株式会社 Ｃｖｄエピタキシャル成長方法
US7074643B2 (en) * 2003-04-24 2006-07-11 Cree, Inc. Silicon carbide power devices with self-aligned source and well regions and methods of fabricating same
JP4899445B2 (ja) 2005-11-22 2012-03-21 信越半導体株式会社 エピタキシャルウェーハの製造方法及びエピタキシャルウェーハ
WO2008120469A1 (ja) 2007-03-29 2008-10-09 Panasonic Corporation 炭化珪素半導体素子の製造方法
JP2010064918A (ja) 2008-09-10 2010-03-25 Showa Denko Kk 炭化珪素単結晶の製造方法、炭化珪素単結晶ウェーハ及び炭化珪素単結晶半導体パワーデバイス
JP2011155057A (ja) 2010-01-26 2011-08-11 Mitsubishi Electric Corp 半導体デバイスの製造方法および半導体基板
JP5304713B2 (ja) * 2010-04-07 2013-10-02 新日鐵住金株式会社 炭化珪素単結晶基板、炭化珪素エピタキシャルウェハ、及び薄膜エピタキシャルウェハ
CN102971853B (zh) * 2010-08-03 2016-06-29 住友电气工业株式会社 半导体器件及其制造方法
JP5757088B2 (ja) * 2011-01-05 2015-07-29 株式会社Sumco エピタキシャルウェーハの製造方法、エピタキシャルウェーハ
JP5613072B2 (ja) 2011-01-31 2014-10-22 新電元工業株式会社 半導体ウエハーのダイシング方法
JP2013027960A (ja) 2011-07-29 2013-02-07 Sumitomo Electric Ind Ltd 炭化珪素基板の製造方法および炭化珪素基板
CN102664197B (zh) * 2012-06-05 2014-08-06 长安大学 Jfet及其制造方法以及使用该jfet的微型逆变器
JP2014027006A (ja) * 2012-07-24 2014-02-06 Disco Abrasive Syst Ltd ウエーハの加工方法

Also Published As

Publication number Publication date
US9691608B2 (en) 2017-06-27
JP2014231457A (ja) 2014-12-11
DE112014002647T5 (de) 2016-03-31
WO2014192411A1 (ja) 2014-12-04
DE112014002647B4 (de) 2023-06-22
US20160086798A1 (en) 2016-03-24
WO2014192411A9 (ja) 2015-09-24
CN105164322A (zh) 2015-12-16

Similar Documents

Publication Publication Date Title
JP5803979B2 (ja) 炭化珪素基板および炭化珪素半導体装置ならびに炭化珪素基板および炭化珪素半導体装置の製造方法
US20160189955A1 (en) Silicon carbide semiconductor substrate, method for manufacturing silicon carbide semiconductor substrate, and method for manufacturing silicon carbide semiconductor device
JP6136731B2 (ja) 炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法
US10468358B2 (en) Semiconductor device with metal layer along a step portion
US11034058B2 (en) Method for manufacturing silicon carbide substrate, method for manufacturing silicon carbide epitaxial substrate, and method for manufacturing silicon carbide semiconductor device
JP2016028009A (ja) 炭化珪素基板および炭化珪素半導体装置ならびに炭化珪素基板および炭化珪素半導体装置の製造方法
WO2015045653A1 (ja) 炭化珪素半導体装置の製造方法
JP6107450B2 (ja) 炭化珪素半導体装置の製造方法
JP7036095B2 (ja) 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
JP2020184550A (ja) 炭化珪素半導体モジュールおよび炭化珪素半導体モジュールの製造方法
US9647081B2 (en) Method for manufacturing silicon carbide semiconductor device
JP6930640B2 (ja) 炭化珪素単結晶基板、炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
JP2012089639A (ja) 単結晶炭化珪素基板を有する複合基板
JP2019192699A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2015115571A (ja) 炭化珪素半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150722

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150722

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20150722

TRDD Decision of grant or rejection written
A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20150731

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150804

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150817

R150 Certificate of patent or registration of utility model

Ref document number: 5803979

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250