JP5803979B2 - 炭化珪素基板および炭化珪素半導体装置ならびに炭化珪素基板および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素基板および炭化珪素半導体装置ならびに炭化珪素基板および炭化珪素半導体装置の製造方法 Download PDF

Info

Publication number
JP5803979B2
JP5803979B2 JP2013113090A JP2013113090A JP5803979B2 JP 5803979 B2 JP5803979 B2 JP 5803979B2 JP 2013113090 A JP2013113090 A JP 2013113090A JP 2013113090 A JP2013113090 A JP 2013113090A JP 5803979 B2 JP5803979 B2 JP 5803979B2
Authority
JP
Japan
Prior art keywords
silicon carbide
main surface
epitaxial layer
side end
end portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013113090A
Other languages
English (en)
Other versions
JP2014231457A5 (ja
JP2014231457A (ja
Inventor
田中 聡
聡 田中
山田 俊介
俊介 山田
拓 堀井
拓 堀井
松島 彰
彰 松島
良輔 久保田
良輔 久保田
恭子 沖田
恭子 沖田
隆幸 西浦
隆幸 西浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2013113090A priority Critical patent/JP5803979B2/ja
Priority to DE112014002647.6T priority patent/DE112014002647B4/de
Priority to US14/786,063 priority patent/US9691608B2/en
Priority to CN201480024728.6A priority patent/CN105164322A/zh
Priority to PCT/JP2014/059825 priority patent/WO2014192411A1/ja
Publication of JP2014231457A publication Critical patent/JP2014231457A/ja
Publication of JP2014231457A5 publication Critical patent/JP2014231457A5/ja
Application granted granted Critical
Publication of JP5803979B2 publication Critical patent/JP5803979B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02529Silicon carbide
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02Epitaxial-layer growth
    • C30B25/18Epitaxial-layer growth characterised by the substrate
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02Epitaxial-layer growth
    • C30B25/18Epitaxial-layer growth characterised by the substrate
    • C30B25/20Epitaxial-layer growth characterised by the substrate the substrate being of the same materials as the epitaxial layer
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10Inorganic compounds or compositions
    • C30B29/36Carbides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02378Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02587Structure
    • H01L21/0259Microstructure
    • H01L21/02598Microstructure monocrystalline
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/02636Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3185Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66053Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Ceramic Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Description

本発明は、炭化珪素基板および炭化珪素半導体装置ならびに炭化珪素基板および炭化珪素半導体装置の製造方法に関するものであり、特に、炭化珪素基板の割れを抑制可能な炭化珪素基板および炭化珪素半導体装置ならびに炭化珪素基板および炭化珪素半導体装置の製造方法に関するものである。
近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
炭化珪素基板は、たとえば昇華法により製造された炭化珪素単結晶を切断した後に、側面部の面取りが行われることにより準備される。たとえば、特開2010−64918号公報(特許文献1)には、炭化珪素基板の側面部の面取り加工が行われた炭化珪素単結晶ウェーハ上に炭化珪素エピタキシャル層が形成されることが記載されている。
特開2010−64918号公報
しかしながら、面取り加工が実施された炭化珪素単結晶上に炭化珪素エピタキシャル層が形成された炭化珪素基板を用いて炭化珪素半導体装置を製造した場合、炭化珪素基板上に形成された二酸化珪素層が割れる場合があった。
本発明はこのような課題を解決するためになされたものであって、その目的は、炭化珪素基板上に形成された二酸化珪素層に割れが発生することを抑制可能な、炭化珪素基板および炭化珪素半導体装置ならびに炭化珪素基板および炭化珪素半導体装置の製造方法を提供することである。
本発明に係る炭化珪素基板の製造方法は以下の工程を有している。第1の主面と第1の主面と反対側の第2の主面と、第1の主面と第2の主面とを繋ぐ第1の側端部とを有し、かつ第1の主面の幅の最大値が100mmより大きい炭化珪素単結晶基板が準備される。第1の側端部と、第1の主面と、第1の主面および第1の側端部の境界とに接する炭化珪素エピタキシャル層が形成される。第1の側端部と境界に接して形成された炭化珪素エピタキシャル層が除去される。
本発明に係る炭化珪素基板は、炭化珪素単結晶基板と、炭化珪素エピタキシャル層とを有する。炭化珪素単結晶基板は、第1の主面と第1の主面と反対側の第2の主面と、第1の主面と第2の主面とを繋ぐ第1の側端部とを有し、かつ第1の主面の幅の最大値が100mmより大きい。第1の主面の中心に接する炭化珪素エピタキシャル層は、第1の主面の中心に接する第3の主面と、第3の主面とは反対の第4の主面とを含む。第4の主面の外周端部は、第1の主面と第1の側端部との境界よりも第1の主面と平行な方向の中心側に位置する。
本発明によれば、炭化珪素基板上に形成された二酸化珪素層に割れが発生することを抑制可能な、炭化珪素基板および炭化珪素半導体装置ならびに炭化珪素基板および炭化珪素半導体装置の製造方法を提供することができる。
本発明の実施の形態1における炭化珪素基板の構造を概略的に示す平面模式図である。 本発明の実施の形態1における炭化珪素基板の構造を概略的に示す断面模式図である。 本発明の実施の形態1における炭化珪素基板の製造方法を概略的に示すフロー図である。 本発明の実施の形態1における炭化珪素基板の製造方法の第1の工程を概略的に示す平面模式図である。 本発明の実施の形態1における炭化珪素基板の製造方法の第1の工程を概略的に示す断面模式図である。 本発明の実施の形態1における炭化珪素基板の製造方法の第2の工程を概略的に示す断面模式図である。 本発明の実施の形態1における炭化珪素基板の製造方法の第2の工程の第1の例(a)および第2の例(b)を概略的に示す平面模式図である。 図7における領域Cの拡大平面模式図である。 図8における領域IX−IXの断面模式図である。 図8における領域X−Xの断面模式図である。 本発明の実施の形態1における炭化珪素基板の構造を概略的に示す断面模式図である。 本発明の実施の形態1における炭化珪素基板の製造方法の第3の工程を概略的に示す断面模式図である。 本発明の実施の形態2における炭化珪素半導体装置の構造を概略的に示す断面模式図である。 本発明の実施の形態2における炭化珪素半導体装置が有する炭化珪素基板の構造を概略的に示す斜視模式図である。 本発明の実施の形態2における炭化珪素半導体装置の製造方法を概略的に示すフロー図である。 本発明の実施の形態2における炭化珪素半導体装置の製造方法の第1の工程を概略的に示す断面模式図である。 本発明の実施の形態2における炭化珪素半導体装置の製造方法の第2の工程を概略的に示す断面模式図である。 本発明の実施の形態2における炭化珪素半導体装置の製造方法の第2の工程における炭化珪素半導体装置の端部を概略的に示す拡大断面模式図である。 本発明の実施の形態2における炭化珪素半導体装置の製造方法の第3の工程を概略的に示す断面模式図である。 本発明の実施の形態2における炭化珪素半導体装置の製造方法の第4の工程を概略的に示す断面模式図である。 本発明の実施の形態2における炭化珪素半導体装置の製造方法の第5の工程を概略的に示す断面模式図である。 本発明の実施の形態2における炭化珪素半導体装置の製造方法の第6の工程を概略的に示す断面模式図である。 本発明の実施の形態2における炭化珪素半導体装置の製造方法の第7の工程を概略的に示す断面模式図である。 本発明の実施の形態2における炭化珪素半導体装置の製造方法の第8の工程を概略的に示す断面模式図である。 本発明の実施の形態2における炭化珪素半導体装置の製造方法の第9の工程を概略的に示す断面模式図である。 本発明の実施の形態2における炭化珪素半導体装置の製造方法の第10の工程を概略的に示す断面模式図である。 本発明の実施の形態3における炭化珪素基板の構造を概略的に示す断面模式図である。 本発明の実施の形態4における炭化珪素半導体装置の製造方法の第2の工程における炭化珪素半導体装置の端部を概略的に示す拡大断面模式図である。 本発明の実施の形態3における炭化珪素基板の製造方法の第3の工程の変形例1を概略的に示す断面模式図である。 本発明の実施の形態3における炭化珪素基板の製造方法の第3の工程の変形例2を概略的に示す断面模式図である。 炭化珪素単結晶基板の第4の面が(0001)面の場合におけるオリエンテーションフラット部OFおよびインデックスフラット部IFの位置を概略的に示す平面模式図である。 炭化珪素単結晶基板の第4の面が(000−1)面の場合におけるオリエンテーションフラット部OFおよびインデックスフラット部IFの位置を概略的に示す平面模式図である。
以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を[]、集合方位を<>、個別面を()、集合面を{}でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”(バー)を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
はじめに、本発明の実施の形態の概要について以下の(1)〜(20)に記す。
発明者らは炭化珪素基板上に形成された二酸化珪素層が割れる原因について鋭意研究の結果、以下の知見を得て本発明を見出した。まず炭化珪素単結晶基板上に炭化珪素エピタキシャル層を形成すると、炭化珪素エピタキシャル層の外周端部において段差部が形成される。その後、エピタキシャル層上に二酸化珪素層が形成されると、炭化珪素基板の表面を横断するように二酸化珪素層に割れが発生する。炭化珪素基板のサイズが100mm以下の場合は、二酸化珪素層の割れはほとんど発生しなかったが、特に炭化珪素基板のサイズが100mmを超えると、二酸化珪素層の割れが顕著に発生する。また二酸化珪素層の割れは、二酸化珪素層が形成された炭化珪素基板に対して熱処理が行われた場合に発生したり、二酸化珪素層が形成された炭化珪素基板を、基板保持用チャックに装着したり、基板保持用チャックから取り外したりする場合において発生する場合が多い。さらに、炭化珪素の熱膨張係数は、二酸化珪素の熱膨張係数の約7倍程度の大きさである。以上を総合的に考慮すると、二酸化珪素層の割れの原因の一つは、二酸化珪素と炭化珪素との熱膨張係数の違いに起因して二酸化珪素層に発生する応力であると推測される。
またエピタキシャル層の外周端部に形成された段差部を詳細に調査すると、当該段差部の多くは、<11−20>方位と平行な直線を炭化珪素単結晶基板の主面に投影した直線を当該主面内において±20°の範囲内で回転した直線に沿って伸長するように形成されていることが分かった。二酸化珪素層の割れは、段差部が伸長する方向に伸びているので、上記段差部を起点として発生すると考えられる。つまり、エピタキシャル層の外周端部に形成された段差部を除去することにより、二酸化珪素層の割れを抑制することができると考えられる。
(1)実施の形態に係る炭化珪素基板の製造方法は以下の工程を有している。第1の主面80aと第1の主面80aと反対側の第2の主面80bと、第1の主面80aと第2の主面80bとを繋ぐ第1の側端部80cとを有し、かつ第1の主面80aの幅Dの最大値が100mmより大きい炭化珪素単結晶基板80が準備される。第1の側端部80cと、第1の主面80aと、第1の主面80aおよび第1の側端部80cの境界80dとに接する炭化珪素エピタキシャル層81が形成される。第1の側端部80cと境界80dに接して形成された炭化珪素エピタキシャル層81が除去される。
実施の形態に係る炭化珪素基板の製造方法によれば、100mmより大きい幅を有する炭化珪素単結晶基板80の第1の主面80aと、第1の側端部80cと、境界80dとに接する炭化珪素エピタキシャル層81が形成された後、第1の側端部80cおよび境界80dに接して形成された炭化珪素エピタキシャル層81が除去される。これにより、上記第1の側端部80cと境界80d上に形成された段差部2が除去されるので、炭化珪素基板10上に二酸化珪素層が形成された場合において、二酸化珪素層に対して割れが発生することを抑制することができる。
(2)実施の形態に係る炭化珪素基板の製造方法において好ましくは、炭化珪素エピタキシャル層を形成する工程では、境界上に段差部2を有する炭化珪素エピタキシャル層81が形成される。炭化珪素エピタキシャル層を除去する工程では、段差部2が除去される。これにより、炭化珪素基板10上に二酸化珪素層が形成された場合において、二酸化珪素層に対して割れが発生することを効果的に抑制することができる。
(3)実施の形態に係る炭化珪素基板の製造方法において好ましくは、段差部2は、<11−20>方位と平行な直線を第1の主面80aに投影した直線を第1の主面80a内において±20°の範囲内で回転した直線に沿って伸長するように形成されている。二酸化珪素層の割れは、特に、<11−20>方位と平行な直線を第1の主面80aに投影した直線を第1の主面80a内において±20°の範囲内で回転した直線に沿って伸長する段差部2に起因して発生すると考えられる。それゆえ、上記の方向に伸長する段差部を除去することにより、二酸化珪素層に対して割れが発生することをより効果的に抑制することができる。
(4)実施の形態に係る炭化珪素基板の製造方法において好ましくは、第1の側端部80cから中心80pに向かう方向に沿った段差部2の長さL3は、50μm以上5000μm以下である。二酸化珪素層の割れは、特に、100μm以上の長さを有する段差部2に起因して発生すると考えられる。それゆえ、上記の長さを有する段差部2を除去することにより、二酸化珪素層に対して割れが発生することをより効果的に抑制することができる。
(5)実施の形態に係る炭化珪素基板の製造方法において好ましくは、第1の主面80aに垂直な方向の段差部2の深さH1は、1μm以上50μm以下である。二酸化珪素層の割れは、特に、5μm以上の深さを有する段差部2に起因して発生すると考えられる。段差部2の深さH1は、炭化珪素エピタキシャル層の厚みに比例して増大する傾向があるが、深さH1は炭化珪素エピタキシャル層の厚み以上になる場合もあり、炭化珪素エピタキシャル層の厚み以下である場合もある。これは、炭化珪素エピタキシャル層の成長条件、および、側端部81c(長さL2の部分)の形状に依存する。また、長さL3と深さH1の関係は以下の通りである。長さL3が短くても深さH1が大きい場合と、逆に長さL3が長くても深さH1が小さい場合とにおいて、割れが発生しやすくなる。上記の深さを有する段差部を除去することにより、二酸化珪素層に対して割れが発生することをより効果的に抑制することができる。
(6)実施の形態に係る炭化珪素基板の製造方法において好ましくは、第1の主面80aの中心80p上における炭化珪素エピタキシャル層81の厚みH2は、5μm以上である。二酸化珪素層の割れの原因となる段差部2は、炭化珪素エピタキシャル層81の厚みが5μm以上の場合に顕著に発生すると考えられる。それゆえ、炭化珪素エピタキシャル層81の厚みが5μm以上の場合において、二酸化珪素層に対して割れが発生することをより効果的に抑制することができる。
(7)実施の形態に係る炭化珪素半導体装置の製造方法は以下の工程を有している。上記(1)〜(6)のいずれかに記載の方法で製造された炭化珪素基板が準備される。炭化珪素エピタキシャル層81の主面10aに対向して配置された二酸化珪素層61、93が形成される。これにより、炭化珪素エピタキシャル層81の主面10aに対向して配置された二酸化珪素層61、93に対して割れが発生することを抑制することができる。
(8)実施の形態に係る炭化珪素半導体装置の製造方法において好ましくは、二酸化珪素層61は、イオン注入用マスク61aを含む。これにより、イオン注入用マスク61aに対して割れが発生することを抑制することができる。
(9)実施の形態に係る炭化珪素半導体装置の製造方法において好ましくは、イオン注入用マスク61aは、炭化珪素単結晶基板80の第1の側端部80cに接する。イオン注入用マスク61aは、段差部2が除去された第1の側端部80cに接して形成されるため、イオン注入用マスク61aに対して割れが発生することを抑制することができる。
(10)実施の形態に係る炭化珪素半導体装置の製造方法において好ましくは、二酸化珪素層93は、層間絶縁膜93を含む。これにより、層間絶縁膜93に対して割れが発生することを抑制することができる。
(11)実施の形態に係る炭化珪素半導体装置の製造方法において好ましくは、二酸化珪素層61、93の厚みH3は、0.8μm以上20μm以下である。これにより、二酸化珪素層61、93の厚みH3が0.8μm以上20μm以下の場合においても、二酸化珪素層61、93に対して割れが発生することを抑制することができる。
(12)実施の形態に係る炭化珪素半導体装置の製造方法において好ましくは、二酸化珪素層を形成する工程の後、炭化珪素基板10および二酸化珪素層61、93をアニールする工程をさらに備えた。これにより、炭化珪素基板10および二酸化珪素層61、93をアニールする場合においても、二酸化珪素層61、93に対して割れが発生することを抑制することができる。
(13)実施の形態に係る炭化珪素基板は、炭化珪素単結晶基板80と、炭化珪素エピタキシャル層81とを有する。炭化珪素単結晶基板80は、第1の主面80aと第1の主面と反対側の第2の主面80bと、第1の主面80aと第2の主面80bとを繋ぐ第1の側端部80cとを有し、かつ第1の主面80aの幅Dの最大値が100mmより大きい。第1の主面80aの中心80pに接する炭化珪素エピタキシャル層81は、第1の主面80aの中心80pに接する第3の主面10bと、第3の主面10bとは反対の第4の主面10aとを含む。第4の主面10aの外周端部81eは、第1の主面80aと第1の側端部80cとの境界80dよりも第1の主面80aと平行な方向の中心80p側に位置する。
実施の形態に係る炭化珪素基板によれば、100mmより大きい幅を有する炭化珪素単結晶基板80の第1の主面80aの中心80pに接する炭化珪素エピタキシャル層81の第4の主面10aの外周端部81eは、第1の主面80aと第1の側端部80cとの境界80dよりも第1の主面80aと平行な方向の中心80p側に位置する。これにより、上記境界80d上の段差部2が除去された炭化珪素基板10を得ることができる。それゆえ、炭化珪素基板10上に二酸化珪素層が形成された場合において、二酸化珪素層に対して割れが発生することを抑制することができる。
(14)実施の形態に係る炭化珪素基板において好ましくは、第3の主面10bの外周端部81tは、第1の主面80aと第1の側端部80cとの境界80dよりも第1の主面80aと平行な方向の中心80p側に位置する。これにより、上記境界80d上の炭化珪素エピタキシャル層81が除去された炭化珪素基板10を得ることができる。それゆえ、炭化珪素基板10上に二酸化珪素層が形成された場合において、二酸化珪素層に対して割れが発生することを抑制することができる。
(15)実施の形態に係る炭化珪素基板において好ましくは、炭化珪素エピタキシャル層81は、第3の主面10bと第4の主面10aとを繋ぐ第2の側端部81cを含む。断面視において、第2の側端部81cは、第1の側端部80cに沿って曲率を有するように形成されている。これにより、上記境界80d上の段差部2が除去された炭化珪素基板10を得ることができる。それゆえ、炭化珪素基板10上に二酸化珪素層が形成された場合において、二酸化珪素層に対して割れが発生することを抑制することができる。
(16)実施の形態に係る炭化珪素基板において好ましくは、第4の主面10aの外周端部81eから、境界80dまでの第1の主面80aと平行な方向の距離L1は、10μm以上5000μm以下である。これにより、上記境界80d上の段差部2が効果的に除去された炭化珪素基板10が得られる。それゆえ、炭化珪素基板10上に二酸化珪素層が形成された場合において、二酸化珪素層に対して割れが発生することを抑制することができる。
(17)実施の形態に係る炭化珪素基板において好ましくは、第1の主面80aの中心80p上における炭化珪素エピタキシャル層81の厚みH2は、5μm以上である。二酸化珪素層の割れの原因となる段差部2は、炭化珪素エピタキシャル層81の厚みが5μm以上の場合に顕著に発生すると考えられる。それゆえ、炭化珪素エピタキシャル層81の厚みが5μm以上の場合において、二酸化珪素層に対して割れが発生することをより効果的に抑制することができる。
(18)実施の形態に係る炭化珪素半導体装置は、(12)〜(14)のいずれかに記載の炭化珪素基板10と、炭化珪素エピタキシャル層81に対向して配置された二酸化珪素層93とを有する。これにより、炭化珪素半導体装置の二酸化珪素層93に対する割れを抑制することができる。
(19)実施の形態に係る炭化珪素半導体装置において好ましくは、二酸化珪素層93は、層間絶縁膜93である。これにより、炭化珪素半導体装置の層間絶縁膜に対する割れを抑制することができる。
(20)実施の形態に係る炭化珪素半導体装置において好ましくは、二酸化珪素層93の厚みH3は、0.8μm以上20μm以下である。二酸化珪素層93の厚みH3が0.8μm以上20μm以下の場合においても、二酸化珪素層93に対して割れが発生することを抑制することができる。
次に、本発明の実施の形態についてより詳細に説明する。
(実施の形態1)
図1および図2を参照して、実施の形態1に係る炭化珪素基板10の構成について説明する。実施の形態1に係る炭化珪素基板10は、炭化珪素単結晶基板80と、炭化珪素エピタキシャル層81とを主に有している。炭化珪素単結晶基板80は、たとえばポリタイプ4Hの六方晶炭化珪素からなる。炭化珪素単結晶基板80は、たとば窒素などの不純物元素を含んでおり、炭化珪素単結晶基板80の導電型はn型(第1導電型)である。炭化珪素単結晶基板80に含まれる窒素などの不純物の濃度は、たとえば1×1018cm-3程度以上1×1019cm-3程度以下である。炭化珪素単結晶基板80は、第1の主面80aと、第1の主面80aと反対側の第2の主面80bと、第1の主面80aと第2の主面80bとを繋ぐ第1の側端部80cと、第1の側端部80cと第1の主面80aとの境界80dと、最外周部80eとを有している。第1の側端部80cは、面取り加工された面であり、断面視(第1の主面に平行な方向の視野)において外周方向に凸となる曲率を有する部分である。第1の主面80aは、たとえば{0001}面であってもよいし、{0001}面から10°以下程度オフした面であってもよいし、{0001}面から0.25°以下程度オフした面であってもよい。言い換えれば、第1の主面80aは、たとえば(0001)面または(000−1)面であってもよいし、(0001)面または(000−1)面から10°以下程度オフした面であってもよいし、(0001)面または(000−1)面から0.25°以下程度オフした面であってもよい。
炭化珪素エピタキシャル層81は、炭化珪素単結晶基板80の第1の主面80a上に接して設けられている。炭化珪素エピタキシャル層81の厚みは、たとえば5μm以上40μm以下程度である。炭化珪素エピタキシャル層81は、たとえば窒素などの不純物元素を含んでおり、炭化珪素エピタキシャル層81の導電型はn型である。炭化珪素エピタキシャル層81の不純物濃度は、炭化珪素単結晶基板80の不純物濃度よりも低くてもよい。炭化珪素エピタキシャル層81の不純物濃度は、たとえば1×1015cm-3程度以上1×1016cm-3程度以下である。炭化珪素エピタキシャル層81は、第1の主面80aに接する第3の主面10bと、第3の主面10bと反対側の第4の主面10aと、第3の主面10bと第4の主面10aとを繋ぐ第2の側端部81cと、第4の主面10aの外周端部81eと、第3の主面10bの外周端部81tとを有している。
図1を参照して、平面視(第4の主面10aの法線方向の視野)において、炭化珪素基板10の炭化珪素単結晶基板80の第4の主面10aの幅Dの最大値は100mmより大きい。好ましくは、第4の主面10aの幅Dの最大値は150mm以上である。炭化珪素基板10は略円形である。炭化珪素基板10はオリエンテーションフラット部OFを有していてもよい。
図2を参照して、炭化珪素エピタキシャル層81は、第1の主面80aの中心80pに接する第3の主面10bと、第3の主面10bとは反対の第4の主面10aとを含む。断面視において、第4の主面10aの外周端部81eは、第1の主面80aと第1の側端部80cとの境界80dよりも第1の主面80aと平行な方向の中心80p(図4参照)側に位置する。第1の主面80aと第1の側端部80cとの境界80dは、第1の主面80aと第1の側端部80cとが繋がれた線の変曲点であってもよい。炭化珪素エピタキシャル層81は、第3の主面10bと第4の主面10aとを繋ぐ第2の側端部81cを含む。第4の主面10aの外周端部81eは、第4の主面10aと第2の側端部81cとが繋がれた線の変曲点であってもよい。断面視において、炭化珪素エピタキシャル層81の第2の側端部81cは、外周方向に凸の曲率を有するように形成されており、炭化珪素単結晶基板80の第1の側端部80cに沿って形成されている。好ましくは、断面視における、第2の側端部81cの曲率半径は、第1の側端部80cの曲率半径とほぼ同じである。
第1の主面80aおよび第1の側端部80cとの境界80d上における炭化珪素エピタキシャル層81の厚みは、ほぼ0であり、第1の主面80aの中心80p(図4参照)上に位置する炭化珪素エピタキシャル層81の厚みH2はたとえば5μm以上である。またエピタキシャル層81の第3の主面10bの外周端部81tは、炭化珪素単結晶基板80の第1の主面80aと第1の側端部80cとの境界80dに位置する。好ましくは、断面視において、炭化珪素単結晶基板80の最外周部80eは、第1の主面80aおよび第2の主面80bの中間位置よりも第1の主面80a側に位置する。好ましくは、第4の主面10aの外周端部81eから、境界80dまでの第1の主面80aと平行な方向の距離L4は、50μm以上1000μm以下である。また、炭化珪素基板10の側端部の形状は第4の主面10a側と第2の主面80b側とで非対称であってもよいし、対称であってもよい。
次に、図3を参照して、実施の形態1に係る炭化珪素基板10の製造方法について説明する。まず、炭化珪素単結晶基板準備工程(S10:図3)が実施される。具体的には、図4および図5を参照して、たとえばポリタイプが4Hである単結晶炭化珪素からなるインゴット(図示しない)をスライスすることにより、導電型がn型の炭化珪素単結晶基板80が準備される。炭化珪素単結晶基板80は、たとえば窒素などの不純物が含む。炭化珪素単結晶基板80に含まれる窒素などの不純物の濃度は、たとえば1×1018cm-3程度以上1×1019cm-3程度以下である。炭化珪素単結晶基板80は、第1の主面80aと、第1の主面80aと反対側の第2の主面80bと、第1の主面80aと第2の主面80bとを繋ぐ第1の側端部80cと、第1の側端部80cと第1の主面80aとの境界80dと、最外周部80eとを有している。
図4を参照して、平面視において、炭化珪素単結晶基板80は第1の主面80aの中心80pを有している。第1の主面80aが円の場合、中心80pは円の中心である。第1の主面が円でない場合、中心80pは炭化珪素単結晶基板80の重心を通り、かつ第1の主面80aの法線と平行な線と、第1の主面80aとの交点のことである。第1の主面80aは、たとえば{0001}面であってもよいし、{0001}面から10°以下程度オフした面であってもよいし、{0001}面から0.25°以下程度オフした面であってもよい。炭化珪素単結晶基板80の第1の主面80aの幅Dの最大値は100mmより大きい。好ましくは、第1の主面80aの幅Dの最大値は150mm以上である。
より具体的には、図31を参照して、炭化珪素単結晶基板80の第1の主面80aは、たとえば(0001)面であってもよいし、(0001)面から10°以下程度オフした面であってもよいし、(0001)面から0.25°以下程度オフした面であってもよい。(0001)面はSi面とも呼ばれる。第1の主面80aが(0001)面である場合、オリエンテーションフラット部OFが延在する方向と垂直な方向a1は、<1−100>方向となり、より特定的には[1−100]方向となる。インデックスフラット部IFが延在する方向と垂直な方向a2は、<11−20>方向となり、より特定的には[11−20]方向となる。また、図32を参照して、炭化珪素単結晶基板80の第1の主面80aは、たとえば(000−1)面であってもよいし、(000−1)面から10°以下程度オフした面であってもよいし、(000−1)面から0.25°以下程度オフした面であってもよい。(000−1)面はC面とも呼ばれる。第1の主面80aが(000−1)面である場合、オリエンテーションフラット部OFが延在する方向と垂直な方向a1は、<1−100>方向となり、より特定的には[1−100]方向となる。インデックスフラット部IFが延在する方向と垂直な方向a4は、<11−20>方向となり、より特定的には[11−20]方向となる。
次に、炭化珪素エピタキシャル層形成工程(S20:図3)が実施される。具体的には、図6を参照して、炭化珪素エピタキシャル層81は、たとえばCVD(Chemical Vapor Deposition)法により、炭化珪素単結晶基板80の第1の主面80aおよび第1の側端部80cに接して形成される。炭化珪素エピタキシャル層81は、第1の主面80aに接する第3の主面10bと、第3の主面10bと反対側の第4の主面10aと、第3の主面10bと第4の主面10aとを繋ぐ第2の側端部81cと、第2の側端部81cと第4の主面10aとの外周端部81eとを有している。
より具体的には、まず炭化珪素単結晶基板80がチャンバ内に配置された後、炭化珪素単結晶基板がたとえば1500℃以上1700℃以下の温度に昇温される。その後、炭化珪素原料ガスがチャンバ内に導入される。炭化珪素原料ガスは、たとえばシランと、プロパンと、窒素と、アンモニアとを含むガスである。これにより、炭化珪素単結晶基板80の第1の主面80aと、第1の側端部80cと、第1の主面80aおよび第1の側端部80cの境界80dとに接する炭化珪素エピタキシャル層81が形成される。
図7(a)を参照して、平面視において、エピタキシャル層81の第4の主面10aの側端部81c付近には、複数の段差部2が形成されている。段差部2は、炭化珪素単結晶基板80の側端部81cから中心80p方向に向かって伸長するように形成されている。典型的には、段差部2は、第4の主面10aの図中下側であるオリエンテーションフラット部OF側および第4の主面10aの図中左側である第1の部分P1側に主に形成され、当該第1の部分P1と反対側の第2の部分P2側においてはほとんど形成されていない。なお、第4の主面10aが(0001)面である場合、第1の部分P1はインデックスフラット部IFであり、第4の主面が(000−1)面である場合、第2の部分P2がインデックスフラット部IFである。第4の主面10aが(0001)面および(000−1)面のいずれの場合においても、段差部2は、第2の部分P2側よりも第1の部分P1側に多く形成される。
また図7(b)を参照して、段差部2は、第4の主面10aの図中下側であるオリエンテーションフラット部OF側と、オリエンテーションフラット部OFと反対側と、第4の主面10aの図中左側である第1の部分P1側と、当該第1の部分P1の反対側の第2の部分P2側とに形成されていてもよい。この場合、第2の部分P2側に形成される段差部2の平均の長さは、第1の部分P1側に形成される段差部2の平均の長さよりも長くてもよい。また、第2の部分P2側に形成される段差部2の本数は、第1の部分P1側に形成される段差部2の本数よりも少なくてもよい。さらに、<11−20>方位に沿って伸長する段差部2以外に、<1−100>方位に沿って伸長する段差部2が形成されていてもよい。図7(a)の場合と同様に、第4の主面10aが(0001)面である場合、第1の部分P1はインデックスフラット部IFであり、第4の主面が(000−1)面である場合、第2の部分P2がインデックスフラット部IFである。
図8〜図10を参照して、段差部2の詳細について説明する。図8に示すように、第4の主面10aが{0001}面である場合、段差部2は第2の側端部81cから<11−20>方向から第4の主面10a内において±20°の範囲の方向に沿って伸長するように形成されている。言い換えれば、第4の主面10aにおいて、段差部2の伸長方向a3と、オリエンテーションフラット部OFが延在する方向a2との成す角度を角度θとすると、角度θの範囲は−20°以上20°以下である。なお、角度の正負に関しては、段差部2が<11−20>方向から<1−100>方向に傾いている場合を正とすることができる。炭化珪素単結晶基板80の第1の側端部80cから中心80pに向かう方向に沿った段差部2の長さはたとえば、50μm以上5000μm以下である。また上記段差部2の長さL3を第1の主面80aの幅の最大値で除した比率は、0.03%以上5%以下である。炭化珪素単結晶基板80の第2の側端部81cの外周端から境界81dまでの距離L2はたとえば150μmである。オリエンテーションフラット部が延在する方向と平行な方向a2における上記境界81dから段差部2の終端までの距離L1はたとえば200μmである。当該距離L1は、たとえば200μm以上1000μm以下であり、好ましくは300μm以上600μm以下である。第1の側端部80cから中心80pに向かう方向に沿った段差部2の長さL3は、たとえば50μm以上5000μm以下である。
図9を参照して、段差部2は炭化珪素エピタキシャル層81の第4の主面10aに開口を有する亀裂であり、炭化珪素エピタキシャル層81内に段差部2の底部が形成されていてもよい。第4の主面10aの最表面から段差部2の底部までの深さH1(つまり段差部2の第1の主面80aに垂直な方向の深さH1)は、たとえば1μm以上50μm以下である。
図8および図10を参照して、段差部2は、炭化珪素単結晶基板80の第1の側端部80cの上方、第1の主面80aの上方および第1の側端部80cと第1の主面80aとの境界80dの上方に形成されている。第1の主面80a上に形成された炭化珪素エピタキシャル層81の第4の主面10aには、ステップフロー成長のステップ3が形成されている。段差部2は、ステップバンチングであってもよい。ステップフロー成長のステップ3は1nm〜10nm程度が典型値であるが、当該段差部2の段差は1μm〜50μm程度である。段差部2は、複数の面方位を有する面が露出した第1の側端部80c上に形成された炭化珪素エピタキシャル層81の部分から第1の主面上に形成された炭化珪素エピタキシャル層81の部分にまで形成されていてもよい。
図11を参照して、炭化珪素エピタキシャル層81の第4の主面10aが{0001}面から<11−20>方向に角度αだけオフした面である場合を想定する。ここでc1方向が<0001>方向であり、a5方向が<11−20>方向であるとする。この場合、方向a2は、<11−20>方向と平行な直線を第4の主面10aに投影した直線に沿った方向a2である。図8に示すように、段差部2が第4の主面10a内において伸長する方向a3は、<11−20>方向と平行な直線を第4の主面10aに投影した直線を第4の主面10a内において±20°の範囲内の角度θだけ回転した直線に沿った方向である。ここで、c2方向は第4の主面10aの法線方向である。なお、上記角度α(オフ角)が0°である場合、a2方向は<11−20>方向となる。
次に、エピタキシャル層の端部除去工程(S30:図3)が実施される。具体的には、図12を参照して、炭化珪素単結晶基板80の第1の側端部80cおよび炭化珪素エピタキシャル層81の第2の側端部81cとが、たとえば研磨などにより除去されことにより、第1の側端部80cおよび境界80dに接して形成された炭化珪素エピタキシャル層81が除去される。これにより、炭化珪素エピタキシャル層81の第4の主面10aに形成されていた段差部2が除去される。図12において、破線で示した部分は研磨前の炭化珪素基板10の形状であり、実線で示した部分は研磨後の炭化珪素基板10の形状である。好ましくは、炭化珪素単結晶基板80の第1の側端部80cおよび炭化珪素エピタキシャル層81の第2の側端部81cとが第1の主面80aと平行な方向に同時に研磨されることにより、上記段差部2が除去される。炭化珪素単結晶基板80および炭化珪素エピタキシャル層81の研磨量L5は、たとえば50μm以上1000μm以下程度である。
段差部2の除去は、たとえばチャンファリングやエッジポリッシングにより行われてもよい。チャンファリングの条件は、たとえば以下の通りである。砥粒の種類がダイヤ、もしくはCBN(立方晶窒化ホウ素)であり、砥粒の番手が400番から2500番であり、結合剤がメタル、電着、レジンのいずれかである層型砥石に配置された、所望の形状をした溝部に基板の端面を押し当て、基板と砥石を相対的に回転させることにより基板の端部を面取り加工する。エッジポリッシングの条件は、たとえば以下の通りである。砥粒の種類がダイヤ、もしくはCBNであり、砥粒の番手が1000番から10000番であり、結合剤がメタル、電着、レジン、硬質ゴムのいずれかである砥石に基板の端部を押し当て、基板端面を研磨加工する。なお、段差部2の除去は、後述する二酸化珪素層形成工程(S40:図15)の前に行われる。
次に、実施の形態1に係る炭化珪素基板10の作用効果について説明する。
実施の形態に係る炭化珪素基板の製造方法によれば、100mmより大きい幅を有する炭化珪素単結晶基板80の第1の主面80aと、第1の側端部80cと、境界80dとに接する炭化珪素エピタキシャル層81が形成された後、第1の側端部80cおよび境界80dに接して形成された炭化珪素エピタキシャル層81が除去される。これにより、上記第1の側端部80cと境界80d上に形成された段差部2が除去されるので、炭化珪素基板10上に二酸化珪素層が形成された場合において、二酸化珪素層に対して割れが発生することを抑制することができる。
また実施の形態1に係る炭化珪素基板10の製造方法によれば、炭化珪素エピタキシャル層を形成する工程では、境界上に段差部2を有する炭化珪素エピタキシャル層81が形成される。炭化珪素エピタキシャル層を除去する工程では、段差部2が除去される。これにより、炭化珪素基板上に二酸化珪素層が形成された場合において、二酸化珪素層に対して割れが発生することを効果的に抑制することができる。
さらに実施の形態1に係る炭化珪素基板10の製造方法によれば、段差部2は、<11−20>方位と平行な直線を第1の主面80aに投影した直線を第1の主面80a内において±20°の範囲内で回転した直線に沿って伸長するように形成されている。二酸化珪素層の割れは、特に、<11−20>方位と平行な直線を第1の主面80aに投影した直線を第1の主面80a内において±20°の範囲内で回転した直線に沿って伸長する段差部2に起因して発生すると考えられる。それゆえ、上記の方向に伸長する段差部を除去することにより、二酸化珪素層に対して割れが発生することをより効果的に抑制することができる。
さらに実施の形態1に係る炭化珪素基板10の製造方法によれば、第1の側端部80cから中心80pに向かう方向に沿った段差部2の長さL3は、50μm以上5000μm以下である。二酸化珪素層の割れは、特に、100μm以上の長さを有する段差部に起因して発生すると考えられる。それゆえ、上記の長さを有する段差部2を除去することにより、二酸化珪素層に対して割れが発生することをより効果的に抑制することができる。
さらに実施の形態1に係る炭化珪素基板10の製造方法によれば、段差部2の第1の主面80aに垂直な方向の深さH1は、1μm以上50μm以下である。二酸化珪素層の割れは、特に、5μm以上の深さを有する段差部に起因して発生すると考えられる。それゆえ、上記の深さを有する段差部を除去することにより、二酸化珪素層に対して割れが発生することをより効果的に抑制することができる。
さらに実施の形態1に係る炭化珪素基板10の製造方法によれば、第1の主面80aの中心80p上における炭化珪素エピタキシャル層81の厚みH2は、5μm以上である。二酸化珪素層の割れの原因となる段差部2は、炭化珪素エピタキシャル層81の厚みが5μm以上の場合に顕著に発生すると考えられる。それゆえ、炭化珪素エピタキシャル層81の厚みが5μm以上の場合において、二酸化珪素層に対して割れが発生することをより効果的に抑制することができる。
実施の形態1に係る炭化珪素基板10によれば、100mmより大きい幅を有する炭化珪素単結晶基板80の第1の主面80aの中心80pに接する炭化珪素エピタキシャル層81の第4の主面10aの外周端部81eは、第1の主面80aと第1の側端部80cとの境界80dよりも第1の主面80aと平行な方向の中心80p側に位置する。これにより、上記境界80d上の段差部2が除去された炭化珪素基板10を得ることができる。それゆえ、炭化珪素基板10上に二酸化珪素層が形成された場合において、二酸化珪素層に対して割れが発生することを抑制することができる。
また実施の形態1に係る炭化珪素基板10によれば、炭化珪素エピタキシャル層81は、第3の主面10bと第4の主面10aとを繋ぐ第2の側端部81cを含む。断面視において、第2の側端部81cは、第1の側端部80cに沿って曲率を有するように形成されている。これにより、上記境界80d上の段差部2が除去された炭化珪素基板10を得ることができる。それゆえ、炭化珪素基板10上に二酸化珪素層が形成された場合において、二酸化珪素層に対して割れが発生することを抑制することができる。
さらに実施の形態1に係る炭化珪素基板10によれば、第1の主面80aの中心80p上における炭化珪素エピタキシャル層81の厚みH2は、5μm以上である。二酸化珪素層の割れの原因となる段差部2は、炭化珪素エピタキシャル層81の厚みが5μm以上の場合に顕著に発生すると考えられる。それゆえ、炭化珪素エピタキシャル層81の厚みが5μm以上の場合において、二酸化珪素層に対して割れが発生することをより効果的に抑制することができる。
(実施の形態2)
図13および図14を参照して、実施の形態2に係る炭化珪素半導体装置としてのMOSFET1の構造について説明する。
実施の形態2に係るMOSFET1は、炭化珪素基板10と、ゲート絶縁膜91と、ゲート電極92と、層間絶縁膜93と、ソース電極94と、ソース配線95と、ドレイン電極98とを主に有する。炭化珪素基板10は、実施の形態1で説明した炭化珪素基板10である。つまり、炭化珪素基板10は、炭化珪素単結晶基板80と、炭化珪素エピタキシャル層81とを有する。炭化珪素基板10は、さらに、p型ベース領域82と、n型領域83と、p型コンタクト領域84とを含む。
p型ベース領域82はp型(第2導電型)を有する。p型ベース領域82はn型ドリフト領域85上に設けられている。p型ベース領域82の不純物濃度は、たとえば1×1018cm-3である。n型領域83はn型(第1導電型)を有する。n型領域83は、p型ベース領域82によってn型ドリフト領域85から隔てられるようにp型ベース領域82上に設けられている。p型コンタクト領域84はp型を有する。p型コンタクト領域84はソース電極94およびp型ベース領域82につながっている。
炭化珪素基板10の第4の主面10aにはトレンチTRが設けられている。トレンチTRは壁面SWおよび底部BTを有する。壁面SWはn型領域83およびp型ベース領域82を貫通してn型ドリフト領域85に至っている。壁面SWはp型ベース領域82上において、MOSFET1のチャネル面を含む。
壁面SWは炭化珪素基板10の第4の主面10aに対して傾斜しており、トレンチTRは開口に向かってテーパ状に拡がっている。壁面SWの面方位は、(000−1)面に対して50°以上65°以下傾斜していることが好ましい。底部BTはn型ドリフト領域85上に位置している。本実施の形態において、底部BTは炭化珪素基板10の第4の主面10aとほぼ平行な面である。
ゲート絶縁膜91は、トレンチTRの壁面SWおよび底部BTの各々を覆っている。ゲート電極92はゲート絶縁膜91上に設けられている。ソース電極94は、n型領域83およびp型コンタクト領域84の各々に接している。ソース配線95はソース電極94に接している。ソース配線95は、たとえばアルミニウム層である。層間絶縁膜93はゲート電極92とソース配線95との間を絶縁している。ドレイン電極98(裏面電極)は炭化珪素単結晶基板80に接して配置されている。
次に、図15〜図26を参照して、実施の形態2に係るMOSFET1の製造方法について説明する。
まず、実施の形態1で説明した炭化珪素基板10の製造方法と同様の方法により、炭化珪素基板10が準備される。具体的には、炭化珪素単結晶基板準備工程(S10:図3、図15)と、炭化珪素エピタキシャル層形成工程(S20:図3、図15)と、エピタキシャル層の端部除去工程(S30:図3、図15)とが実施される。
次に、p型ベース領域およびn型ドリフト領域を形成する工程が実施される。具体的には、図16を参照して、具体的には、p型ベース領域82を形成するために、n型ドリフト領域85の第4の主面10aの全面に対して、たとえばアルミニウム(Al)などの、p型を付与するための不純物がイオン注入される。またn型領域83を形成するため、第4の主面10aの全面に対して、たとえばリン(P)などの、n型を付与するための不純物がイオン注入される。なおイオン注入の代わりに、不純物の添加をともなうエピタキシャル成長が用いられてもよい。
次に、二酸化珪素層形成工程(S40:図15)が実施される。具体的には、図17および図18を参照して、炭化珪素エピタキシャル層81の第4の主面10aおよび第2の側端部81cと、炭化珪素単結晶基板80の第1の側端部80cとに接して二酸化珪素層61が形成される。二酸化珪素層61は、たとえばCVDにより形成される。炭化珪素単結晶基板80の中心80pに対向する位置における二酸化珪素層61の厚みH3は、たとえば0.8μm以上20μm以下である。好ましくは、上記二酸化珪素層61の厚みH3は、たとえば1.0μm以上2.2μm以下である。次に、二酸化珪素層61を緻密化するための熱処理が行われてもよい。二酸化珪素層61を緻密化するための熱処理は、二酸化珪素層61を窒素雰囲気中で850℃の温度で30分間保持することにより行われる。次に、二酸化珪素層61上にp型コンタクト領域84が形成されることになる位置に対応した開口を有するにレジスト層(図示せず)がフォトリソグラフィーにより形成される。次に、二酸化珪素層61の一部がエッチングされることにより、p型コンタクト領域84が形成されることになる位置に対応した開口を有するイオン注入用マスク61が形成される。イオン注入用マスク61は二酸化珪素により構成される。
次に、イオン注入工程(S50:図15)が実施される。図19を参照して、上記イオン注入用マスク61を用いたイオン注入により、p型コンタクト領域84が形成される。具体的には、イオン注入用マスク61を用いて、第4の主面10aに対して、たとえばアルミニウム(Al)などの、p型を付与するための不純物がイオン注入される。次にイオン注入用マスク61が除去される(図20)。このように、フォトリソグラフィー法およびイオン注入によって炭化珪素基板10の第4の主面10aとp型ベース領域82とを繋ぐp型コンタクト領域84が形成される。
次に、不純物を活性化するための熱処理が行われる。この熱処理の温度は、好ましくは1500℃以上1900℃以下であり、たとえば1700℃程度である。熱処理の時間は、たとえば30分程度である。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばAr雰囲気である。
図21を参照して、n型領域83およびp型コンタクト領域84からなる面上に、開口部を有するマスク層40がフォトリソグラフィー法によって形成される。マスク層40として、たとえば二酸化珪素などを用いることができる。開口部はトレンチTR(図13)が形成される位置に対応して形成される。
次に、凹部形成工程(S60:図15)が実施される。具体的には、図22を参照して、マスク層40が形成された炭化珪素基板10をプラズマエッチングすることにより、炭化珪素基板10の第4の主面10aに凹部TQが形成される。マスク層40の開口部を通じて、炭化珪素基板10のn型領域83と、p型ベース領域82と、n型ドリフト領域85の一部とがエッチングにより除去されることにより当該凹部TQが形成される。エッチングの方法としては、たとえばドライエッチングであり、より具体的には誘導結合プラズマ反応性イオンエッチング(ICP−RIE)を用いることができる。たとえば反応ガスとしてSF6またはSF6とO2との混合ガスを用いて炭化珪素基板10の第4の主面10aに対してICP−RIEが行われることにより、トレンチTR(図1)が形成されるべき領域に、炭化珪素基板10の厚さ方向(図中の縦方向)にほぼ沿った壁面Aおよび底部Bを有する凹部TQが形成される。
次に、熱エッチング工程が(S70:図15)実施される。具体的には、炭化珪素基板10に形成された凹部TQに対して熱エッチングが行われる。熱エッチング工程では、塩素を含む気体を炉内に供給しながら、炉内において炭化珪素基板10の凹部TQの壁面Aが熱エッチングされる。炭化珪素基板10は炉内においてたとえば1000℃以上1800℃以下で20分程度加熱されることにより、炭化珪素基板10の凹部TQの壁面Aがエッチングされる。好ましくは、炭化珪素基板10の熱エッチングの温度は800℃以上であり、より好ましくは1300℃以上であり、さらに好ましくは1500℃以上である。なお、二酸化珪素から作られたマスク層40は、炭化珪素に対する選択比が極めて大きいので、炭化珪素の熱エッチング中に実質的にエッチングされない。
図23に示すように、上記の熱エッチング工程を実施することにより、凹部TQの壁面Aおよび底部Bがたとえば2nm0.1μm程度エッチングされることにより、炭化珪素基板10上に壁面SWおよび底部BTから形成されるトレンチTRが形成される。次に、マスク層40がエッチングなど任意の方法により除去される。トレンチTRは、側面である壁面SWと壁面SWに連接する底部BTとにより形成されている。底部BTは面であっても構わないし、線であっても構わない。底部BTが線である場合、トレンチTRの形状は断面視においてV型となる。
次に、ゲート絶縁膜形成工程(S80:図15)が実施される。具体的には、図24を参照して、上述した凹部TQの壁面Aを熱エッチングすることによりトレンチTRを形成した後、トレンチTRの壁面SWに接してゲート絶縁膜91が形成される。よりトレンチTRの壁面SWおよび底部BTの各々を覆い、n型ドリフト領域85、p型ベース領域82、n型領域83およびp型コンタクト領域84と接するゲート絶縁膜91が形成される。ゲート絶縁膜91は二酸化珪素からなり、たとえば熱酸化により形成され得る。
ゲート絶縁膜91の形成後に、雰囲気ガスとして一酸化窒素(NO)ガスを用いるNOアニールが行われてもよい。具体的には、たとえば、ゲート絶縁膜91が形成された炭化珪素基板10が、一酸化窒素雰囲気中において温度1100℃以上1300℃以下で1時間程度保持される。
次に、ゲート電極形成工程(S90:図15)が実施される。具体的には、図25を参照して、ゲート絶縁膜91上にゲート電極92が形成される。具体的には、トレンチTRの内部の領域をゲート絶縁膜91を介して埋めるように、ゲート絶縁膜91上にゲート電極92が形成される。ゲート電極92の形成方法は、たとえば、導体またはドープトポリシリコンの成膜とCMPとによって行い得る。
次に、層間絶縁膜形成工程が実施される。具体的には、ゲート電極92の露出面を覆うように、ゲート電極92およびゲート絶縁膜91上に層間絶縁膜93が形成される。層間絶縁膜93およびゲート絶縁膜91に開口部が形成されるようにエッチングが行われる。この開口部により第4の主面10a上においてn型領域83およびp型コンタクト領域84の各々が露出される。層間絶縁膜93の厚みは、たとえば1.0μmである。層間絶縁膜93の厚みは、たとえば0.8μm以上20μm以下であり、好ましくは1.0μm以上2.2μm以下である。
次に、ソース電極形成工程(S100:図15)が実施される。第4の主面10a上においてn型領域83およびp型コンタクト領域84の各々に接するソース電極94が形成される。具体的には、スパッタリングにより、たとえばTi、AlおよびSiを含む金属膜が、n型領域83およびp型コンタクト領域84の各々に接して形成される。次に、当該金属膜が形成された炭化珪素基板10を1000℃程度でアニールすることにより、当該金属膜が合金化し、炭化珪素基板10とオーミック接合するソース電極94が形成される。同様に、炭化珪素単結晶基板80の第2の主面80bにドレイン電極98が形成されてもよい。
再び図13を参照して、ソース電極94および層間絶縁膜93に接するようにソース配線95が形成される。ソース配線95として、たとえばTi/Al層が用いられる。以上により、実施の形態2に係るMOSFET1が完成する。
次に、実施の形態2に係るMOSFET1の作用効果について説明する。
実施の形態2に係るMOSFET1の製造方法によれば、実施の形態1に記載の方法で製造された炭化珪素基板10が準備される。炭化珪素エピタキシャル層81の主面10aに対向して配置された二酸化珪素層61、93が形成される。これにより、炭化珪素エピタキシャル層81の主面10aに対向して配置された二酸化珪素層61、93に対して割れが発生することを抑制することができる。
また実施の形態2に係るMOSFET1の製造方法によれば、二酸化珪素層61は、イオン注入用マスク61aを含む。これにより、イオン注入用マスク61aに対して割れが発生することを抑制することができる。
さらに実施の形態2に係るMOSFET1の製造方法によれば、イオン注入用マスク61aは、炭化珪素単結晶基板80の第1の側端部80cに接する。イオン注入用マスク61aは、段差部2が除去された第1の側端部80cに接して形成されるため、イオン注入用マスク61aに対して割れが発生することを抑制することができる。
さらに実施の形態2に係るMOSFET1の製造方法によれば、二酸化珪素層93は、層間絶縁膜93を含む。これにより、層間絶縁膜93に対して割れが発生することを抑制することができる。
さらに実施の形態2に係るMOSFET1の製造方法によれば、二酸化珪素層61、93の厚みH3は、0.8μm以上20μm以下である。これにより、二酸化珪素層61、93の厚みH3が0.8μm以上20μm以下の場合においても、二酸化珪素層61、93に対して割れが発生することを抑制することができる。
さらに実施の形態2に係るMOSFET1の製造方法によれば、二酸化珪素層を形成する工程の後、炭化珪素基板10および二酸化珪素層61、93をアニールする工程をさらに備えた。これにより、炭化珪素基板10および二酸化珪素層61、93をアニールする場合においても、二酸化珪素層61、93に対して割れが発生することを抑制することができる。
実施の形態2に係るMOSFET1は、実施の形態1に記載の炭化珪素基板10と、炭化珪素エピタキシャル層81に対向して配置された二酸化珪素層93とを有する。これにより、MOSFET1の二酸化珪素層93に対する割れを抑制することができる。
また実施の形態2に係るMOSFET1によれば、二酸化珪素層93は、層間絶縁膜93である。これにより、MOSFETの層間絶縁膜93に対する割れを抑制することができる。
さらに実施の形態2に係るMOSFET1によれば、二酸化珪素層93の厚みH3は、0.8μm以上20μm以下である。二酸化珪素層93の厚みH3が0.8μm以上20μm以下の場合においても、二酸化珪素層93に対して割れが発生することを抑制することができる。
(実施の形態3)
次に、実施の形態3に係る炭化珪素基板10の構成について説明する。実施の形態3に係る炭化珪素基板10の構成は、以下の点を除き、実施の形態1に係る炭化珪素基板10の構成と同様である。そのため、同一または対応する部分については同じ符号を付し、同じ説明は繰り返さない。つまり、実施の形態1に係る炭化珪素基板10の炭化珪素エピタキシャル層81の第3の主面10bの外周端部81tと、炭化珪素単結晶基板80の第1の主面80aと第1の側端部80cとの境界80dとは、第1の主面80aと平行な方向においてほぼ同じ位置であるのに対して、実施の形態3に係る炭化珪素基板10の炭化珪素エピタキシャル層81の第3の主面10bの外周端部81tが、炭化珪素単結晶基板80の第1の主面80aと第1の側端部80cとの境界80dよりも第1の主面80aと平行な方向の中心80p側に位置する。
図27を参照して、実施の形態3に係る炭化珪素基板10は、炭化珪素単結晶基板80と、炭化珪素エピタキシャル層81とを主に有している。炭化珪素エピタキシャル層81は、第1の主面80aの中心80pに接する第3の主面10bと、第3の主面10bとは反対の第4の主面10aとを含む。断面視において、第4の主面10aの外周端部81eは、第1の主面80aと第1の側端部80cとの境界80dよりも第1の主面80aと平行な方向の中心80p側に位置する。また炭化珪素エピタキシャル層81の第3の主面10bの外周端部81tは、炭化珪素単結晶基板80の第1の主面80aと第1の側端部80cとの境界80dよりも第1の主面80aと平行な方向の中心80p側に位置する。第4の主面10aの外周端部81eから、境界80dまでの第1の主面80aと平行な方向の距離L1は、たとえば200μm以上1000μm以下である。当該距離L1は、好ましくは300μm以上600μm以下である。また炭化珪素単結晶基板80の最外周部80eから境界80dまでの第1の主面80aと平行な方向の距離L2はたとえば150μmである。好ましくは、炭化珪素単結晶基板80の境界80dおよび第1の側端部80cには炭化珪素エピタキシャル層81が配置されていない。
次に、実施の形態3に係る炭化珪素基板10の製造方法について説明する。実施の形態3に係る炭化珪素基板10の製造方法は、エピタキシャル層の端部除去工程(S30:図3)を除き、実施の形態1に係る炭化珪素基板10の製造方法と同様である。
図3を参照して、実施の形態1で説明した方法と同様の方法で、炭化珪素単結晶基板準備工程(S10:図3)および炭化珪素エピタキシャル層形成工程(S20:図3)が実施される。
次に、エピタキシャル層の端部除去工程(S30:図3)が実施される。具体的には、図27を参照して、炭化珪素単結晶基板80の第1の側端部80cと、第1の主面80aと第1の側端部80cとの境界80dと、第1の主面80aの一部上に形成されている炭化珪素エピタキシャル層81が除去され、炭化珪素単結晶基板80の中心80pに接する炭化珪素エピタキシャル層81が残存する。これにより、炭化珪素エピタキシャル層81の端部に形成されていた段差部2が除去される。除去される炭化珪素エピタキシャル層81の、第1の主面80aに平行な方向の幅は距離L2+距離L1である。距離L2はたとえば150μmであり、距離L1はたとえば200μm以上1000μm以下である。距離L1は好ましくは、300μm以上600μm以下である。炭化珪素エピタキシャル層81の除去は、ドライエッチングまたはウェットエッチングにより行われてもよい。ドライエッチングの条件は、たとえば物理的にAr、あるいは、化学的にSF を用いたプラズマを用いた処理、あるいはこの組合せの処理により、ウェットエッチングの条件は、たとえばNaOH(水酸化ナトリウム)、あるいは、KOH(水酸化カリウム)、あるいはこの組合せによる除去である。
図29を参照して、エピタキシャル層の端部除去工程(S30:図3)によって、段差部2の深さ程度の厚みの炭化珪素エピタキシャル層81が除去され、炭化珪素エピタキシャル層81の一部が残存エピタキシャル部81fとして残っても構わない。残存エピタキシャル部81fは、炭化珪素単結晶基板80の第1の側端部80c上に接して設けられている。残存エピタキシャル部81fの境界80d上の厚みH4は、第1の主面80aの中心80p上における炭化珪素エピタキシャル層81の厚みH2よりも小さい。残存エピタキシャル部81fは、実施の形態1で説明したような段差部2が除去されて残った部分である。炭化珪素エピタキシャル層81の第4の主面10aの外周端部81eは、境界80dよりも第1の主面80aと平行な方向において中心80p側に位置する。
図30を参照して、エピタキシャル層の端部除去工程(S30:図3)によって、第1の主面80aの一部および第1の側端部80cの一部がオーバーエッチングされてもよい。第1の主面80aの一部および第1の側端部80cの一部がオーバーエッチングされることにより、第1の主面80aの端部に段差面80fが形成されている。段差面80fは、炭化珪素エピタキシャル層81の第4の主面10aの外周端部81eから第3の主面10bの外周端部81tに亘る面に沿って、第1の主面80aがエッチングされて形成される。段差面80fから第2の主面80bまでの距離は、第1の主面80aから第2の主面までの距離よりも短い。
次に、実施の形態3に係るMOSFET1の作用効果について説明する。
実施の形態3に係る炭化珪素基板10によれば、第3の主面10bの外周端部81tは、第1の主面80aと第1の側端部80cとの境界80dよりも第1の主面80aと平行な方向の中心80p側に位置する。これにより、上記境界80d上の炭化珪素エピタキシャル層81が除去された炭化珪素基板10を得ることができる。それゆえ、炭化珪素基板10上に二酸化珪素層が形成された場合において、二酸化珪素層に対して割れが発生することを抑制することができる。
また実施の形態3に係る炭化珪素基板10によれば、第4の主面10aの外周端部81eから、境界80dまでの第1の主面80aと平行な方向の距離L1は、10μm以上5000μm以下である。これにより、上記境界80d上の段差部2が効果的に除去された炭化珪素基板10が得られる。それゆえ、炭化珪素基板10上に二酸化珪素層が形成された場合において、二酸化珪素層に対して割れが発生することを抑制することができる。
(実施の形態4)
次に、実施の形態4に係るMOSFET1の構成および製造方法について説明する。実施の形態4に係るMOSFET1の構成および製造方法は、実施の形態4に係るMOSFET1が実施の形態3に係る炭化珪素基板10を用いるのに対し、実施の形態2に係るMOSFET1は実施の形態1に係る炭化珪素基板10を用いる点において異なっており、その他の構成および製造方法は実施の形態2に係るMOSFET1と同様である。
図28を参照して、実施の形態4に係るMOSFET1の製造方法について説明する。上述したように、実施の形態4に係るMOSFET1の製造方法は、実施の形態3に係る炭化珪素基板10を用いる。
実施の形態3に係る炭化珪素基板10の製造方法と同様の方法により、炭化珪素単結晶基板準備工程(S10:図3、図15)と、炭化珪素エピタキシャル層形成工程(S20:図3、図15)と、エピタキシャル層の端部除去工程(S30:図3、図15)とが実施され、図27に示す炭化珪素基板10が準備される。
次に、二酸化珪素層形成工程(S40:図15)が実施される。具体的には、図28を参照して、イオン注入用マスクとしての二酸化珪素層61が、炭化珪素単結晶基板80の第1の側端部80cおよび第1の主面80aの一部と、炭化珪素エピタキシャル層81の第4の主面10aに接して形成される。
以降、実施の形態3で説明した方法と同様の、イオン注入工程(S50:図15)と、凹部形成工程(S60:図15)と、熱エッチング工程(S70:図15)と、ゲート絶縁膜形成工程(S80:図15)と、ゲート電極形成工程(S90:図15)と、ソース電極形成工程(S70:図15)とが実施され、図13に示すMOSFET1が製造される。
なお、上記各実施の形態において、第1導電型をn型とし、かつ第2導電型をp型として説明したが、第1導電型がp型であって、かつ第2導電型がn型であっても構わない。また上記実施の形態2および4において、炭化珪素半導体装置の一例としてMOSFETを例に挙げて説明したが、炭化珪素半導体装置は、IGBT(Insulated Gate Bipolar Transistor)やSBD(Schottky Barrier Diode)などであってもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1 炭化珪素半導体装置(MOSFET)、2 段差部、3 ステップ、10 炭化珪素基板、10a 第4の主面、10b 第3の主面、40 マスク層、61 二酸化珪素層(イオン注入用マスク)、80 炭化珪素単結晶基板、80a 第1の主面、80b 第2の主面、80c 第1の側端部、80d,81d 境界、80e 最外周部、80f 段差面、80p 中心、81 炭化珪素エピタキシャル層(n型ドリフト領域)、81c 第2の側端部、81e,81t 外周端部、81f 残存エピタキシャル部、82 p型ベース領域、83 n型領域、84 p型コンタクト領域、91 ゲート絶縁膜、92 ゲート電極、93 層間絶縁膜、94 ソース電極、95 ソース配線、98 ドレイン電極、A,SW 壁面、B,BT 底部、IF インデックスフラット部、OF オリエンテーションフラット部、TQ 凹部、TR トレンチ、a1 <1−100>方向、a2,a4,a5 <11−20>方向、a3 伸長方向。

Claims (20)

  1. 第1の主面と前記第1の主面と反対側の第2の主面と、前記第1の主面と前記第2の主面とを繋ぐ第1の側端部とを有し、かつ前記第1の主面の幅の最大値が100mmより大きい炭化珪素単結晶基板を準備する工程と、
    前記第1の側端部と、前記第1の主面と、前記第1の主面および前記第1の側端部の境界とに接する炭化珪素エピタキシャル層を形成する工程と、
    前記第1の側端部および前記境界に接して形成された前記炭化珪素エピタキシャル層を除去する工程とを備えた、炭化珪素基板の製造方法。
  2. 前記炭化珪素エピタキシャル層を形成する工程では、前記境界上に段差部を有する前記炭化珪素エピタキシャル層が形成され、
    前記炭化珪素エピタキシャル層を除去する工程では、前記段差部が除去される、請求項1に記載の炭化珪素基板の製造方法。
  3. 前記段差部は、<11−20>方位と平行な直線を前記第1の主面に投影した直線を前記第1の主面内において±20°の範囲内で回転した直線に沿って伸長するように形成されている、請求項2に記載の炭化珪素基板の製造方法。
  4. 前記第1の側端部から前記中心に向かう方向に沿った前記段差部の長さは、50μm以上5000μm以下である、請求項2または3に記載の炭化珪素基板の製造方法。
  5. 前記第1の主面に垂直な方向の前記段差部の深さは、1μm以上50μm以下である、請求項2〜4のいずれか1項に記載の炭化珪素基板の製造方法。
  6. 前記第1の主面の中心上における前記炭化珪素エピタキシャル層の厚みは、5μm以上である、請求項1〜5のいずれか1項に記載の炭化珪素基板の製造方法。
  7. 請求項1〜6のいずれか1項に記載の方法で製造された炭化珪素基板を準備する工程と、
    前記炭化珪素エピタキシャル層の主面に対向して配置された二酸化珪素層を形成する工程とを備えた、炭化珪素半導体装置の製造方法。
  8. 前記二酸化珪素層は、イオン注入用マスクを含む、請求項7に記載の炭化珪素半導体装置の製造方法。
  9. 前記イオン注入用マスクは、前記炭化珪素単結晶基板の前記第1の側端部に接する、請求項8に記載の炭化珪素半導体装置の製造方法。
  10. 前記二酸化珪素層は、層間絶縁膜を含む、請求項7〜9のいずれか1項に記載の炭化珪素半導体装置の製造方法。
  11. 前記二酸化珪素層の厚みは、0.8μm以上20μm以下である、請求項7〜10のいずれか1項に記載の炭化珪素半導体装置の製造方法。
  12. 前記二酸化珪素層を形成する工程の後、前記炭化珪素基板および前記二酸化珪素層をアニールする工程をさらに備えた、請求項7〜11のいずれか1項に記載の炭化珪素半導体装置の製造方法。
  13. 第1の主面と前記第1の主面と反対側の第2の主面と、前記第1の主面と前記第2の主面とを繋ぐ第1の側端部とを有し、かつ前記第1の主面の幅の最大値が100mmより大きい炭化珪素単結晶基板と、
    前記第1の主面の中心に接する炭化珪素エピタキシャル層とを備え、
    前記炭化珪素エピタキシャル層は、前記第1の主面の前記中心に接する第3の主面と、前記第3の主面とは反対の第4の主面とを含み、
    前記第4の主面の外周端部は、前記第1の主面と前記第1の側端部との境界よりも前記第1の主面と平行な方向の前記中心側に位置する、炭化珪素基板。
  14. 前記第3の主面の外周端部は、前記第1の主面と前記第1の側端部との境界よりも前記第1の主面と平行な方向の前記中心側に位置する、請求項13に記載の炭化珪素基板。
  15. 前記炭化珪素エピタキシャル層は、前記第3の主面と前記第4の主面とを繋ぐ第2の側端部を含み、
    断面視において、前記第2の側端部は、前記第1の側端部に沿って曲率を有するように形成されている、請求項13に記載の炭化珪素基板。
  16. 前記第4の主面の外周端部から、前記境界までの前記第1の主面と平行な方向の距離は、10μm以上5000μm以下である、請求項13〜15のいずれか1項に記載の炭化珪素基板。
  17. 前記第1の主面の前記中心上における前記炭化珪素エピタキシャル層の厚みは、5μm以上である、請求項13〜16のいずれか1項に記載の炭化珪素基板。
  18. 請求項13〜17のいずれか1項に記載の炭化珪素基板と、
    前記炭化珪素エピタキシャル層に対向して配置された二酸化珪素層とを備えた、炭化珪素半導体装置。
  19. 前記二酸化珪素層は、層間絶縁膜である、請求項18に記載の炭化珪素半導体装置。
  20. 前記二酸化珪素層の厚みは、0.8μm以上20μm以下である、請求項18または19に記載の炭化珪素半導体装置。
JP2013113090A 2013-05-29 2013-05-29 炭化珪素基板および炭化珪素半導体装置ならびに炭化珪素基板および炭化珪素半導体装置の製造方法 Active JP5803979B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2013113090A JP5803979B2 (ja) 2013-05-29 2013-05-29 炭化珪素基板および炭化珪素半導体装置ならびに炭化珪素基板および炭化珪素半導体装置の製造方法
DE112014002647.6T DE112014002647B4 (de) 2013-05-29 2014-04-03 Siliziumkarbid-Substrat und Verfahren zur Herstellung desselben, Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung und Verwendung des Siliziumkarbid-Substrats für die Siliziumkarbid-Halbleitervorrichtung
US14/786,063 US9691608B2 (en) 2013-05-29 2014-04-03 Silicon carbide substrate, silicon carbide semiconductor device, and methods for manufacturing silicon carbide substrate and silicon carbide semiconductor device
CN201480024728.6A CN105164322A (zh) 2013-05-29 2014-04-03 碳化硅衬底,碳化硅半导体器件以及制造碳化硅衬底和碳化硅半导体器件的方法
PCT/JP2014/059825 WO2014192411A1 (ja) 2013-05-29 2014-04-03 炭化珪素基板および炭化珪素半導体装置ならびに炭化珪素基板および炭化珪素半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013113090A JP5803979B2 (ja) 2013-05-29 2013-05-29 炭化珪素基板および炭化珪素半導体装置ならびに炭化珪素基板および炭化珪素半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2015172825A Division JP2016028009A (ja) 2015-09-02 2015-09-02 炭化珪素基板および炭化珪素半導体装置ならびに炭化珪素基板および炭化珪素半導体装置の製造方法

Publications (3)

Publication Number Publication Date
JP2014231457A JP2014231457A (ja) 2014-12-11
JP2014231457A5 JP2014231457A5 (ja) 2015-09-10
JP5803979B2 true JP5803979B2 (ja) 2015-11-04

Family

ID=51988451

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013113090A Active JP5803979B2 (ja) 2013-05-29 2013-05-29 炭化珪素基板および炭化珪素半導体装置ならびに炭化珪素基板および炭化珪素半導体装置の製造方法

Country Status (5)

Country Link
US (1) US9691608B2 (ja)
JP (1) JP5803979B2 (ja)
CN (1) CN105164322A (ja)
DE (1) DE112014002647B4 (ja)
WO (1) WO2014192411A1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015103070B4 (de) * 2015-03-03 2021-09-23 Infineon Technologies Ag Leistungshalbleitervorrichtung mit trenchgatestrukturen mit zu einer hauptkristallrichtung geneigten längsachsen und herstellungsverfahren
JP2016213419A (ja) * 2015-05-13 2016-12-15 住友電気工業株式会社 炭化珪素半導体装置
JP6468291B2 (ja) * 2015-09-11 2019-02-13 住友電気工業株式会社 炭化珪素エピタキシャル基板、炭化珪素エピタキシャル基板の製造方法および炭化珪素半導体装置の製造方法
JP6703915B2 (ja) * 2016-07-29 2020-06-03 富士電機株式会社 炭化珪素半導体基板、炭化珪素半導体基板の製造方法、半導体装置および半導体装置の製造方法
JP7302716B2 (ja) * 2017-06-28 2023-07-04 株式会社レゾナック SiCエピタキシャルウェハ及びその製造方法
JP7133910B2 (ja) 2017-06-28 2022-09-09 昭和電工株式会社 SiCエピタキシャルウェハ
JP7125252B2 (ja) * 2017-08-30 2022-08-24 昭和電工株式会社 SiCエピタキシャルウェハ及びその製造方法
EP3567139B1 (en) 2018-05-11 2021-04-07 SiCrystal GmbH Chamfered silicon carbide substrate and method of chamfering
EP3567138B1 (en) 2018-05-11 2020-03-25 SiCrystal GmbH Chamfered silicon carbide substrate and method of chamfering
CN112335057B (zh) * 2018-12-04 2024-06-28 住友电气工业株式会社 碳化硅外延衬底及碳化硅半导体器件
US12104278B2 (en) 2019-05-17 2024-10-01 Sumitomo Electric Industries, Ltd. Silicon carbide substrate
CN113352485A (zh) * 2021-06-09 2021-09-07 阜宁协鑫光伏科技有限公司 硅片多线切割方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01201922A (ja) 1988-02-05 1989-08-14 Nec Corp ウェハーの製造方法
JP2759594B2 (ja) 1993-01-30 1998-05-28 信越半導体株式会社 エピタキシャル基板の製造方法
US5385855A (en) * 1994-02-24 1995-01-31 General Electric Company Fabrication of silicon carbide integrated circuits
EP0676814B1 (en) * 1994-04-06 2006-03-22 Denso Corporation Process of producing trench semiconductor device
JP3584637B2 (ja) 1996-10-17 2004-11-04 株式会社デンソー 炭化珪素半導体装置の製造方法
JP3368799B2 (ja) 1997-05-22 2003-01-20 住友電気工業株式会社 Iii−v族化合物半導体ウェハおよびその製造方法
US6063186A (en) 1997-12-17 2000-05-16 Cree, Inc. Growth of very uniform silicon carbide epitaxial layers
US6686616B1 (en) 2000-05-10 2004-02-03 Cree, Inc. Silicon carbide metal-semiconductor field effect transistors
JP4248804B2 (ja) 2002-05-08 2009-04-02 Sumco Techxiv株式会社 半導体ウェーハおよび半導体ウェーハの製造方法
JP4419409B2 (ja) 2002-12-25 2010-02-24 住友電気工業株式会社 Cvdエピタキシャル成長方法
US7074643B2 (en) * 2003-04-24 2006-07-11 Cree, Inc. Silicon carbide power devices with self-aligned source and well regions and methods of fabricating same
JP4899445B2 (ja) 2005-11-22 2012-03-21 信越半導体株式会社 エピタキシャルウェーハの製造方法及びエピタキシャルウェーハ
WO2008120469A1 (ja) * 2007-03-29 2008-10-09 Panasonic Corporation 炭化珪素半導体素子の製造方法
JP2010064918A (ja) * 2008-09-10 2010-03-25 Showa Denko Kk 炭化珪素単結晶の製造方法、炭化珪素単結晶ウェーハ及び炭化珪素単結晶半導体パワーデバイス
JP2011155057A (ja) 2010-01-26 2011-08-11 Mitsubishi Electric Corp 半導体デバイスの製造方法および半導体基板
JP5304713B2 (ja) 2010-04-07 2013-10-02 新日鐵住金株式会社 炭化珪素単結晶基板、炭化珪素エピタキシャルウェハ、及び薄膜エピタキシャルウェハ
WO2012017798A1 (ja) 2010-08-03 2012-02-09 住友電気工業株式会社 半導体装置およびその製造方法
JP5757088B2 (ja) * 2011-01-05 2015-07-29 株式会社Sumco エピタキシャルウェーハの製造方法、エピタキシャルウェーハ
JP5613072B2 (ja) 2011-01-31 2014-10-22 新電元工業株式会社 半導体ウエハーのダイシング方法
JP2013027960A (ja) 2011-07-29 2013-02-07 Sumitomo Electric Ind Ltd 炭化珪素基板の製造方法および炭化珪素基板
CN102664197B (zh) 2012-06-05 2014-08-06 长安大学 Jfet及其制造方法以及使用该jfet的微型逆变器
JP2014027006A (ja) * 2012-07-24 2014-02-06 Disco Abrasive Syst Ltd ウエーハの加工方法

Also Published As

Publication number Publication date
WO2014192411A9 (ja) 2015-09-24
DE112014002647T5 (de) 2016-03-31
US20160086798A1 (en) 2016-03-24
US9691608B2 (en) 2017-06-27
JP2014231457A (ja) 2014-12-11
DE112014002647B4 (de) 2023-06-22
CN105164322A (zh) 2015-12-16
WO2014192411A1 (ja) 2014-12-04

Similar Documents

Publication Publication Date Title
JP5803979B2 (ja) 炭化珪素基板および炭化珪素半導体装置ならびに炭化珪素基板および炭化珪素半導体装置の製造方法
US10468358B2 (en) Semiconductor device with metal layer along a step portion
US20160189955A1 (en) Silicon carbide semiconductor substrate, method for manufacturing silicon carbide semiconductor substrate, and method for manufacturing silicon carbide semiconductor device
JP6136731B2 (ja) 炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法
US11034058B2 (en) Method for manufacturing silicon carbide substrate, method for manufacturing silicon carbide epitaxial substrate, and method for manufacturing silicon carbide semiconductor device
WO2022097386A1 (ja) 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法
JP2016028009A (ja) 炭化珪素基板および炭化珪素半導体装置ならびに炭化珪素基板および炭化珪素半導体装置の製造方法
WO2015045653A1 (ja) 炭化珪素半導体装置の製造方法
JP6107450B2 (ja) 炭化珪素半導体装置の製造方法
JP7036095B2 (ja) 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
JP2020184550A (ja) 炭化珪素半導体モジュールおよび炭化珪素半導体モジュールの製造方法
US9647081B2 (en) Method for manufacturing silicon carbide semiconductor device
JP2012089639A (ja) 単結晶炭化珪素基板を有する複合基板
JP2020181994A (ja) 炭化珪素単結晶基板、炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
JP2019192699A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2015115571A (ja) 炭化珪素半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150722

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150722

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20150722

TRDD Decision of grant or rejection written
A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20150731

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150804

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150817

R150 Certificate of patent or registration of utility model

Ref document number: 5803979

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250