JP2016149496A - 半導体積層体の製造方法および半導体装置の製造方法 - Google Patents

Abstract

【課題】サセプタからの好ましくないガスの発生を抑制しつつ裏面荒れの発生を抑制することが可能な半導体積層体の製造方法および半導体装置の製造方法を提供する。
【解決手段】半導体積層体の製造方法は、サセプタ６０上に炭化珪素基板１１を載置する工程と、サセプタ６０上の炭化珪素基板１１の主面１１Ａ上にエピタキシャル成長によりエピ層を形成する工程と、を備える。サセプタ６０において炭化珪素基板１１に接触する領域である接触領域６２Ａには、ダイヤモンドからなるコーティング層６４が形成されている。
【選択図】図２

Description

本発明は半導体積層体の製造方法および半導体装置の製造方法に関するものである。

半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きい。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。

炭化珪素を半導体装置の材料として採用するためには、炭化珪素からなる基板上に炭化珪素からなるエピ層を形成した半導体積層体を作製し、当該半導体積層体に対して不純物領域の形成、電極の形成等を実施する。高性能な半導体装置を得るためには、基板上に高品質なエピ層を形成する必要があることが知られている。高品質なエピ層を形成するための方策として、たとえばサセプタを保持する部材に対するサセプタの側壁の相対的な高さを適切に設定することが提案されている（たとえば、特許文献１参照）。特許文献１では、サセプタの表面を炭化珪素層や炭化タンタル層でコーティングすることについても言及されている。

特開２０１４−２１６６０５号公報

炭化珪素基板上にエピ層を形成するプロセスは、高温にて実施される。そのため、サセプタは、高温に耐え得る材料、たとえばグラファイトからなるものとすることができる。しかし、グラファイト製のサセプタを採用した場合、高温においてサセプタから不純物として含まれる窒素が放出され、エピ層のキャリア濃度に影響を与える可能性がある。そのため、特許文献１に開示されているようにサセプタの表面を炭化珪素層や炭化タンタル層でコーティングする対応が採用される。特に、炭化タンタルに比べて高純度化が容易な炭化珪素からなるコーティング層をサセプタの表面に形成することにより、上記窒素の放出による問題点を抑制することができる。また、サセプタを炭化珪素からなるものとすることによっても、上記問題を抑制することができる。

しかしながら、このような対応を採用した場合、炭化珪素基板においてエピ層とは反対側の主面（裏面）の凹凸が大きくなる現象（裏面荒れ）が発生し、不純物領域の形成や電極の形成に際して実施されるフォトリソグラフィープロセスにおける基板の吸着による固定が難しくなるという問題が生じる。

そこで、サセプタからの好ましくないガスの発生を抑制しつつ裏面荒れの発生を抑制することが可能な半導体積層体の製造方法および半導体装置の製造方法を提供することを目的の１つとする。

本発明に従った半導体積層体の製造方法は、サセプタ上に炭化珪素基板を載置する工程と、サセプタ上の炭化珪素基板の主面上にエピタキシャル成長によりエピ層を形成する工程と、を備える。サセプタにおいて炭化珪素基板に接触する領域である接触領域には、ダイヤモンドからなるコーティング層が形成されている。

上記半導体積層体の製造方法によれば、サセプタからの好ましくないガスの発生を抑制しつつ裏面荒れの発生を抑制することができる。

半導体積層体および半導体装置の製造方法の概略を示すフローチャートである。 エピタキシャル成長工程を説明するための概略断面図である。 半導体積層体および半導体装置の製造方法を説明するための概略断面図である。 半導体積層体および半導体装置の製造方法を説明するための概略断面図である。 半導体積層体および半導体装置の製造方法を説明するための概略断面図である。 半導体積層体および半導体装置の製造方法を説明するための概略断面図である。 半導体積層体および半導体装置の製造方法を説明するための概略断面図である。 半導体積層体および半導体装置の製造方法を説明するための概略断面図である。 半導体積層体および半導体装置の製造方法を説明するための概略断面図である。 半導体装置の構造を示す概略断面図である。

［本願発明の実施形態の説明］
最初に本願発明の実施態様を列記して説明する。本願の半導体積層体の製造方法は、サセプタ上に炭化珪素基板を載置する工程と、サセプタ上の炭化珪素基板の主面上にエピタキシャル成長によりエピ層を形成する工程と、を備える。サセプタにおいて炭化珪素基板に接触する領域である接触領域には、ダイヤモンドからなるコーティング層が形成されている。

本発明者らの検討によれば、裏面荒れは以下のような原因により発生する。炭化珪素基板上にエピ層が形成される工程では、炭化珪素基板に比べて炭化珪素基板を保持するサセプタが相対的に高い温度に加熱される。一方、炭化珪素基板とサセプタにおいて炭化珪素基板に接触する領域との間には、炭化珪素基板の反り、表面の凹凸等に起因して不均一な隙間が形成される。すなわち、炭化珪素基板とサセプタとが接触しているべき領域において、不均一な隙間が形成されている。そのため、たとえばサセプタの表面に炭化珪素からなるコーティング層を形成した場合やサセプタを炭化珪素からなるものとした場合、相対的に温度の高いサセプタから炭化珪素が昇華して気体状態となり、気体状態の炭化珪素が基板の裏面上に再結晶する。その結果、裏面荒れが発生する。

本願の半導体積層体の製造方法では、サセプタにおいて炭化珪素基板に接触する領域である接触領域には、ダイヤモンドからなるコーティング層が形成されている。すなわち、サセプタにおいて炭化珪素基板に接触すべき領域には、ダイヤモンドからなるコーティング層が形成されている。これにより、上述のような炭化珪素の昇華および再結晶の発生が抑制される。また、ダイヤモンドからなるコーティング層により、サセプタからの窒素などの好ましくない気体の発生も抑制される。その結果、本願の半導体積層体の製造方法によれば、サセプタからの好ましくないガスの発生を抑制しつつ、裏面荒れの発生を抑制することができる。

上記半導体積層体の製造方法において、上記サセプタの表面は、上記接触領域以外の領域に炭化珪素からなる領域を含んでいてもよい。サセプタの表面を炭化珪素でコーティングした場合やサセプタを炭化珪素からなるものとした場合においても、接触領域をダイヤモンドからなるコーティング層で覆うことにより、上述のような炭化珪素の昇華および再結晶の発生を抑制することができる。

上記半導体積層体の製造方法において、上記サセプタには上記炭化珪素基板を収容する収容部が形成されていてもよい。上記サセプタ上に上記炭化珪素基板を載置する工程では、上記収容部内に上記炭化珪素基板が載置されてもよい。そして、上記収容部を規定する上記サセプタの表面は上記コーティング層で覆われていてもよい。炭化珪素基板を収容する収容部を規定するサセプタの表面を、炭化珪素基板と接触しない領域も含めてダイヤモンドからなるコーティング層で覆うことにより、サセプタからの好ましくないガスの発生と、裏面荒れの発生とをより確実に抑制することができる。

本願の半導体装置の製造方法は、半導体積層体を準備する工程と、半導体積層体上に電極を形成する工程と、を備える。そして、半導体積層体を準備する工程では、上記半導体積層体の製造方法により製造された半導体積層体が準備される。

上記半導体積層体の製造方法により製造され、裏面荒れの発生が抑制された半導体積層体上に電極を形成することにより、裏面の平坦性を確保するための追加的な裏面の研磨工程を実施することなく、電極の形成に際して実施されるフォトリソグラフィープロセスにおける基板の吸着による固定を容易に実施することができる。その結果、本願の半導体装置の製造方法によれば、裏面荒れの発生に伴う追加的工程の実施による製造コストの上昇を抑制することができる。

［本願発明の実施形態の詳細］
次に、本発明にかかる半導体積層体の製造方法、および当該半導体積層体を用いて製造される半導体装置であるＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の製造方法の一実施の形態を、以下に図面を参照しつつ説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。

図１を参照して、本実施の形態におけるＭＯＳＦＥＴの製造方法では、まず半導体積層体を準備する工程（Ｓ１０）が実施される。この工程（Ｓ１０）では、以下の工程（Ｓ１１）〜（Ｓ１３）が実施されることにより、半導体積層体が製造される。まず、工程（Ｓ１１）として基板準備工程が実施される。この工程（Ｓ１０）では、図３を参照して、たとえば所望の濃度でｎ型不純物を含む４Ｈ−ＳｉＣからなるインゴットがスライスされることにより、円盤状の形状を有する炭化珪素基板１１が準備される。

次に、炭化珪素基板１１上にエピ層１２を形成する工程が実施される。ここで、炭化珪素基板１１上にエピ層１２を形成するために用いられる結晶成長装置であるＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置について説明する。図２を参照して、本実施の形態におけるＣＶＤ装置５０は、保護管５１と、断熱材５２と、発熱体５３と、誘導加熱コイル５４とを備えている。発熱体５３は、中空円筒状の形状を有する。発熱体５３は、たとえば炭素（グラファイト）からなる。断熱材５２は、発熱体５３の外周面に、内周面において接触する中空円筒状の形状を有している。保護管５１は、断熱材５２の外周面に、内周面において接触する中空円筒状の形状を有している。保護管５１は、たとえば石英からなっている。誘導加熱コイル５４は、電源（図示しない）に接続され、保護管５１の外周面に巻き付けられて配置されている。

発熱体５３の内周面を含む領域には、凹部５３Ａが形成されている。そして、凹部５３Ａには、サセプタ６０が保持される。サセプタ６０は、本体部６１を有している。本体部６１はグラファイトからなっている。サセプタ６０は円盤状の形状を有している。サセプタ６０の片側の端面（凹部５３Ａの底壁に接する側とは反対側の端面）である第１の端面６５には炭化珪素基板１１を収容するための凹部である収容部６２が形成されている。収容部６２は、サセプタ６０の中心軸に一致する中心軸を有する円筒状の形状を有している。サセプタ６０は、収容部６２を規定する収容部底壁６２Ａおよび収容部側壁６２Ｂを有している。サセプタ６０において炭化珪素基板１１に接触する領域である収容部底壁６２Ａ（接触領域）には、ダイヤモンドからなるコーティング層であるダイヤモンド層６４が形成されている。また、収容部側壁６２Ｂにも、ダイヤモンド層６４が形成されている。すなわち、本実施の形態においては、収容部６２を規定するサセプタ６０の表面である収容部底壁６２Ａおよび収容部側壁６２Ｂがダイヤモンド層６４で覆われている。第１の端面６５において収容部６２に対応する領域以外の領域には、炭化珪素からなるコーティング層である炭化珪素層６３が形成されている。すなわち、サセプタ６０の表面は、接触領域である収容部底壁６２Ａ以外の領域に炭化珪素からなる領域を含んでいる。ダイヤモンド層６４の厚みは、１０μｍ以上とすることが好ましい。また、ダイヤモンド層６４の厚みは、１００μｍ以下とすることが好ましい。ダイヤモンド層６４は、たとえばスパッタリングにより形成することができる。

本実施の形態における半導体積層体の製造方法では、上記工程（Ｓ１１）に続いて、工程（Ｓ１２）として基板装填工程が実施される。この工程（Ｓ１２）では、まず工程（Ｓ１１）において準備された炭化珪素基板１１が、サセプタ６０の収容部６２に載置される。このとき、炭化珪素基板１１においてエピ層１２が形成される側の主面である第１の主面１１Ａとは反対側の主面である第２の主面１１Ｂが収容部底壁６２Ａに接触するように炭化珪素基板１１は配置される。炭化珪素基板１１の外周面と収容部側壁６２Ｂとの間に間隔が形成されるように炭化珪素基板１１は配置される。

次に、工程（Ｓ１３）としてエピタキシャル成長工程が実施される。この工程（Ｓ１３）では、図３を参照して、工程（Ｓ１２）においてサセプタ６０上に載置された炭化珪素基板１１の第１の主面１１Ａ上にエピタキシャル成長により炭化珪素からなるエピ層１２が形成される。

具体的には、図２を参照して、工程（Ｓ１２）において炭化珪素基板１１が装填されたＣＶＤ装置５０内の温度および圧力が適切に調整されつつ、まず水素ガスが矢印αに沿ってＣＶＤ装置５０内に導入される。ＣＶＤ装置５０内の温度は、誘導加熱コイル５４に高周波電流が流されることにより調整される。誘導加熱コイル５４に高周波電流が流されることにより、発熱体５３が誘導加熱され、ＣＶＤ装置５０内の温度が上昇する。これにより、炭化珪素基板１１の表面がエッチングされ、当該表面に付着した異物等が除去される。その結果、炭化珪素基板１１の第１の主面１１Ａがエピタキシャル成長に適した清浄な状態となる。その後、ＣＶＤ装置５０内にプロパン、シランなどの原料ガスが矢印αに沿って導入される。これにより、炭化珪素基板１１の第１の主面１１Ａ上に単結晶炭化珪素からなるエピ層１２がエピタキシャル成長する。その結果、炭化珪素基板１１上にエピ層１２が形成された半導体積層体１０が製造される。

ここで、本実施の形態における半導体積層体１０の製造方法では、サセプタ６０において炭化珪素基板１１に接触する領域である収容部底壁６２Ａに、ダイヤモンド層６４が形成されている。これにより、サセプタ６０からの好ましくないガスの発生を抑制しつつ、炭化珪素基板１１の第２の主面１１Ｂにおける荒れの発生（裏面荒れの発生）が抑制される。

また、本実施の形態においては、サセプタ６０の収容部６２を規定する収容部底壁６２Ａおよび収容部側壁６２Ｂがダイヤモンド層６４で覆われている。その結果、サセプタ６０からの好ましくないガスの発生と、第２の主面１１Ｂにおける荒れの発生（裏面荒れの発生）とが、より確実に抑制される。

次に、工程（Ｓ１０）において製造された半導体積層体１０が用いられてＭＯＳＦＥＴが製造される。具体的には、工程（Ｓ２０）として、まずイオン注入工程が実施される。この工程（Ｓ２０）では、図３および図４を参照して、まず、たとえばＡｌイオンなどのｐ型不純物となるべきイオンが、エピ層１２の炭化珪素基板１１とは反対側の主面１２Ａを含む領域に注入される。これにより、エピ層１２内にボディ領域１４が所望の間隔で複数形成される。次に、たとえばＰイオンなどのｎ型不純物となるべきイオンが、上記ボディ領域１４の厚みよりも浅い領域に注入される。これにより、各ボディ領域１４内にソース領域１５が形成される。次に、たとえばＡｌイオンなどのｐ型不純物となるべきイオンが、ソース領域１５内にソース領域１５の厚みと同等の厚みとなるように注入される。これにより、各ソース領域１５内にコンタクト領域１６が形成される。また、エピ層１２において、ボディ領域１４、ソース領域１５およびコンタクト領域１６のいずれも形成されない領域が、ドリフト領域１３となる。上記イオンの注入は、イオンを注入すべき領域に対応する開口を有するマスク層をフォトリソグラフィープロセスによりエピ層１２の主面１２Ａ上に形成し、当該マスク層をマスクとして用いて実施することができる。

次に、工程（Ｓ３０）として活性化アニール工程が実施される。この工程（Ｓ３０）では、図４を参照して、半導体積層体１０が所定の温度に加熱される。これにより、工程（Ｓ２０）において注入された不純物が活性化し、不純物が注入された領域に所望のキャリアが生成する。

次に、図１を参照して、工程（Ｓ４０）としてゲート絶縁膜形成工程が実施される。この工程（Ｓ４０）では、図４および図５を参照して、工程（Ｓ３０）が実施された半導体積層体１０が、たとえば酸素を含む雰囲気中において加熱される。これにより、エピ層１２の主面１２Ａを覆うようにＳｉＯ_２からなる熱酸化膜であるゲート絶縁膜２０が形成される。

次に、工程（Ｓ５０）として、ゲート電極形成工程が実施される。この工程（Ｓ５０）では、図５および図６を参照して、たとえばＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、適量の不純物を含むポリシリコンからなるゲート電極３０がゲート絶縁膜２０上に接触して形成される。具体的には、ゲート電極３０を形成すべき領域に開口を有するマスク層をフォトリソグラフィープロセスによりゲート絶縁膜２０上に形成した後、ポリシリコン層を形成し、マスク層を除去することにより（リフトオフを実施することにより）所望の領域にポリシリコンからなるゲート電極３０を形成することができる。

次に、工程（Ｓ６０）として層間絶縁膜形成工程が実施される。この工程（Ｓ６０）では、図６および図７を参照して、たとえばＬＰＣＶＤによりＳｉＯ_２からなる層間絶縁膜４０がゲート電極３０およびゲート絶縁膜２０上を覆うように形成される。

次に、図１を参照して、工程（Ｓ７０）としてコンタクトホール形成工程が実施される。この工程（Ｓ７０）では、図７および図８を参照して、層間絶縁膜４０およびゲート絶縁膜２０を貫通するコンタクトホール４０Ａが形成される。具体的には、コンタクトホール４０Ａを形成すべき領域に開口を有するマスク層をフォトリソグラフィープロセスにより形成し、当該マスク層をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を実施することにより、コンタクトホール４０Ａを形成することができる。コンタクトホール４０Ａからは、エピ層１２の主面１２Ａ（より具体的にはソース領域１５およびコンタクト領域１６の表面）が露出する。

次に、図１を参照して、工程（Ｓ８０）として金属膜形成工程が実施される。この工程（Ｓ８０）では、図８および図９を参照して、コンタクトホール４０Ａから露出するエピ層１２の主面１２Ａ（より具体的にはソース領域１５およびコンタクト領域１６の表面）に接触するようにソース電極７５となるべき金属膜が形成される。具体的には、コンタクトホール４０Ａから露出するエピ層１２の主面１２Ａおよびコンタクトホール４０Ａの側壁を覆い、層間絶縁膜４０上にまで延在するように、たとえばＴｉ膜、Ａｌ膜およびＳｉ膜がこの順に成膜される。また、同様の構造を有する金属膜が、炭化珪素基板１１の第２の主面１１Ｂを覆うように成膜される。金属膜の成膜は、たとえばスパッタリングにより実施することができる。ソース電極７５となるべき金属膜の形成は、たとえばソース電極７５を形成すべき領域に開口を有するマスク層をフォトリソグラフィープロセスにより層間絶縁膜４０上に形成した後、上記金属膜を成膜し、マスク層を除去することにより（リフトオフを実施することにより）実施することができる。

次に、図１を参照して、工程（Ｓ９０）として合金化アニール工程が実施される。この工程（Ｓ９０）では、工程（Ｓ８０）において形成された金属膜が加熱されて合金化される。これにより、エピ層１２とオーミック接触するソース電極７５、および炭化珪素基板１１とオーミック接触するドレイン電極７０が得られる。

次に、工程（Ｓ１００）として、配線形成工程が実施される。この工程（Ｓ１００）では、図９および図１０を参照して、たとえば蒸着法により、Ａｌなどの導電体からなるソース配線８０が、ソース電極７５に接触するように形成される。以上の手順により、本実施の形態のＭＯＳＦＥＴ１を製造することができる。

本実施の形態における半導体装置であるＭＯＳＦＥＴ１の製造方法においては、上記工程（Ｓ１０）において第２の主面１１Ｂにおける荒れの発生（裏面荒れの発生）が抑制された炭化珪素基板１１が作製される。そのため、裏面（第２の主面１１Ｂ）の平坦性を確保するための追加的な裏面の研磨工程を実施することなく、フォトリソグラフィープロセスが実施される上記工程（Ｓ２０）、（Ｓ５０）、（Ｓ７０）、（Ｓ８０）において炭化珪素基板１１の吸着による固定を容易に実施することができる。その結果、本実施の形態のＭＯＳＦＥＴ１の製造方法によれば、裏面荒れの発生に伴う追加的工程の実施による製造コストの上昇を抑制することができる。

なお、上記実施の形態においては、サセプタ６０の本体部６１がグラファイトからなり、サセプタ６０がコーティング層である炭化珪素層６３を有している場合について説明したが、本願におけるサセプタの構造はこれに限られず、たとえば炭化珪素層に代えて炭化タンタル層が形成されたものであってもよいし、コーティング層が省略され、本体部６１の全体が炭化珪素からなるものであってもよい。また、上記実施の形態においては本願の半導体装置の製造方法により製造可能な半導体装置としてＭＯＳＦＥＴを例示したが、製造可能な半導体装置はこれに限られず、たとえばＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）など他の構造の半導体装置を製造することも可能である。

本願の半導体積層体の製造方法による裏面荒れの抑制効果を確認する実験を行った。具体的には、上記実施の形態の工程（Ｓ１０）を実施して半導体積層体１０を作製し、炭化珪素基板１１の第２の主面１１Ｂ（裏面）の表面粗さを測定した（実施例）。炭化珪素基板１１の直径は１５０ｍｍとした。また、エピ層１２は成長温度１６５０℃、成長速度２０μｍ／ｈの条件で形成した。一方、比較のため、実施例と同条件において収容部底壁６２Ａおよび収容部側壁６２Ｂがダイヤモンド層６４に代えて炭化珪素層で覆われたサセプタを用いた場合についても同様に半導体積層体を作製し、裏面の表面粗さを測定した（比較例）。表面粗さの測定は、ＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）を用いて実施した。測定領域は一辺５μｍの正方形形状の領域とした。この粗さの測定を裏面の５か所について実施し、その平均値を算出した。そして、この表面粗さの測定および平均値の算出を実施例および比較例それぞれ複数のサンプルについて実施した。

その結果、実施例の裏面の表面粗さはＲａで０．６ｎｍ〜２ｎｍであったのに対し、比較例では裏面の表面粗さがＲａで１０ｎｍ〜２０ｎｍであった。これは、比較例では、炭化珪素基板の裏面に接触するサセプタの炭化珪素層を構成する炭化珪素が昇華し、炭化珪素基板の裏面に再結晶することで裏面荒れが発生し、表面粗さが大きくなったのに対し、実施例では炭化珪素基板の裏面に接触するサセプタの表面がダイヤモンド層で覆われていることにより裏面荒れの発生が抑制されたためであると考えられる。この結果から、本願の半導体積層体の製造方法によれば、裏面荒れの発生を抑制可能であることが確認される。

今回開示された実施の形態および実施例はすべての点で例示であって、どのような面からも制限的なものではないと理解されるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって規定され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本願の半導体積層体の製造方法および半導体装置の製造方法は、炭化珪素基板上にエピ層を形成する工程を含む半導体積層体の製造方法および半導体装置の製造方法に、特に有利に適用され得る。

１ ＭＯＳＦＥＴ
１０ 半導体積層体
１１ 炭化珪素基板
１１Ａ 第１の主面
１１Ｂ 第２の主面
１２ エピ層
１２Ａ 主面
１３ ドリフト領域
１４ ボディ領域
１５ ソース領域
１６ コンタクト領域
２０ ゲート絶縁膜
３０ ゲート電極
４０ 層間絶縁膜
４０Ａ コンタクトホール
５０ ＣＶＤ装置
５１ 保護管
５２ 断熱材
５３ 発熱体
５３Ａ 凹部
５４ 誘導加熱コイル
６０ サセプタ
６１ 本体部
６２ 収容部
６２Ａ 収容部底壁
６２Ｂ 収容部側壁
６３ 炭化珪素層
６４ ダイヤモンド層
６５ 第１の端面
７０ ドレイン電極
７５ ソース電極
８０ ソース配線

Claims (4)

1. サセプタ上に炭化珪素基板を載置する工程と、
   前記サセプタ上の前記炭化珪素基板の主面上にエピタキシャル成長によりエピ層を形成する工程と、を備え、
   前記サセプタにおいて前記炭化珪素基板に接触する領域である接触領域には、ダイヤモンドからなるコーティング層が形成されている、半導体積層体の製造方法。
2. 前記サセプタの表面は、前記接触領域以外の領域に炭化珪素からなる領域を含む、請求項１に記載の半導体積層体の製造方法。
3. 前記サセプタには前記炭化珪素基板を収容する収容部が形成されており、
   前記サセプタ上に前記炭化珪素基板を載置する工程では、前記収容部内に前記炭化珪素基板が載置され、
   前記収容部を規定する前記サセプタの表面は前記コーティング層で覆われている、請求項１または２に記載の半導体積層体の製造方法。
4. 半導体積層体を準備する工程と、
   前記半導体積層体上に電極を形成する工程と、を備え、
   前記半導体積層体を準備する工程では、請求項１〜３のいずれか１項に記載の半導体積層体の製造方法により製造された半導体積層体が準備される、半導体装置の製造方法。
   
   

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