WO2015045627A1 - 炭化珪素半導体装置の製造方法 - Google Patents

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Definitions

  • the present invention relates to a silicon carbide semiconductor device. More specifically, the present invention relates to a method for manufacturing a silicon carbide semiconductor device.
  • silicon carbide semiconductor devices have been put into practical use as power semiconductor devices. This is because by using a silicon carbide material for a semiconductor device, a higher breakdown voltage and a lower on-resistance can be expected as compared with a semiconductor device using a silicon material which is currently mainstream.
  • impurities are doped into the semiconductor substrate by, for example, an ion implantation method (see, for example, Japanese Patent Application Laid-Open No. 2001-68428 (Patent Document 1)).
  • the doping region formed by ion implantation or the like is activated by performing annealing thereafter. Since the annealing temperature at this time reaches a high temperature of 1500 ° C. or higher, sublimation or the like may occur on the upper surface of the substrate, and surface roughness may occur. When the surface roughness occurs in this way, the manufacturing yield of the semiconductor device decreases.
  • Patent Document 1 discloses a method in which a protective film is formed on the upper surface of a silicon carbide substrate and then annealed. When this method is used, sublimation is suppressed by the protective film, and surface roughness on the upper surface of the substrate can be prevented.
  • a method for manufacturing a silicon carbide semiconductor device includes a step of preparing a silicon carbide substrate having a first main surface and a second main surface located on the opposite side of the first main surface; Forming a doped region in the silicon carbide substrate by doping an impurity into the first main surface; forming a first protective film on the first main surface; and on the second main surface Forming a second protective film, and the step of forming the first protective film is performed after the step of forming the doping region, and at least a part of the first main surface is the first. And the step of activating impurities contained in the doping region by annealing in a state where at least a part of the second main surface is covered with the second protective film.
  • the silicon carbide semiconductor device can be manufactured with a high yield.
  • this embodiment an outline of an embodiment of the present invention (hereinafter also referred to as “this embodiment”) will be described in the following (1) to (9).
  • the present inventor conducted intensive research to solve the above problems, and as the substrate diameter increases, the adhesion between the susceptor supporting the silicon carbide substrate and the silicon carbide substrate decreases during annealing.
  • the inventors have found that the sublimation of atoms also occurs from the lower surface of the substrate, which causes problems such as warping of the substrate, and have completed the present embodiment. That is, the method for manufacturing a silicon carbide semiconductor device according to the present embodiment has the following configuration.
  • a step S4 of forming the second protective film 20, and the step S3 of forming the first protective film 10 is performed after the step S2 of forming the doping region, and further includes at least the first main surface P1.
  • Step S5 for activation is provided
  • the surface roughness of the substrate is the upper surface (first main surface) of the substrate. It was a problem only on the P1) side. This is presumably because there was no gap between the substrate and the susceptor in the case of a substrate having a relatively small diameter.
  • the aperture of the substrate is increased, atoms are sublimated from the substrate in a slight gap generated between the substrate and the susceptor, and surface roughness occurs locally on the lower surface (second main surface P2). Then, the surface roughness becomes a starting point, causing the substrate to warp, and further, the gap increases due to the warping of the substrate, and the surface roughness on the lower surface is promoted.
  • the first protective film 10 is formed on the upper surface of the silicon carbide substrate 100
  • the second protective film 20 is formed on the lower surface of the silicon carbide substrate 100, so that the surface is also roughened on the lower surface of the substrate. Can be suppressed and the warpage of the substrate can be prevented.
  • At least one of the first protective film 10 and the second protective film 20 is preferably an organic film. This is because the organic film is carbonized into a carbon film in the temperature rising process of activation annealing. Thereby, a protective film that can withstand activation annealing can be obtained.
  • the organic film for example, a photoresist generally used for manufacturing a semiconductor device can be used.
  • At least one of the first protective film 10 and the second protective film 20 is preferably a diamond-like carbon film.
  • a diamond-like carbon film (hereinafter also referred to as “DLC (Diamond-Like Carbon) film”) can have heat resistance capable of withstanding activation annealing.
  • the DLC film can be easily formed by a method such as ECR (Electron Cyclotron Resonance) sputtering.
  • At least one of the first protective film 10 and the second protective film 20 is a carbon layer.
  • the carbon layer can have heat resistance that can withstand activation annealing.
  • the carbon layer is preferably formed by partially removing silicon from the silicon carbide substrate 100.
  • the carbon layer thus formed can be a layer containing carbon derived from silicon carbide substrate 100. Since such a carbon layer can cover the surface of silicon carbide substrate 100 densely, sublimation of atoms from the substrate can be efficiently suppressed.
  • the second protective film 20 covers the entire surface of the second main surface P2. Thereby, substantially all of the portion of silicon carbide substrate 100 used as a device can be covered. And the curvature of a board
  • preparing step S1 a plurality of silicon carbide substrates 100 are prepared, and in the activation step S5, the plurality of silicon carbide substrates 100 are spaced one by one along the direction intersecting the first main surface P1. It is preferable that the annealing is performed in a state where the opening is held.
  • the second protective film 20 is also formed on the second main surface P2, activation annealing can be performed with the second main surface P2 exposed. That is, the process restriction that silicon carbide substrate 100 must be held by a susceptor or the like during activation annealing is eliminated. Thereby, silicon carbide substrate 100 is stacked in a direction intersecting with first main surface P1 (for example, a vertical direction perpendicular to first main surface P1) with a gap therebetween, and a plurality of substrates are processed together. It becomes possible. Thereby, the productivity of the silicon carbide semiconductor device can be significantly improved.
  • the silicon carbide substrate 100 preferably has a diameter of 100 mm or more.
  • the diameter of silicon carbide substrate 100 can be set to 4 inches or more, for example.
  • the thickness of the silicon carbide substrate 100 is preferably 600 ⁇ m or less.
  • the substrate can be prevented from warping, and a thin substrate having a thickness of 600 ⁇ m or less can be manufactured.
  • a thin substrate has a problem such that the substrate is warped at the time of annealing. Therefore, the substrate having a thickness exceeding 600 ⁇ m has been manufactured by activation annealing and then polishing.
  • the substrate having a thickness of 600 ⁇ m or less can be activated and annealed, resources can be used more effectively than before.
  • FIG. 14 is a flowchart schematically showing a method for manufacturing the silicon carbide semiconductor device according to the present embodiment.
  • the method for manufacturing the silicon carbide semiconductor device of the present embodiment includes steps S1, S2, S3, S4, S5, S6, S7 and S8.
  • the activation annealing (step S5) is performed in a state where at least a part of the second main surface P2 which is the lower surface of the substrate is covered with the second protective film 20, so that the substrate Sublimation on the lower surface (back surface) can be suppressed, and warpage of the substrate can be prevented.
  • first protective film 10 and the second protective film 20 may be collectively referred to simply as “protective film”.
  • FIG. 1 is a schematic cross-sectional view illustrating step S1 in the method for manufacturing the silicon carbide semiconductor device of the present embodiment.
  • a silicon carbide substrate 100 having a first main surface P1 and a second main surface P2 located on the opposite side of first main surface P1 is prepared.
  • Silicon carbide substrate 100 includes a silicon carbide single crystal substrate 80 and a silicon carbide epitaxial layer 81 epitaxially grown thereon.
  • the diameter of silicon carbide substrate 100 is preferably 100 mm or more (for example, 4 inches or more). This is because the manufacturing cost of the silicon carbide semiconductor device can be reduced by using a large-diameter substrate having a diameter of 100 mm or more. Silicon carbide substrate 100 preferably has a thickness of 600 ⁇ m or less. Conventionally, such a large-diameter substrate and a thin substrate have a large substrate warp, and it has been difficult to produce them at a suitable yield. On the other hand, in this embodiment, as will be described later, since annealing is performed in a state in which protective films are formed on the first main surface P1 and the second main surface P2, a large-diameter substrate and a thin substrate are used.
  • Silicon carbide substrate 100 has a diameter of more preferably 125 mm or more (for example, 5 inches or more), and particularly preferably 150 mm or more (for example, 6 inches or more). Further, the thickness of silicon carbide substrate 100 is more preferably 400 ⁇ m or less, and particularly preferably 300 ⁇ m or less. Thereby, further cost reduction of the silicon carbide semiconductor device is possible.
  • Silicon carbide single crystal substrate 80 is made of, for example, polytype 4H hexagonal silicon carbide. Silicon carbide single crystal substrate 80 is prepared, for example, by slicing an ingot (not shown) made of silicon carbide single crystal. Silicon carbide single crystal substrate 80 contains an impurity such as nitrogen (N), for example, and has n-type conductivity.
  • N nitrogen
  • the lower surface of silicon carbide single crystal substrate 80 constitutes second main surface P ⁇ b> 2 in silicon carbide substrate 100.
  • the upper surface of silicon carbide single crystal substrate 80 is a surface on which epitaxial growth is performed.
  • Silicon carbide epitaxial layer 81 has, for example, a polytype 4H hexagonal crystal structure.
  • the upper surface of silicon carbide epitaxial layer 81 constitutes first main surface P1.
  • Silicon carbide epitaxial layer 81 has n-type conductivity, for example.
  • the epitaxial growth of the silicon carbide epitaxial layer 81 is performed by, for example, CVD using a mixed gas of silane (SiH 4 ) and propane (C 3 H 8 ) as a source gas and using hydrogen (H 2 ) as a carrier gas, for example. (Chemical Vapor Deposition) method. At this time, it is preferable to introduce, for example, nitrogen (N) or phosphorus (P) as impurities. At this time, it is preferable to adjust the impurity concentration of silicon carbide epitaxial layer 81 to be lower than the impurity concentration of silicon carbide single crystal substrate 80.
  • each doping region (p body layer shown in FIG. 7) is formed by forming a mask layer having a predetermined opening on first main surface P1 and selectively performing ion implantation. 82, n + layer 83 and p contact region 84). Note that although a method for forming a doping region by an ion implantation method is illustrated in this embodiment, the formation of the doping region may be epitaxial growth accompanied by addition of impurities. Further, the arrangement of each doping region shown in FIG. 7 is merely an example, and these arrangements can be changed as appropriate.
  • a first mask layer 41 is formed on the first main surface P1.
  • the first mask layer 41 is made of, for example, silicon dioxide, silicon nitride, silicon nitride oxide, or the like, and can be formed by, for example, a thermal CVD method or a photo CVD method.
  • a thermal CVD method a low pressure thermal CVD method is suitable.
  • TEOS Tetraethyl orthosilicate
  • the pressure is 0.8 Torr or more.
  • the first mask layer 41 includes a silicon dioxide layer (not shown) formed by thermally oxidizing the first main surface P1, an etching stop layer (not shown) made of polysilicon, and the like. You may go out. Since the first mask layer 41 includes the etching stop layer, damage to the substrate when the first mask layer 41 is etched later is reduced.
  • the etching stop layer made of polysilicon is, for example, in a chamber in which the silicon carbide substrate 100 is disposed at a flow rate of 800 sccm or more and 1200 sccm or less of silane (SH 4 ) gas at a temperature of about 500 ° C. or more and 700 ° C. or less. It can be formed by supplying and adjusting the pressure to about 0.4 Torr or more and 0.8 Torr or less.
  • a first opening 51 is formed in the first mask layer 41.
  • the first opening 51 is formed by removing a part of the first mask layer 41 by etching using, for example, CF 4 or CHF 3 .
  • the p body layer 82 is formed by performing ion implantation through the first mask layer 41.
  • the impurity implanted here is, for example, a p-type impurity such as aluminum (Al) or boron (B).
  • a second mask layer 42 is formed on the first mask layer 41.
  • the second mask layer 42 is a silicon dioxide layer, for example, and can be formed by a low pressure CVD method.
  • anisotropic etching is performed on the second mask layer 42 to remove a part of the second mask layer 42, and as shown in FIG. A narrow second opening 52 is formed.
  • an n + layer 83 is formed.
  • the implanted impurity is, for example, an n-type impurity such as phosphorus (P) or nitrogen (N).
  • the third mask layer 43 having the third opening 53 narrower than the second opening 52 is formed by using the layer formation and the anisotropic etching together. Is done.
  • the third mask layer 43 is a silicon dioxide layer, for example, and can be formed by a low pressure CVD method. Then, by performing ion implantation through the first mask layer 41, the second mask layer 42, and the third mask layer 43, the p contact region 84 is formed.
  • the impurity implanted here is, for example, a p-type impurity such as aluminum (Al) or boron (B).
  • the first mask layer 41, the second mask layer 42, and the third mask layer 43 are removed.
  • the mask layer is a silicon dioxide layer
  • the mask layer can be removed, for example, by wet etching using hydrofluoric acid.
  • the layer made of polysilicon can be removed by dry etching, for example.
  • FIG. 8 is a schematic cross-sectional view illustrating step S3.
  • step S3 for forming first protective film 10 on the doping region in first main surface P1 is performed.
  • the first protective film 10 covers at least a part of the first main surface P1. Thereby, sublimation of atoms from the first main surface P1 can be prevented.
  • the first protective film 10 preferably covers each doping region. That is, it is preferable to cover all the parts used as devices in the first main surface P1. This is because sublimation is particularly likely to occur in the doping region. More preferably, the first protective film 10 substantially covers the entire first main surface P1.
  • the material which comprises the 1st protective film 10 is mentioned later.
  • FIG. 9 is a schematic cross-sectional view illustrating step S4.
  • second protective film 20 is formed on second main surface P2.
  • the second protective film 20 covers at least a part of the second main surface P2. Thereby, sublimation of atoms from the second main surface P2 can be suppressed, and surface roughness and warpage of the substrate can be prevented.
  • the second protective film 20 preferably covers most of the second main surface P2 (that is, 50% or more of the second main surface P2). Thereby, sufficient substrate quality can be ensured. More preferably, it is preferable to cover the entire region inside 2 mm from the edge portion of the second main surface P2 (that is, the second protective film 20 covers substantially the entire second main surface P2. Preferably).
  • step S4 the process flow in which the process S4 is executed after the process S3 is illustrated, but the process S4 can be performed at any timing before the process S5 (that is, activation annealing). May be executed. Further, step S3 and step S4 may be performed substantially simultaneously.
  • the first protective film 10 and the second protective film 20 formed in the steps S3 and S4 may be formed of different materials, but are preferably formed of the same material. This is because the process burden can be reduced by using the same material.
  • the first protective film 10 and the second protective film 20 preferably have heat resistance that can withstand activation annealing. For example, a carbon film, a DLC film, and a carbon layer obtained by heating and carbonizing an organic film are used. Is preferred.
  • Organic film Since the organic film contains carbon atoms (C), it can be carbonized into a carbon film in the temperature raising process of activation annealing.
  • This carbon film can be a protective film that can withstand activation annealing performed at a temperature exceeding 1500 ° C.
  • carbon atoms in the vicinity of the surface of silicon carbide epitaxial layer 81 can be bonded to carbon atoms in the protective film, the adhesion between silicon carbide epitaxial layer 81 and the protective film is improved, and silicon carbide epitaxial layer 81 is improved. The sublimation of atoms from can be effectively prevented.
  • an organic film for example, various resins such as an acrylic resin, a phenol resin, a urea resin, and an epoxy resin can be used.
  • action of light can also be used.
  • the photosensitive resin a positive type or negative type photoresist generally used for manufacturing a semiconductor device can be used.
  • a photoresist is suitable because a coating technique by spin coating has been established and the thickness can be easily controlled.
  • the material is disposed on the first main surface P1 and the second main surface P2, and then baked at a temperature of, for example, about 100 ° C. to 200 ° C. to volatilize the solvent and fix the material. It is preferable to make it.
  • a DLC film can also be used as the first protective film 10 and the second protective film 20.
  • the DLC film can also have heat resistance that can withstand activation annealing, and can prevent sublimation of atoms from the substrate surface.
  • the DLC film can be easily formed by, for example, ECR sputtering.
  • First protective film 10 and second protective film 20 may be carbon layers formed by partially removing silicon from silicon carbide substrate 100.
  • the first main surface P1 or the second main surface P2 is subjected to thermal etching at a temperature of 700 ° C. or higher and 1000 ° C. or lower in a reactive gas atmosphere containing chlorine (Cl 2 ).
  • Silicon can be partially (selectively) removed from main surface P1 or second main surface P2 to form a carbon layer.
  • the carbon layer thus formed can also have heat resistance that can withstand activation annealing, and can prevent sublimation of atoms from the substrate surface.
  • the thickness of the first protective film 10 and the second protective film 20 is preferably 0.5 ⁇ m or more from the viewpoint of preventing surface roughness and warpage of the substrate, and from the viewpoint of material usage.
  • the thickness is preferably 10 ⁇ m or less.
  • the thicknesses of the first protective film 10 and the second protective film 20 are more preferably 1 ⁇ m or more and 5 ⁇ m or less.
  • the thicknesses of the first protective film 10 and the second protective film 20 can be set to about 3 ⁇ m, for example.
  • step S5 annealing is performed in a state where the first protective film 10 and the second protective film 20 are formed, and the impurities contained in each doping region are activated. Thereby, a desired carrier is generated in each doping region.
  • the temperature of activation annealing is preferably 1500 ° C. or higher and 2000 ° C. or lower, for example, about 1800 ° C.
  • the activation annealing time can be, for example, about 30 minutes.
  • the activation annealing is preferably performed in an inert gas atmosphere, and can be performed, for example, in an argon (Ar) atmosphere.
  • annealing is performed in a state where the first protective film 10 and the second protective film 20 are formed. For example, even if the substrate has a large diameter of 100 mm or more, the surface of the substrate A high-quality substrate can be manufactured without roughening or warping.
  • the second protective film 20 it is possible to anneal in a state where the second main surface P2 is opened.
  • a substrate is held in a susceptor or the like and placed in a furnace, and annealing is performed. Therefore, a certain amount of restriction is imposed on the processing amount in the process.
  • a plurality of silicon carbide substrates 100 can be stacked and held on a predetermined jig 70 or the like for annealing.
  • a plurality of silicon carbide substrates 100 are prepared in the preparing step S1, and in the step S5 of activating, the plurality of silicon carbide substrates 100 are spaced one by one along the direction intersecting the first main surface P1. It can be annealed in an open and held state. That is, it is possible to provide a manufacturing method suitable for mass production of large-diameter substrates by effectively using the space in the furnace of the existing equipment. Thereby, the processing efficiency of activation annealing can be greatly improved, and the manufacturing cost of the silicon carbide semiconductor device can be reduced.
  • Step S6> After step S5, the first protective film 10 and the second protective film 20 are removed.
  • the removal of the protective film is not particularly limited and can be performed by any method.
  • the protective film is a photoresist, it can be removed by, for example, photoexcitation ashing or plasma ashing. Further, wet cleaning using a predetermined cleaning solution can be used in combination.
  • Gate insulating film 91 is, for example, a silicon dioxide film, and is preferably formed by thermal oxidation.
  • gate insulating film 91 which is a silicon dioxide film can be formed by heating silicon carbide substrate 100 to about 1300 ° C. in an atmosphere containing oxygen.
  • NO annealing using nitrogen monoxide (NO) gas as an atmospheric gas may be performed. The NO annealing is performed, for example, by holding for about 1 hour at a temperature of 1100 ° C. or higher and 1300 ° C. or lower.
  • NO nitrogen monoxide
  • gate electrode 92 is formed.
  • the gate electrode 92 is formed on the gate insulating film 91.
  • the gate electrode 92 is made of polysilicon containing an impurity such as phosphorus, and can be formed by a low pressure CVD method.
  • Gate electrode 92 is formed on gate insulating film 91 so as to oppose p body layer 82 and n + layer 83.
  • an interlayer insulating film 93 is formed in contact with the gate electrode 92 and the gate insulating film 91 so as to surround the gate electrode 92 by, for example, a plasma CVD method.
  • Interlayer insulating film 93 is made of, for example, silicon dioxide.
  • Gate insulating film 91 and interlayer insulating film 93 formed opposite to n + layer 83 and p contact region 84 are removed by, for example, dry etching. Further, a metal film containing, for example, titanium (Ti), aluminum (Al), and silicon (Si) is formed in contact with n + layer 83, p contact region 84, and gate insulating film 91 by sputtering. Subsequently, by heating silicon carbide substrate 100 on which the metal film is formed, for example, to about 1000 ° C., the metal film is alloyed, and source electrode 94 that is in ohmic contact with silicon carbide substrate 100 is formed.
  • a metal film containing, for example, titanium (Ti), aluminum (Al), and silicon (Si) is formed in contact with n + layer 83, p contact region 84, and gate insulating film 91 by sputtering.
  • Source wiring layer 95 is formed so as to be electrically connected to the source electrode 94.
  • Source wiring layer 95 may include aluminum, for example, and may be formed to cover interlayer insulating film 93.
  • drain electrode 96 is formed so as to be in contact with second main surface P2 of silicon carbide substrate 100.
  • the silicon carbide semiconductor device can be manufactured with a high yield.
  • a planar MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • the silicon carbide semiconductor device may be a trench MOSFET.
  • the silicon carbide semiconductor device may be, for example, an IGBT (Insulated Gate Bipolar Transistor) or an SBD (Schottky Barrier Diode).

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Abstract

　炭化珪素半導体装置の製造方法は、第１の主面（Ｐ１）と第１の主面（Ｐ１）の反対側に位置する第２の主面（Ｐ２）とを有する炭化珪素基板（１００）を準備する工程（Ｓ１）と、第１の主面（Ｐ１）へ不純物をドーピングすることにより、炭化珪素基板（１００）内にドーピング領域を形成する工程（Ｓ２）と、第１の主面（Ｐ１）上に第１の保護膜（１０）を形成する工程（Ｓ３）と、第２の主面（Ｐ２）上に第２の保護膜（２０）を形成する工程（Ｓ４）と、を備え、第１の保護膜（１０）を形成する工程（Ｓ３）は、ドーピング領域を形成する工程（Ｓ２）後に行なわれ、さらに、第１の主面（Ｐ１）の少なくとも一部が第１の保護膜（１０）により覆われるとともに、第２の主面（Ｐ２）の少なくとも一部が第２の保護膜（２０）により覆われた状態でアニールを行なうことにより、ドーピング領域に含まれる不純物を活性化する工程（Ｓ５）を備える。

Description

炭化珪素半導体装置の製造方法
　本発明は、炭化珪素半導体装置に関する。より詳しくは、炭化珪素半導体装置の製造方法に関する。
　近年、電力用半導体装置として、炭化珪素半導体装置の実用化が進められている。半導体装置に炭化珪素材料を用いることにより、現在主流である珪素材料を用いた半導体装置に比べて、高耐圧化および低オン抵抗化が期待できるからである。このような炭化珪素半導体装置の製造過程では、たとえばイオン注入法によって半導体基板内に不純物がドーピングされる（たとえば、特開２００１－６８４２８号公報（特許文献１）参照。）。
特開２００１－６８４２８号公報
　イオン注入法などによって形成されたドーピング領域は、その後アニールを行なうことにより活性化される。このときのアニール温度は、１５００℃以上の高温に達するため、基板の上面で昇華等が起こり、表面荒れが発生する場合がある。そして、このように表面荒れが発生すると、半導体装置の製造歩留まりが低下することとなる。
　この問題に対応するため、特許文献１では、炭化珪素基板の上面に保護膜を形成し、その後にアニールする方法が開示されている。この方法を用いると保護膜によって、昇華が抑制され、基板の上面における表面荒れを防止することができる。
　ところで近年、炭化珪素半導体装置は実用段階へと移行し、半導体基板のコスト低減が喫緊の課題となっている。現状、炭化珪素半導体基板の口径は、４ｉｎｃｈが最大であるが、コスト低減のためには、４ｉｎｃｈを超える大口径基板が必要である。しかしながら、本発明者が検討を行なったところ、このような大口径基板の場合、基板の上面に保護膜を形成しても、工業的に十分な歩留まりを得ることができないことが明らかになった。
　そこで上記のような問題点に鑑み、炭化珪素半導体装置を高い歩留まりで製造できる製造方法を提供することを目的とする。
　本発明の一態様に係る炭化珪素半導体装置の製造方法は、第１の主面と第１の主面の反対側に位置する第２の主面とを有する炭化珪素基板を準備する工程と、第１の主面へ不純物をドーピングすることにより、炭化珪素基板内にドーピング領域を形成する工程と、第１の主面上に第１の保護膜を形成する工程と、第２の主面上に第２の保護膜を形成する工程と、を備え、第１の保護膜を形成する工程は、ドーピング領域を形成する工程後に行なわれ、さらに、第１の主面の少なくとも一部が第１の保護膜により覆われるとともに、第２の主面の少なくとも一部が第２の保護膜により覆われた状態でアニールを行なうことにより、ドーピング領域に含まれる不純物を活性化する工程を備える。
　上記によれば、炭化珪素半導体装置を高い歩留まりで製造することができる。
本実施の形態の炭化珪素半導体装置の製造方法の一部を図解する模式的な断面図である。 本実施の形態の炭化珪素半導体装置の製造方法の一部を図解する模式的な断面図である。 本実施の形態の炭化珪素半導体装置の製造方法の一部を図解する模式的な断面図である。 本実施の形態の炭化珪素半導体装置の製造方法の一部を図解する模式的な断面図である。 本実施の形態の炭化珪素半導体装置の製造方法の一部を図解する模式的な断面図である。 本実施の形態の炭化珪素半導体装置の製造方法の一部を図解する模式的な断面図である。 本実施の形態の炭化珪素半導体装置の製造方法の一部を図解する模式的な断面図である。 本実施の形態の炭化珪素半導体装置の製造方法の一部を図解する模式的な断面図である。 本実施の形態の炭化珪素半導体装置の製造方法の一部を図解する模式的な断面図である。 本実施の形態の炭化珪素半導体装置の製造方法の一部を図解する模式的な断面図である。 本実施の形態の炭化珪素半導体装置の製造方法の一部を図解する模式的な断面図である。 本実施の形態の炭化珪素半導体装置の製造方法の一部を図解する模式的な断面図である。 本実施の形態の炭化珪素半導体装置の製造方法に係わる治具を図解する模式的な斜視図である。 本実施の形態に係る炭化珪素半導体装置の製造方法の概略を示すフローチャートである。
　以下、本発明に係わる一実施の形態についてさらに詳細に説明する。なお、本願の図面において同一または相当する部分には同一の参照符号を付すものとし、同じ説明は繰り返さない。
　［本願発明の実施形態の説明］
　まず、本願発明の実施の形態（以下「本実施の形態」とも記す）の概要を以下の（１）～（９）に列記して説明する。
　本発明者は、上記課題を解決するために鋭意研究を行なったところ、基板の口径が大きくなるにつれて、アニールの際に、炭化珪素基板を支持するサセプタと炭化珪素基板との密着性が低下し、基板の下面からも原子の昇華が起こり、これにより基板が反るなどの不具合が生じていることを見出し、本実施の形態を完成させるに至った。すなわち、本実施の形態に係る炭化珪素半導体装置の製造方法は、以下の構成を備える。
　（１）第１の主面Ｐ１と第１の主面Ｐ１の反対側に位置する第２の主面Ｐ２とを有する炭化珪素基板１００を準備する工程Ｓ１と、第１の主面Ｐ１へ不純物をドーピングすることにより、炭化珪素基板１００内にドーピング領域を形成する工程Ｓ２と、第１の主面Ｐ１上に第１の保護膜１０を形成する工程Ｓ３と、第２の主面Ｐ２上に第２の保護膜２０を形成する工程Ｓ４と、を備え、第１の保護膜１０を形成する工程Ｓ３は、ドーピング領域を形成する工程Ｓ２後に行なわれ、さらに、第１の主面Ｐ１の少なくとも一部が第１の保護膜１０により覆われるとともに、第２の主面Ｐ２の少なくとも一部が第２の保護膜２０により覆われた状態でアニールを行なうことにより、ドーピング領域に含まれる不純物を活性化する工程Ｓ５を備える。
　従来、炭化珪素半導体装置の製造において、ドーピング領域に含まれる不純物を活性化させるアニール（以下「活性化アニール」とも記す）を行なう際、基板の表面荒れは、基板の上面（第１の主面Ｐ１）側でのみ問題となっていた。これは、口径の比較的小さな基板では、基板とサセプタとの間に隙間が生じることがなかったためであると考えられる。ところが、基板の口径が大きくなると、基板とサセプタとの間に生じた僅かな隙間で、基板から原子の昇華が起こり、局所的に下面（第２の主面Ｐ２）で表面荒れが発生する。そして、この表面荒れが起点となり、基板の反りが生じ、さらに基板の反りによって隙間が大きくなり、下面での表面荒れが促進される。
　本実施の形態では、炭化珪素基板１００の上面に第１の保護膜１０を形成するとともに、炭化珪素基板１００の下面に第２の保護膜２０を形成することにより、基板の下面においても表面荒れを抑制し、基板の反りを防止することができる。
　（２）第１の保護膜１０および第２の保護膜２０の少なくともいずれかは、有機膜であることが好ましい。有機膜は、活性化アニールの昇温過程で炭化してカーボン膜となるからである。これにより、活性化アニールに耐え得る保護膜となることができる。有機膜としては、たとえば、半導体装置の製造用に一般に用いられているフォトレジストを用いることができる。
　（３）第１の保護膜１０および第２の保護膜２０の少なくともいずれかは、ダイヤモンドライクカーボン膜であることが好ましい。ダイヤモンドライクカーボン膜（以下「ＤＬＣ（Diamond‐Like　Carbon）膜」とも記す）は、活性化アニールに耐え得る耐熱性を有することができる。また、ＤＬＣ膜は、ＥＣＲ（Electron　Cyclotron　Resonance）スパッタリングなどの方法によって、容易に形成することができる。
　（４）第１の保護膜１０および第２の保護膜２０の少なくともいずれかは、カーボン層であることが好ましい。カーボン層は、活性化アニールに耐え得る耐熱性を有することができる。
　（５）カーボン層は、炭化珪素基板１００から珪素を部分的に除去することにより形成されることが好ましい。このようにして形成されたカーボン層は、炭化珪素基板１００に由来する炭素を含む層となることができる。このようなカーボン層は、炭化珪素基板１００の表面を緻密に覆うことができるため、基板からの原子の昇華を効率的に抑制することができる。
　（６）第２の保護膜２０は、第２の主面Ｐ２の全面を覆うことが好ましい。これにより炭化珪素基板１００のうち、実質的にデバイスとして使用される部分のすべてを覆うことができる。そして、基板の反りをより一層効率的に防止することができる。
　（７）準備する工程Ｓ１では複数の炭化珪素基板１００が準備され、活性化する工程Ｓ５において、複数の炭化珪素基板１００は、第１の主面Ｐ１と交差する方向に沿って１枚ずつ間隔を開けて保持された状態でアニールされることが好ましい。
　本実施の形態では、第２の主面Ｐ２にも第２の保護膜２０が形成されているため、第２の主面Ｐ２が露出した状態で活性化アニールを行なうことができる。すなわち、活性化アニールの際、炭化珪素基板１００をサセプタ等に保持させなければならないという工程制約が解消される。これにより、炭化珪素基板１００を第１の主面Ｐ１と交差する方向（たとえば、第１の主面Ｐ１と垂直な縦方向）に、間隔を開けながら積み重ねて、複数の基板をまとめて処理することが可能となる。そして、これにより炭化珪素半導体装置の生産性を大幅に向上させることができる。
　（８）炭化珪素基板１００の直径は、１００ｍｍ以上であることが好ましい。すなわち、炭化珪素基板１００の直径は、たとえば４ｉｎｃｈ以上とすることができる。本実施の形態の炭化珪素半導体装置の製造方法を用いることにより、直径が１００ｍｍ以上である大口径基板を高い歩留まりで製造することができる。これにより炭化珪素半導体装置の低コスト化が可能である。
　（９）炭化珪素基板１００の厚さは、６００μｍ以下であることが好ましい。本実施の形態の炭化珪素半導体装置の製造方法を用いることにより、基板の反りが防止できるため、厚さが６００μｍ以下の薄型基板の製造も可能である。従来、このような薄型基板は、アニール時に基板が反るなどの不具合があるため、厚さが６００μｍを超える基板を活性化アニールした後、研磨等を行なうことにより製造されていた。これに対して、本実施の形態では、厚さが６００μｍ以下の基板を活性化アニールできるため、従来に比べ資源の有効利用が可能である。
　［本願発明の実施形態の詳細］
　以下、本実施の形態の炭化珪素半導体装置の製造方法について、より詳細に説明するが、本実施の形態はこれらに限定されるものではない。
　＜炭化珪素半導体装置の製造方法＞
　図１４は、本実施の形態に係る炭化珪素半導体装置の製造方法の概略を示すフローチャートである。図１４に示すように、本実施の形態の炭化珪素半導体装置の製造方法は、工程Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７およびＳ８を備える。本実施の形態では、基板の下面である第２の主面Ｐ２の少なくとも一部が第２の保護膜２０により覆われた状態で、活性化アニール（工程Ｓ５）が実行されるため、基板の下面（裏面）における昇華を抑制し、基板の反りを防止することができる。
　以下、各工程について説明する。なお、以下の説明において、第１の保護膜１０と第２の保護膜２０を総称して単に「保護膜」と記すことがある。
　＜工程Ｓ１＞
　図１は、本実施の形態の炭化珪素半導体装置の製造方法における工程Ｓ１を図解する模式的な断面図である。図１を参照して、第１の主面Ｐ１と第１の主面Ｐ１の反対側に位置する第２の主面Ｐ２を有する炭化珪素基板１００が準備される。炭化珪素基板１００は、炭化珪素単結晶基板８０とその上にエピタキシャル成長させられた炭化珪素エピタキシャル層８１とを含む。
　炭化珪素基板１００の直径は、１００ｍｍ以上（たとえば４ｉｎｃｈ以上）であることが好ましい。直径が１００ｍｍ以上である大口径基板とすることにより、炭化珪素半導体装置の製造コストを低減することができるからである。また、炭化珪素基板１００の厚さは、６００μｍ以下であることが好ましい。従来、このような大口径基板および薄型基板は、基板の反りが大きく、好適な歩留まりで生産することが困難であった。これに対して、本実施の形態では、後述するように、第１の主面Ｐ１および第２の主面Ｐ２に保護膜が形成された状態でアニールを行なうため、大口径基板および薄型基板を工業的に好適な歩留まりを以って生産することができる。なお、炭化珪素基板１００の直径は、より好ましくは１２５ｍｍ以上（たとえば５ｉｎｃｈ以上）であり、特に好ましくは１５０ｍｍ以上（たとえば６ｉｎｃｈ以上）である。また、炭化珪素基板１００の厚さは、より好ましくは４００μｍ以下であり、特に好ましくは３００μｍ以下である。これにより、炭化珪素半導体装置のさらなる低コスト化が可能である。
　炭化珪素単結晶基板８０は、たとえば、ポリタイプ４Ｈの六方晶炭化珪素からなる。炭化珪素単結晶基板８０は、たとえば、炭化珪素単結晶からなるインゴット（図示せず）をスライスすることにより準備される。炭化珪素単結晶基板８０は、たとえば窒素（Ｎ）などの不純物を含んでおり、ｎ型の導電型を有する。
　炭化珪素単結晶基板８０の下面は、炭化珪素基板１００における第２の主面Ｐ２を構成している。炭化珪素単結晶基板８０の上面は、エピタキシャル成長が行われる面である。
　炭化珪素エピタキシャル層８１は、たとえば、ポリタイプ４Ｈの六方晶の結晶構造を有する。炭化珪素エピタキシャル層８１の上面は、第１の主面Ｐ１を構成している。炭化珪素エピタキシャル層８１は、たとえば、ｎ型の導電型を有する。炭化珪素エピタキシャル層８１のエピタキシャル成長は、たとえば、原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとして、たとえば、水素（Ｈ2）を用いたＣＶＤ（Chemical　Vapor　Deposition）法により行うことができる。この際、不純物として、たとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。このとき、炭化珪素エピタキシャル層８１の不純物の濃度が炭化珪素単結晶基板８０の不純物の濃度よりも低く調整することが好ましい。
　＜工程Ｓ２＞
　図２～図７は、工程Ｓ２を図解する模式的な断面図である。図２～図７を参照して、第１の主面Ｐ１に所定の開口部を有するマスク層を形成して選択的にイオン注入を行なうことにより、図７に示す各ドーピング領域（ｐボディ層８２、ｎ＋層８３およびｐコンタクト領域８４）が形成される。なお、本実施の形態では、イオン注入法によって、ドーピング領域を形成する方法を例示しているが、ドーピング領域の形成は、不純物の添加を伴うエピタキシャル成長であってもよい。また、図７に示す各ドーピング領域の配置はあくまでも例示であり、これらの配置は適宜変更することができる。
　まず、図２を参照して第１の主面Ｐ１上に第１のマスク層４１が形成される。第１のマスク層４１は、たとえば二酸化珪素、窒化珪素および窒化酸化珪素などからなり、たとえば熱ＣＶＤ法および光ＣＶＤ法によって形成することができる。熱ＣＶＤ法としては、低圧熱ＣＶＤ法が好適である。たとえば、６００℃以上８００℃以下程度の温度下において、ＴＥＯＳ（Tetraethyl　orthosilicate）ガスを６０ｓｃｃｍ以上１００ｓｃｃｍ以下程度の流速で、炭化珪素基板１００が配置されたチャンバー内に供給し、圧力を０．８Ｔｏｒｒ以上１．４Ｔｏｒｒ以下程度とすることにより、二酸化珪素層を形成することができる。
　また、第１のマスク層４１は、第１の主面Ｐ１を熱酸化することにより形成された二酸化珪素層（図示せず）や、ポリシリコンからなるエッチングストップ層（図示せず）などを含んでいてもよい。第１のマスク層４１がエッチングストップ層を含むことにより、後に第１のマスク層４１をエッチングする際の基板へのダメージが軽減される。
　ポリシリコンからなるエッチングストップ層は、たとえば、５００℃以上７００℃以下程度の温度下において、シラン（ＳＨ4）ガスを８００ｓｃｃｍ以上１２００ｓｃｃｍ以下程度の流速で、炭化珪素基板１００が配置されたチャンバー内に供給し、圧力を０．４Ｔｏｒｒ以上０．８Ｔｏｒｒ以下程度とすることにより、形成することができる。
　次に、図３を参照して、第１のマスク層４１に第１の開口部５１が形成される。第１の開口部５１は、たとえばＣＦ4やＣＨＦ3を用いたエッチングにより第１のマスク層４１の一部を除去することにより形成される。第１の開口部５１が形成された後、第１のマスク層４１を介して、イオン注入を行なうことにより、ｐボディ層８２が形成される。ここで注入される不純物は、たとえば、アルミニウム（Ａｌ）、硼素（Ｂ）などのｐ型の不純物である。
　次に、図４を参照して、第１のマスク層４１上に第２のマスク層４２が形成される。第２のマスク層４２は、たとえば二酸化珪素層であり、低圧ＣＶＤ法により形成することができる。次に、第２のマスク層４２に対して異方性のエッチングを行なうことにより、第２のマスク層４２の一部が除去され、図５に示すように、第１の開口部５１よりも幅の狭い第２の開口部５２が形成される。そして、第１のマスク層４１および第２のマスク層４２を介して、イオン注入を行なうことにより、ｎ＋層８３が形成される。ここで、注入される不純物は、たとえば、リン（Ｐ）、窒素（Ｎ）などのｎ型の不純物である。
　さらに、図６を参照して、層形成と異方性のエッチングを併用することにより、第２の開口部５２よりも幅の狭い第３の開口部５３を有する第３のマスク層４３が形成される。第３のマスク層４３は、たとえば二酸化珪素層であり、低圧ＣＶＤ法により形成することができる。そして、第１のマスク層４１、第２のマスク層４２および第３のマスク層４３を介して、イオン注入を行なうことにより、ｐコンタクト領域８４が形成される。ここで注入される不純物は、たとえば、アルミニウム（Ａｌ）、硼素（Ｂ）などのｐ型の不純物である。
　次に、図７を参照して、第１のマスク層４１、第２のマスク層４２および第３のマスク層４３が除去される。マスク層が二酸化珪素層である場合には、たとえばフッ酸を用いたウェットエッチングにより、マスク層を除去することができる。また、ポリシリコンからなる層は、たとえばドライエッチングにより除去することができる。
　＜工程Ｓ３＞
　図８は、工程Ｓ３を図解する模式的な断面図である。図８を参照して、炭化珪素エピタキシャル層８１内に各ドーピング領域が形成された後、第１の主面Ｐ１におけるドーピング領域上に第１の保護膜１０を形成する工程Ｓ３が実行される。図８に示すように、第１の保護膜１０は、第１の主面Ｐ１の少なくとも一部を覆う。これにより、第１の主面Ｐ１からの原子の昇華を防止することができる。第１の保護膜１０は、各ドーピング領域を覆うことが好ましい。すなわち、第１の主面Ｐ１のうちデバイスとして利用される部分のすべて覆うことが好ましい。ドーピング領域では、特に昇華が起こりやすいからである。より好ましくは、第１の保護膜１０は、実質的に第１の主面Ｐ１の全体を覆う。なお、第１の保護膜１０を構成する材料については後述する。
　＜工程Ｓ４＞
　図９は、工程Ｓ４を図解する模式的な断面図である。図９を参照して、第２の主面Ｐ２上に第２の保護膜２０が形成される。第２の保護膜２０は、第２の主面Ｐ２の少なくとも一部を覆う。これにより、第２の主面Ｐ２からの原子の昇華を抑制して、基板の表面荒れおよび反りを防止することができる。第２の保護膜２０は、第２の主面Ｐ２の大部分（すなわち、第２の主面Ｐ２の５０％以上）を覆うことが好ましい。これにより、十分な基板品質を確保することができる。より好ましくは、第２の主面Ｐ２のエッジ部から２ｍｍより内側の領域のすべてを覆うことが好ましい（すなわち、第２の保護膜２０は、実質的に第２の主面Ｐ２の全体を覆うことが好ましい）。なお、本実施の形態では、工程Ｓ３の後、工程Ｓ４が実行される工程フローを例示しているが、工程Ｓ４は、工程Ｓ５（すなわち、活性化アニール）の前であれば、いずれのタイミングで実行されてもよい。また、工程Ｓ３と工程Ｓ４は実質的に同時に行なわれてもよい。
　＜第１の保護膜および第２の保護膜＞
　工程Ｓ３および工程Ｓ４において形成される第１の保護膜１０および第２の保護膜２０は、それぞれ異なる材料から形成されていてもよいが、同一の材料から形成されることが好ましい。同一の材料を用いることにより、工程負担を低減できるからである。第１の保護膜１０および第２の保護膜２０としては、活性化アニールに耐え得る耐熱性を有するものが好ましく、たとえば、有機膜を加熱して炭化させたカーボン膜、ＤＬＣ膜およびカーボン層が好適である。
　（有機膜）
　有機膜は炭素原子（Ｃ）を含むため、活性化アニールの昇温過程で、炭化してカーボン膜となることができる。そして、このカーボン膜は、１５００℃を超える温度で行なわれる活性化アニールにも耐え得る保護膜となることができる。また、炭化珪素エピタキシャル層８１の表面近傍の炭素原子と保護膜中の炭素原子とが結合することができるため、炭化珪素エピタキシャル層８１と保護膜との密着性が向上し、炭化珪素エピタキシャル層８１からの原子の昇華を効率的に防止することができる。
　このような有機膜としては、たとえば、アクリル樹脂、フェノール樹脂、尿素樹脂、エポキシ樹脂などの各種樹脂を用いることができる。また、光の作用で架橋または分解する感光性樹脂として組成されたものも用いることができる。感光性樹脂としては、半導体装置の製造用に一般に用いられているポジ型またはネガ型フォトレジストを用いることができる。フォトレジストは、スピンコート法による塗布技術が確立されており、厚さの制御を容易に行なうことができるため好適である。なお、フォトレジストを用いる場合、当該材料は第１の主面Ｐ１および第２の主面Ｐ２上に配置された後、たとえば１００℃～２００℃程度の温度でベーキングして溶剤を揮発させ、定着させることが好ましい。
　（ＤＬＣ膜）
　第１の保護膜１０および第２の保護膜２０として、ＤＬＣ膜を用いることもできる。ＤＬＣ膜も活性化アニールに耐え得る耐熱性を有することができ、基板表面からの原子の昇華を防止することができる。ＤＬＣ膜は、たとえば、ＥＣＲスパッタリングによって容易に形成することができる。
　（カーボン層）
　第１の保護膜１０および第２の保護膜２０は、炭化珪素基板１００から珪素を部分的に除去することにより形成されたカーボン層であってもよい。たとえば、第１の主面Ｐ１または第２の主面Ｐ２に対して、塩素（Ｃｌ2）を含む反応ガス雰囲気下、７００℃以上１０００℃以下の温度で熱エッチングを行なうことにより、第１の主面Ｐ１または第２の主面Ｐ２から珪素を部分的（選択的）に除去して、カーボン層を形成することができる。このようにして形成されたカーボン層も、活性化アニールに耐え得る耐熱性を有することができ、基板表面からの原子の昇華を防止することができる。
　ここで、第１の保護膜１０および第２の保護膜２０の厚さは、基板の表面荒れおよび反りを防止するとの観点から、０．５μｍ以上であることが好ましく、材料使用量の観点から、好ましくは１０μｍ以下である。同様の観点から、第１の保護膜１０および第２の保護膜２０の厚さは、より好ましくは１μｍ以上５μｍ以下である。第１の保護膜１０および第２の保護膜２０の厚さは、たとえば、３μｍ程度とすることができる。
　＜工程Ｓ５＞
　工程Ｓ５では、第１の保護膜１０および第２の保護膜２０が形成された状態でアニールが行なわれ、各ドーピング領域に含まれる不純物が活性化される。これにより、各ドーピング領域において、所望のキャリアが生成される。活性化アニールの温度は、好ましくは１５００℃以上２０００℃以下であり、たとえば１８００℃程度である。活性化アニールの時間は、たとえば３０分程度とすることができる。活性化アニールは、不活性ガス雰囲気下で行なわれることが好ましく、たとえばアルゴン（Ａｒ）雰囲気下で行なうことができる。本実施の形態では、第１の保護膜１０および第２の保護膜２０が形成された状態でアニールが行なわれるため、たとえば、直径が１００ｍｍ以上である大口径基板であっても、基板の表面荒れや反りが生じることなく、高品質な基板を製造することができる。
　また、第２の保護膜２０を形成することにより、第２の主面Ｐ２が開放された状態でのアニールが可能となる。従来、活性化アニールは、基板をサセプタ等に保持させて炉内に設置し、アニールを行なうため、当該工程での処理量には一定の制約が課されていた。これに対して、本実施の形態では、たとえば、図１３に示すように、複数の炭化珪素基板１００を、所定の治具７０などに積層して保持させて、アニールを行なうことができる。すなわち、準備する工程Ｓ１では複数の炭化珪素基板１００が準備され、活性化する工程Ｓ５において、複数の炭化珪素基板１００は、第１の主面Ｐ１と交差する方向に沿って１枚ずつ間隔を開けて保持された状態でアニールされ得る。すなわち、既存設備の炉内スペースを有効利用して、大口径基板の大量生産に適した製造方法を提供することもできる。そしてこれにより、活性化アニールの処理効率が大幅に向上し、炭化珪素半導体装置の製造コストを低減することができる。
　＜工程Ｓ６＞
　工程Ｓ５の後、第１の保護膜１０および第２の保護膜２０は除去される。保護膜の除去は、特に制限されることなく、任意の方法で行なうことができる。保護膜がフォトレジストである場合には、たとえば、光励起アッシングや、プラズマアッシングにより除去することができる。また、所定の洗浄溶液を用いたウェット洗浄を併用することもできる。
　＜工程Ｓ７＞
　次に図１０を参照して、ゲート絶縁膜９１が形成される。ゲート絶縁膜９１は、たとえば二酸化珪素膜であり、熱酸化により形成されることが好ましい。たとえば、酸素を含む雰囲気中において炭化珪素基板１００を１３００℃程度に加熱することにより、二酸化珪素膜であるゲート絶縁膜９１を形成することができる。ゲート絶縁膜９１を形成した後、雰囲気ガスとして一酸化窒素（ＮＯ）ガスを用いたＮＯアニールが行なわれてもよい。ＮＯアニールは、たとえば、１１００℃以上１３００℃以下の温度で、１時間程度保持されることにより実行される。
　＜工程Ｓ８＞
　次に図１１を参照して、ゲート電極９２が形成される。ゲート電極９２は、ゲート絶縁膜９１上に形成される。ゲート電極９２は、たとえばリンなどの不純物を含むポリシリコンからなり、低圧ＣＶＤ法によって形成することができる。ゲート電極９２は、ゲート絶縁膜９１上において、ｐボディ層８２およびｎ＋層８３に対向して形成される。次に、たとえばプラズマＣＶＤ法によって、層間絶縁膜９３が、ゲート電極９２を取り囲むように、ゲート電極９２およびゲート絶縁膜９１に接して形成される。層間絶縁膜９３は、たとえば二酸化珪素からなる。
　次に、図１２を参照して後工程を説明する。ｎ＋層８３およびｐコンタクト領域８４に対向して形成されたゲート絶縁膜９１および層間絶縁膜９３が、たとえばドライエッチングによって除去される。さらに、スパッタリングにより、たとえばチタン（Ｔｉ）、アルミニウム（Ａｌ）および珪素（Ｓｉ）を含む金属膜が、ｎ＋層８３、ｐコンタクト領域８４およびゲート絶縁膜９１に接して形成される。続いて、当該金属膜が形成された炭化珪素基板１００を、たとえば１０００℃程度に加熱することにより、金属膜が合金化し、炭化珪素基板１００とオーミック接合するソース電極９４が形成される。さらに、ソース電極９４と電気的に接続するように、ソース配線層９５が形成される。ソース配線層９５は、たとえばアルミニウムを含み、層間絶縁膜９３を覆うように形成されてもよい。さらに、炭化珪素基板１００の第２の主面Ｐ２と接するようにドレイン電極９６が形成される。
　以上のようにして、炭化珪素半導体装置を高い歩留まりを以って製造することができる。
　なお、本実施の形態において、炭化珪素半導体装置としてプレーナ型のＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Field　Effect　Transistor）を例示して説明したが、炭化珪素半導体装置はトレンチ型のＭＯＳＦＥＴであってもよい。また、炭化珪素半導体装置は、たとえばＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）やＳＢＤ（Schottky　Barrier　Diode）などであってもよい。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１０　第１の保護膜、２０　第２の保護膜、４１　第１のマスク層、４２　第２のマスク層、４３　第３のマスク層、５１　第１の開口部、５２　第２の開口部、５３　第３の開口部、７０　治具、８０　炭化珪素単結晶基板、８１　炭化珪素エピタキシャル層、８２　ｐボディ層、８３　ｎ＋層、８４　ｐコンタクト領域、９１　ゲート絶縁膜、９２　ゲート電極、９３　層間絶縁膜、９４　ソース電極、９５　ソース配線層、９６　ドレイン電極、１００　炭化珪素基板、Ｐ１　第１の主面、Ｐ２　第２の主面。

Claims (9)

  1. 　第１の主面と前記第１の主面の反対側に位置する第２の主面とを有する炭化珪素基板を準備する工程と、
    　前記第１の主面へ不純物をドーピングすることにより、前記炭化珪素基板内にドーピング領域を形成する工程と、
    　前記第１の主面上に第１の保護膜を形成する工程と、
    　前記第２の主面上に第２の保護膜を形成する工程と、を備え、
    　前記第１の保護膜を形成する工程は、前記ドーピング領域を形成する工程後に行なわれ、さらに、
    　前記第１の主面の少なくとも一部が前記第１の保護膜により覆われるとともに、前記第２の主面の少なくとも一部が前記第２の保護膜により覆われた状態でアニールを行なうことにより、前記ドーピング領域に含まれる前記不純物を活性化する工程を備える、炭化珪素半導体装置の製造方法。
  2. 　前記第１の保護膜および前記第２の保護膜の少なくともいずれかは、有機膜である、請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 　前記第１の保護膜および前記第２の保護膜の少なくともいずれかは、ダイヤモンドライクカーボン膜である、請求項１に記載の炭化珪素半導体装置の製造方法。
  4. 　前記第１の保護膜および前記第２の保護膜の少なくともいずれかは、カーボン層である、請求項１に記載の炭化珪素半導体装置の製造方法。
  5. 　前記カーボン層は、前記炭化珪素基板から珪素を部分的に除去することにより形成される、請求項４に記載の炭化珪素半導体装置の製造方法。
  6. 　前記第２の保護膜は、前記第２の主面の全面を覆う、請求項１～請求項５のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  7. 　前記準備する工程では複数の前記炭化珪素基板が準備され、
    　前記活性化する工程において、複数の前記炭化珪素基板は、前記第１の主面と交差する方向に沿って１枚ずつ間隔を開けて保持された状態でアニールされる、請求項１～請求項６のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  8. 　前記炭化珪素基板の直径は、１００ｍｍ以上である、請求項１～請求項７のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  9. 　前記炭化珪素基板の厚さは、６００μｍ以下である、請求項１～請求項８のいずれか１項に記載の炭化珪素半導体装置の製造方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015065289A (ja) * 2013-09-25 2015-04-09 住友電気工業株式会社 炭化珪素半導体装置の製造方法
CN106537568B (zh) * 2014-07-30 2019-07-12 三菱电机株式会社 半导体装置的制造方法及半导体装置
CN109427665A (zh) * 2017-08-25 2019-03-05 比亚迪股份有限公司 半导体器件及其制备方法
CN110112055B (zh) * 2019-04-24 2021-10-15 芜湖启迪半导体有限公司 一种用于晶圆表面保护碳膜的去除方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005076327A1 (ja) * 2004-02-06 2005-08-18 Matsushita Electric Industrial Co., Ltd. 炭化珪素半導体素子及びその製造方法
WO2008120469A1 (ja) * 2007-03-29 2008-10-09 Panasonic Corporation 炭化珪素半導体素子の製造方法
JP2009065112A (ja) * 2007-08-10 2009-03-26 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
WO2011016392A1 (ja) * 2009-08-04 2011-02-10 昭和電工株式会社 炭化珪素半導体装置の製造方法
WO2013011740A1 (ja) * 2011-07-20 2013-01-24 住友電気工業株式会社 半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3760688B2 (ja) 1999-08-26 2006-03-29 富士電機ホールディングス株式会社 炭化けい素半導体素子の製造方法
JP2002343789A (ja) * 2001-05-16 2002-11-29 Mitsubishi Electric Corp 補助保温治具、その製造方法、板状断熱材付きウエハボート、縦型熱処理装置、縦型熱処理装置の改造方法および半導体装置の製造方法
US7772098B2 (en) * 2007-03-29 2010-08-10 Panasonic Corporation Method for manufacturing semiconductor device
US7820534B2 (en) 2007-08-10 2010-10-26 Mitsubishi Electric Corporation Method of manufacturing silicon carbide semiconductor device
DE112009004667B4 (de) * 2009-04-16 2015-05-28 Mitsubishi Electric Corp. Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung
JP5220049B2 (ja) * 2010-03-09 2013-06-26 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP5626037B2 (ja) * 2011-03-09 2014-11-19 住友電気工業株式会社 半導体装置の製造方法
WO2013145022A1 (ja) * 2012-03-30 2013-10-03 株式会社日立製作所 炭化珪素半導体装置の製造方法
US9018639B2 (en) * 2012-10-26 2015-04-28 Dow Corning Corporation Flat SiC semiconductor substrate
US9240476B2 (en) * 2013-03-13 2016-01-19 Cree, Inc. Field effect transistor devices with buried well regions and epitaxial layers
US10062759B2 (en) * 2013-03-29 2018-08-28 Hitachi, Ltd. Silicon carbide semiconductor device and method for manufacturing same
JP6053645B2 (ja) * 2013-09-10 2016-12-27 三菱電機株式会社 ＳｉＣ半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005076327A1 (ja) * 2004-02-06 2005-08-18 Matsushita Electric Industrial Co., Ltd. 炭化珪素半導体素子及びその製造方法
WO2008120469A1 (ja) * 2007-03-29 2008-10-09 Panasonic Corporation 炭化珪素半導体素子の製造方法
JP2009065112A (ja) * 2007-08-10 2009-03-26 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
WO2011016392A1 (ja) * 2009-08-04 2011-02-10 昭和電工株式会社 炭化珪素半導体装置の製造方法
WO2013011740A1 (ja) * 2011-07-20 2013-01-24 住友電気工業株式会社 半導体装置の製造方法

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