WO2021010405A1 - 炭化珪素半導体装置の製造方法及び炭化珪素半導体装置 - Google Patents

炭化珪素半導体装置の製造方法及び炭化珪素半導体装置 Download PDF

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    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only

Definitions

  • the present disclosure relates to a method for manufacturing a silicon carbide semiconductor device and a silicon carbide semiconductor device.
  • a drain electrode or the like In the manufacturing process of a silicon carbide semiconductor device, when a drain electrode or the like is formed, a Ni (nickel) film is formed on the surface of the silicon carbide substrate and heat treatment is performed to obtain Si (silicon) contained in the silicon carbide substrate. There is a step of alloying with and Ni to form an ohmic electrode.
  • the method for manufacturing the silicon carbide semiconductor device of the present disclosure includes a step of preparing a silicon carbide substrate, a step of forming an insulating film on one main surface of the silicon carbide substrate, and a contact hole formed in the insulating film to form the contact.
  • the bottom surface of the hole includes a step of exposing one main surface of the silicon carbide substrate and a step of forming a Si film on the bottom surface of the contact hole.
  • the first heat treatment is performed at the first temperature at which Ni and Si react, and the first heat treatment.
  • a second temperature higher than the first temperature is obtained. It comprises a step of performing a second heat treatment at temperature.
  • FIG. 1 is an explanatory diagram (1) of a method for manufacturing a semiconductor device.
  • FIG. 2 is an explanatory diagram (2) of a method for manufacturing a semiconductor device.
  • FIG. 3 is an explanatory diagram (3) of a method for manufacturing a semiconductor device.
  • FIG. 4 is an explanatory diagram (4) of a method for manufacturing a semiconductor device.
  • FIG. 5 is an explanatory diagram (5) of a method for manufacturing a semiconductor device.
  • FIG. 6 is a flowchart of a method for manufacturing a semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 7 is an explanatory diagram (1) of a method for manufacturing a semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 1 is an explanatory diagram (1) of a method for manufacturing a semiconductor device.
  • FIG. 2 is an explanatory diagram (2) of a method for manufacturing a semiconductor device.
  • FIG. 3 is an explanatory diagram (3) of a method for manufacturing a semiconductor device.
  • FIG. 4 is an
  • FIG. 8 is an explanatory diagram (2) of a method for manufacturing a semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 9 is an explanatory diagram (3) of a method for manufacturing a semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 10 is an explanatory diagram (4) of a method for manufacturing a semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 11 is an explanatory diagram (5) of a method for manufacturing a semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 12 is an explanatory diagram (6) of a method for manufacturing a semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 13 is an explanatory diagram (7) of a method for manufacturing a semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 14 is an explanatory diagram (8) of a method for manufacturing a semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 15 is an explanatory diagram (1) of a manufacturing method of a modification 1 of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 16 is an explanatory diagram (2) of a manufacturing method of a modification 1 of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 17 is an explanatory diagram (1) of a manufacturing method of a modification 2 of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 18 is an explanatory diagram (2) of a manufacturing method of a modification 2 of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 15 is an explanatory diagram (1) of a manufacturing method of a modification 1 of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 16 is an explanatory diagram (2) of a manufacturing method of a modification 1 of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 17 is an
  • FIG. 19 is an explanatory diagram of a manufacturing method of a modification 3 of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 20 is an explanatory diagram of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 21 is an explanatory diagram (1) of a method for manufacturing a semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 22 is an explanatory diagram (2) of a method for manufacturing a semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 23 is an explanatory diagram (3) of a method for manufacturing a semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 24 is an explanatory diagram (4) of a method for manufacturing a semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 25 is an explanatory diagram (5) of a method for manufacturing a semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 26 is an explanatory diagram (6) of a method for manufacturing a semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 27 is an explanatory diagram (7) of a method for manufacturing a semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 28 is an explanatory diagram (1) of a manufacturing method of a modified example of the semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 29 is an explanatory diagram (2) of a manufacturing method of a modified example of the semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 30 is an explanatory diagram (3) of a manufacturing method of a modified example of the semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 31 is an explanatory diagram (4) of a manufacturing method of a modified example of the semiconductor device according to the second embodiment of the present disclosure.
  • the silicon carbide substrate contains C (carbon) in addition to Si
  • C carbon
  • Si contained in silicon carbide is used for alloying with Ni
  • unreacted C is generated, and this unreacted C is generated. It may precipitate on the surface of alloyed ohmic electrodes. If C is deposited on the surface of the ohmic electrode in this way, reliability may be lowered when a metal wiring layer is formed on the ohmic electrode.
  • the method for manufacturing a semiconductor device includes a step of preparing a silicon carbide substrate, a step of forming an insulating film on one main surface of the silicon carbide substrate, and a contact hole in the insulating film.
  • a step of forming a Si film on the bottom surface of the contact hole, and a Ni film on the Si film is performed.
  • the first heat treatment is performed at the first temperature at which Ni and Si react, and after the first heat treatment, the wet etching is performed.
  • a second heat treatment is performed at a second temperature higher than the first temperature. It has a process to be performed.
  • the ohmic electrode can be formed on the surface of the silicon carbide substrate without precipitating carbon on the surface of the ohmic electrode.
  • the steps of forming a Si film on the bottom surface of the contact hole include a step of forming a first Si film on the bottom surface and side surfaces of the contact hole and the upper surface of the insulating film, and forming the first Si film. After the step of removing at least the first Si film on the upper surface of the insulating film by dry etching.
  • Ni which is difficult to dry etch, cannot be microfabricated by dry etching, but by dry etching the first Si film, a reaction precursor of nickel silicide can be formed with the same microfabrication accuracy as dry etching.
  • the first temperature is 200 ° C. or higher and 400 ° C. or lower.
  • the second temperature is 800 ° C. or higher and 1100 ° C. or lower.
  • the reaction precursor layer can form an ohmic electrode on the portion in contact with the main surface of the silicon carbide substrate.
  • the film thickness of the Si film on the bottom surface of the contact hole is 5 nm or more and 100 nm or less.
  • the Si film is thinner than 5 nm, even if the in-plane local variation is several nm, the effect cannot be ignored and it becomes difficult to control the process. Further, if the film thickness is thicker than 100 nm, the amount becomes too large to react with the Ni film, and a non-uniform reaction precursor is formed.
  • the film thickness of the Ni film on the bottom surface of the contact hole is 5 nm or more and 100 nm or less.
  • the Ni film is thinner than 5 nm, even if the in-plane local variation is several nm, the effect cannot be ignored and it becomes difficult to control the process. Further, if the film thickness is thicker than 100 nm, the amount becomes too large to react with the Si film, and a non-uniform reaction precursor is formed.
  • the Si film is also formed on the side surface of the contact hole.
  • dry etching has a high etching rate in the vertical direction and a slow etching rate in the horizontal direction, so even if you try to leave only the bottom surface of the contact hole, it may remain on the side surface. Of course, it can be removed by devising the process.
  • the number of Si atoms per unit area included in the Si film in the thickness direction is N Si .
  • the relationship of N Ni ⁇ N Si / 2 holds.
  • Ni 2 Si is formed as a main component.
  • a silicon carbide substrate having a main surface, an insulating film provided on the main surface of the silicon carbide substrate, a contact hole provided in the insulating film, and a part of the bottom surface of the contact hole.
  • the first electrode is provided with a first electrode in contact with the silicon carbide substrate and a second electrode provided on the side surface of the contact hole apart from the first electrode. , Si and Ni, and are in ohmic contact with the silicon carbide substrate.
  • Ohmic electrodes can be formed on the bottom surface of the contact hole within the minimum necessary range, and can not be formed at unnecessary locations.
  • the second electrode can be used as a barrier film. Further, by separating the bottom surface of the contact hole and the electrode on the side surface of the contact hole, the stress applied to the substrate and the insulating film can be relaxed.
  • the distance between the first electrode and the second electrode is 0.1 ⁇ m or more and 1 ⁇ m or less.
  • the Al film is formed by sputtering to form the wiring layer, if C is deposited on the surface of the nickel silicide film to be the ohmic electrode, the Al film is easily peeled off, which causes a decrease in reliability.
  • a method is conceivable in which a film containing Ni and Si is formed on the surface of the silicon carbide substrate, and then the film containing Ni and Si other than the desired region is removed and heat treatment is performed.
  • Ni and Si in a film containing Ni and Si are alloyed to form an ohmic electrode. Therefore, when the ohmic electrode is formed, Si contained in the silicon carbide substrate is hardly deprived, so that precipitation of C can be prevented as much as possible.
  • Ni is difficult to remove by dry etching and Si is difficult to remove by wet etching, it is difficult to remove the film containing Ni and Si by either dry etching or wet etching.
  • a method of forming a film containing Ni and Si in a desired region a method of forming by lift-off may be mentioned, but in lift-off, the peeled film may reattach, which causes a decrease in reliability. Not preferred.
  • an insulating film 20 as an interlayer insulating film having a contact hole 21 is formed on a main surface 10a which is a surface of the silicon carbide substrate 10, and the contact hole 21 and the contact hole 21 and the insulating film 20 are formed.
  • a TiN film 30 that covers the insulating film 20 is formed.
  • the opening 30a is formed by removing the TiN film 30 on the bottom surface 21a of the contact hole 21, and the main surface 10a of the silicon carbide substrate 10 is exposed.
  • the insulating film 20 on the side surface 21b of the contact hole 21 and the upper surface 20a of the insulating film 20 are covered with the TiN film 30.
  • the Ni film 40 is formed by sputtering. As a result, the Ni film 40 is formed on the main surface 10a of the silicon carbide substrate 10 exposed on the bottom surface 21a of the contact hole 21 and the TiN film 30.
  • the Ni film 40 is removed by wet etching using dilute hydrochloric acid or dilute nitric acid.
  • the reaction precursor layer 41 remains on the main surface 10a of the silicon carbide substrate 10 at the opening 30a of the TiN film 30.
  • the ohmic electrode 41a is formed by heat-treating the reaction precursor layer 41 at a temperature of about 1000 ° C.
  • the ohmic electrode 41a formed in this way has an extremely thin thickness of several nm, the ohmic electrode 41a may be removed by reverse sputtering when forming the wiring layer in the subsequent steps. Further, in this method, unreacted C is deposited on the surface of the ohmic electrode 41a.
  • FIG. 6 is a flowchart of a method for manufacturing a semiconductor device according to the first embodiment of the present disclosure.
  • 7 to 14 are process diagrams of a method for manufacturing a semiconductor device according to the first embodiment of the present disclosure.
  • a silicon carbide substrate 10 having one main surface 10a and the other main surface 10b is prepared (step S1), and one main surface 10a of the silicon carbide substrate 10 is formed.
  • An insulating film 20 having a film thickness of 0.8 ⁇ m to be an interlayer insulating film is formed by a CVD (chemical vapor deposition) method (step S2).
  • the insulating film 20 is made of silicon oxide.
  • a contact hole 21 is formed in the insulating film 20 (step S3). Specifically, a photoresist is applied to the upper surface 20a of the insulating film 20 and exposed and developed by an exposure apparatus to form a resist pattern (not shown) having an opening in the region where the contact hole 21 is formed. .. After that, the insulating film 20 in the region where the resist pattern is not formed is removed by dry etching such as RIE (Reactive Ion Etching), and the contact hole 21 is formed by exposing the main surface 10a of the silicon carbide substrate 10. .. After that, the resist pattern (not shown) is removed with an organic solvent or the like. As a result, a contact hole 21 is formed in which the bottom surface 21a is the main surface 10a of the silicon carbide substrate 10 and the side surface 21b is the insulating film 20.
  • RIE Reactive Ion Etching
  • a Si film 130 covering the bottom surface 21a and the side surface 21b of the contact hole 21 and the top surface 20a of the insulating film 20 is formed by sputtering (step S4).
  • the film thickness t1 of the formed Si film 130 is 5 nm or more and 100 nm or less.
  • the film thickness t1 of the Si film 130 is the thickness of the Si film 130 on the bottom surface 21a of the contact hole 21.
  • the Si film 130 on the upper surface 20a of the insulating film 20 is removed (step S5). Specifically, a resist pattern (not shown) covering the bottom surface 21a of the contact hole 21 is formed, and the Si film 130 in the region where the resist pattern is not formed is removed by dry etching such as RIE. A fluorine-based or chlorine-based etching gas is used as the etching gas. After that, the resist pattern is removed with an organic solvent or the like. As a result, the Si film 130 that covers the bottom surface 21a and the side surface 21b of the contact hole 21 remains. Dry etching such as RIE is etching having anisotropy.
  • dry etching such as RIE is etching having anisotropy.
  • the Si film 130 on the upper surface 20a of the insulating film 20 in the region where the resist pattern is not formed is completely removed, the Si film 130 covering the side surface 21b of the contact hole 21 cannot be completely removed. It cannot be done and remains thin.
  • a Ni film 140 is formed by sputtering on the upper surface 20a of the insulating film 20 on the Si film 130 on the bottom surface 21a and the side surface 21b of the contact hole 21 (step S6).
  • the film thickness t2 of the formed Ni film 140 is 5 nm or more and 100 nm or less.
  • the film thickness t2 of the Ni film 140 is the thickness of the Ni film 140 on the bottom surface 21a of the contact hole 21.
  • the number of Si atoms per unit area integrated in the thickness direction included in the Si film 130 on the bottom surface 21a of the contact hole 21 is N Si , and the thickness included in the Ni film 140.
  • the thickness direction means the film thickness direction of the Si film 130 and the Ni film 140, and is a direction perpendicular to the film surfaces of the Si film 130 and the Ni film 140.
  • the first heat treatment is performed at a temperature of 200 ° C. or higher and 400 ° C. or lower, for example, about 350 ° C. (step S7).
  • the Si of the Si film 130 on the bottom surface 21a and the side surface 21b of the contact hole 21 reacts with the Ni of the Ni film 140 to form the reaction precursor layer 141 of nickel silicide.
  • the temperature in the first heat treatment is a temperature at which Si and Ni react with each other, but Si and Ni contained in SiC do not react with each other. In the present application, this temperature may be referred to as a first temperature.
  • the Ni film 140 is also formed on the upper surface 20a of the insulating film 20, but at the heat treatment temperature of about 350 ° C.
  • the first temperature is the temperature of the silicon carbide substrate 10.
  • the first heat treatment is performed using a furnace, and the temperature of the silicon carbide substrate 10 is substantially equal to the temperature inside the furnace.
  • the unreacted Ni film 140 on the upper surface 20a of the insulating film 20, that is, the portion of the Ni film 140 that has not reacted with the Si film 130 is removed by wet etching (step S8). ).
  • the reaction precursor layer 141 remains on the bottom surface 21a and the side surface 21b of the contact hole 21.
  • the reaction precursor layer 141 causes the electrode layer 142.
  • the electrode layer 142 includes an ohmic region 142a that makes ohmic contact with the main surface 10a of the silicon carbide substrate 10.
  • the ohmic region 142a can function as an ohmic electrode.
  • the temperature in this step is higher than the first temperature and is the temperature at which Si and Ni contained in SiC react with each other.
  • the temperature of this heat treatment step may be referred to as a second temperature.
  • the second temperature is the temperature of the silicon carbide substrate 10.
  • the second heat treatment is performed using a furnace, and the temperature of the silicon carbide substrate 10 is substantially equal to the temperature inside the furnace.
  • the nickel silicide forming the ohmic region 142a of the electrode layer 142 is formed of Si contained in the Si film 130 and Ni contained in the Ni film 140. Therefore, in the second heat treatment, when the ohmic region 142a is formed, a small amount of unreacted Ni contained in the reaction precursor layer 141 reacts with Si supplied from the silicon carbide substrate 10. Therefore, the amount of Si supplied from the silicon carbide substrate 10 is small. Therefore, since the amount of unreacted C produced is small, C is hardly deposited on the surface of the electrode layer 142. Therefore, even if a wiring layer such as Al is formed on the electrode layer 142, it does not peel off from the surface of the electrode layer 142.
  • the wiring layer may be a film in which TiN and Al are laminated in this order.
  • the formation of the TiN film as shown in FIG. 1 since the formation of the TiN film as shown in FIG. 1 is not required, the number of manufacturing steps when manufacturing the silicon carbide semiconductor device can be reduced, and the cost can be reduced. Can be done.
  • the silicon oxide and the Ni film 140 forming the side surface 21b of the contact hole 21 Is not in direct contact. Therefore, even if the second heat treatment is performed at a temperature of about 1000 ° C., Ni does not enter the insulating film 20 and the insulating film 20 does not deteriorate.
  • the insulating film deteriorates because Ni enters the insulating film at a heating temperature of about 500 ° C.
  • the size of the remaining Si film 130 is changed by changing the size of the resist pattern (not shown) formed on the Si film 130 after the step shown in FIG.
  • a resist pattern 151 is formed on the Si film 130 in a region narrower than the bottom surface 21a of the contact hole 21, and the resist pattern 151 is formed.
  • the Si film 130 in the region where is not formed is removed.
  • the first electrode 142b in contact with the bottom surface 21a of the contact hole 21 and the side surface 21b of the contact hole 21 are in contact with each other.
  • the second electrode 142c is formed apart from each other. That is, on the bottom surface 21a of the contact hole 21, the first electrode 142b and the second electrode 142c are formed apart from each other.
  • the distance L between the first electrode 142b and the second electrode 142c is preferably 0.1 ⁇ m or more and 1 ⁇ m or less. As shown in FIG. 16, there is no Ni film in contact with the insulating film 20 on the upper surface 20a of the insulating film 20.
  • the second electrode 142c includes an ohmic region 142d in which Si contained in the silicon carbide substrate 10 has entered in the vicinity of the main surface 10a of the silicon carbide substrate 10, and the ohmic region 142d can function as an ohmic electrode.
  • Si does not enter in the portion of the silicon carbide substrate 10 that is farther from the main surface 10a than the ohmic region 142d. Therefore, the second electrode 142c has a portion containing less Si than the first electrode 142b, and therefore, the second electrode 142c has a higher concentration of Si than the first electrode 142b. There is a low part.
  • the second electrode 142c When the first electrode 142b is formed, Si slightly enters the silicon carbide substrate 10, so that unreacted C contained in the silicon carbide substrate 10 also enters the first electrode 142b. ..
  • unreacted C may enter in the vicinity of the main surface 10a of the silicon carbide substrate 10, but in the second electrode 142c, the main surface of the silicon carbide substrate 10 In the portion away from 10a, unreacted C does not enter. Therefore, the second electrode 142c has a region that does not contain C, and therefore has a region having a concentration lower than the concentration of C of the first electrode 142b.
  • a resist pattern 152 is formed on the Si film 130 in a region wider than the bottom surface 21a of the contact hole 21, and the resist pattern 152 is formed.
  • the Si film 130 in the region where is not formed is removed.
  • the electrode layer 142 is insulated from the bottom surface 21a and the side surface 21b of the contact hole 21 and the vicinity of the contact hole 21. It is formed on the upper surface 20a of the film 20.
  • the resist pattern 151 is formed on the Si film 130 in a region narrower than the bottom surface 21a of the contact hole 21, and the resist pattern 151 is not formed by isotropic dry etching.
  • the Si film 130 in the region may be removed.
  • the Si film 130 is not formed on the side surface 21b but is formed on the bottom surface 21a of the contact hole 21. Therefore, as shown in FIG. 19, an electrode that becomes an ohmic electrode only on the bottom surface 21a of the contact hole 21.
  • Layer 142 is formed.
  • the semiconductor device in this embodiment is, for example, a vertical MOSFET (Metal Oxide Semiconductor Field Effect Transistor).
  • the semiconductor device in the present embodiment includes a silicon carbide substrate 10, an electrode layer 142, a wiring layer 70, a gate insulating film 25, and a gate electrode 71, and the gate electrode 71 is interlayer-insulated. It is covered with an insulating film 20 that serves as a film.
  • the silicon carbide substrate 10 has a first n-layer 11, a second n-layer 12, a p-body layer 13, an n-source region 14, and a p-region 18.
  • the first n-layer 11 and the n-source region 14 are doped with more impurity elements than the second n-layer 12.
  • the p region 18 is doped with more impurity elements than the p body layer 13.
  • the electrode layer 142 is manufactured by the manufacturing method in the present embodiment, and is in ohmic contact with the n-source region 14 on one main surface 10a (upper surface in the drawing) of the silicon carbide substrate 10.
  • the thickness of the electrode layer 142 is, for example, about 100 to 200 nm.
  • a wiring layer 70 is formed on the electrode layer 142 and on the upper surface 20a of the insulating film 20.
  • the gate electrode 71 is provided on one main surface 10a (upper surface in the drawing) of the silicon carbide substrate 10 via the gate insulating film 25, and faces the channel region 13a on the surface side of the p-body layer 13. ing.
  • a drain electrode 72 is provided on the other main surface 10b (lower surface in the drawing) of the silicon carbide substrate 10.
  • a vertical IGBT Insulated Gate Bipolar Transistor
  • the structure may be such that the gate electrode is embedded in the trench formed on the silicon carbide substrate via the gate insulating film (trench gate structure).
  • an insulating film 20 having a contact hole 21 is formed on the main surface 10a of the silicon carbide substrate 10, and a TiN film 120 covering the contact hole 21 and the insulating film 20 is formed by sputtering. .. After that, a part of the TiN film 120 formed on the bottom surface 21a of the contact hole 21 is removed to expose the main surface 10a of the silicon carbide substrate 10.
  • the film thickness of the formed TiN film 120 is 10 nm or more and 200 nm or less.
  • a Si film 130 is formed by sputtering on the main surface 10a of the exposed silicon carbide substrate 10 and the TiN film 120.
  • the Si film 130 formed on the upper surface 20a of the insulating film 20 via the TiN film 120 is removed.
  • a part of the Si film 130 may remain on the upper surface 20a of the insulating film 20 via the TiN film 120.
  • the Si film 130 that covers the bottom surface 21a and the side surface 21b of the contact hole 21 remains.
  • a Ni film 140 is formed on the TiN film 120 and the Si film 130 by sputtering.
  • the first heat treatment is performed at a temperature of 300 ° C. to 400 ° C., for example, about 350 ° C.
  • the reaction precursor layer 141 of nickel silicide is formed by the Si of the Si film 130 and the Ni of the Ni film 140 on the Si film 130.
  • the Ni film 140 on the TiN film 120 is not silicinated.
  • the unreacted Ni film 140 is removed by wet etching.
  • the reaction precursor layer 141 remains on the bottom surface 21a and the side surface 21b of the contact hole 21.
  • the electrode layer 142 is formed by the reaction precursor layer 141 by performing the second heat treatment at a temperature of about 1000 ° C.
  • the electrode layer 142 includes an ohmic region 142a that makes ohmic contact with the main surface 10a of the silicon carbide substrate 10. Since the amount of Si supplied from the silicon carbide substrate 10 is small when the ohmic region 142a is formed, C is hardly deposited on the surface of the electrode layer 142. Therefore, even if a wiring layer such as Al is formed on the electrode layer 142, the wiring layer does not peel off from the surface of the electrode layer 142.
  • the wiring layer may be a film in which TiN and Al are laminated in this order.
  • the TiN film 120 may be formed only on the side surface 21b of the contact hole 21.
  • the TiN film 120, the bottom surface 21a of the contact hole 21, and the Si film 130 covering the insulating film 20 are formed by sputtering.
  • a resist pattern 153 is formed on the Si film 130 in a region narrower than the bottom surface 21a of the contact hole 21, and the Si film 130 in the region where the resist pattern 153 is not formed is removed.
  • the first electrode 142b and the second electrode 142c come from each other on the bottom surface 21a of the contact hole 21. Formed apart.

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Abstract

炭化珪素半導体装置の製造方法は、炭化珪素基板を準備する工程と、前記炭化珪素基板の一方の主面に絶縁膜を形成する工程と、前記絶縁膜にコンタクトホールを形成し、前記コンタクトホールの底面において、前記炭化珪素基板の一方の主面を露出させる工程と、前記コンタクトホールの底面の上にＳｉ膜を形成する工程と、前記Ｓｉ膜の上にＮｉ膜を形成する工程と、前記Ｎｉ膜を形成する工程の後、ＮｉとＳｉとが反応する第１の温度で第１の熱処理を行う工程と、前記第１の熱処理の後、ウェットエッチングにより、前記Ｎｉ膜のうち前記Ｓｉ膜と反応していない未反応部を除去する工程と、前記未反応部を除去する工程の後、前記第１の温度よりも高い第２の温度で第２の熱処理を行う工程と、を有する。

Description

炭化珪素半導体装置の製造方法及び炭化珪素半導体装置
　本開示は、炭化珪素半導体装置の製造方法及び炭化珪素半導体装置に関する。
　本出願は、２０１９年７月１７日出願の日本出願第２０１９－１３１８０３号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。
　炭化珪素半導体装置の製造工程においては、ドレイン電極等を形成する際に、炭化珪素基板の表面にＮｉ（ニッケル）膜を形成し、熱処理をすることにより、炭化珪素基板に含まれるＳｉ（シリコン）とＮｉとにより合金化し、オーミック電極を形成する工程がある。
日本国特開２００５－２７６９７８号公報 日本国特開２０１７－１７５１１５号公報 日本国特開２０１２－９９５９８号公報
　本開示の炭化珪素半導体装置の製造方法は、炭化珪素基板を準備する工程と、炭化珪素基板の一方の主面に絶縁膜を形成する工程と、前記絶縁膜にコンタクトホールを形成し、前記コンタクトホールの底面において、前記炭化珪素基板の一方の主面を露出させる工程と、コンタクトホールの底面の上にＳｉ膜を形成する工程と、を有する。更に、Ｓｉ膜の上にＮｉ膜を形成する工程と、前記Ｎｉ膜を形成する工程の後、ＮｉとＳｉとが反応する第１の温度で第１の熱処理を行う工程と、第１の熱処理の後、ウェットエッチングにより、前記Ｎｉ膜のうち前記Ｓｉ膜と反応していない未反応部を除去する工程と、前記未反応部を除去する工程の後、第１の温度よりも高い第２の温度で第２の熱処理を行う工程と、を有する。
図１は、半導体装置の製造方法の説明図（１）である。 図２は、半導体装置の製造方法の説明図（２）である。 図３は、半導体装置の製造方法の説明図（３）である。 図４は、半導体装置の製造方法の説明図（４）である。 図５は、半導体装置の製造方法の説明図（５）である。 図６は、本開示の第１の実施形態の半導体装置の製造方法のフローチャートである。 図７は、本開示の第１の実施形態の半導体装置の製造方法の説明図（１）である。 図８は、本開示の第１の実施形態の半導体装置の製造方法の説明図（２）である。 図９は、本開示の第１の実施形態の半導体装置の製造方法の説明図（３）である。 図１０は、本開示の第１の実施形態の半導体装置の製造方法の説明図（４）である。 図１１は、本開示の第１の実施形態の半導体装置の製造方法の説明図（５）である。 図１２は、本開示の第１の実施形態の半導体装置の製造方法の説明図（６）である。 図１３は、本開示の第１の実施形態の半導体装置の製造方法の説明図（７）である。 図１４は、本開示の第１の実施形態の半導体装置の製造方法の説明図（８）である。 図１５は、本開示の第１の実施形態の半導体装置の変形例１の製造方法の説明図（１）である。 図１６は、本開示の第１の実施形態の半導体装置の変形例１の製造方法の説明図（２）である。 図１７は、本開示の第１の実施形態の半導体装置の変形例２の製造方法の説明図（１）である。 図１８は、本開示の第１の実施形態の半導体装置の変形例２の製造方法の説明図（２）である。 図１９は、本開示の第１の実施形態の半導体装置の変形例３の製造方法の説明図である。 図２０は、本開示の第１の実施形態の半導体装置の説明図である。 図２１は、本開示の第２の実施形態の半導体装置の製造方法の説明図（１）である。 図２２は、本開示の第２の実施形態の半導体装置の製造方法の説明図（２）である。 図２３は、本開示の第２の実施形態の半導体装置の製造方法の説明図（３）である。 図２４は、本開示の第２の実施形態の半導体装置の製造方法の説明図（４）である。 図２５は、本開示の第２の実施形態の半導体装置の製造方法の説明図（５）である。 図２６は、本開示の第２の実施形態の半導体装置の製造方法の説明図（６）である。 図２７は、本開示の第２の実施形態の半導体装置の製造方法の説明図（７）である。 図２８は、本開示の第２の実施形態の半導体装置の変形例の製造方法の説明図（１）である。 図２９は、本開示の第２の実施形態の半導体装置の変形例の製造方法の説明図（２）である。 図３０は、本開示の第２の実施形態の半導体装置の変形例の製造方法の説明図（３）である。 図３１は、本開示の第２の実施形態の半導体装置の変形例の製造方法の説明図（４）である。
　［本開示が解決しようとする課題］
　炭化珪素基板は、Ｓｉの他にＣ（炭素）が含まれているため、炭化珪素に含まれるＳｉがＮｉとの合金化に用いられると、未反応のＣが生じ、この未反応のＣが合金化されたオーミック電極の表面等に析出する場合がある。このように、オーミック電極の表面にＣが析出すると、オーミック電極の上に、金属配線層を形成した際に、信頼性の低下等を招くおそれがある。
　このため、オーミック電極の表面に炭素が析出することなく、オーミック電極を形成できる炭化珪素半導体装置の製造方法が求められている。
　［本開示の効果］
　本開示によれば、炭化珪素基板の表面にオーミック電極を形成する際に、炭素がオーミック電極の表面に析出することを抑制できる。
　実施するための形態について、以下に説明する。
　［本開示の実施形態の説明］
　最初に本開示の実施態様を列記して説明する。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。
　〔１〕　本開示の一態様に係る半導体装置の製造方法は、炭化珪素基板を準備する工程と、前記炭化珪素基板の一方の主面に絶縁膜を形成する工程と、前記絶縁膜にコンタクトホールを形成し、前記コンタクトホールの底面において、前記炭化珪素基板の一方の主面を露出させる工程と、前記コンタクトホールの底面の上にＳｉ膜を形成する工程と、前記Ｓｉ膜の上にＮｉ膜を形成する工程と、前記Ｎｉ膜を形成する工程の後、ＮｉとＳｉとが反応する第１の温度で第１の熱処理を行う工程と、前記第１の熱処理の後、ウェットエッチングにより、前記Ｎｉ膜のうち前記Ｓｉ膜と反応していない未反応部を除去する工程と、前記未反応部を除去する工程の後、前記第１の温度よりも高い第２の温度で第２の熱処理を行う工程と、を有する。
　これにより、オーミック電極の表面において炭素を析出させることなく、炭化珪素基板の表面にオーミック電極を形成できる。
　〔２〕　前記コンタクトホールの底面の上にＳｉ膜を形成する工程は、前記コンタクトホールの底面及び側面と、前記絶縁膜の上面とに第１Ｓｉ膜を形成する工程と、前記第１Ｓｉ膜を形成する工程の後、少なくとも前記絶縁膜の上面の前記第１Ｓｉ膜をドライエッチングにより除去する工程と、を有する。
　これにより、ニッケルシリサイドの反応前駆体が形成される領域が決定される。一般的にドライエッチングが難しいＮｉではドライエッチングによる微細加工ができないが、第１Ｓｉ膜をドライエッチングすることにより、ニッケルシリサイドの反応前駆体をドライエッチングと同等の微細加工精度で形成できる。
　〔３〕　前記第１の温度は、２００℃以上、４００℃以下である。
　これにより、ニッケルシリサイドの反応前駆体層を形成できる。
　〔４〕　前記第２の温度は、８００℃以上、１１００℃以下である。
　これにより、反応前駆体層により、炭化珪素基板の主面と接触している部分にオーミック電極を形成できる。
　〔５〕　前記コンタクトホールの底面における前記Ｓｉ膜の膜厚は、５ｎｍ以上、１００ｎｍ以下である。
　Ｓｉ膜が５ｎｍより薄いと、面内の局所ばらつきが、数ｎｍのばらつきであっても、影響を無視することができず、プロセスを制御しにくくなる。また、膜厚が１００ｎｍより厚くなると、Ｎｉ膜との反応するには量が多くなりすぎ、不均一な反応前駆体ができてしまうからである。
　〔６〕　前記コンタクトホールの底面における前記Ｎｉ膜の膜厚は、５ｎｍ以上、１００ｎｍ以下である。
　Ｎｉ膜が５ｎｍより薄いと、面内の局所ばらつきが、数ｎｍのばらつきであっても、影響を無視することができず、プロセスを制御しにくくなる。また、膜厚が１００ｎｍより厚くなると、Ｓｉ膜との反応するには量が多くなりすぎ、不均一な反応前駆体ができてしまうからである。
　〔７〕　前記Ｓｉ膜は、前記コンタクトホールの側面にも形成されている。
　一般にドライエッチングは垂直方向にエッチングレートが早く、横方向のエッチングレートが遅いため、コンタクトホールの底面だけ残そうとしても、側面にも残ることがある。もちろんプロセスを工夫することで除去することも可能である。
　〔８〕　前記Ｓｉ膜の上に前記Ｎｉ膜が形成された状態の前記コンタクトホールの底面において、前記Ｓｉ膜に含まれる厚さ方向に積算される単位面積当たりのＳｉ原子の数をＮＳｉ、前記Ｎｉ膜に含まれる厚さ方向に積算される単位面積当たりのＮｉ原子の数をＮＮｉとしたとき、ＮＮｉ≧ＮＳｉ／２の関係が成り立つ。
　炭化珪素とニッケル単体を反応させたときオーミック電極を作ったとき、Ｎｉ２Ｓｉが主成分として形成される。本実施形態において反応前駆体をこの組成に合わせるために原子数をＮｉ：Ｓｉ＝２：１に合わせる必要がある。また、この組成からＮｉの量を増やすことで炭化珪素との反応性がよくなる。逆にこの組成からＮｉが減ると、Ｎｉが不足気味になり炭化珪素と反応しにくくなるからである。
　〔９〕　主面を有する炭化珪素基板と、前記炭化珪素基板の主面上に設けられた絶縁膜と、前記絶縁膜に設けられたコンタクトホールと、前記コンタクトホールの底面の一部に設けられ、前記炭化珪素基板と接触している第１の電極と、前記コンタクトホールの側面に、前記第１の電極から離れて設けられた第２の電極と、を有し、前記第１の電極は、ＳｉとＮｉとを含み、前記炭化珪素基板とオーミックコンタクトしている。
　コンタクトホール底面に必要最小限の範囲でオーミック電極を形成し、不要な箇所には形成しないことができる。特にコンタクトホールの側面はエッチングダメージが残りやすいため、第２の電極をバリア膜として活用できる。またコンタクトホールの底面と、コンタクトホールの側面の電極を分離することで、基板や絶縁膜にかかる応力を緩和できるからである。
　〔１０〕　前記コンタクトホールの底面において、前記第１の電極と前記第２の電極との間の距離は、０．１μｍ以上、１μｍ以下である。
　０．１μｍより短いと加工精度の問題により局所的に分離できない箇所が発生し始める。また１μｍ以下であれば一般的な加工精度のばらつきでマージンをもって対応できるし、１μｍを超えるとデバイスの抵抗が高くなるからである。
　［本開示の実施形態の詳細］
　以下、本開示の一実施形態について詳細に説明するが、本実施形態はこれらに限定されるものではない。
　〔第１の実施形態〕
　最初に、炭化珪素半導体装置の製造方法において、炭化珪素基板の表面にオーミック電極を形成する工程について説明する。炭化珪素基板の表面に、オーミック電極を形成する際には、炭化珪素基板の表面に、スパッタリングによりＮｉ膜を形成した後、ウェットエッチング等により、不要なＮｉ膜を除去する。この後、加熱することにより、炭化珪素基板に含まれるＳｉとＮｉとを合金化させて、オーミック電極となるニッケルシリサイド膜を形成する。この際、Ｎｉとの合金化のために炭化珪素基板の表面のＳｉが奪われるため、未反応のＣがニッケルシリサイド膜の表面に析出する。この後、スパッタリングによりＡｌ膜を形成し配線層を形成した場合、オーミック電極となるニッケルシリサイド膜の表面にＣが析出していると、Ａｌ膜が剥がれやすいため、信頼性の低下を招く。
　このための対策として様々な方法が検討されている。
　例えば、炭化珪素基板の表面に、ＮｉとＳｉを含む膜を形成した後、所望の領域以外のＮｉとＳｉを含む膜を除去して、熱処理をする方法が考えられる。この方法では、ＮｉとＳｉを含む膜のＮｉとＳｉとを合金化させ、オーミック電極を形成する。このため、オーミック電極を形成する際に、炭化珪素基板に含まれるＳｉが奪われることは殆どないため、Ｃの析出を極力防ぐことができる。
　しかしながら、Ｎｉはドライエッチングによる除去が困難であり、Ｓｉはウェットエッチングによる除去が困難であるため、ＮｉとＳｉを含む膜は、ドライエッチングでもウェットエッチングでも除去することが困難である。また、所望の領域にＮｉとＳｉを含む膜を形成する方法としては、リフトオフにより形成する方法が挙げられるが、リフトオフでは、剥離した膜が再付着する場合があり、信頼性の低下を招くため好ましくはない。
　従って、炭化珪素基板の表面に、ＮｉとＳｉを含む膜を形成して熱処理をする方法では、所望の領域以外の領域のＮｉとＳｉを含む膜を除去することは困難であるため、所望の領域にＮｉとＳｉを含む膜を残すことは容易ではない。
　また、上記以外の方法としては、レジスト等を用いることなくオーミック電極を形成する方法が考えられる。
　具体的には、最初に、図１に示されるように、炭化珪素基板１０の表面となる主面１０ａに、コンタクトホール２１を有する層間絶縁膜となる絶縁膜２０を形成し、コンタクトホール２１及び絶縁膜２０を覆うＴｉＮ膜３０を形成する。この後、コンタクトホール２１の底面２１ａのＴｉＮ膜３０を除去することにより開口部３０ａを形成し、炭化珪素基板１０の主面１０ａを露出させる。これにより、コンタクトホール２１の側面２１ｂの絶縁膜２０及び絶縁膜２０の上面２０ａは、ＴｉＮ膜３０により覆われる。
　次に、図２に示されるように、スパッタリングによりＮｉ膜４０を形成する。これにより、コンタクトホール２１の底面２１ａにおいて露出している炭化珪素基板１０の主面１０ａ、及び、ＴｉＮ膜３０の上に、Ｎｉ膜４０が形成される。
　次に、図３に示されるように、５００℃～７００℃の温度で熱処理をすることにより、炭化珪素基板１０とＮｉ膜４０との界面において、ＮｉとＳｉとが合金化したニッケルシリサイドの反応前駆体層４１が形成される。尚、ＴｉＮ膜３０は、この熱処理において、Ｎｉが絶縁膜２０に進入することを防ぐために設けられている。
　次に、図４に示されるように、Ｎｉ膜４０を希塩酸や希硝酸を用いたウェットエッチングにより除去する。これにより、ＴｉＮ膜３０の開口部３０ａの炭化珪素基板１０の主面１０ａには、反応前駆体層４１が残る。
　次に、図５に示すように、反応前駆体層４１を約１０００℃の温度で熱処理をすることにより、オーミック電極４１ａが形成される。
　このように形成されるオーミック電極４１ａは、厚さが数ｎｍと極めて薄いため、この後の工程において、配線層を形成する際の逆スパッタリングにより、オーミック電極４１ａが除去されてしまう場合がある。また、この方法では、オーミック電極４１ａの表面に未反応のＣが析出してしまう。
　（半導体装置の製造方法）
　次に、第１の実施形態における半導体装置の製造方法について、図６から図１４に基づき説明する。図６は、本開示の第１の実施形態の半導体装置の製造方法のフローチャートである。図７～図１４は、本開示の第１の実施形態の半導体装置の製造方法の工程図である。
　最初に、図７に示されるように、一方の主面１０ａと、他方の主面１０ｂとを有する炭化珪素基板１０を準備し（ステップＳ１）、炭化珪素基板１０の一方の主面１０ａに、層間絶縁膜となる膜厚が０．８μｍの絶縁膜２０をＣＶＤ（chemical vapor deposition）法により形成する（ステップＳ２）。絶縁膜２０は、酸化シリコンにより形成されている。
　次に、図８に示されるように、絶縁膜２０にコンタクトホール２１を形成する（ステップＳ３）。具体的には、絶縁膜２０の上面２０ａに、フォトレジストを塗布し、露光装置による露光及び現像を行うことにより、コンタクトホール２１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、ＲＩＥ（Reactive Ion Etching）等のドライエッチングにより、レジストパターンの形成されていない領域の絶縁膜２０を除去し、炭化珪素基板１０の主面１０ａを露出させることによりコンタクトホール２１を形成する。この後、不図示のレジストパターンは、有機溶剤等により除去する。これにより、底面２１ａが炭化珪素基板１０の主面１０ａとなり、側面２１ｂが絶縁膜２０となるコンタクトホール２１が形成される。
　次に、図９に示されるように、コンタクトホール２１の底面２１ａ及び側面２１ｂ、絶縁膜２０の上面２０ａを覆うＳｉ膜１３０をスパッタリングにより形成する（ステップＳ４）。形成されるＳｉ膜１３０の膜厚ｔ１は、５ｎｍ以上、１００ｎｍ以下である。Ｓｉ膜１３０の膜厚ｔ１は、Ｓｉ膜１３０のうちコンタクトホール２１の底面２１ａにおける厚さである。
　次に、図１０に示されるように、絶縁膜２０の上面２０ａのＳｉ膜１３０を除去する（ステップＳ５）。具体的には、コンタクトホール２１の底面２１ａを覆う不図示のレジストパターンを形成し、ＲＩＥ等のドライエッチングにより、レジストパターンの形成されていない領域のＳｉ膜１３０を除去する。エッチングガスには、フッ素系、または、塩素系のエッチングガスを用いる。この後、レジストパターンは有機溶剤等により除去する。これにより、コンタクトホール２１の底面２１ａ及び側面２１ｂを覆うＳｉ膜１３０が残る。ＲＩＥ等のドライエッチングは、異方性を有するエッチングである。このため、レジストパターンの形成されていない領域の絶縁膜２０の上面２０ａのＳｉ膜１３０が完全に除去されても、コンタクトホール２１の側面２１ｂを覆うＳｉ膜１３０は、完全には除去することはできず薄く残る。
　次に、図１１に示されるように、コンタクトホール２１の底面２１ａ及び側面２１ｂにおけるＳｉ膜１３０の上、絶縁膜２０の上面２０ａに、Ｎｉ膜１４０をスパッタリングにより形成する（ステップＳ６）。形成されるＮｉ膜１４０の膜厚ｔ２は、５ｎｍ以上、１００ｎｍ以下である。Ｎｉ膜１４０の膜厚ｔ２は、Ｎｉ膜１４０のうちコンタクトホール２１の底面２１ａにおける厚さである。Ｓｉ膜１３０及びＮｉ膜１４０は、コンタクトホール２１の底面２１ａにおいて、Ｓｉ膜１３０に含まれる厚さ方向に積算される単位面積当たりのＳｉ原子の数をＮＳｉ、Ｎｉ膜１４０に含まれる厚さ方向に積算される単位面積当たりのＮｉ原子の数をＮＮｉとしたとき、ＮＮｉ≧ＮＳｉ／２の関係が成り立つような膜厚で形成する。尚、厚さ方向とは、Ｓｉ膜１３０及びＮｉ膜１４０の膜厚方向を意味するものとし、Ｓｉ膜１３０及びＮｉ膜１４０の膜面に対し垂直な方向である。
　次に、図１２に示されるように、２００℃以上、４００℃以下、例えば、約３５０℃の温度で第１の熱処理を行う（ステップＳ７）。これにより、コンタクトホール２１の底面２１ａ及び側面２１ｂにおけるＳｉ膜１３０のＳｉとＮｉ膜１４０のＮｉとが反応しニッケルシリサイドの反応前駆体層１４１が形成される。第１の熱処理における温度は、ＳｉとＮｉとは反応するが、ＳｉＣに含まれるＳｉとＮｉとは反応しない温度である。本願においては、この温度を第１の温度と記載する場合がある。Ｎｉ膜１４０は、絶縁膜２０の上面２０ａにも形成されているが、この工程の熱処理の温度である約３５０℃では、Ｎｉ膜１４０に含まれるＮｉが、絶縁膜２０の内部に進入することはない。第１の温度は炭化珪素基板１０の温度である。例えば、第１の熱処理は炉を用いて行われ、炭化珪素基板１０の温度は炉内温度と実質的に等しい。
　次に、図１３に示されるように、ウェットエッチングにより、絶縁膜２０の上面２０ａの未反応のＮｉ膜１４０、すなわちＮｉ膜１４０のうちＳｉ膜１３０と反応していない部分を除去する（ステップＳ８）。これにより、コンタクトホール２１の底面２１ａ及び側面２１ｂには、反応前駆体層１４１が残る。
　次に、図１４に示されるように、８００℃以上、１１００℃以下、例えば、約１０００℃の温度で第２の熱処理を行うことにより（ステップＳ９）、反応前駆体層１４１により、電極層１４２を形成する。電極層１４２は、炭化珪素基板１０の主面１０ａとオーミック接触するオーミック領域１４２ａを含む。オーミック領域１４２ａはオーミック電極として機能し得る。この工程における温度は、第１の温度よりも高く、ＳｉＣに含まれるＳｉとＮｉとが反応する温度である。本願においては、この熱処理の工程の温度を第２の温度と記載する場合がある。第２の温度は炭化珪素基板１０の温度である。例えば、第２の熱処理は炉を用いて行われ、炭化珪素基板１０の温度は炉内温度と実質的に等しい。
　電極層１４２において、オーミック領域１４２ａでは、炭化珪素基板１０に含まれていたＳｉが進入している。
　本実施形態では、電極層１４２のオーミック領域１４２ａを形成しているニッケルシリサイドは、殆どがＳｉ膜１３０に含まれるＳｉと、Ｎｉ膜１４０に含まれるＮｉとにより形成されている。このため、第２の熱処理において、オーミック領域１４２ａを形成する際には、反応前駆体層１４１に含まれる未反応の僅かなＮｉが、炭化珪素基板１０から供給されるＳｉと反応する。このため、炭化珪素基板１０から供給されるＳｉの量は僅かである。よって、未反応のＣが生成される量も僅かであるため、電極層１４２の表面にＣが析出することは殆どない。従って、電極層１４２の上にＡｌ等の配線層を形成しても、電極層１４２の表面より剥がれることはない。尚、配線層は、ＴｉＮとＡｌとを順で積層した膜であってもよい。
　また、本実施形態においては、図１に示されるようなＴｉＮ膜の形成が不要となるため、炭化珪素半導体装置を製造する際の製造工程の工程数を減らすことができ、コストダウンを図ることができる。
　また、本実施形態においては、図１１に示される状態では、コンタクトホール２１の側面２１ｂは、Ｓｉ膜１３０により覆われているため、コンタクトホール２１の側面２１ｂを形成する酸化シリコンとＮｉ膜１４０とは直接接触していない。よって、約１０００℃の温度で第２の熱処理を行っても、絶縁膜２０にＮｉが進入することはなく、絶縁膜２０が劣化することはない。尚、酸化シリコンにより形成された絶縁膜にＮｉ膜が直接接触している場合には、加熱温度が５００℃程度で、絶縁膜にＮｉが進入するため、絶縁膜が劣化する。
　（変形例）
　次に、本実施形態の変形例について説明する。
　本変形例は、図９に示す工程の後、Ｓｉ膜１３０の上に形成される不図示のレジストパターンの大きさを変えることにより、残存するＳｉ膜１３０の大きさを変えたものである。
　例えば、図９に示す工程（ステップＳ４）の後、図１５に示されるように、コンタクトホール２１の底面２１ａよりも狭い領域のＳｉ膜１３０の上に、レジストパターン１５１を形成し、レジストパターン１５１の形成されていない領域のＳｉ膜１３０を除去する。この後、上記と同様の工程（ステップＳ５～Ｓ９）を行うことにより、図１６に示されるように、コンタクトホール２１の底面２１ａと接する第１の電極１４２ｂと、コンタクトホール２１の側面２１ｂと接する第２の電極１４２ｃとが、互いから離れて形成される。即ち、コンタクトホール２１の底面２１ａにおいて、第１の電極１４２ｂと第２の電極１４２ｃとが互いから離れて形成される。第１の電極１４２ｂと第２の電極１４２ｃとの間の距離Ｌは、０．１μｍ以上、１μｍ以下が好ましい。尚、図１６に示されるように、絶縁膜２０の上面２０ａには、絶縁膜２０と接触するＮｉ膜は存在してはいない。
　尚、第１の電極１４２ｂには炭化珪素基板１０に含まれるＳｉが進入しており、第１の電極１４２ｂはオーミック電極として機能し得る。第２の電極１４２ｃは、炭化珪素基板１０に含まれるＳｉが進入したオーミック領域１４２ｄを、炭化珪素基板１０の主面１０ａの近傍に含み、オーミック領域１４２ｄはオーミック電極として機能し得る。第２の電極１４２ｃにおいて、オーミック領域１４２ｄよりも炭化珪素基板１０の主面１０ａから離れた部分ではＳｉの進入はない。従って、第２の電極１４２ｃは、第１の電極１４２ｂよりも、含まれるＳｉの少ない部分が存在しており、よって、第２の電極１４２ｃには、第１の電極１４２ｂよりもＳｉの濃度の低い部分が存在している。
　第１の電極１４２ｂが形成される際には、炭化珪素基板１０より僅かにＳｉが進入するため、これに伴い、炭化珪素基板１０に含まれる未反応のＣも第１の電極１４２ｂに進入する。これに対し、第２の電極１４２ｃにおいては、炭化珪素基板１０の主面１０ａの近傍では、未反応のＣが進入する場合はあるが、第２の電極１４２ｃにおいて、炭化珪素基板１０の主面１０ａから離れた部分では、未反応のＣが進入することはない。従って、第２の電極１４２ｃには、Ｃを含まない領域が存在しており、よって、第１の電極１４２ｂのＣの濃度よりも低い濃度の領域が存在している。
　また、図９に示す工程（ステップＳ４）の後、図１７に示されるように、コンタクトホール２１の底面２１ａよりも広い領域のＳｉ膜１３０の上に、レジストパターン１５２を形成し、レジストパターン１５２の形成されていない領域のＳｉ膜１３０を除去する。この後、上記と同様の工程（ステップＳ５～Ｓ９）を行うことにより、図１８に示されるように、電極層１４２は、コンタクトホール２１の底面２１ａ及び側面２１ｂと、コンタクトホール２１の近傍の絶縁膜２０の上面２０ａに形成される。
　また、図１５に示されるように、コンタクトホール２１の底面２１ａよりも狭い領域のＳｉ膜１３０の上に、レジストパターン１５１を形成し、等方性のドライエッチングによりレジストパターン１５１が形成されていない領域のＳｉ膜１３０を除去してもよい。この場合には、Ｓｉ膜１３０は、側面２１ｂには形成されず、コンタクトホール２１の底面２１ａに形成されるため、図１９に示すように、コンタクトホール２１の底面２１ａにのみオーミック電極となる電極層１４２が形成される。
　（半導体装置）
　次に、第１の実施形態における半導体装置の一例について説明する。本実施形態における半導体装置は、図２０に示されるように、例えば、縦型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。具体的には、本実施形態における半導体装置は、炭化珪素基板１０と、電極層１４２と、配線層７０と、ゲート絶縁膜２５と、ゲート電極７１とを有し、ゲート電極７１は、層間絶縁膜となる絶縁膜２０に覆われている。炭化珪素基板１０は、第１のｎ層１１、第２のｎ層１２、ｐボディ層１３、ｎソース領域１４、ｐ領域１８を有する。第１のｎ層１１及びｎソース領域１４は、第２のｎ層１２よりも多く不純物元素がドープされている。ｐ領域１８は、ｐボディ層１３よりも多くの不純物元素がドープされている。
　電極層１４２は、本実施形態における製造方法により製造されており、炭化珪素基板１０の一方の主面１０ａ（図中の上面）上において、ｎソース領域１４にオーミックコンタクトしている。電極層１４２の厚さは、例えば、１００～２００ｎｍ程度である。電極層１４２の上及び絶縁膜２０の上面２０ａには、配線層７０が形成されている。
　ゲート電極７１は、炭化珪素基板１０の一方の主面１０ａ（図中の上面）上にゲート絶縁膜２５を介して設けられており、ｐボディ層１３の表面側であるチャネル領域１３ａに対向している。また炭化珪素基板１０の他方の主面１０ｂ（図中の下面）上にはドレイン電極７２が設けられている。
　本実施形態によれば、電極層１４２より配線層７０が剥離しにくい縦型ＭＯＳＦＥＴを得ることができる。
　尚、炭化珪素基板１０のドレイン電極７２に面する側にｐコレクタ層を形成することにより、縦型ＭＯＳＦＥＴの代わりに縦型ＩＧＢＴ（Insulated Gate Bipolar Transistor）としてもよい。また炭化珪素基板に形成されたトレンチ内にゲート絶縁膜を介してゲート電極が埋め込まれる構造（トレンチゲート構造）であってもよい。
　〔第２の実施形態〕
　次に、第２の実施形態における半導体装置の製造方法について、図２１から図２７に基づき説明する。
　最初に、図２１に示されるように、炭化珪素基板１０の主面１０ａに、コンタクトホール２１を有する絶縁膜２０を形成し、コンタクトホール２１及び絶縁膜２０を覆うＴｉＮ膜１２０をスパッタリングにより形成する。この後、コンタクトホール２１の底面２１ａに形成されているＴｉＮ膜１２０を一部除去し、炭化珪素基板１０の主面１０ａを露出させる。尚、形成されるＴｉＮ膜１２０の膜厚は、１０ｎｍ以上、２００ｎｍ以下である。
　次に、図２２に示されるように、露出している炭化珪素基板１０の主面１０ａ、ＴｉＮ膜１２０の上に、スパッタリングによりＳｉ膜１３０を形成する。
　次に、図２３に示されるように、ＴｉＮ膜１２０を介した絶縁膜２０の上面２０ａの上に形成されたＳｉ膜１３０を除去する。この際、コンタクトホール２１の近傍においては、ＴｉＮ膜１２０を介した絶縁膜２０の上面２０ａの上に、Ｓｉ膜１３０の一部が残存していてもよい。これにより、コンタクトホール２１の底面２１ａ及び側面２１ｂを覆うＳｉ膜１３０が残る。
　次に、図２４に示されるように、ＴｉＮ膜１２０及びＳｉ膜１３０の上に、Ｎｉ膜１４０をスパッタリングにより形成する。
　次に、図２５に示されるように、３００℃～４００℃、例えば、約３５０℃の温度で第１の熱処理を行う。これにより、Ｓｉ膜１３０のＳｉと、Ｓｉ膜１３０の上のＮｉ膜１４０のＮｉとにより、ニッケルシリサイドの反応前駆体層１４１が形成される。尚、ＴｉＮ膜１２０の上のＮｉ膜１４０がシリサイド化することはない。
　次に、図２６に示されるように、ウェットエッチングにより未反応のＮｉ膜１４０を除去する。これにより、コンタクトホール２１の底面２１ａ及び側面２１ｂには、反応前駆体層１４１が残る。
　次に、図２７に示されるように、約１０００℃の温度で第２の熱処理を行うことにより、反応前駆体層１４１により、電極層１４２が形成される。電極層１４２は、炭化珪素基板１０の主面１０ａとオーミック接触するオーミック領域１４２ａを含む。オーミック領域１４２ａを形成する際に、炭化珪素基板１０より供給されるＳｉは僅かであるため、電極層１４２の表面にＣが析出することは殆どない。よって、電極層１４２の上にＡｌ等の配線層を形成しても、配線層が電極層１４２の表面より剥がれることはない。尚、配線層は、ＴｉＮとＡｌとを順で積層した膜であってもよい。
　（変形例）
　本変形例では、上記の図２１に示す工程において、図２８に示すように、ＴｉＮ膜１２０をコンタクトホール２１の側面２１ｂにのみに形成してもよい。この後、図２９に示すように、ＴｉＮ膜１２０、コンタクトホール２１の底面２１ａ及び絶縁膜２０を覆うＳｉ膜１３０をスパッタリングにより形成する。この後、図３０に示すように、コンタクトホール２１の底面２１ａよりも狭い領域のＳｉ膜１３０の上に、レジストパターン１５３を形成し、レジストパターン１５３の形成されていない領域のＳｉ膜１３０を除去する。この後、上記と同様の工程（ステップＳ５～Ｓ９）を行うことにより、図３１に示されるように、コンタクトホール２１の底面２１ａにおいて、第１の電極１４２ｂと第２の電極１４２ｃとが互いから離れて形成される。
　尚、上記以外の内容については、第１の本実施形態と同様である。
　以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
１０　　　　炭化珪素基板
１０ａ　　　一方の主面
１０ｂ　　　他方の主面
１１　　　　第１のｎ層
１２　　　　第２のｎ層
１３　　　　ｐボディ層
１４　　　　ｎソース領域
１８　　　　ｐ領域
２０　　　　絶縁膜
２０ａ　　　上面
２１　　　　コンタクトホール
２１ａ　　　底面
２１ｂ　　　側面
２５　　　　ゲート絶縁膜
３０　　　　ＴｉＮ膜
３０ａ　　　開口部
４０　　　　Ｎｉ膜
４１　　　　反応前駆体層
４１ａ　　　オーミック電極
７０　　　　配線層
７１　　　　ゲート電極
７２　　　　ドレイン電極
１２０　　　ＴｉＮ膜
１３０　　　Ｓｉ膜
１４０　　　Ｎｉ膜
１４１　　　反応前駆体層
１４２　　　電極層
１４２ａ　　オーミック領域
１４２ｂ　　第１の電極
１４２ｃ　　第２の電極
１４２ｄ　　オーミック領域
１５１、１５２、１５３　　　レジストパターン

Claims (10)

  1. 　炭化珪素基板を準備する工程と、
    　前記炭化珪素基板の一方の主面に絶縁膜を形成する工程と、
    　前記絶縁膜にコンタクトホールを形成し、前記コンタクトホールの底面において、前記炭化珪素基板の一方の主面を露出させる工程と、
    　前記コンタクトホールの底面の上にＳｉ膜を形成する工程と、
    　前記Ｓｉ膜の上にＮｉ膜を形成する工程と、
    　前記Ｎｉ膜を形成する工程の後、ＮｉとＳｉとが反応する第１の温度で第１の熱処理を行う工程と、
    　前記第１の熱処理の後、ウェットエッチングにより、前記Ｎｉ膜のうち前記Ｓｉ膜と反応していない未反応部を除去する工程と、
    　前記未反応部を除去する工程の後、前記第１の温度よりも高い第２の温度で第２の熱処理を行う工程と、
    　を有する炭化珪素半導体装置の製造方法。
  2. 　前記コンタクトホールの底面の上にＳｉ膜を形成する工程は、
    　前記コンタクトホールの底面及び側面と、前記絶縁膜の上面とに第１Ｓｉ膜を形成する工程と、
    　前記第１Ｓｉ膜を形成する工程の後、少なくとも前記絶縁膜の上面の前記第１Ｓｉ膜をドライエッチングにより除去する工程と、
    　を有する請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 　前記第１の温度は、２００℃以上、４００℃以下である請求項１または請求項２に記載の炭化珪素半導体装置の製造方法。
  4. 　前記第２の温度は、８００℃以上、１１００℃以下である請求項１から請求項３のいずれか一項に記載の炭化珪素半導体装置の製造方法。
  5. 　前記コンタクトホールの底面における前記Ｓｉ膜の膜厚は、５ｎｍ以上、１００ｎｍ以下である請求項１から請求項４のいずれか一項に記載の炭化珪素半導体装置の製造方法。
  6. 　前記コンタクトホールの底面における前記Ｎｉ膜の膜厚は、５ｎｍ以上、１００ｎｍ以下である請求項１から請求項５のいずれか一項に記載の炭化珪素半導体装置の製造方法。
  7. 　前記Ｓｉ膜は、前記コンタクトホールの側面にも形成されている請求項１から請求項６のいずれか一項に記載の炭化珪素半導体装置の製造方法。
  8. 　前記Ｓｉ膜の上に前記Ｎｉ膜が形成された状態の前記コンタクトホールの底面において、前記Ｓｉ膜に含まれる厚さ方向に積算される単位面積当たりのＳｉ原子の数をＮＳｉ、前記Ｎｉ膜に含まれる厚さ方向に積算される単位面積当たりのＮｉ原子の数をＮＮｉとしたとき、ＮＮｉ≧ＮＳｉ／２の関係が成り立つ請求項１から請求項７のいずれか一項に記載の炭化珪素半導体装置の製造方法。
  9. 　主面を有する炭化珪素基板と、
    　前記炭化珪素基板の主面上に設けられた絶縁膜と、
    　前記絶縁膜に設けられたコンタクトホールと、
    　前記コンタクトホールの底面の一部に設けられ、前記炭化珪素基板と接触している第１の電極と、
    　前記コンタクトホールの側面に、前記第１の電極から離れて設けられた第２の電極と、
    　を有し、
    　前記第１の電極は、ＳｉとＮｉとを含み、前記炭化珪素基板とオーミックコンタクトしている炭化珪素半導体装置。
  10. 　前記コンタクトホールの底面において、前記第１の電極と前記第２の電極との間の距離は、０．１μｍ以上、１μｍ以下である請求項９に記載の炭化珪素半導体装置。
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