JPS61214542A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61214542A JPS61214542A JP5640985A JP5640985A JPS61214542A JP S61214542 A JPS61214542 A JP S61214542A JP 5640985 A JP5640985 A JP 5640985A JP 5640985 A JP5640985 A JP 5640985A JP S61214542 A JPS61214542 A JP S61214542A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置、特にＭＯ３型トランジスタとそ
の集積回路のゲート電極及び配線に高融点金属シリサイ
ドを用いた装置の製造方法に関するものである。
の集積回路のゲート電極及び配線に高融点金属シリサイ
ドを用いた装置の製造方法に関するものである。
第２図は、ＭＯ３型トランジスタにおける従来の高融点
金属シリサイド電極及び配線膜の製造方法を説明するた
めの半導体基板の断面図である。
金属シリサイド電極及び配線膜の製造方法を説明するた
めの半導体基板の断面図である。
第２図（ａ）において、１はシリコン基板、２はフィー
ルド酸化膜、３はゲート酸化膜、４は多結晶シリコンで
ある。この第２図（ａ）に示すようにパターニングした
後、第２電導形の不純物をイオン注入し、さらにイオン
注入層のアニールのための熱処理を行なってソース、ド
レイン不純物層５ａ、５ｂを形成する（第２図（ｂ））
。次に、第２図（Ｃ）に示すようにＣＶＤ法等によりシ
リコン酸化膜６を形成する。この後、リアクティブイオ
ンエツチング法で全面エツチングすることにより、第２
図（ｄ）に示すようなシリコン酸化膜のサイドウオール
を形成する。そして、第２図（ｅ）に示すように、スパ
ッタリング法、蒸着法、ＣＶＤ法等によりチタン膜７を
形成する。これ６００℃程度の温度でアニールし、第２
図（ｆ）に示すようにチタンとシリコンの接触する部分
のみ反応させ、チタンシリサイド膜８を形成する。次に
、Ｈｚ Ｏ： Ｈｚ Ｏｘ ： Ｎ ＨａＯＨ＝５
： １ ： １の溶液をエツチング液として選択的に未
反応チタン７のみを除去し、第２図ｔｇ＞のようにする
。この後、８００℃でアニールしてチタンシリサイド膜
８のシート抵抗を下げる。
ルド酸化膜、３はゲート酸化膜、４は多結晶シリコンで
ある。この第２図（ａ）に示すようにパターニングした
後、第２電導形の不純物をイオン注入し、さらにイオン
注入層のアニールのための熱処理を行なってソース、ド
レイン不純物層５ａ、５ｂを形成する（第２図（ｂ））
。次に、第２図（Ｃ）に示すようにＣＶＤ法等によりシ
リコン酸化膜６を形成する。この後、リアクティブイオ
ンエツチング法で全面エツチングすることにより、第２
図（ｄ）に示すようなシリコン酸化膜のサイドウオール
を形成する。そして、第２図（ｅ）に示すように、スパ
ッタリング法、蒸着法、ＣＶＤ法等によりチタン膜７を
形成する。これ６００℃程度の温度でアニールし、第２
図（ｆ）に示すようにチタンとシリコンの接触する部分
のみ反応させ、チタンシリサイド膜８を形成する。次に
、Ｈｚ Ｏ： Ｈｚ Ｏｘ ： Ｎ ＨａＯＨ＝５
： １ ： １の溶液をエツチング液として選択的に未
反応チタン７のみを除去し、第２図ｔｇ＞のようにする
。この後、８００℃でアニールしてチタンシリサイド膜
８のシート抵抗を下げる。
第３図には、Ｐ型シリコン基板に砒素を注入したもの（
表面不純物濃度８ Ｘ １×１０２０／ ｃｍ” ：
図中破線）と、していないものく表面不純物濃度ｌＸｌ
０’／ｃｍ”：図中実線）にチタン膜をスパッタリング
法により形成し、６５０℃でシリサイド化したときの後
方散乱スペクトルを示す。ここで、図中横軸のチャネル
数は表面からの深さと置き換えて考えることができ、図
中右側が表面となる。この図より、下地シリコン基板に
高濃度の不純物層がある場合、即ち図中破線で示したも
のは、シリコンがチタン側（図中右側）に拡がっておら
ず、シリサイド反応が抑制されていることがわかる。ま
た、リン、ボロン等においても同様である。
表面不純物濃度８ Ｘ １×１０２０／ ｃｍ” ：
図中破線）と、していないものく表面不純物濃度ｌＸｌ
０’／ｃｍ”：図中実線）にチタン膜をスパッタリング
法により形成し、６５０℃でシリサイド化したときの後
方散乱スペクトルを示す。ここで、図中横軸のチャネル
数は表面からの深さと置き換えて考えることができ、図
中右側が表面となる。この図より、下地シリコン基板に
高濃度の不純物層がある場合、即ち図中破線で示したも
のは、シリコンがチタン側（図中右側）に拡がっておら
ず、シリサイド反応が抑制されていることがわかる。ま
た、リン、ボロン等においても同様である。
このことから、シリサイド反応は下地シリコンの表面不
純物濃度に強く依存することがわかる。
純物濃度に強く依存することがわかる。
ところで、多結晶シリコン４は、通常閾値電圧の安定化
などのためにリン等の不純物が高濃度（表面不純物濃度
８Ｘ１×１０２０／Ｃｍ３〜ＩＸＩ Ｏ”’／ｃｍ”）
に注入さている。一方、ソース、ドレイン不純物層５ａ
、５ｂの表面不純物濃度は１〜２ Ｘ １０ ”／ ｃ
ｍ’程度である。このように、多結晶シリコンとシリ
コン基板の表面不純物濃度が５〜１０倍程度異なるため
、前述したように、得られるシリサイドの抵抗が多結晶
シリコン上とシリコン基板上では異なり、多結晶シリコ
ン上の方が高抵抗になるという問題があった。
などのためにリン等の不純物が高濃度（表面不純物濃度
８Ｘ１×１０２０／Ｃｍ３〜ＩＸＩ Ｏ”’／ｃｍ”）
に注入さている。一方、ソース、ドレイン不純物層５ａ
、５ｂの表面不純物濃度は１〜２ Ｘ １０ ”／ ｃ
ｍ’程度である。このように、多結晶シリコンとシリ
コン基板の表面不純物濃度が５〜１０倍程度異なるため
、前述したように、得られるシリサイドの抵抗が多結晶
シリコン上とシリコン基板上では異なり、多結晶シリコ
ン上の方が高抵抗になるという問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、多結晶シリコン上とシリコン基板上のシリサ
イドの抵抗をほぼ同程度に低抵抗とすることのできる半
導体装置の製造方法を得ることを目的としている。
たもので、多結晶シリコン上とシリコン基板上のシリサ
イドの抵抗をほぼ同程度に低抵抗とすることのできる半
導体装置の製造方法を得ることを目的としている。
この発明に係る半導体装置の製造方法では、シリサイド
反応を行なう多結晶シリコンとシリコン基板の表面不純
物濃度をほぼ等しくするようにしたものである。
反応を行なう多結晶シリコンとシリコン基板の表面不純
物濃度をほぼ等しくするようにしたものである。
この発明においては、多結晶シリコンとシリコン基板の
表面不純物濃度がほぼ等しいことにより、シリサイド反
応速度も均等となり、多結晶シリコン上とシリコン基板
上で得られるシリサイドは、はぼ等しく低抵抗のものと
なる。
表面不純物濃度がほぼ等しいことにより、シリサイド反
応速度も均等となり、多結晶シリコン上とシリコン基板
上で得られるシリサイドは、はぼ等しく低抵抗のものと
なる。
以下、この発明の一実施例を図について説明する。第１
図（ａ）において、１はシリコン基板、２はフィールド
酸化膜、３はゲート酸化膜、４は多結晶シリコンである
。但し、多結晶シリコン４の閾値電圧の安定化などのた
めのリン等の表面不純物濃度をＩ Ｘ １０ｔｏ／ｃｍ
″程度とする０次に、第２電導形の不純物をイオン注入
し、さらにイオン注入層のアニールのための熱処理を行
なって、表面不純物輝度が１×１０°／ ｃ ｍ ’程
度のソース。
図（ａ）において、１はシリコン基板、２はフィールド
酸化膜、３はゲート酸化膜、４は多結晶シリコンである
。但し、多結晶シリコン４の閾値電圧の安定化などのた
めのリン等の表面不純物濃度をＩ Ｘ １０ｔｏ／ｃｍ
″程度とする０次に、第２電導形の不純物をイオン注入
し、さらにイオン注入層のアニールのための熱処理を行
なって、表面不純物輝度が１×１０°／ ｃ ｍ ’程
度のソース。
ドレイン不純物層５ａ、５ｂを形成する（第１図（ｂ）
）。このとき、多結晶シリコン４にもイオンが注入され
るので、該多結晶シリコン４の表面不純物濃度は２Ｘ１
×１０２０７ｃｍ３となる。この後、第１図（Ｃ）に示
すように（、ＶＤ法等によりシリコン酸化膜６を形成す
る。次に、リアクテイブイオンエッチング法により全面
エツチングすることにより、第１図（ｄ）に示すような
シリコン酸化膜のサイドウオールを形成する。そして第
１図（ｅ）に示すように、スパッタリング法、蒸着法、
ＣＶＤ法等によりチタン膜７を形成する。これを６００
℃程度の温度でアニールし、第１図（ｆｌに示すように
チタンとシリコンの接触する部分のみ反応させ、チタン
シリサイド膜８を形成する。この時、多結晶シリコン４
の表面不純物濃度が２ Ｘ １０ ”／ ｃ ｍ３、ソ
、−ス、ドレイン不純物層５ａ、５ｂの表面不純物濃度
がＩ Ｘ １０ ”／ ｃ ｍ”と、はぼ等しい表面不
純物濃度を有しているため、形成されたチタンシリサイ
ド膜８の膜厚はほぼ等しくなる。次に、Ｈ。
）。このとき、多結晶シリコン４にもイオンが注入され
るので、該多結晶シリコン４の表面不純物濃度は２Ｘ１
×１０２０７ｃｍ３となる。この後、第１図（Ｃ）に示
すように（、ＶＤ法等によりシリコン酸化膜６を形成す
る。次に、リアクテイブイオンエッチング法により全面
エツチングすることにより、第１図（ｄ）に示すような
シリコン酸化膜のサイドウオールを形成する。そして第
１図（ｅ）に示すように、スパッタリング法、蒸着法、
ＣＶＤ法等によりチタン膜７を形成する。これを６００
℃程度の温度でアニールし、第１図（ｆｌに示すように
チタンとシリコンの接触する部分のみ反応させ、チタン
シリサイド膜８を形成する。この時、多結晶シリコン４
の表面不純物濃度が２ Ｘ １０ ”／ ｃ ｍ３、ソ
、−ス、ドレイン不純物層５ａ、５ｂの表面不純物濃度
がＩ Ｘ １０ ”／ ｃ ｍ”と、はぼ等しい表面不
純物濃度を有しているため、形成されたチタンシリサイ
ド膜８の膜厚はほぼ等しくなる。次に、Ｈ。
０ ： Ｈ！ Ｏｘ ： ＮＨａ ０Ｈ＝５ ： １
： １（７）溶液をエツチング液として選択的に未反
応チタン７のみを除去し、第１図（幻のようにする。こ
の後、８００℃でアニールしてチタンシリサイド膜８の
シート抵抗を下げる。
： １（７）溶液をエツチング液として選択的に未反
応チタン７のみを除去し、第１図（幻のようにする。こ
の後、８００℃でアニールしてチタンシリサイド膜８の
シート抵抗を下げる。
このような本実施例では、多結晶シリコンとシリコン基
板の表面不純物濃度をほぼ等しくしたので、得られるチ
タンシリサイド膜８の膜厚は、多結晶シリコン上とシリ
コン基板上とでほぼ等しいものとなり、同程度に低抵抗
のものとなる。
板の表面不純物濃度をほぼ等しくしたので、得られるチ
タンシリサイド膜８の膜厚は、多結晶シリコン上とシリ
コン基板上とでほぼ等しいものとなり、同程度に低抵抗
のものとなる。
なお、上記実施例では表面不純物濃度を１〜２ＸＩＱ”
／ｃｍ″とじたが、多結晶シリコンとシリコン基板の表
面不純物濃度差が３倍以内であるか、もしくはどちらも
１ｘｌＯ”／ｃｍ’以下であればよく、上記実施例と同
様の効果が得られる。
／ｃｍ″とじたが、多結晶シリコンとシリコン基板の表
面不純物濃度差が３倍以内であるか、もしくはどちらも
１ｘｌＯ”／ｃｍ’以下であればよく、上記実施例と同
様の効果が得られる。
また、上記実施例では高融点金属としてチタンを用いた
場合について述べたが、タンタル、タングステン、モリ
ブデンのいずれであってもよい。
場合について述べたが、タンタル、タングステン、モリ
ブデンのいずれであってもよい。
以上のように、この発明によれば、電極及び配線に高融
点金属シリサイドを用いた半導体装置の製造方法におい
て、多結晶シリコンとシリコン基板の表面不純物濃度を
ほぼ等しくして高融点金属シリサイド電極・配線を形成
するようにしたので、形成されるシリサイド膜のシート
抵抗をほぼ同程度に低抵抗とすることができる効果があ
る。
点金属シリサイドを用いた半導体装置の製造方法におい
て、多結晶シリコンとシリコン基板の表面不純物濃度を
ほぼ等しくして高融点金属シリサイド電極・配線を形成
するようにしたので、形成されるシリサイド膜のシート
抵抗をほぼ同程度に低抵抗とすることができる効果があ
る。
第１図（ａ）ないしくｇｌはこの発明の一実施例による
ＭＯ３型トランジスタにおける高融点金属シリサイド電
極・配線膜の製造方法を説明するための図、第２図（ａ
）ないしくｇ）は従来の製造方法を説明するための図、
第３図は下地シリコンの表面不純物濃度差によりシリサ
イド反応速度が異なることを説明するための後方散乱ス
ペクトル図である。 １・・・シリコン基板、４・・・多結晶シリコン、５ａ
。 ５ｂ・・・第２電導型の不純物層、７・・・チタン膜、
８・・・チタンシリサイド膜。 なお図中同一符号は同−又は相当部分を示す。
ＭＯ３型トランジスタにおける高融点金属シリサイド電
極・配線膜の製造方法を説明するための図、第２図（ａ
）ないしくｇ）は従来の製造方法を説明するための図、
第３図は下地シリコンの表面不純物濃度差によりシリサ
イド反応速度が異なることを説明するための後方散乱ス
ペクトル図である。 １・・・シリコン基板、４・・・多結晶シリコン、５ａ
。 ５ｂ・・・第２電導型の不純物層、７・・・チタン膜、
８・・・チタンシリサイド膜。 なお図中同一符号は同−又は相当部分を示す。
Claims (5)
- （１）高融点金属と、その表面に不純物層を各々有する
多結晶シリコン電極・配線及びシリコン基板とを同時に
反応させて高融点金属シリサイド電極・配線を形成する
工程を含む半導体装置の製造方法において、上記多結晶
シリコン電極・配線上とシリコン基板上のシリサイド反
応の速度がほぼ等しくなるよう両者の表面不純物層の不
純物濃度をほぼ等しくしたことを特徴とする半導体装置
の製造方法。 - （２）上記多結晶シリコン電極・配線とシリコン基板の
表面不純物濃度を１×１０＾２＾０／ｃｍ＾３以下とす
ることを特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法。 - （３）上記多結晶シリコン電極・配線とシリコン基板の
表面不純物濃度を１×１０＾２＾０／ｃｍ＾３以上とし
、かつ一方の表面不純物濃度を他方の３倍以内とするこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。 - （４）上記不純物として、砒素、ボロン、リン、アンチ
モンまたはこれらの混合物を用いることを特徴とする特
許請求の範囲第１項ないし第３項のいずれかに記載の半
導体装置の製造方法。 - （５）上記高融点金属として、チタン、タンタル、タン
グステン、又はモリブデンを用いることを特徴とする特
許請求の範囲第１項ないし第４項のいずれかに記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60056409A JPH0611074B2 (ja) | 1985-03-20 | 1985-03-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60056409A JPH0611074B2 (ja) | 1985-03-20 | 1985-03-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61214542A true JPS61214542A (ja) | 1986-09-24 |
| JPH0611074B2 JPH0611074B2 (ja) | 1994-02-09 |
Family
ID=13026359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60056409A Expired - Lifetime JPH0611074B2 (ja) | 1985-03-20 | 1985-03-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0611074B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5208472A (en) * | 1988-05-13 | 1993-05-04 | Industrial Technology Research Institute | Double spacer salicide MOS device and method |
| JPH07231091A (ja) * | 1994-02-17 | 1995-08-29 | Nec Corp | 半導体装置の製造方法 |
| NL1004810C2 (nl) * | 1996-12-04 | 1998-06-19 | United Microelectronics Corp | Verbeterde salicidewerkwijzetechnologie. |
| FR2758210A1 (fr) * | 1996-10-16 | 1998-07-10 | United Microelectronics Corp | Technologie de fabrication de saliciure amelioree |
| JP2006216909A (ja) * | 2005-02-07 | 2006-08-17 | Denso Corp | 半導体装置および半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59197162A (ja) * | 1983-04-22 | 1984-11-08 | Nec Corp | 半導体装置 |
| JPS6068612A (ja) * | 1983-09-26 | 1985-04-19 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4486266A (en) | 1983-08-12 | 1984-12-04 | Tektronix, Inc. | Integrated circuit method |
-
1985
- 1985-03-20 JP JP60056409A patent/JPH0611074B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59197162A (ja) * | 1983-04-22 | 1984-11-08 | Nec Corp | 半導体装置 |
| JPS6068612A (ja) * | 1983-09-26 | 1985-04-19 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5208472A (en) * | 1988-05-13 | 1993-05-04 | Industrial Technology Research Institute | Double spacer salicide MOS device and method |
| JPH07231091A (ja) * | 1994-02-17 | 1995-08-29 | Nec Corp | 半導体装置の製造方法 |
| FR2758210A1 (fr) * | 1996-10-16 | 1998-07-10 | United Microelectronics Corp | Technologie de fabrication de saliciure amelioree |
| NL1004810C2 (nl) * | 1996-12-04 | 1998-06-19 | United Microelectronics Corp | Verbeterde salicidewerkwijzetechnologie. |
| JP2006216909A (ja) * | 2005-02-07 | 2006-08-17 | Denso Corp | 半導体装置および半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0611074B2 (ja) | 1994-02-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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