CN109427665A - 半导体器件及其制备方法 - Google Patents

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Abstract

本发明提供了半导体器件及其制备方法，该方法包括：通过第一掩膜，在外延衬底中形成阱区；在第一掩膜的侧壁上形成第二掩膜，并通过第一掩膜和第二掩膜形成源区；在第二掩膜的侧壁上形成第三掩膜，并通过第一掩膜、第二掩膜和第三掩膜形成重掺杂阱区，重掺杂阱区与源区和阱区相连；形成第一绝缘栅介质层、栅电极层、第二绝缘栅介质层和源极接触金属层，其中，源极接触金属层与栅电极层绝缘，且与源区和重掺杂阱区相连。通过该方法可以快速有效的制备获得半导体器件，实现了沟道区域的自对准工艺和重掺杂阱区的自对准工艺，减少了一次光刻，简化工艺，节约制造成本，而且制备获得的半导体器件导通电阻的均匀性或者长期可靠性较佳。

Description

半导体器件及其制备方法
技术领域
本发明涉及半导体器件领域，具体的，涉及半导体器件及其制备方法。
背景技术
通常，减小半导体器件的沟道长度可以很好的提高半导体器件的电流控制能力。然而，光刻过程中的环境和人为因素对于形成比较短的沟道时的影响比较大，因此沟道长度在0.5μm以下时一般采用沟道自对准工艺。在MOSFET器件制造过程中，参照图18，一般利用多晶硅16热氧化过程中侧面移动，即形成氧化层14，实现源区自对准注入，形成自对准沟道15。但是，该方法对多晶硅的热氧化工艺要求严格，且形成的沟道尺寸不能做到精确控制，且没有考虑到p+区域的对准偏差问题。
因而，目前的半导体器件制备工艺仍有待改进。
发明内容
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的一个目的在于提出一种实现了沟道区域的自对准工艺，同时也实现了重掺杂阱区的自对准工艺，减少了一次光刻，简化工艺，节约制造成本，同时提高了器件导通电阻的均匀性或者长期可靠性的制备半导体器件的方法。
在本发明的一个方面，本发明提供了一种制备半导体器件的方法。根据本发明的实施例，该方法包括：通过第一掩膜，在外延衬底中形成阱区；在所述第一掩膜的侧壁上形成第二掩膜，并通过所述第一掩膜和第二掩膜形成源区；在所述第二掩膜的侧壁上形成第三掩膜，并通过所述第一掩膜、第二掩膜和第三掩膜形成重掺杂阱区，所述重掺杂阱区与所述源区和所述阱区相连；形成第一绝缘栅介质层、栅电极层、第二绝缘栅介质层和源极接触金属层，其中，源极接触金属层与所述栅电极层绝缘，且与所述源区和重掺杂阱区相连。发明人发现，通过该方法可以快速有效的制备获得半导体器件，实现了沟道区域的自对准工艺，同时也实现了重掺杂阱区的自对准工艺，减少了一次光刻，简化工艺，节约制造成本，而且制备获得的半导体器件导通电阻的均匀性或者长期可靠性较佳。
在本发明的另一方面，本发明提供了一种半导体器件。根据本发明的实施例，该半导体器件是通过前面所述的方法制备的。发明人发现，该半导体器件制备方法简单，方便，成本较低，且该半导体器件沟道长度较短，且尺寸精确，易于控制，导通电阻的均匀性或者长期可靠性较佳。
附图说明
图1显示了本发明一个实施例的制备半导体器件的方法的流程示意图。
图2显示了本发明一个实施例的半导体器件的结构示意图。
图3显示了本发明另一个实施例的半导体器件的结构示意图。
图4-图17显示了本发明另一个实施例的制备半导体器件的方法的流程示意图。
图18显示了现有技术形成自对准沟道的示意图。
具体实施方式
下面详细描述本发明的实施例。下面描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。实施例中未注明具体技术或条件的，按照本领域内的文献所描述的技术或条件或者按照产品说明书进行。所用试剂或仪器未注明生产厂商者，均为可以通过市购获得的常规产品。
在本发明的一个方面，本发明提供了一种制备半导体器件的方法。根据本发明的实施例，参照图1，该方法包括：
S100：通过第一掩膜，在外延衬底中形成阱区。
根据本发明的实施例，在该步骤中，可以预先对外延衬底进行清洗和干燥，由此，可以有效去除外延衬底表面的灰尘、油污等污染物，保证外延衬底表面洁净度较高，不会对后续工序产生负面影响，有利于提高半导体器件的使用性能。具体的清洁和干燥方法没有特别限制，本领域技术人员可以根据现有已知的任何清洁干燥方法进行。
根据本发明的实施例，可以采用的外延衬底的具体种类没有特别限制，本领域技术人员可以根据需要灵活选择。在本发明的一些实施例中，外延衬底可以为碳化硅衬底，具体的，该碳化硅外延衬底可以包括基底和位于基底上表面的外延层。由此，该半导体器件具有开关速度快、导通电阻小等优势，且在较小的漂移层厚度可以实现较高的击穿电压水平，减小功率开关模块的体积，降低能耗，在功率开关、转换器等应用领域中优势明显。
根据本发明的实施例，形成第一掩膜的材料和方法没有特别限制，只要能够有效形成预定图案，且有效阻挡离子注入，本领域技术人员可以根据实际条件进行选择。在本发明的一些实施例中，形成第一掩膜的材料可以为多晶硅，形成第一掩膜的方法可以光刻方法。由此，具有较佳的使用性能，且操作步骤简单，材料来源广泛，易于实现。
根据本发明的实施例，形成阱区的具体方法没有特别限制，本领域技术人员可以根据需要灵活选择。在本发明的一些实施例中，可以通过离子注入和高温激活的方法形成阱区。由此，工艺成熟，操作简单、方便，易于实现和控制。
S200：在所述第一掩膜的侧壁上形成第二掩膜，并通过所述第一掩膜和第二掩膜形成源区。
根据本发明的实施例，形成第二掩膜的材料和具体方法没有特别限制，只要能够有效形成源区对应的图案即可。在本发明的一些实施例中，形成第二掩膜的材料可以为氧化硅，对第一掩膜多晶硅进行氧化，在多晶硅上表面以及侧面形成氧化硅，再通过直接回刻刻蚀，不需要光刻工艺，形成第二掩膜。具体的，可以在第一掩膜和阱区的上表面形成整层的第二掩膜层，然后通过回刻，形成位于第一掩膜侧壁的第二掩膜。由此，可以通过自对准工艺形成源区，避免了光刻的尺寸偏差，可以比较精确的控制沟道尺寸，进而提高半导体器件的使用性能。
根据本发明的实施例，形成源区的具体方法没有特别限制，本领域技术人员可以根据需要灵活选择。在本发明的一些实施例中，可以通过离子注入和高温激活的方法形成源区。由此，工艺成熟，操作简单、方便，易于实现和控制。
S300：在所述第二掩膜的侧壁上形成第三掩膜，并通过所述第一掩膜、第二掩膜和第三掩膜形成重掺杂阱区，所述重掺杂阱区与所述源区和所述阱区相连。
根据本发明的实施例，形成第三掩膜的材料和具体方法没有特别限制，只要能够有效形成重掺杂阱区对应的图案即可。在本发明的一些实施例中，形成第三掩膜的材料可以为氧化硅，形成重掺杂阱区掩膜的方法可以通过干氧或湿氧氧化，再回刻刻蚀得到。具体的，可以在第一掩膜、第二掩膜和源区的上表面形成整层的第三掩膜层，然后通过回刻，形成位于第二掩膜侧壁的第三掩膜。由此，可以通过自对准工艺形成重掺杂阱区，避免了重掺杂阱区的对准偏差问题，有利于提高半导体器件的使用性能。
根据本发明的实施例，为了保证半导体器件的使用功能，重掺杂阱区需要与源区和阱区相连，具体的连接方式没有特别限制，只要能够有效导通即可，例如，重掺杂阱区可以贯穿源区与阱区相连。由此，结构简单，便于制备，且可以实现源区和重掺杂阱区的自对准，利于提高半导体器件的使用性能。
根据本发明的实施例，形成重掺杂阱区的具体方法没有特别限制，本领域技术人员可以根据需要灵活选择。在本发明的一些实施例中，可以通过离子注入和高温激活的方法形成重掺杂阱区。由此，工艺成熟，操作简单、方便，易于实现和控制。
S400：形成第一绝缘栅介质层、栅电极层、第二绝缘栅介质层和源极接触金属层，其中，源极接触金属层与所述栅电极层绝缘，且与所述源区和重掺杂阱区相连。
根据本发明的实施例，形成第一绝缘栅介质层、栅电极层、第二绝缘栅介质层和源极接触金属层的材料和方法没有特别限制，本领域技术人员可以选择任何已知的、适于形成第一绝缘栅介质层、栅电极层、第二绝缘栅介质层和源极接触金属层的材料和方法。在本发明的一些实施例中，形成第一绝缘栅介质层和第二绝缘栅介质层的材料包括但不限于氮化硅、氧化硅等。由此，材料来源广泛，易于加工，成本较低，且具有较好的绝缘性能，利于提高半导体器件的使用性能。在本发明的一些实施例中，形成栅电极层材料包括但不限于多晶硅、铝,源极接触金属层的材料包括但不限于镍、钛、镍钛合金、镍铝合金等。由此，导通效果较好，且成本较低。在本发明的一些实施例，形成第一绝缘栅介质层、栅电极层、第二绝缘栅介质层和源极接触金属层的方法包括但不限于物理气相沉积法、化学气相沉积法等，例如可以为蒸镀、溅射等。由此，工艺成熟、操作简单、方便，易于控制。
根据本发明的实施例，为了保证半导体器件的正常使用性能，源极接触金属层与所述栅电极层绝缘，且与源区和重掺杂阱区相连。具体的，可以使得第二绝缘栅介质层的一部分形成在源极接触金属层与栅电极层之间，使得两者较好的绝缘，可以通过过孔使得源极接触金属层源区和重掺杂阱区相连。
在本发明的一些具体示例中，可以在外延衬底的上表面依次形成整层的第一绝缘栅介质层和栅电极层，然后，对整层的第一绝缘栅介质层和栅电极层进行刻蚀，形成第一过孔，暴露源区和重掺杂阱区的至少一部分上表面，然后在栅电极层的上表面和第一过孔的内壁上形成整层的第二绝缘栅介质层，对位于第一过孔底部的第二绝缘栅介质层进行刻蚀，形成第二过孔，暴露源区和重掺杂阱区的至少一部分上表面，然后在第二绝缘栅介质层的上表面和第二过孔的内壁形成源极接触金属层，即源极接触金属层贯穿第一绝缘栅介质层、栅电极层和第二绝缘栅介质层，并与源区和重掺杂阱区相连。
发明人发现，通过该方法可以快速有效的制备获得半导体器件，实现了沟道区域的自对准工艺，同时也实现了重掺杂阱区的自对准工艺，减少了一次光刻，简化工艺，节约制造成本，而且制备获得的半导体器件导通电阻的均匀性或者长期可靠性较佳。
需要说明的，本发明的方法适用于所有平面MOS结构半导体器件，以及所有需要有交叠区域离子注入的半导体器件，例如包括但不限于MOSFET(金属-氧化物半导体场效应晶体管)，IGBT(绝缘栅双极型晶体管)等，上述不同半导体器件的具体结构等均与现有已知的半导体器件一致，在此不再过多赘述；另外，上述半导体器件各部分结构的导电类型也没有特别限制，本领域技术人员可以根据需要灵活选择，例如，一些实施例中，外延衬底和源区的导电类型可以为N型，阱区和重掺杂阱区的导电类型可以为P型；另一些实施例中，外延衬底和源区的导电类型可以为P型，阱区和重掺杂阱区的导电类型可以为N型。
下面以采用碳化硅外延衬底、外延衬底和源区的导电类型为N型，阱区和重掺杂阱区的导电类型为P型的MOSFET为例，详细说明本发明的半导体器件的结构和制备方法。
根据本发明的实施例，参照图2，该半导体器件包括外延衬底(包括基底1和外延层2)、阱区6、源区7、重掺杂阱区8、第一绝缘栅介质层9、栅电极层10、第二绝缘栅介质层11、源极接触金属层12，其中，外延层2位于基底1的上表面，阱区6位于所述外延层2中，且靠近所述外延层2的上表面设置；所述源区7位于所述阱区6中，且靠近所述外延层2的上表面设置；所述重掺杂阱区8位于所述源区7中，且靠近所述外延层2的上表面设置，并贯穿所述源区7，与所述阱区6相连；所述第一绝缘栅介质层9位于所述外延层2的靠近所述阱区6的表面上；所述栅电极层10位于所述第一绝缘栅介质层9的远离所述外延层2的表面上；所述第二绝缘栅介质层11位于所述栅电极层10的远离所述外延层2的表面上；所述源极接触金属层12位于所述第二绝缘栅介质层11的远离所述外延层2的表面上；其中，所述源极接触金属层12与所述栅电极层10通过所述第二绝缘栅介质层11绝缘，且贯穿所述第二绝缘栅介质层11、第一绝缘栅介质层9和栅电极层10，并与所述源区7和重掺杂阱区8相连。
根据本发明的实施例，参照图3，上述半导体器件还可以包括位于基底1下表面的背面接触金属13。由此，可以保证半导体器件的正常使用性能。其中，形成背面接触金属的材料和方法可以与形成源极接触金属层的材料和方法一致，在此不再一一赘述。
在本发明的一个具体示例中，参照图4-17，上述半导体器件的具体制备方法可以包括：
1)对外延衬底进行清洗并且干燥；
2)在外延衬底(即基底1和外延层2)上表面上淀积一层第一掩膜层3，并且光刻刻蚀出第一掩膜31以及p阱注入区域32，结构示意图参见图4和图5；
3)对p注入区域32进行离子注入形成p阱6，结构示意图参见图6；
4)在第一掩膜31和p阱6(P well)的上表面淀积第二掩膜层4，其厚度D等于所需器件的沟道长度，并且各向异性回刻，仅保留位于第一掩膜31侧壁的部分，形成第二掩膜41和n+源区注入区域42，结构示意图参见图7和图8；
5)对n+源区注入区域42进行n+源区离子注入，形成n+源区7，结构示意图参见图9；
6)在第一掩膜31、第二掩膜41和n+源区7的上表面淀积第三掩膜层5，并且各向异性回刻，仅保留第二掩膜41的侧壁部分，形成第三掩膜51和P+重掺杂阱区注入区域52，结构示意图参见图10和图11；
7)对重掺杂阱区注入区域52进行P+重掺杂阱区离子注入，形成p+重掺杂阱区8，结构示意图参见图12；
8)刻蚀去除离子第一掩膜31、第二掩膜41和第三掩膜51，并且在外延衬底的上表面依次进行第一绝缘栅介质层9和栅电极层10的沉积，结构示意图参见图13和图14；
9)对第一绝缘栅介质层9和栅电极层10光刻刻蚀，形成第一过孔90，暴露p+重掺杂阱区8和部分n+源区7的上表面，结构示意图参见图15；
10)在栅电极层10的上表面和第一过孔90的内壁上进行第二绝缘栅介质层11的沉积以及光刻、刻蚀，形成第二过孔110，暴露p+重掺杂阱区8和部分n+源区7的上表面，结构示意图参见图16和图17；
11)在第二绝缘栅介质层11的部分上表面和第二过孔110的内壁上进行源极接触金属层12的沉积，光刻刻蚀以及高温合金，结构示意图参见图2，其中，高温合金是在一较高的温度下对源极接触金属层12进行快速热处理，当源极接触金属层12为镍或镍铝合金时，高温合金条件为800-1000℃快速热处理5-15min,目的是为了使源极接触金属层12与外延衬底形成良好的欧姆接触；
12)在外延衬底的下表面进行背面接触金属13的沉积以及高温合金，结构示意图参见图3。
在本发明的另一方面，本发明提供了一种半导体器件。根据本发明的实施例，该半导体器件是通过前面所述的方法制备的。发明人发现，该半导体器件制备方法简单，方便，成本较低，且该半导体器件沟道长度较短，且尺寸精确，易于控制，导通电阻的均匀性或者长期可靠性较佳。
需要说明的是，该半导体器件可以与前面所述的制备半导体器件的方法部分描述的半导体器件一致，在此不再过多赘述。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (10)

1.一种制备半导体器件的方法，其特征在于，包括：
通过第一掩膜，在外延衬底中形成阱区；
在所述第一掩膜的侧壁上形成第二掩膜，并通过所述第一掩膜和第二掩膜形成源区；
在所述第二掩膜的侧壁上形成第三掩膜，并通过所述第一掩膜、第二掩膜和第三掩膜形成重掺杂阱区，所述重掺杂阱区与所述源区和所述阱区相连；
形成第一绝缘栅介质层、栅电极层、第二绝缘栅介质层和源极接触金属层，其中，源极接触金属层与所述栅电极层绝缘，且与所述源区和重掺杂阱区相连。
2.根据权利要求1所述的方法，其特征在于，
所述阱区靠近所述外延衬底的上表面设置；
所述源区位于所述阱区中，且靠近所述外延衬底的上表面设置；
所述重掺杂阱区位于所述源区中，且靠近所述外延衬底的上表面设置，并贯穿所述源区，与所述阱区相连；
所述第一绝缘栅介质层位于所述外延衬底的靠近所述阱区的表面上；
所述栅电极层位于所述第一绝缘栅介质层的远离所述外延衬底的表面上；
所述第二绝缘栅介质层位于所述栅电极层的远离所述外延衬底的表面上；
所述源极接触金属层位于所述第二绝缘栅介质层的远离所述外延衬底的表面上；
其中，所述源极接触金属层与所述栅电极层通过所述第二绝缘栅介质层绝缘，且贯穿所述第二绝缘栅介质层、第一绝缘栅介质层和栅电极层，并与所述源区和重掺杂阱区相连。
3.根据权利要求1所述的方法，其特征在于，所述外延衬底为碳化硅衬底，包括基底和位于所述基底上表面的外延层。
4.根据权利要求1所述的方法，其特征在于，所述第一掩膜是通过光刻方法形成的。
5.根据权利要求1所述的方法，其特征在于，所述阱区、所述源区和所述重掺杂阱区是通过离子注入和高温激活形成的。
6.根据权利要求1所述的方法，其特征在于，所述第二掩膜和第三掩膜是通过回刻方法形成的。
7.根据权利要求1所述的方法，其特征在于，所述第一绝缘栅介质层、所述栅电极层、所述第二绝缘栅介质层和所述源极接触金属层各自独立的通过化学气相沉积法或物理气相沉积法形成的。
8.根据权利要求1所述的方法，其特征在于，在形成所述栅电极层之后、形成所述第二绝缘栅介质层之前，进一步包括：
对所述第一绝缘栅介质层和所述栅电极层进行刻蚀，形成第一过孔，以暴露所述重掺杂阱区和所述源区的至少一部分上表面。
9.根据权利要求1所述的方法，其特征在于，在形成所述第二绝缘栅介质层之后、形成源极接触金属层之前，进一步包括：
对所述第二绝缘栅介质层进行刻蚀，形成第二过孔，以暴露所述重掺杂阱区和所述源区的至少一部分上表面。
10.一种半导体器件，其特征在于，是通过权利要求1-9中任一项所述的方法制备的。
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