CN208028068U - 半导体器件 - Google Patents

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Abstract

本实用新型涉及半导体器件，其包括具有源极和栅极的第一表面；具有漏极的第二表面；第一类型的衬底，其与漏极接触；与器件的衬底和第一表面接触的第一列，其包含介电材料；和镜像轴线，其中第一列的中心线沿镜像轴线设置，从而形成镜像的第一器件侧面和第二器件侧面。第一器件侧面包括第二类型的列，其与器件的第一列、衬底和第一表面接触；第一类型的第二列，其与衬底和第一列接触；第一类型的第三列，其与衬底和第二列接触；第一类型的第一区域，其设置成与第三列接触；第一类型的第二区域，其设置成与源极并与第一类型的第三区域接触；以及第一沟槽，其包括第二类型的第一区域，其中第二类型的第一区域与栅极区接触。

Description

半导体器件
对相关申请的交叉引用
本申请要求Jaume Roig-Guitart和Filip Bauwens于2017年1月26日提交的名称为“High-Voltage Superjunction Field Effect Transistor”(高电压超结场效应晶体管)的美国专利申请15/416,726的优先权，该美国专利申请以引用方式并入本文，就如同将其全文复制在此一样。
技术领域
本实用新型涉及半导体器件。
背景技术
新兴的功率应用可基于准谐振和谐振转换器，并且使用有效、坚固且便宜的电源开关在500kHz至1MHz的高频率下操作。高频率操作需要低切换功率损失和短瞬态时间，因为栅极充电和放电必须包括在操作循环中。当前的技术(包括全局和局部超结(SJ)功率金属氧化物半导体场效应晶体管(MOSFET))在频率方面受到限制，这是由于它们具有大输入电容(Ciss)和反向传输电容(Crss)值。其他技术可能较昂贵且没有雪崩耐量，因此采用了附加功率二极管，这会增大切换功率损失。
实用新型内容
本实用新型要解决的技术问题之一是利用超结技术提供场效应晶体管。
本文所公开的实施方案中的至少一些涉及半导体器件结构，该半导体器件结构包括具有源极和栅极的第一表面；具有漏极的第二表面；第一类型的衬底，其中该衬底与漏极接触；与器件的衬底和第一表面接触的第一列，该第一列包含介电材料；和镜像轴线，其中第一列的中心线沿镜像轴线设置，从而形成第一器件侧面和第二器件侧面，其中第一器件侧面与第二器件侧面成镜像。第一器件侧面包括第二类型的列，该第二类型的列与器件的第一列、衬底和第一表面接触；第一类型的第二列，该第一类型的第二列与衬底和第一列接触；第一类型的第三列，该第一类型的第三列与衬底和第二列接触；第一类型的第一区域，该第一类型的第一区域设置成与第三列接触；第一类型的第二区域，该第一类型的第二区域设置成与源极并与第一类型的第三区域接触；以及第一沟槽，该第一沟槽包括第二类型和第二类型的第一区域，其中第二类型的第一区域与栅极区接触。
在一个实施方案中，第二类型的第一区域与栅极区接触，并且具有比第一沟槽更高的掺杂物浓度。
在一个实施方案中，第一类型的第二区域具有比第一类型的第一区域更高的掺杂物浓度，并且第一类型的第三区域具有比第一类型的第二区域更低的掺杂物浓度。
在一个实施方案中，第一类型的第三区域具有比第一类型的第一区域更低的掺杂物浓度，并且第三列具有比第二列更低的掺杂物浓度。
在一个实施方案中，半导体器件结构还包括电子路径，该电子路径从源极向下延伸穿过第一类型的第二区域并向下延伸穿过第一类型的第三区域，其中该路径具有在第一类型的第一区域的界面处的直角以及在第一类型的第一区域与第一列的界面处的直角，其中该电子路径继续向下穿过第一列，然后穿过衬底并终止于漏极；并且其中该电子路径包括第一类型的第二区域内的夹断区域。
本文所公开的实施方案中的至少一些涉及半导体器件结构，该半导体器件结构包括具有源极和栅极的第一表面；具有漏极的第二表面；与n型的衬底接触的多个列，其中该衬底进一步与漏极接触；与器件的衬底和第一表面接触的多个列中的第一列，该第一列包含介电材料；包含介电材料的沟槽，其中第一列与衬底、沟槽的底部以及设置在沟槽中的导电材料接触；和镜像轴线，其中第一列的中心线和沟槽的中心线沿镜像轴线设置，从而形成第一器件侧面和第二器件侧面，其中第一器件侧面与第二器件侧面成镜像。第一器件侧面包括第一n型列，该第一n型列与器件的介电列、衬底和第一表面接触；第二p型列，该第二p型列与衬底、第一n型列接触；n型的第一区域，该n型的第一区域设置在n型的第二区域中，其中该第一n型区域包含比第二n型区域的掺杂物浓度更高的浓度的掺杂物，并且第一n型列包含大于第二n型区域但小于第二n型区域的浓度的掺杂物，并且其中n型的第一区域与源极接触，并且其中n型的第二区域与第一列、第二列和沟槽的侧壁接触；p型的第一区域，该p型的第一区域设置成与第一n型区域并与沟槽的侧壁接触；以及p型的第二区域，该p型的第二区域与第二栅极并与第三区域接触，其中第二p型区域和第三p型区域与第二n型区域接触。
在一个实施方案中，第一p型区域设置成与沟槽的侧壁的一部分以及栅极区接触。
在一个实施方案中，沟槽在沟槽的两个侧壁和沟槽的底部的每一者上包含与器件的第一表面接触的介电材料，并且该介电材料在至少三个侧面上包括导电材料。
在一个实施方案中，沟槽包含与器件的第一表面和沟槽的侧壁的至少一部分接触的介电材料，介电材料不沿沟槽的底部延伸并且不与沟槽的底部接触，导电材料设置在沟槽中并且与栅极接触，第一p型区域设置成与沟槽的侧壁的一部分并与沟槽的底部的一部分接触，并且介电材料不设置在沟槽的底部。
在一个实施方案中，半导体器件结构还包括电子路径，该电子路径从源极延伸穿过第一n型区域，向下穿过第二n型区域，并且具有第一n型列与n型的第二区域的界面处的直角，使得该电子路径延伸穿过第一n型列到达衬底并终止于漏极，其中该电子路径包括在第二n型区域中设置在第一p型列与第一p型区域之间的夹断区域。
本实用新型的有利效果之一是利用超结技术提供场效应晶体管。
附图说明
在附图和以下描述中公开了用于使电路中的多个切换事件同步的特定系统。在附图中：
图1是根据本公开的某些实施方案的与LV Si-FET共源共栅的局部超结结型栅极场效应晶体管(JFET)的横截面的概念性框图。
图2A和图2B是根据本公开的某些实施方案的半导体器件的横截面的示意图。
图3是根据本公开的某些实施方案的半导体器件的横截面的示意图。
图4是根据本公开的某些实施方案的半导体器件的横截面的示意图。
图5是根据本公开的某些实施方案的半导体器件的横截面的示意图。
图6是根据本公开的某些实施方案的半导体器件的横截面的示意图。
然而，应当理解，附图中给定的具体实施方案以及对它们的详细描述并不限制本公开。相反，这些实施方案和详细描述为普通技术人员提供了分辨替代形式、等价形式和修改形式的基础，这些替代形式、等价形式和修改形式与给定实施方案中的一个或多个实施方案一起被包含在所附权利要求书的范围内。
具体实施方式
本文公开了用于共封装的共源共栅结构的实施方案，该共源共栅结构将LV Si-FET(阻断电压(BV)约30V)与高电压(HV)Si-JFET(BV约650V)相组合。后者是独特的局部超结(SJ)设计(本文称为“新JFET超结结构”)，其中JFET与局部电荷平衡超结技术集成。用竖直、半(准)竖直、沟槽和平面技术之一制造的LV Si-FET显示出基本上比任何SJ-FET技术更低的Ciss和Crss。本文所讨论的设计利用低比导通电阻(sRon)实现高电压能力。此外，与基于GaN的技术相比，HV SJ-JFET的使用提供雪崩耐量和低成本。更确切地说，本文所讨论的至少一些实施方案涉及共源共栅结构，该共源共栅结构可共封装并且将低电压(LV)Si-FET(BV约30V)与高电压Si-JFET相组合。该集成提供各种优点，包括部分由于低掺杂外延而引起的较低夹断电压，其中夹断电压可介于-20V与-3V之间，且栅极电流泄漏减少。在一些实施方案中，可采用降低sRon的高掺杂柱。
在某些实施方案中，新JFET超结结构可与共源共栅结构一起使用，并且可引起反向恢复电荷(Qrr)、Ciss、Crss和栅极电阻(Rg)的大幅降低；允许使用5V驱动器，提供可不采用栅极沟槽的简化制造过程，并且可具有类似的输出电容(Coss)、漏极-源极电压(BVdss)和导通电阻(Ron)。在各种实施方案中，新JFET超结结构可为基于根据现有技术集成的局部电荷平衡超结技术的HV Si JFET结构。在新JFET超结结构的另一个实施方案中，n链路和p本体(例如，p型材料)可设置在“深”沟槽的底部，该“深”沟槽即为比其他实施方案中或此前工件的沟槽相对更深的沟槽。在另一个实施方案中，夹断区域可被配置成具有通过在两个连续沟槽的底部处的p+注入而改善的控制，其中在栅极沟槽之间发生夹断，或者可通过设置在两个连续栅极沟槽的底部处的p+注入来改善夹断控制，其中在打开栅极氧化物之后p+注入与栅极多晶硅材料或沉积金属接触。在另一个实施方案中，新JFET超结结构被集成以与现有技术兼容，并且可在一些实施方案中包括具有从顶部(源极/栅极区)升高到底部(漏极区)的掺杂梯度的沟槽。
图1是根据本公开的某些实施方案的与LV Si-FET共源共栅的局部超结JFET的横截面100的概念性框图。横截面100包括顶表面124、漏极区102(可称为底表面102)、第一侧面120(在横截面中时可称为第一边缘120)、第二侧面122(在横截面中时可称为第一边缘122)、衬底106、中心部分118、中心轴线116、第一下部108、第二下部110、第一上部112、第二上部114以及具有多个源极和栅极的区域104。横截面100所示出的器件可用于各种应用，包括与逻辑和/或其他部件一起集成到半导体芯片中作为电源电路的一部分，或与其他器件一起集成以形成分立晶体管器件。
中心轴线116是镜像轴线，使得中心轴线116的第一侧面上限定的特征在中心轴线116的第二侧面上成镜像。在一个实施方案中，区域104包括多个源极和栅极，例如，镜像轴线116的每个侧面上可设置有一个源极和一个栅极。在另一个示例中，镜像轴线的任一侧面上可设置有超过一个源极和/或栅极。横截面100是对较大器件的说明，并且区域104中的各种源极和栅极电耦接在这种器件中。
在一个实施方案中，中心部分118可与中心轴线116对准(例如，由该中心轴线在一个或多个平面中平分)。中心部分118可包括介电层以及p型层和/或n型层，它们可被描述为列，因为这些元件从衬底106延伸。在一个实施方案中，衬底106可具有约40微米与约70微米之间的厚度(竖直量度)。虽然衬底106在图1中示出为比漏极区102更厚，但在一些实施方案中，漏极区102可比衬底106更厚。在一个实施方案中，中心部分118包括多个列，这些列中的一些或所有可从器件的衬底106延伸到顶表面124。在一些实施方案中，任何这些列都不从器件的衬底106延伸到顶表面124，而是这些列中的一些或所有可终止于可充当沟槽底部的介电或导电表面。
在一个实施方案中，衬底106可包括外延生长硅衬底，该外延生长硅衬底可为具有一定掺杂物水平的n型层，使得沟槽区域(也称为上部112和114)中的电荷平衡不受影响。第一下部108和第二下部110可包括各种掺杂物浓度的多个n型和p型区域。如本文所讨论，n型和p型材料的各种沉积可具有掺杂物的梯度。也就是说，本文所讨论的实施方案的n型列、层、区域或其他部件中的掺杂物的浓度可竖直地从顶表面124变化到漏极区102，或水平地从器件100的第一侧面变化到器件的第二侧面。换句话说，区域/列的梯度可在平行于或垂直于镜像轴线116的方向上升高或降低。用来指n型和p型层/列掺杂物浓度和相对掺杂物浓度的术语在下图中详细讨论。
较低区域108和110可被描述为列或沉积物，并且它们可包含低掺杂n型材料或中度掺杂p型材料。掺杂和掺杂物在本文中可针对n型和p型材料两者讨论，其中“低”掺杂区域由“-”指示并具有约1.0×1012cm-3至约5.0×1014cm-3的掺杂物浓度，“高”掺杂区域由“+”指示并具有约1.1×1019cm-3至约5.0×1018cm-3的掺杂物浓度，并且“标称”或“中度”掺杂区域具有约5.1×1014cm-3至约1.0×1016cm-3的掺杂物浓度。在竖直方向上测量，本文所讨论的不同于列的各种区域可为约0.1微米至约1.0微米厚。在一个或多个区域具有掺杂物梯度的实施方案中，掺杂物可体现为掺杂物梯度范围的平均值或体现为掺杂物梯度范围。
包括108和110在内的区域可被描述为超结结构或竖直超结结构，并且它们可具有沟槽，例如，可包括与栅极/源极区104接触的n型和p型区域的上部区域112和114。
图2A是根据本公开的某些实施方案的半导体器件的横截面200的示意图。该器件包括可具有多个栅极204和源极202的顶表面124、设置在器件底表面处的漏极224、第一侧面120以及第二侧面122(当作为横截面观察时可称为第二边缘122)。图2A示出了半导体衬底228，该半导体衬底可外延生长，与漏极224接触，并且从第一侧面120延伸到第二侧面122。衬底228可与图1所示的衬底106类似，并且用于制造该区域的材料可随实施方案而变化。在一些实施方案中，器件的底表面224和漏极224可互换地指代。衬底228可包含高掺杂n型材料，指示为“n+”。介电芯222从器件的衬底228向上朝顶表面124延伸。图1的镜像轴线116也在图2中示出，并且镜像轴线116的任一侧面上限定的特征是分开和不同的，但包括在轴线116两侧成镜像的位置，因此在中心轴线的任一侧面上用相同数字指示。介电芯222被取向成使得镜像轴线116穿过介电芯222的中心，并使得被描述为在轴线116的第一侧面120上的特征在轴线116的第二侧面122上成镜像。
在实施方案中，p型列220从器件的衬底228延伸到顶表面124。p型列220与介电芯222并且与n型列218接触。p型列220和n型列218可被描述为“标称”或“中度”掺杂的，相比之下，n型列216是低掺杂的。n型列216从衬底228朝顶表面124延伸，在n型列218终止于中度掺杂p型沟槽212之前终止。标称掺杂n型区域210设置成与n型列216和218接触并在标称掺杂p型区域212下方。p型区域212设置在标称掺杂n型区域210和n型列218上方、与它们接触，并且还与p型列220接触。高掺杂p型区域214与栅极204接触，并且设置在区域212(其也可被描述为沟槽212)中。低掺杂n型区域208设置成与区域210和区域212的一部分接触。高掺杂n型区域206设置成与区域208和212接触，并且还在器件的顶表面124处与源极202接触。低掺杂n型区域208在该示例中也是夹断区域208。
虽然图2A示出了各种区域的特定尺寸、厚度、宽度、相对取向和位置及形状，但应当理解，在各种实施方案中，这些因素可以变化。在一个示例中，区域206和208可具有类似厚度(如在轴线116的方向上测量)，而在其他实施方案中，区域206和208可具有不同厚度。类似地，区域206和208可具有类似宽度(如在垂直于轴线116的方向上测量)，而在其他实施方案中，区域206和208可具有不同宽度。
图2A还示出了示例性电子路径230，即器件200内部的表面下路径，该路径示出了从源极202竖直地穿过高掺杂n型区域206和低掺杂n型区域208的电子流。路径230大约以直角水平地转向并穿过中度掺杂n型区域210。路径230延伸穿过区域210并且大约以直角竖直地转向并向下穿过中度掺杂n型区域218和衬底228，然后在漏极224处离开。虽然电子路径230在图2A中示出为穿过各种区域的具体部分，但应当理解，这是为了举例说明的目的，并且路径是通过掺杂和/或渐变部件和区域的布置来形成的。另外，虽然本文针对各种电子路径讨论了包括直角在内的角度，但应当理解，这些角度是示例性的并用于描述穿过多个部件的表面下电子流路径。
图2B将n型区域210示出为与器件的一个或多个侧面120(122)有一定偏移，相比之下，图2A被配置成使得区域206和208与器件的侧面120,122齐平。该偏移232可使得夹断区域包括器件的第一侧面120与区域210之间的空间(未示出)，因此夹断区域将包括列216的一部分。在一些实施方案中，偏移232可使得偏移232的宽度(水平地测量)具有与区域208相同的宽度。
图3是根据本公开的某些实施方案的半导体器件的横截面300的示意图。与图2A类似，该器件包括漏极224和半导体衬底228，该半导体衬底例如外延生长，并与漏极224接触。衬底228可包含高掺杂n型材料，指示为“n+”。介电芯222从器件的衬底228向上朝顶表面124延伸。在此重复图1的镜像轴线116，并且介电芯222被取向成使得镜像轴线116穿过介电芯222的中心。p型列220从器件的衬底228延伸到顶表面124。p型列220与介电芯222接触。n型列218进一步与n型列216接触，该n型列216从衬底228延伸并在n型列218终止之前终止。p型列220和n型列218可被描述为“标称”掺杂的，相比之下，n型列216可被描述为“低”掺杂的。在一个实施方案中，n型列216在顶表面124之前终止，并且如从衬底测量，其高度大于n型列218的高度。
在图3中，源极202与高掺杂n型区域302接触，该高掺杂n型区域设置成与列216接触。区域302还与形成沟槽308的介电材料接触，在该沟槽中设置了导电元件318。导电元件318可包含金属材料或高掺杂多晶硅。在一个实施方案中，高掺杂p型区域312设置成与栅极204、介电沟槽308和标称掺杂p型区域314接触。区域314设置成与p型列220和n型列218两者接触。
标称掺杂p型区域304设置在沟槽308下方并在n链路306顶部上。n链路充当电子流的管道，如下文针对电子路径310详细讨论。区域304还与低掺杂n型列216接触，并且根据实施方案，可具有与沟槽308相同的宽度，或其可具有较小的宽度，或如图3所示，可在沟槽308的一个或两个侧面上延伸超过沟槽308。夹断区域320位于器件的侧面120与区域304之间，且在列216内。
在一个实施方案中，n链路306可被配置成使得其与列218和216接触，并使得其充当如本文所讨论的电子流的管道。n链路306可被描述为低掺杂区域，在这种情况下为n型区域，其被配置成提供主要传导层(包括至少区域304和312)之间的传导路径。与图2A-图2B类似，图3中的区域和列的相对厚度和宽度可变化，用于制造横截面300的各种部件的掺杂物的掺杂梯度和范围/平均值也可变化。
图3示出了示例性电子流路径310，其是器件300内部的表面下路径。路径310从源极202开始并且向下延伸穿过高掺杂n型区域302并穿过列216的一部分(包括夹断区域320和n链路306)。电子流路径310继续穿过n型列218，穿过衬底228，并终止于漏极224。
图4是根据本公开的某些实施方案的半导体器件的横截面400的示意图。与图2A-图2B类似，该器件包括设置在器件的底部处的漏极224，以及半导体衬底228，该半导体衬底例如外延生长，并与漏极224接触。衬底228可包含高掺杂n型材料，指示为“n+”。介电芯222从器件的衬底228向上朝顶表面124延伸。在此重复图1的镜像轴线116，并且介电芯222被取向成使得镜像轴线116穿过介电芯222的中心。p型列220从器件的衬底228延伸到顶表面124。p型列220与介电芯222并且与n型列218接触。n型列218从衬底228延伸并且在p型列220终止之前终止，使得如从衬底测量，n型列218的高度小于p型列220的高度。p型列220和n型列218可被描述为“标称”掺杂的，相比之下，n型列216是“低”掺杂的。列216从衬底228延伸并且在n型列218终止之前终止，使得如从衬底测量，n型列216的高度小于n型列218的高度。应当理解，列216被指示为在轴线116的每个侧面上的两个位置中。
如图4所示，源极202a设置在器件的顶表面124处，并与高掺杂n型区域402接触。区域402与列216并与标称掺杂p型区域406接触，并且还与设置在导电沟槽412的任一侧面上的两个介电侧壁404a和404b之一接触。导电沟槽412可包含金属材料或高掺杂多晶硅。在一个实施方案中，n型区域402从第一侧面120水平地延伸到侧壁404a。在一个实施方案中，侧壁404a和404b的介电材料不沿与p型区域406接触的沟槽的底部404c延伸。在该示例中，如图4所示，p型区域406与导电沟槽412接触。虽然侧壁404a和404b在图4中示出为从顶表面124延伸到p型区域406，但在各种实施方案中，侧壁404a和404b的介电材料可在p型区域406之前终止。
区域406与列216以及n链路408接触，该n链路可与图3中的n链路306类似地发挥作用。在一个实施方案中，n链路408与列216和218接触。第二源极202b被设置成与高掺杂p型区域418接触。区域418还与第二介电壁404b和标称掺杂p型区域414接触。在一个实施方案中，如图所示，p型区域406可与n链路408水平地偏移大于或小于图4所示的量，使得n链路408与n型列218接触但不与侧面120(或122)接触。夹断区域410在列216内的区域406与侧面120之间。
图4中示出了示例性电子流路径416。在一个实施方案中，电子流路径416由源极202a建立，并且向下竖直地延伸穿过n型区域402。路径416进一步向下延伸穿过n型区域216并穿过夹断区域410。然后路径416大约以直角水平地朝轴线116转向并穿过n链路408到达n链路408与列218的界面。之后路径416大约以直角转向以便竖直地延伸穿过n型列218和衬底228，从而终止于漏极区224。
图5是根据本公开的某些实施方案的半导体器件的横截面500的示意图。与图2A-图2B类似，该器件包括漏极224(也可称为器件的底表面224)、半导体衬底228，该半导体衬底例如外延生长，并与漏极224接触。衬底228可包含高掺杂n型材料，指示为“n+”。介电芯222从衬底228向上朝导电元件514延伸，该导电元件设置在介电材料所形成的沟槽512中。导电元件514可包含金属材料或高掺杂多晶硅。在此重复图1的镜像轴线116，并且介电芯222被取向成使得镜像轴线116穿过介电芯222的中心。n型列218设置在芯222附近，并且可被描述为“标称”掺杂的。列218从衬底228向上朝介电材料所形成的沟槽512延伸，并且与沟槽512并且与标称掺杂p型列518接触。列518从衬底228朝区域504和506延伸，使得列518与区域504和506接触。列518在顶表面124之前终止，使得从衬底228测量的列518的高度小于以类似方式测量的列218的高度。
在一个实施方案中，两个栅极204a和204b设置在顶表面124处，它们分别与第一高掺杂p型区域502和第二高掺杂p型区域510接触。第一高掺杂p型区域502设置成与标称掺杂p型区域504接触，该标称掺杂p型区域从列518竖直地延伸到第一高掺杂p型区域502，并且从第一侧面120水平地延伸到区域506。中度掺杂n型列218从衬底228向上朝设置在沟槽512中的导电元件514延伸。沟槽512由介电材料形成，并且列218终止于沟槽512并与标称掺杂p型列518接触。区域502和504还与低掺杂n型区域506(其也可被描述为沟槽)接触。高掺杂n型区域508部分地设置在区域506中，并且与设置在顶表面124处的源极202接触。在一个实施方案中，第二高掺杂p型区域510也设置成与区域506并且与介电沟槽512接触。夹断区域516位于区域506内的第二高掺杂p型区域510与列518之间。
图5中还示出了示例性电子流路径520。流动路径520从源极202开始，并且向下竖直地移动穿过重掺杂n型区域508和低掺杂n型区域506。路径520大约以直角进行水平转向，朝轴线116穿过区域506并穿过夹断区域516。之后路径520大约以直角再进行一次转向，向下竖直地穿过n型列218和衬底228，从而终止于漏极区224。
图6是根据本公开的某些实施方案的半导体器件的横截面600的示意图。与图2A-图2B类似，该器件包括漏极224(也可称为器件的底表面224)和半导体衬底228，该半导体衬底例如外延生长，并与漏极224接触。衬底228可包含高掺杂n型材料，指示为“n+”。介电芯222从衬底228向上朝沟槽604的底部612b延伸。导电沟槽与顶表面124处的栅极204b接触。在此重复图1的镜像轴线116，并且介电芯222被取向成使得镜像轴线116穿过介电芯222的中心。n型列218设置成与芯222接触，并且可被描述为“标称”掺杂的。标称掺杂p型列518与列218、衬底228以及其他区域接触。列218从衬底228向上朝沟槽604延伸。导电沟槽604可包含金属材料或高掺杂多晶硅，且设置有一种或多种介电材料620，如本文所讨论。与沟槽604和列222类似，栅极204b沿轴线116对准。在一个实施方案中，沟槽604包括沿侧壁612a的一部分延伸的介电材料620。高掺杂p型区域614从每个侧壁612a水平地向外延伸，然后向下竖直地延伸并朝轴线116水平地延伸到侧壁612a的底部部分。在一个实施方案中，区域614可被认为“环绕”壁612a的底部部分，使得区域614与列218、区域610、侧壁612a和沟槽604接触。
在一些实施方案中，沟槽604的侧壁612a的介电材料620不沿沟槽604的整个壁延伸。相反，在如图6所示的该示例中，介电材料620可在沟槽的底部612b之前终止。因此，在一些实施方案中，与图5不同，沟槽的底部612b不包含介电材料620。在一个示例中，沟槽604的底部612b与列222和218并且与p型区域614接触。因此高掺杂p型区域614与列218以及低掺杂n型区域610接触。源极202与区域610和高掺杂n型区域602接触，该高掺杂n型区域可被认为设置在区域610中。高掺杂p型区域606被设置成与栅极204a、与区域608并且与低掺杂n型区域610接触。列518与区域610和608接触，并且可从芯518朝器件的每个侧面延伸，从而终止于器件的一个或多个侧面。列518在顶表面124之前终止，使得从衬底228测量的列518的高度小于以类似方式测量的列218的高度。夹断区域616可位于低掺杂n型区域610中的路径618上，特别是在高掺杂p型区域614与列518之间。
图6示出了示例性电子流路径618，该电子流路径从源极202开始，向下竖直地延伸穿过高掺杂n型区域602及区域610的一部分。路径618可大约以直角水平地转向，并穿过低掺杂n型区域610和夹断区域616以便到达区域610与列218的界面。之后路径618大约以直角向下竖直地转向并穿过列218和衬底228，然后终止于漏极224。
本文所公开的至少一些实施方案涉及半导体器件结构，该半导体器件结构包括具有源极和栅极的第一表面；具有漏极的第二表面；n型的衬底，其中该衬底与漏极接触；与器件的衬底和第一表面接触的多个列中的第一列，该第一列包含介电材料；和镜像轴线，其中第一列的中心线沿镜像轴线设置，从而形成第一器件侧面和第二器件侧面，其中第一器件侧面与第二器件侧面成镜像。在一些实施方案中，第一器件侧面包括：p型的列，该p型的列与器件的第一列、衬底和第一表面接触；n型类型的第二列，该n型类型的第二列与衬底和第一列接触；n型类型的第三列，该n型类型的第三列与衬底和第二列接触，并且具有比第二列的掺杂物浓度更低的掺杂物浓度；n型的第一区域，该n型的第一区域设置成与第三列接触；p型的第一区域，该p型的第一区域设置成与第一n型区域、第二列和第三列接触，其中第一n型区域与第一p型区域水平地偏移，使得第三列还与n型的第二区域接触，该n型的第二区域与源极接触；沟槽，该沟槽与器件的第一表面以及第一p型区域接触；并且其中该沟槽包含围绕导电材料的介电材料，并且该沟槽在该沟槽的第一侧面上与第三列并且与第二类型的区域接触，并在该沟槽的第二侧面上与p型的第二区域和p型的第三区域接触。
可按多种方式补充此类实施方案，包括以任何顺序和任何组合增添以下概念中的任一项：还包括电子路径，该电子路径从源极竖直地延伸穿过第二n型区域和第三列，其中第三列包括夹断区域，然后水平地穿过第一n型区域并向下竖直地穿过第二列到达衬底；其中沟槽包括底部和两个侧壁，其中这两个侧壁包含介电材料，并且底部包括导电材料且不包含介电材料；其中沟槽包括底部和两个侧壁，其中底部和两个侧壁包含介电材料；并且/或者其中夹断区域竖直地设置在第二n型区域与衬底之间，并且水平地设置在第一侧面与第一p型区域之间。
本实用新型公开了示例性实施方案，并且本领域普通技术人员所进行的关于一个或多个实施方案和/或一个或多个实施方案的特征的变化、组合和/或修改均在本公开的范围之内。由于组合、集成和/或省略一个或多个实施方案的特征而得到的替代实施方案也在本公开的范围之内。在明确声明数值范围或限制的情况下，应将此类明确的范围或限制理解为包括落入所明确声明的范围或限制之内的类似量值的重复范围或限制(例如，约1至约10包括2、3、4等；大于0.10包括0.11、0.12、0.13等)。例如，无论何时公开具有下限Rl和上限Ru的数值范围，都明确公开了任何落入该范围内的数值。具体地讲，明确公开了在该范围内的以下数值：R＝Rl+k*(Ru-Rl)，其中k为具有1％增量的在1％至100％范围内的变量，即，k为1％、2％、3％、4％、5％、…、50％、51％、52％、…、95％、96％、97％、98％、99％或100％。此外，还明确公开了由如上所限定的两个R数值限定的任何数值范围。每一项权利要求均作为进一步的公开内容并入说明书中，并且权利要求是本实用新型的一个或多个示例性实施方案。
虽然已示出和描述了本实用新型的示例性实施方案，但在不脱离本文的范围或教导的前提下，本领域技术人员可对其进行修改。本文所述的实施方案仅是示例性的，而不是限制性的。本文所述的组合物、系统、装置和工艺的许多变化和修改都是可能的，并在本实用新型的范围之内。因此，保护范围不限于本文所述的实施方案，而仅由以下权利要求限制，其范围应包括权利要求主题的所有等同形式。除非另有明确说明，否则方法权利要求的步骤可使用材料和处理条件的任何合适的组合以任何顺序进行。
一旦完全理解了上述公开的内容，对于本领域技术人员来说许多其他变型形式和修改形式就将变得显而易见。以下权利要求书被解释为旨在包含所有此类变型形式、修改形式和等同形式。

Claims (10)

1.一种半导体器件，其特征在于，包括：
具有源极和栅极的第一表面；
具有漏极的第二表面；
第一类型的衬底，其中所述衬底与所述漏极接触；
与所述器件的所述衬底和所述第一表面接触的第一列，所述第一列包含介电材料；和
镜像轴线，其中所述第一列的中心线沿所述镜像轴线设置，从而形成第一器件侧面和第二器件侧面，其中所述第一器件侧面与所述第二器件侧面成镜像；
其中所述第一器件侧面包括：
第二类型的列，所述第二类型的列与所述器件的所述第一列、所述衬底和所述第一表面接触；
所述第一类型的第二列，所述第一类型的第二列与所述衬底和所述第一列接触；
所述第一类型的第三列，所述第一类型的所述第三列与所述衬底和所述第二列接触；
所述第一类型的第一区域，所述第一类型的所述第一区域设置成与所述第三列接触；
所述第一类型的第二区域，所述第一类型的所述第二区域设置成与所述源极并与所述第一类型的第三区域接触；以及
第一沟槽，所述第一沟槽包括所述第二类型的第一区域，其中所述第二类型的所述第一区域与栅极区接触。
2.根据权利要求1所述的半导体器件，其中，所述第二类型的所述第一区域与栅极区接触，并且具有比所述第一沟槽高的掺杂物浓度。
3.根据权利要求1所述的半导体器件，其中，所述第一类型的所述第二区域具有比所述第一类型的所述第一区域高的掺杂物浓度，并且其中所述第一类型的所述第三区域具有比所述第一类型的所述第二区域更低的掺杂物浓度。
4.根据权利要求1所述的半导体器件，其中，所述第一类型的所述第三区域具有比所述第一类型的所述第一区域低的掺杂物浓度，并且其中所述第三列具有比所述第二列低的掺杂物浓度。
5.根据权利要求1所述的半导体器件，其中，该半导体器件还包括电子路径，所述电子路径从所述源极向下延伸穿过所述第一类型的所述第二区域并向下延伸穿过所述第一类型的所述第三区域，其中所述路径具有在所述第一类型的所述第一区域与所述第一列的界面处的直角，其中所述电子路径继续向下穿过所述第一列，并然后穿过所述衬底并终止于所述漏极，并且其中所述电子路径包括所述第一类型的所述第二区域内的夹断区域。
6.一种半导体器件，其特征在于，包括：
具有源极和栅极的第一表面；
具有漏极的第二表面；
与n型的衬底接触的多个列，其中所述衬底进一步与所述漏极接触；
与所述器件的所述衬底和所述第一表面接触的所述多个列中的第一列，所述第一列包含介电材料；
包含介电材料的沟槽，其中所述第一列与所述衬底、所述沟槽的底部以及设置在所述沟槽中的导电材料接触；和
镜像轴线，其中所述第一列的中心线和所述沟槽的中心线沿所述镜像轴线设置，从而形成第一器件侧面和第二器件侧面，其中所述第一器件侧面与所述第二器件侧面成镜像；
其中所述第一器件侧面包括：
第一n型列，所述第一n型列与所述器件的所述第一列、所述衬底和所述第一表面接触；
第二p型列，所述第二p型列与所述衬底、所述第一n型列接触；
第一n型区域，所述第一n型区域设置在第二n型区域中，其中所述第一n型区域的掺杂物的浓度比所述第二n型区域的掺杂物浓度高，并且所述第一n 型列的掺杂物的浓度包含大于所述第二n型区域但小于所述衬底的掺杂物的浓度，并且其中所述第一n型区域与源极接触，并且其中所述第二n型区域与所述第一列、所述第二p型列和所述沟槽的侧壁接触；
第一p型区域，所述第一p型区域设置成与所述第一n型区域并与所述沟槽的侧壁接触；以及
第二p型区域，所述第二p型区域与第二栅极并与第三p型区域接触，其中所述第二p型区域和所述第三p型区域与所述第二n型区域接触。
7.根据权利要求6所述的半导体器件，其中，所述第一p型区域设置成与所述沟槽的所述侧壁的一部分以及栅极区接触。
8.根据权利要求6所述的半导体器件，其中，所述沟槽在所述沟槽的两个侧壁的每一者和所述沟槽的底部上包含与所述器件的所述第一表面接触的介电材料，并且其中所述介电材料包围在至少三个侧面上的所述导电材料。
9.根据权利要求6所述的半导体器件，其中，所述沟槽包含与所述器件的所述第一表面和所述沟槽的侧壁的至少一部分接触的介电材料，其中所述介电材料不沿所述沟槽的底部延伸并且不与所述沟槽的所述底部接触，其中导电材料设置在所述沟槽中并且与栅极接触，其中所述第一p型区域设置成与所述沟槽的所述侧壁的一部分并与所述沟槽的所述底部的一部分接触，其中所述介电材料不设置在所述沟槽的底部。
10.根据权利要求6所述的半导体器件，还包括电子路径，所述电子路径从所述源极延伸穿过所述第一n型区域，向下穿过所述第二n型区域，并且在所述第一n型列与所述第二n型区域的界面处具有直角，使得所述电子路径延伸穿过所述第一n型列到达所述衬底并终止于所述漏极，其中所述电子路径包括在所述第二n型区域中设置在所述第一p型列与所述第一p型区域之间的夹断区域。
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