CN115863159A - 一种半导体器件制作方法 - Google Patents
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Abstract
本申请提供了一种半导体器件制作方法，涉及半导体技术领域。首先提供一外延层，接着基于外延层沉积掩膜层，然后对掩膜层进行刻蚀，并在掩膜层上形成注入区，其中，注入区露出外延层的表面，再基于注入区进行第一类型离子注入，以在外延层中形成第一类型阱区，之后沿掩膜层的侧壁位置制作朝向中间位置延伸且宽度相等的掩蔽层，最后基于注入区进行第二类型离子注入，以在第一类型阱区中形成第二类型掺杂区。本申请提供的半导体器件制作方法具有节约了工艺成本、沟道长度一致性好，器件电性能更加稳定均匀的优点。
Description
技术领域
本申请涉及半导体技术领域，具体而言，涉及一种半导体器件制作方法。
背景技术
现有技术在制作半导体器件时，会出现在阱区中进行离子注入的情况，例如，需要在P阱中进行N型离子注入，目前，传统的工艺中需要进行两次光刻，第一次光刻用于P阱离子注入，进而在外延层上形成P阱区，第二次光刻用于N型离子注入，进而在P阱中形成N型层。
然而，通过上述工艺在阱区中进行离子注入时，一方面，由于需要制作两次掩膜，因此制作成本相对较高。另一方面，上述工艺的光刻精度要求高，容易造成沟道长度不均匀，进而影响电性能。
综上，现有技术中存在工艺成本高，容易造成沟道长度不均匀的问题。
发明内容
本申请的目的在于提供一种半导体器件制作方法，以解决现有技术中存在的在阱区中进行离子注入时，工艺成本高，容易造成沟道长度不均匀的问题。
为了实现上述目的，本申请实施例采用的技术方案如下：
本申请实施例提供了一种半导体器件制作方法，所述方法包括：
提供一外延层；
基于所述外延层沉积掩膜层；
对所述掩膜层进行刻蚀，并在所述掩膜层上形成注入区，其中，所述注入区露出所述外延层的表面；
基于所述注入区进行第一类型离子注入，以在所述外延层中形成第一类型阱区；
沿所述掩膜层的侧壁位置制作朝向中间位置延伸且宽度相等的掩蔽层；
基于所述注入区进行第二类型离子注入，以在所述第一类型阱区中形成第二类型掺杂区。
可选地，所述掩膜层为多晶硅层，沿所述掩膜层的侧壁位置制作朝向中间位置延伸且宽度相等的掩蔽层的步骤包括：
对所述多晶硅层进行氧化，并将氧化形成的二氧化硅层作为掩蔽层。
可选地，沿所述掩膜层的侧壁位置制作朝向中间位置延伸且宽度相等的掩蔽层的步骤包括：
沿所述掩膜层与所述外延层的表面沉积抗离子注入层；
对所述抗离子注入层进行刻蚀，并保留位于掩膜层侧壁的掩蔽层。
可选地，所述基于所述外延层沉积掩膜层的步骤包括：
基于所述外延层沉积二氧化硅层、多晶硅层以及氮化硅层中的至少一种。
可选地，沿所述掩膜层与所述外延层的表面沉积抗离子注入层的步骤包括：
通过LPCVD工艺沉积二氧化硅层、多晶硅层以及氮化硅层中的至少一种；其中，所述抗离子注入层的材料与所述掩膜层的材料不同。
可选地，对所述抗离子注入层进行刻蚀的步骤包括：
通过干法刻蚀工艺对抗离子注入层进行刻蚀。
可选地，沿所述掩膜层与所述外延层的表面沉积抗离子注入层的步骤包括：
沿所述掩膜层与所述外延层的表面沉积厚度大于所述掩膜层厚度的抗离子注入层。
可选地，对所述掩膜层进行刻蚀，并在所述掩膜层上形成注入区的步骤包括：
基于所述掩膜层的表面旋涂光刻胶：
对所述光刻胶进行图案化处理，以在所述光刻胶上形成沟槽；
基于所述光刻胶对所述掩膜层进行刻蚀，以在所述掩膜层上形成注入区。
可选地，基于所述注入区进行第一类型离子注入，以在所述外延层中形成第一类型阱区的步骤包括：
基于所述注入区进行P型离子注入，以在所述外延层中形成P阱区；
基于所述注入区进行第二类型离子注入，以在所述第一类型阱区中形成第二类型掺杂区的步骤包括：
基于所述注入区进行N型离子注入，以在所述P阱区中形成N型掺杂区。
可选地，在基于所述注入区进行第二类型离子注入的步骤之后，所述方法还包括：
去除所述掩膜层与所述掩蔽层。
相对于现有技术，本申请具有以下有益效果：
本申请实施例提供了一种半导体器件制作方法，首先提供一外延层，接着基于外延层沉积掩膜层，然后对掩膜层进行刻蚀，并在掩膜层上形成注入区，其中，注入区露出外延层的表面，再基于注入区进行第一类型离子注入，以在外延层中形成第一类型阱区，之后沿掩膜层的侧壁位置制作朝向中间位置延伸且宽度相等的掩蔽层，最后基于注入区进行第二类型离子注入，以在第一类型阱区中形成第二类型掺杂区。由于本申请在完成阱区的制作后，直接在掩膜层的侧壁位置制作宽度相等的掩蔽层，进而无须制作两次掩膜，节省了成本，同时沟道长度一致性更好，器件性能更加稳定。
为使本申请的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它相关的附图。
图1为现有技术中在外延层上沉积掩膜层对应的剖面示意图。
图2为现有技术中在掩膜层上旋涂光刻胶并图案化处理对应的剖面示意图。
图3为现有技术中对掩膜层刻蚀后对应的剖面示意图。
图4为现有技术中对形成P阱后对应的剖面示意图。
图5为图4结构去除掩膜层后对应的剖面示意图。
图6为图5基础上再次沉积掩膜层对应的剖面示意图。
图7为图6基础上旋涂光刻胶并图案化处理对应的剖面示意图。
图8为图7基础上去除光刻胶后对应的剖面示意图。
图9为在P阱中形成N型区对应的剖面示意图。
图10为图7基础上去除掩膜层后对应的剖面示意图。
图11为在本申请实施例提供的半导体器件制作方法的示例性流程图。
图12为形成注入区后对应的剖面示意图。
图13为形成阱区后对应的剖面示意图。
图14为将多晶硅层表面进行氧化后对应的剖面示意图。
图15为在图14的基础上形成掺杂区后对应的剖面示意图。
图16为沉积抗离子注入层后对应的剖面示意图。
图17为对抗离子注入层刻蚀后对应的剖面示意图。
图18为在图17的基础上形成掺杂区对应的剖面示意图。
图19为对抗离子注入层刻蚀后对应的另一种剖面示意图。
图20为在去除二氧化硅层与多晶硅层后对应的剖面示意图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
在本申请的描述中，需要说明的是，术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
正如背景技术中所述，目前，在阱区中进行离子注入时，一般需要进行两次光刻，因此会导致制作成本较高，同时沟槽长度不均匀的问题。
下面对现有工艺制程进行说明：
首先在外延层上进行阱区的制作，请参阅图1，先在外延层上沉积掩膜层，可选地，外延层沿衬底的表面生长形成，本申请不做赘述，并且，掩膜层可以采用二氧化硅层、多晶硅层或Si3N4层。
之后，请参阅图2，在掩膜层上旋涂光刻胶，并利用掩膜版+紫外光的方式对光刻胶进行图案化处理，形成图2所示结构，其中，在光刻胶层中形成沟槽，且该沟槽露出掩膜层的表面。
再基于光刻胶对掩膜层进行刻蚀，例如采用干法刻蚀工艺完成对掩膜层的刻蚀，进而基于光刻胶的图形，对掩膜层相应位置刻蚀出沟槽，并去除光刻胶，如图3所示。
接着进行阱区离子注入，由于掩膜层的阻挡，因此只有在沟槽所处区域内能够对外延层进行离子注入，并在外延层中形成阱区。本申请以P阱为例，则在对外延层进行离子注入时，可以采用P型离子注入方式形成P阱区，其结构如图4所示。请继续参阅图5，在形成P阱后，将外延层台面的掩膜层去除。
在完成P阱结构的制作后，需要继续在P阱中进行离子注入，进而在P阱中形成N型层，需要说明的是，N型层的制作工艺与P阱的制作工艺相似，均为先沉积掩膜层，对掩膜层刻蚀后，再利用掩膜层的阻挡作用，对P阱区的特定区域进行离子注入。
具体地，请参阅图6，首先在外延层的表面沉积掩膜层，其中，该掩膜层与图1所示形成的掩膜层的材料可以相同也可以不同，例如也可采用二氧化硅层、多晶硅层或Si3N4层。
之后，继续旋涂光刻胶的步骤，并对光刻胶进行图案化处理，在光刻胶上形成沟槽，其结构如图7所示。需要说明的是，图7中在光刻胶上形成的沟槽应当等于位于P阱区所处的区域内，且光刻胶上形成的沟槽的宽度应当小于P阱区的宽度。
接着，如图8所示，对掩膜层进行刻蚀，进而在掩膜层上形成沟槽，在刻蚀完成后，将光刻胶去除。其中，掩膜层上形成的沟槽的两侧，距离P阱区边沿的水平距离相等。
请参阅图9，利用掩膜层的阻挡作用进行N性离子掺杂，并在P阱中形成N型区。之后将掩膜层去除，如图10所示。
通过上述工艺制作在阱区中进行离子注入时，结合图1与图6所示，在制作过程中需要制作两次掩膜层，需要经过两次涂布光刻胶的工艺，因此整体的工艺成本较高。同时，结合图10所示，为了保证沟道长度的均匀性，进而提升器件的电性能与稳定性，需要保证图10中Lch1与Lch2的长度相等，这就需要在图7中对光刻胶图案化处理过程中，保证光刻胶图案化的精度，对光刻对准精度要求较高，当沟道宽度较小时，例如Lch1与Lch2的宽度小于1um时，容易出现沟道长度不均匀的情况，例如，一旦光刻对准出现偏移，则可能会出现Lch1的宽度大于Lch2的宽度，或者Lch2的宽度大于Lch1的宽度的情况。
有鉴于此，本申请提供了一种半导体器件制作方法，以解决上述问题。
下面对本申请提供的半导体器件制作方法进行示例性说明：
作为一种可选的实现方式，请参阅图11，该方法包括：
S102，提供一外延层；
S104，基于外延层沉积掩膜层；
S106，对掩膜层进行刻蚀，并在掩膜层上形成注入区，其中，注入区露出外延层的表面；
S108，基于注入区进行第一类型离子注入，以在外延层中形成第一类型阱区；
S110，沿掩膜层的侧壁位置制作朝向中间位置延伸且宽度相等的掩蔽层；
S112，基于注入区进行第二类型离子注入，以在第一类型阱区中形成第二类型掺杂区。
由于本申请提供的半导体器件制作方法中仅需制作一次掩膜层，因此可以达到降低工艺成本的目的，同时，由于掩蔽层的宽度相等，因此其能够保证沟道长度的一致性更好，进而使得器件性能更加稳定。
需要说明的是，阱区制作工艺流程与现有技术中工艺流程相同，均为沿外延层的表面沉积掩膜层，之后在掩膜层上旋涂光刻胶，并利用掩膜版与紫外光对光刻胶进行图案化处理，进而在光刻胶上形成沟槽。之后再利用光刻胶的掩蔽对掩膜层进行刻蚀，例如采用干法工艺对掩膜层进行刻蚀，以在掩膜层上形成注入区，如图12所示。
其中，该外延层可以为碳化硅外延层，也可以为硅基外延层，当然地，外延层的底面还设置有衬底，在此不做赘述。
之后，基于注入区进行第一类型离子注入，其中，在进行离子注入时，实际为从图12中外延层的上方进行离子注入，由于掩膜层的阻挡，因此对于外延层而言，离子注入只会发生在注入区内，并在外延层中形成第一类型阱区。如图13所示。其中，第一类型阱区可以为N阱区，也可以为P阱区。
在阱区制作完成后，本申请并不直接继续制作二次掩膜，而是在掩膜层的侧壁位置制作掩蔽层。且本申请中提供了两种制作工艺：
作为第一种实现方式，掩膜层为多晶硅层，沿掩膜层的侧壁位置制作朝向中间位置延伸且宽度相等的掩蔽层的步骤包括：
对多晶硅层进行氧化。
如图14所示，在对多晶硅层进行氧化时，多晶硅层的表层形成二氧化硅层，且利用二氧化硅层的厚度向注入区中间位置延伸的特性，将氧化形成的二氧化硅层作为掩蔽层。其中，掩蔽层可以作为二次掩膜。
之后，基于注入区进行第二类型离子注入，以在阱区中形成掺杂区，如图15所示，其中，当第一类型为P型时，第二类型为N型；当第一类型为N型时，第二类型为P型。
可以理解地，通过将多晶硅层表层氧化形成二氧化硅层的方式，可以利用二氧化硅层直接作为掩蔽层，进而无须再次制作二次掩膜，节省了一块掩膜层的成本，进而使得工艺成本降低。并且，由于多晶硅层表面形成的二氧化硅层的厚度均匀性高，使得如图15中所示，在注入区中，左右两侧的二氧化硅层的厚度相等，保证了在阱区中进行离子注入后，左右两侧的沟道宽度相等，其一致性更好，进而使得最终器件性能更加稳定。
此外，通过利用二氧化硅层作为掩蔽层的方式，能以更加方便的控制二氧化硅层的厚度，进而控制沟道宽度，其中，氧化时间越长，则二氧化硅层的厚度越厚。
作为第二种实现方式，也可通过沉积工艺制作掩蔽层。
请参阅图16，首先进行二氧化硅沉积，在一种实现方式中，可以采用LPCVD（LowPressure Chemical Vapor Deposition，低压力化学气相沉积法）工艺沉积抗离子注入层。
在一种实现方式中，本实施例提供的掩膜层也可采用多晶硅层，当然地，掩膜层也可采用其它材料，例如采用二氧化硅层，SiNx层，或者，掩膜层还可以为多层结构，例如，采用二氧化硅层与多晶硅层共同作为掩膜层，又或者，掩膜层可以采用二氧化硅层，SiNx层以及多晶硅层三层结构，以实现更优的离子注入阻挡效果。其中，本申请图示中，均以掩膜层为多晶硅层为例进行绘制。
由于掩膜层与外延层的台面具有高度差，因此，在沉积抗离子注入层时，还会在掩膜层的侧壁位置形成弧形的侧墙。其中，抗离子注入层为具有阻挡离子注入的掩蔽层。
之后，对抗离子注入层进行刻蚀，并保留位于掩膜层侧壁的掩蔽层。如图17所示。其中，可以选择干法刻蚀工艺对抗离子注入层进行刻蚀，并保留位于掩膜层侧壁的掩蔽层，进而通过位于侧壁的掩蔽层作为二次掩膜，进行离子注入，并在阱区中形成掺杂区，如图18所示。
其中，需要说明的是，为了保证位于掩膜层侧壁的掩蔽层的高度足够，抗离子注入层的厚度需要大于或等于掩膜层厚度的厚度，进而在刻蚀多余的抗离子注入层后，位于掩膜层侧壁的抗离子注入层的厚度足够，起到阻挡离子注入的效果。
并且，还需要说明的是，抗离子注入层也可以采用二氧化硅层、多晶硅层以及氮化硅层中的至少一种。例如，抗离子注入层可以为二氧化硅层，或者，抗离子注入层可以为二氧化硅层与多晶硅层的组合结构，或者，请参阅图19，抗离子注入层还可以为双重或多重侧墙结构。通过调节不同材料之间的比例，更加精准的控制离子注入的宽度。其中，本申请附图中，以抗离子注入层为二氧化硅层为例进行绘制。
此外，为了防止出现刻蚀不完全或刻蚀抗离子注入层过多的情况，抗离子注入层的材料与掩膜层的材料不同，进而可以利用掩膜层作为刻蚀抗离子注入层的刻蚀停止层，实现更加精确抗离子注入层刻蚀。例如，当掩膜层采用多晶硅层时，抗离子注入层采用二氧化硅层；或者，抗离子注入层包括两层，分别为多晶硅层与氮化硅层，掩膜层也包括两层，分别为二氧化硅层与氮化硅层，则二者相邻的一层材料不同，实现刻蚀停止效果。可以理解地，通过沉积工艺，在掩膜层的侧壁形成掩蔽层的方式也可以避免二次掩膜的制作，进而节约了工艺成本，同时，沉积后刻蚀工艺也能够保证沟道的一致性，使得器件性能更加稳定均匀。
之后，将二氧化硅层与多晶硅层去除，完成阱区中离子注入工艺，形成的结构如图20所示。
当然地，为了实现半导体器件的制作，在完成阱区中离子注入工艺后，还需要制作其它层级结构，在此不做赘述。
综上所述，本申请实施例提供了一种半导体器件制作方法，首先提供一外延层，接着基于外延层沉积掩膜层，然后对掩膜层进行刻蚀，并在掩膜层上形成注入区，其中，注入区露出外延层的表面，再基于注入区进行第一类型离子注入，以在外延层中形成第一类型阱区，之后沿掩膜层的侧壁位置制作朝向中间位置延伸且宽度相等的掩蔽层，最后基于注入区进行第二类型离子注入，以在第一类型阱区中形成第二类型掺杂区。由于本申请在完成阱区的制作后，直接在掩膜层的侧壁位置制作宽度相等的掩蔽层，进而无须制作两次掩膜，节省了成本，同时沟道长度一致性更好，器件性能更加稳定。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
对于本领域技术人员而言，显然本申请不限于上述示范性实施例的细节，而且在不背离本申请的精神或基本特征的情况下，能够以其它的具体形式实现本申请。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本申请的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本申请内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
Claims (10)
1.一种半导体器件制作方法，其特征在于，所述方法包括：
提供一外延层；
基于所述外延层沉积掩膜层；
对所述掩膜层进行刻蚀，并在所述掩膜层上形成注入区，其中，所述注入区露出所述外延层的表面；
基于所述注入区进行第一类型离子注入，以在所述外延层中形成第一类型阱区；
沿所述掩膜层的侧壁位置制作朝向中间位置延伸且宽度相等的掩蔽层；
基于所述注入区进行第二类型离子注入，以在所述第一类型阱区中形成第二类型掺杂区。
2.如权利要求1所述的半导体器件制作方法，其特征在于，所述掩膜层为多晶硅层，沿所述掩膜层的侧壁位置制作朝向中间位置延伸且宽度相等的掩蔽层的步骤包括：
对所述多晶硅层进行氧化，并将氧化形成的二氧化硅层作为掩蔽层。
3.如权利要求1所述的半导体器件制作方法，其特征在于，沿所述掩膜层的侧壁位置制作朝向中间位置延伸且宽度相等的掩蔽层的步骤包括：
沿所述掩膜层与所述外延层的表面沉积抗离子注入层；
对所述抗离子注入层进行刻蚀，并保留位于掩膜层侧壁的掩蔽层。
4.如权利要求3所述的半导体器件制作方法，其特征在于，所述基于所述外延层沉积掩膜层的步骤包括：
基于所述外延层沉积二氧化硅层、多晶硅层以及氮化硅层中的至少一种。
5.如权利要求3所述的半导体器件制作方法，其特征在于，沿所述掩膜层与所述外延层的表面沉积抗离子注入层的步骤包括：
通过LPCVD工艺沉积二氧化硅层、多晶硅层以及氮化硅层中的至少一种；其中，所述抗离子注入层的材料与所述掩膜层的材料不同。
6.如权利要求3所述的半导体器件制作方法，其特征在于，对所述抗离子注入层进行刻蚀的步骤包括：
通过干法刻蚀工艺对抗离子注入层进行刻蚀。
7.如权利要求3所述的半导体器件制作方法，其特征在于，沿所述掩膜层与所述外延层的表面沉积抗离子注入层的步骤包括：
沿所述掩膜层与所述外延层的表面沉积厚度大于所述掩膜层厚度的抗离子注入层。
8.如权利要求1所述的半导体器件制作方法，其特征在于，对所述掩膜层进行刻蚀，并在所述掩膜层上形成注入区的步骤包括：
基于所述掩膜层的表面旋涂光刻胶：
对所述光刻胶进行图案化处理，以在所述光刻胶上形成沟槽；
基于所述光刻胶对所述掩膜层进行刻蚀，以在所述掩膜层上形成注入区。
9.如权利要求1所述的半导体器件制作方法，其特征在于，基于所述注入区进行第一类型离子注入，以在所述外延层中形成第一类型阱区的步骤包括：
基于所述注入区进行P型离子注入，以在所述外延层中形成P阱区；
基于所述注入区进行第二类型离子注入，以在所述第一类型阱区中形成第二类型掺杂区的步骤包括：
基于所述注入区进行N型离子注入，以在所述P阱区中形成N型掺杂区。
10.如权利要求1所述的半导体器件制作方法，其特征在于，在基于所述注入区进行第二类型离子注入的步骤之后，所述方法还包括：
去除所述掩膜层与所述掩蔽层。
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