CN117711949A - 改进型碳化硅mosfet及其制造方法 - Google Patents
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Abstract
本发明公开了一种改进型碳化硅MOSFET及其制造方法，方法中，于第一导电类型电流扩展区表面形成第一自对准掩膜层，通过第一自对准掩膜层形成第二导电类型掩蔽区；于第一导电类型电流扩展区表面形成第二自对准掩膜层，通过第二自对准掩膜层形成第二导电类型阱区；于第二导电类型阱区表面形成第三自对准掩膜层，通过第三自对准掩膜层形成第一导电类型源区；本发明通过三次自对准工艺，分别形成第二导电类型掩蔽区、第二导电类型阱区以及第一导电类型源区，显著减小了整个工艺流程中的光刻套准误差，在避免不必要的离子注入损伤或者JFET区不对称注入的同时，有效减小了JFET电阻，进而提升了器件的正向导通特性。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种改进型碳化硅MOSFET及其制造方法。
背景技术
因SiC材料更大的禁带宽度、较高的电子饱和漂移速度、较强的抗辐照能力、更高的击穿电场和热导率，SiC材料在新能源汽车、轨道交通、宇航系统、军事电子通讯系统等领域具备可观的应用前景。材料的优势决定了SiC金属氧化物场效应晶体管（Metal OxideSemiconductor Field Effect Transistor, MOSFET）低导通电阻、高开关速度、耐高温等特点，使其在国内外科研机构和公司中备受关注。
在保护栅介质的前提下减小导通电阻是SiC MOSFET研究的关键点。平面栅型SiCMOSFET中，寄生结型场效应晶体管（JFET）结构的存在带来了不可忽视的JFET区电阻，减小该电阻遂成为SiC MOSFET研究的重要议题。然而，目前的解决方法或是进行有源区大面积注入，或是以光刻工艺在JFET区进行注入，前者会造成不必要的晶格损伤，影响器件可靠性，后者受光刻精度限制，存在套刻误差。另外，现有的解决方案不可避免地增大了栅介质承受的电场强度，俾使器件可靠性出现退化。
发明内容
技术目的：针对现有技术中平面栅型SiC MOSFET器件的不足，本发明公开了改进型碳化硅MOSFET及其制造方法，本发明通过三次自对准工艺，分别形成第二导电类型掩蔽区、第二导电类型阱区以及第一导电类型源区，显著减小了整个工艺流程中的光刻套准误差，在避免不必要的离子注入损伤或者JFET区不对称注入的同时，有效减小了JFET电阻，进而提升了器件的正向导通特性。
技术方案：为实现上述技术目的，本发明采用以下技术方案。
一种改进型碳化硅MOSFET的制造方法，包括以下步骤：
S1、于第一导电类型衬底上形成第一导电类型外延层；
S2、于第一导电类型外延层中形成第一导电类型电流扩展区；
S3、于第一导电类型电流扩展区表面形成第一自对准掩膜层，通过第一自对准掩膜层形成第二导电类型掩蔽区；
S4、于第一导电类型电流扩展区表面形成第二自对准掩膜层，通过第二自对准掩膜层形成第二导电类型阱区；
S5、于第二导电类型阱区表面形成第三自对准掩膜层，通过第三自对准掩膜层形成第一导电类型源区；
S6、于第一导电类型外延层表面形成栅介质层；
S7、于栅介质层之上形成栅极电极，于栅极电极两侧及之上形成隔离介质层；
S8、于第一导电类型源区和第二导电类型阱区表面形成源极欧姆接触；于第一导电类型衬底的背面形成漏极欧姆接触；于源极欧姆接触表面形成源极电极，于漏极欧姆接触表面形成漏极电极。
根据以上任一所述的一种改进型碳化硅MOSFET的制造方法制备而得的一种改进型碳化硅MOSFET，包括：
漏极电极；
位于所述漏极电极之上的第一导电类型衬底；
位于所述第一导电类型衬底之上的第一导电类型外延层；
位于所述第一导电类型外延层之中的第二导电类型阱区；
位于所述第二导电类型阱区之中的第一导电类型源区；
位于所述第一导电类型外延层之中、第二导电类型阱区之间的第一导电类型电流扩展区；
位于所述第一导电类型电流扩展区之中的第二导电类型掩蔽区；
位于所述第一导电类型外延层之上的栅介质层；
位于所述栅介质层之上的栅极电极；
位于所述栅极电极两侧及之上的隔离介质层；
位于所述第一导电类型源区和第二导电类型阱区表面的源极电极。
有益效果：
（1）本发明通过三次自对准工艺，分别形成第二导电类型掩蔽区、第二导电类型阱区以及第一导电类型源区，显著减小了整个工艺流程中的光刻套准误差，在避免不必要的离子注入损伤或者JFET区不对称注入的同时，有效减小了JFET电阻，进而提升了器件的正向导通特性。
（2）本发明于第一导电类型电流扩展区中形成第二导电类型掩蔽区，有效保护了栅介质，从而改善了器件的可靠性。同时，第二导电类型掩蔽区与第一导电类型电流扩展区自对准的设计可以避免第二导电类型掩蔽区对正向导通特性产生明显损害。
附图说明
图1为碳化硅MOSFET功率器件的制造方法的工艺流程图。
图2~图14为实施例1所述的碳化硅MOSFET功率器件的制造方法的具体流程图。
附图标记说明：1、漏极电极；2、第一导电类型衬底；3、第一导电类型外延层；4、第二导电类型阱区；5、第一导电类型源区；6、第一导电类型电流扩展区；7、第二导电类型掩蔽区；8、栅极电极；9、栅介质层；10、隔离介质层；11、源极电极；100、第一掩膜层；101、第一自对准掩膜层；102、第二自对准掩膜层；102-1、加厚的第二自对准掩膜层；103、第三自对准掩膜层。
具体实施方式
以下结合附图和实施例对本发明的一种改进型碳化硅MOSFET及其制造方法做进一步的解释和说明。
实施例仅用于对本发明进行说明，并不构成对权利要求范围的限制，本领域技术人员可以想到的其他替代手段，均在本发明权利要求范围内。
此外，在本发明的描述中，需要说明的是，术语“中央”、“中心”、 “上”、“下”、左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
实施例1
如附图1所示，一种改进型碳化硅MOSFET的制造方法，包括以下步骤：
S1、如图2、图3所示，于第一导电类型衬底2上形成第一导电类型外延层3；其中，第一导电类型衬底2为第一导电类型碳化硅衬底，衬底材料可以是3C-SiC、4H-SiC、6H-SiC或15R-SiC，衬底厚度范围为10µm~1000µm，掺杂浓度1e18cm-3~5e19cm-3。第一导电类型外延层3为第一导电类型碳化硅外延层，第一导电类型衬底2上通过外延生长形成第一导电类型外延层3，外延层材料可以是3C-SiC、4H-SiC、6H-SiC或15R-SiC，第一导电类型外延层3的厚度范围为8µm~200µm，掺杂浓度为1e14cm-3~5e16cm-3；
S2、如图4所示，于第一导电类型外延层3中形成第一导电类型电流扩展区6；通过化学气相沉积在第一导电类型外延层3表面全片生长第一掩膜层的材料，第一掩膜层的材料采用多晶硅，再通过光刻工艺形成图形化的第一掩膜层100，利用图形化的第一掩膜层100在相邻第一掩膜层100之间对第一导电类型外延层3进行离子注入，形成第一导电类型电流扩展区6，第一导电类型电流扩展区6的深度范围为0.5µm~2µm，宽度范围为0.5~2.5µm，掺杂浓度为5e16cm-3~2e17cm-3；相邻第一掩膜层100之间的距离与第一导电类型电流扩展区6的宽度相同；
S3、如图5所示，于第一导电类型电流扩展区6表面形成第一自对准掩膜层101，通过第一自对准掩膜层101形成第二导电类型掩蔽区7；通过热氧工艺或LPCVD（Low PressureChemical Vapor Deposition，低压化学气相沉积）工艺，在第一掩膜层100的侧壁形成第一自对准掩膜层101，第一自对准掩膜层101包括两部分，且第一自对准掩膜层101位于第一掩膜层100之间，第一自对准掩膜层101的材料采用SiO2，第一自对准掩膜层101宽度范围为0.1µm~1.0µm，厚度范围为0.2µm~2.0µm。第一自对准掩膜层101的厚度与第一掩膜层100的厚度之差不超过0.5µm。利用第一自对准掩膜层101，在相邻第一自对准掩膜层101之间通过离子注入工艺形成第二导电类型掩蔽区7 ，第二导电类型掩蔽区7的深度范围为0.2µm~1µm，宽度范围为0.2~1.5µm，掺杂浓度为8e17cm-3~5e18cm-3；相邻第一自对准掩膜层101之间的距离与第二导电类型掩蔽区7的宽度相同；第一自对准掩膜层101用于实现第一导电类型电流扩展区6的边界与第二导电类型掩蔽区7的边界的自对准；
S4、如图6、图7、图8和图9所示，于第一导电类型电流扩展区6表面形成第二自对准掩膜层102，通过第二自对准掩膜层形成第二导电类型阱区4；包括：
如图6所示，通过热氧工艺或LPCVD工艺在S3所得器件表面形成加厚的第二自对准掩膜层102-1，材料是SiO2，加厚的第二自对准掩膜层102-1位于第一掩膜层100的上方及两侧，完全填满相邻第一掩膜层100之间的空洞。在第一掩膜层100的上方，加厚的第二自对准掩膜层102-1厚度范围为0.5µm~4.0µm；
如图7所示，对加厚的第二自对准掩膜层102-1进行干法刻蚀，刻蚀至漏出第一掩膜层100的表面立即停止，形成第二自对准掩膜层102。刻蚀气体可以是CF4、CHF3或Ar等气体中的一种或多种组合；
如图8所示，对第一掩膜层100进行干法刻蚀，去除所有第一掩膜层100，仅保留第二自对准掩膜层102，刻蚀气体可以是Cl2、HBr、HeO2等气体中的一种或多种组合。刻蚀结束后，第二自对准掩膜层102的宽度范围为0.5µm~2.5µm，厚度范围为0.2µm~3.0µm。第二自对准掩膜层102的厚度可以与第一自对准掩膜层101的厚度相同，也可以不同。
如图9所示，借助第二自对准掩膜层102，通过离子注入工艺形成第二导电类型阱区4，第二导电类型阱区4的深度范围为0.5µm~1.0µm，掺杂浓度为1e17cm-3~5e17cm-3；第二自对准掩膜层102用于实现第一导电类型电流扩展区6的边界与第二导电类型阱区4的边界的自对准；
S5、如图10所示，于第二导电类型阱区4表面形成第三自对准掩膜层103，通过第三自对准掩膜层103形成第一导电类型源区5；包括：
如图10所示，通过热氧工艺或LPCVD工艺，在第二自对准掩膜层102的两侧形成第三自对准掩膜层103，第三自对准掩膜层103的宽度范围为0.1µm~0.8µm，厚度为0.2µm~3.0µm。第三自对准掩膜层的材料采用多晶硅。
如图11所示，借助第三自对准掩膜层103，通过离子注入工艺形成第一导电类型源区5，第一导电类型源区5的深度范围为0.1µm~0.5µm，掺杂浓度为1e19cm-3~2e20cm-3，随后去除第二自对准掩膜层102和第三自对准掩膜层103，通过离子注入工艺依次形成第一导电类型电流扩展区6、第二导电类型掩蔽区7、第二导电类型阱区4以及第一导电类型源区5，所有离子注入工艺结束后，于1400℃~2200℃温度下激活退火2min~30min；第三自对准掩膜层103用于实现第二导电类型阱区4的边界与第一导电类型源区5的边界的自对准；
S6、如图12所示，于第一导电类型外延层3表面形成栅介质层9；通过热氧化工艺或化学气相沉积工艺在S5所得器件表面形成栅介质层9，栅介质层9的材料采用SiO2，在本发明的一些其他实施例中，栅介质层9的材料为Si3N4、Al2O3等材料；再通过高温退火工艺提升栅介质层9的质量，退火气体可以是NO、N2O、H2、NH3等气体中的一种或多种组合，退火温度为900℃~1300℃；栅介质层9的厚度范围为30nm~100nm；
S7、如图13和图14所示，于栅介质层9之上形成栅极电极8，于栅极电极8两侧及之上形成隔离介质层10；通过化学气相沉积工艺在S6所得器件表面，即栅介质层9之上形成栅极电极8，栅极电极8的材料采用多晶硅、非晶硅或无定型硅，掺杂杂质可以是Al、N、P、B等杂质。进行多晶硅注入并通过CMP （Chemical-Mechanical Planarization，化学机械抛光）工艺平整多晶硅表面，再进行激活退火；栅极电极8通过原子层沉积、化学气相沉积、等离子增强化学气相沉积或溅射等方式形成。通过化学气相沉积工艺及光刻工艺形成图形化的隔离介质层10，隔离介质层10包裹栅极电极8；隔离介质层10材料采用氮化硅，厚度范围为0.5µm~5µm，以形成源极窗口。隔离介质层10材料是二氧化硅，或者氮化物，或者二氧化硅和氮化物二者的复合物；
S8、如图14所示，于第一导电类型源区5和第二导电类型阱区4表面形成源极欧姆接触；于第一导电类型衬底2的背面形成漏极欧姆接触；
通过源极窗口蒸发、溅射或电镀金属，再于300℃~1100℃下退火，以形成源极欧姆接触；在第一导电类型衬底2底层形成漏极欧姆接触，于源极欧姆接触表面形成源极电极11，于漏极欧姆接触表面形成漏极电极1。金属材料可以是Al、Ti、Ag、Ni、Pt、Cu等材料中的一种或多种组合。
本发明通过三次自对准工艺，分别形成第二导电类型掩蔽区、第二导电类型阱区以及第一导电类型源区，显著减小了整个工艺流程中的光刻套准误差，在避免不必要的离子注入损伤或者JFET区不对称注入的同时，有效减小了JFET电阻，进而提升了器件的正向导通特性。
本实施例方法制备得到的一种改进型碳化硅MOSFET，包括：
漏极电极1；
位于所述漏极电极1之上的第一导电类型衬底2；
位于所述第一导电类型衬底2之上的第一导电类型外延层3；
位于所述第一导电类型外延层3之中的第二导电类型阱区4；
位于所述第二导电类型阱区4之中的第一导电类型源区5；
位于所述第一导电类型外延层之中、第二导电类型阱区4之间的第一导电类型电流扩展区6；
位于所述第一导电类型电流扩展区6之中的第二导电类型掩蔽区7；
位于所述第一导电类型外延层3之上的栅介质层9；
位于所述栅介质层9之上的栅极电极8；
位于所述栅极电极8两侧及之上的隔离介质层10；
位于所述第一导电类型源区5和第二导电类型阱区4表面的源极电极11。
第二导电类型阱区4和所述第一导电类型电流扩展区6的底面可以齐平或者不齐平。
所述第二导电类型阱区4的深度大于所述第二导电类型掩蔽区7的深度，二者之差不小于0.1µm。
本发明于第一导电类型电流扩展区中形成第二导电类型掩蔽区，有效保护了栅介质，从而改善了器件的可靠性。同时，第二导电类型掩蔽区与第一导电类型电流扩展区自对准的设计可以避免第二导电类型掩蔽区对正向导通特性产生明显损害。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (10)
1.一种改进型碳化硅MOSFET的制造方法，其特征在于，包括以下步骤：
S1、于第一导电类型衬底上形成第一导电类型外延层；
S2、于第一导电类型外延层中形成第一导电类型电流扩展区；
S3、于第一导电类型电流扩展区表面形成第一自对准掩膜层，通过第一自对准掩膜层形成第二导电类型掩蔽区；
S4、于第一导电类型电流扩展区表面形成第二自对准掩膜层，通过第二自对准掩膜层形成第二导电类型阱区；
S5、于第二导电类型阱区表面形成第三自对准掩膜层，通过第三自对准掩膜层形成第一导电类型源区；
S6、于第一导电类型外延层表面形成栅介质层；
S7、于栅介质层之上形成栅极电极，于栅极电极两侧及之上形成隔离介质层；
S8、于第一导电类型源区和第二导电类型阱区表面形成源极欧姆接触；于第一导电类型衬底的背面形成漏极欧姆接触；于源极欧姆接触表面形成源极电极，于漏极欧姆接触表面形成漏极电极。
2.根据权利要求1所述的一种改进型碳化硅MOSFET的制造方法，其特征在于：所述S4包括：
在S3所得器件表面形成加厚的第二自对准掩膜层，加厚的第二自对准掩膜层位于第一掩膜层的上方及两侧，完全填满相邻第一掩膜层之间的空洞；
对加厚的第二自对准掩膜层刻蚀至漏出第一掩膜层的表面立即停止，形成第二自对准掩膜层；
对第一掩膜层进行干法刻蚀，去除所有第一掩膜层，仅保留第二自对准掩膜层；
借助第二自对准掩膜层，通过离子注入工艺在第一导电类型外延层中形成第二导电类型阱区。
3.根据权利要求1所述的一种改进型碳化硅MOSFET的制造方法，其特征在于：所述步骤S3、步骤S4以及步骤S5中通过热氧或LPCVD工艺分别形成第一自对准掩膜层、第二自对准掩膜层、第三自对准掩膜层，第一自对准掩膜层的材料采用SiO2，第二自对准掩膜层的材料采用SiO2，第三自对准掩膜层的材料采用多晶硅。
4.根据权利要求1所述的一种改进型碳化硅MOSFET的制造方法，其特征在于：所述第一自对准掩膜层宽度范围为0.1µm~1.0µm，厚度范围为0.2µm~2.0µm，所述第二自对准掩膜层宽度范围为0.5µm~2.5µm，厚度范围为0.2µm~3.0µm，所述第三自对准掩膜层宽度范围为0.1µm~0.8µm，厚度范围为0.2µm~3.0µm。
5.根据权利要求1所述的一种改进型碳化硅MOSFET的制造方法，其特征在于：通过离子注入工艺依次形成第一导电类型电流扩展区、第二导电类型掩蔽区、第二导电类型阱区以及第一导电类型源区，所有离子注入工艺结束后，于1400℃~2200℃温度下激活退火2min~30min。
6.根据权利要求1所述的一种改进型碳化硅MOSFET的制造方法，其特征在于：所述第二导电类型掩蔽区的深度小于所述第一导电类型电流扩展区的深度，二者之差不小于0.2µm。
7.根据权利要求1所述的一种改进型碳化硅MOSFET的制造方法，其特征在于：所述第一导电类型电流扩展区的深度范围为0.5µm~2µm，宽度范围为0.5~2.5µm，掺杂浓度为5e16cm-3~2e17cm-3。
8.根据权利要求1所述的一种改进型碳化硅MOSFET的制造方法，其特征在于：所述第二导电类型掩蔽区的深度范围为0.2µm~1µm，宽度范围为0.2~1.5µm，掺杂浓度为8e17cm-3~5e18cm-3。
9.根据权利要求1-8任一所述的一种改进型碳化硅MOSFET的制造方法制备而得的一种改进型碳化硅MOSFET，其特征在于，包括：
漏极电极；
位于所述漏极电极之上的第一导电类型衬底；
位于所述第一导电类型衬底之上的第一导电类型外延层；
位于所述第一导电类型外延层之中的第二导电类型阱区；
位于所述第二导电类型阱区之中的第一导电类型源区；
位于所述第一导电类型外延层之中、第二导电类型阱区之间的第一导电类型电流扩展区；
位于所述第一导电类型电流扩展区之中的第二导电类型掩蔽区；
位于所述第一导电类型外延层之上的栅介质层；
位于所述栅介质层之上的栅极电极；
位于所述栅极电极两侧及之上的隔离介质层；
位于所述第一导电类型源区和第二导电类型阱区表面的源极电极。
10.根据权利要求9所述的一种改进型碳化硅MOSFET，其特征在于：所述第二导电类型阱区和所述第一导电类型电流扩展区的底面齐平或者不齐平。
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