CN113782614A - 一种凸台栅SiC MOSFET器件及其制造方法 - Google Patents

一种凸台栅SiC MOSFET器件及其制造方法 Download PDF

Info

Publication number
CN113782614A
CN113782614A CN202111336875.5A CN202111336875A CN113782614A CN 113782614 A CN113782614 A CN 113782614A CN 202111336875 A CN202111336875 A CN 202111336875A CN 113782614 A CN113782614 A CN 113782614A
Authority
CN
China
Prior art keywords
region
manufacturing
regions
type
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202111336875.5A
Other languages
English (en)
Other versions
CN113782614B (zh
Inventor
许海东
谌容
王曦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sunnychip Semiconductor Co
Original Assignee
Sunnychip Semiconductor Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sunnychip Semiconductor Co filed Critical Sunnychip Semiconductor Co
Priority to CN202111336875.5A priority Critical patent/CN113782614B/zh
Publication of CN113782614A publication Critical patent/CN113782614A/zh
Application granted granted Critical
Publication of CN113782614B publication Critical patent/CN113782614B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种凸台栅SiC MOSFET器件及其制造方法，应用于半导体器件技术领域；所述器件包括SiC MOSFET器件中心设置的n型漂移区、n型电阻调制区以及n型电阻调制区上方设有的p阱区、n+源区、p+接触区、p+屏蔽区、栅氧化层、栅下介质层、多晶硅栅、隔离介质层、钝化层、源极；n型漂移区的下方设有n型缓冲层和n型衬底，n型衬底的下表面和p+结区的下表面设置有漏极；本发明通过设置凸台状栅介质与复合型结势垒屏蔽源极，提高了栅极可靠性的同时，使SiC MOSFET器件在逆向偏置状态能够更容易导通，提高了SiC MOSFET器件的性能。

Description

一种凸台栅SiC MOSFET器件及其制造方法
技术领域
本发明属于半导体器件技术领域，特别是涉及一种凸台栅SiC MOSFET器件及其制造方法。
背景技术
碳化硅（SiC）金属氧化物场效应晶体管（MOSFET）具有耐压高、导通压降低、开关速度快等优点，常作为开关器件被广泛应用于电力电子线路中。由于具有优异的开关特性与低功耗特性，SiC MOSFET逐步成为绝缘栅双极型晶体管（IGBT）的竞争对手，市场规模日益扩大，且已开始在电机控制、电能传输以及电能变换等多个领域逐步替代IGBT。然而，作为开关器件应用于电力电子线路中时，由于电路杂散参数的存在，SiC MOSFET往往需要反并联SiC二极管进行续流。额外使用二极管进行续流既增加了SiC MOSFET的使用成本，又增加了模块的体积。SiC MOSFET自身存在体二极管，虽然使用SiC MOSFET自身的体二极管进行续流能够避免额外设置续流二极管带来的体积增加问题，但由于SiC禁带宽度较大且存在杂质不完全离化问题，SiC MOSFET自身体二极管的开通性能难以满足SiC MOSFET的需求。针对上述问题，通过在SiC MOSFET中集成结势垒肖特基（JBS）二极管，使用漏极金属与SiC形成肖特基势垒，在逆向偏置状态下实现导通，既解决了额外续流二极管的体积与成本问题，又解决了SiC MOSFET体二极管性能不足的问题。但由于SiC金-半肖特基结的制备工艺温度与SiC MOSFET源极欧姆接触金属制备工艺温度不匹配，采用集成SiC金-半肖特基结的技术方案进行续流，需要增加额外的工艺步骤实现SiC金-半肖特基结的集成，这样会造成器件制造工艺复杂度增加，使器件制造成本上升等问题。因此，有必要探索一种不需使用SiC金-半肖特基结的高性能集成续流技术。
发明内容
发明目的：针对现有技术中SiC MOSFET器件存在的续流问题缺陷，以进一步提升SiC MOSFET器件的逆向导通性能，本发明公开了一种凸台栅SiC MOSFET器件及其制造方法，通过设置凸台状栅介质与复合型结势垒屏蔽源极，使SiC MOSFET器件在逆向偏置状态能够更容易导通，获得更优的逆向导通性能，使续流问题缺陷得到解决；同时凸台状栅介质的设置进一步提高了栅极的可靠性，使SiC MOSFET器件的整体性能得到了进一步的提升，最终解决了SiC MOSFET器件额外续流二极管体积成本偏大、体二极管与集成JBS二极管性能不足的问题。
技术方案：为实现上述技术目的，本发明采用以下技术方案：
一种凸台栅SiC MOSFET器件，其特征在于，包括n型衬底、n型缓冲层、n型漂移区、n型电阻调制区、p阱区、n+源区、p+接触区、p+屏蔽区、栅下介质层、栅氧化层、多晶硅栅、隔离介质层、源极、漏极和钝化层，其中：
所述n型漂移区的下方设有n型缓冲层，n型缓冲层的下方设有n型衬底，n型衬底下表面设置有漏极；
所述n型漂移区的上方设有n型电阻调制区，n型电阻调制区上表面内均匀包裹设置若干p阱区，p阱区的上表面内侧包裹设置n+源区，n+源区（6）内侧设有p+接触区，每个p阱区、n+源区、p+接触区在水平方向上均呈空心闭合形状，p+接触区与p阱区共同组成的结构的内侧边界呈台阶形状；
p阱区之间的n型电阻调制区上表面均匀包裹设置p+屏蔽区，所述p+屏蔽区中，沿着器件中轴线方向以及沿着与器件中轴线垂直的方向设置的相邻p阱区之间正对区域中的p+屏蔽区为第一p+屏蔽区，剩下的p+屏蔽区为第二p+屏蔽区；
第一p+屏蔽区上表面以及位于所述第一p+屏蔽区之间的n型电阻调制区上表面覆盖有栅下介质层；n+源区部分上表面、p阱区上表面、p阱区与p+屏蔽区之间裸露的n型电阻调制区上表面覆盖有栅氧化层，栅下介质层上表面高于栅氧化层上表面，栅下介质层上表面与栅氧化层上表面覆盖有多晶硅栅，多晶硅栅剖面呈凸台形状；
多晶硅栅上表面、多晶硅栅侧壁、栅氧化层侧壁覆盖有隔离介质层；隔离介质层上表面、隔离介质层侧壁、隔离介质层之间的n型电阻调制区上表面以及p+接触区上表面以及n+源区上表面以及p+屏蔽区上表面覆盖有源极；源极与n型电阻调制区、p+接触区、n+源区以及p+屏蔽区呈现欧姆接触特性；源极上表面覆盖有钝化层，钝化层内存在至少2个镂空区域。
优选地，沿着与器件中轴线垂直的方向设置的每行第一p+屏蔽区，其在相邻p阱区之间的数量自中轴线向两侧方向呈递增规律，且数量范围为3至20。
优选地，第一p+屏蔽区水平方向的剖面图形为条形，且第一p+屏蔽区与p阱区外侧边缘在水平方向呈垂直关系；
沿着器件中轴线方向设置的每行第一p+屏蔽区，其在相邻p阱区之间的数量为1；
沿着与器件中轴线垂直的方向设置的每行第一p+屏蔽区，其在相邻p阱区之间的数量为1，且其沿着与器件中轴线垂直的方向的长度自中轴线向两侧方向呈递增规律，长度范围为1.0μm至20μm。
优选地，沿着与器件中轴线垂直的方向设置的每行第一p+屏蔽区，其在相邻p阱区之间的剖面图形为条形和其他形状的组合，其中剖面图形为条形的第一p+屏蔽区与p阱区外侧边缘在水平方向呈垂直关系，且其沿着与器件中轴线垂直的方向的长度自中轴线向两侧方向呈递增规律，长度范围为1.0μm至20μm。
优选地，沿着与器件中轴线垂直的方向设置的每行第一p+屏蔽区，其在相邻p阱区之间的数量为3，由两个剖面图像为正方形的第一p+屏蔽区夹一个剖面图像为条形的第一p+屏蔽区构成。
优选地，n型电阻调制区的杂质浓度自下表面至上表面呈递减分布规律。
一种凸台栅SiC MOSFET器件的制造方法，其特征在于，包括如下步骤：
选择4H-SiC晶片作为n型衬底；
通过化学气相淀积的方法在n型衬底的硅面依次外延n型缓冲层、n型漂移区和n型电阻调制区；
通过离子注入结合退火的方法在n型电阻调制区上表面制作p阱区、在p阱区上表面制作n+源区、在n+源区内侧制作p+接触区、在p阱区之间的n型电阻调制区上表面制作p+屏蔽区；
通过低压化学气相沉积的方法制作栅下介质层，并通过光刻刻蚀的方法对栅下介质层进行图形化；
通过高温氧化与氮钝化的方法制作栅氧化层；
通过化学气相淀积的方法制作多晶硅栅；
通过低压化学气相沉积结合等离子体增强化学汽相沉积的方法制作隔离介质层；
通过真空蒸镀结合快速热退火的方法分别制作源极与漏极；
通过淀积加光刻的方法在上述完成的器件上表面制作钝化层（15）。
一种凸台栅SiC MOSFET器件的制造方法，其特征在于，包括如下步骤：
选择4H-SiC晶片作为n型衬底；
通过化学气相淀积的方法在n型衬底的碳面依次外延n型缓冲层和n型漂移区；
通过离子注入的方法在n型漂移区上表面外延n型电阻调制区；
通过高温离子注入结合高温退火的方法在n型电阻调制区上表面依次制作p阱区、在p阱区上表面制作n+源区、在n+源区内侧制作p+接触区、在p阱区之间的n型电阻调制区上表面制作p+屏蔽区；
通过高温热氧化的方法制作栅下介质层，并通过光刻刻蚀的方法对栅下介质层进行图形化；
通过高温氧化与氮钝化的方法制作栅氧化层；
通过化学气相淀积的方法制作多晶硅栅；
通过等离子体增强化学汽相沉积的方法制作隔离介质层；
通过真空蒸镀结合快速热退火的方法制作源极；
通过真空蒸镀结合激光局部热退火的方法制作漏极；
通过等离子体增强化学汽相沉积结合旋涂光刻的方法在上述完成的器件上表面制作钝化层。
一种凸台栅SiC MOSFET器件的制造方法，其特征在于，包括如下步骤：
选择4H-SiC的n型晶片作为n型漂移区；
通过化学气相淀积的方法在n型漂移区的硅面依次外延n型缓冲层和n型衬底；
通过高温离子注入的方法在n型漂移区碳面制作n型电阻调制区；
通过高温离子注入结合高温退火的方法在n型电阻调制区上表面依次制作p阱区、在p阱区上表面制作n+源区、在n+源区内侧制作p+接触区、在p阱区之间的n型电阻调制区上表面制作p+屏蔽区；
通过等离子体增强化学汽相沉积的方法制作栅下介质层，并通过光刻刻蚀的方法对栅下介质层进行图形化；
通过高温氧化与氮钝化的方法制作栅氧化层，通过化学气相淀积的方法制作多晶硅栅；
通过等离子体增强化学汽相沉积的方法制作隔离介质层；
通过真空蒸镀结合快速热退火的方法分别制作源极和漏极；
通过旋涂加光刻的方法在上述完成的器件上表面制作钝化层。
优选地，还包括：通过研磨结合化学机械抛光及等离子体刻蚀的方法减薄n型衬底的厚度。
有益效果：与现有技术相比，本发明具有如下有益效果：
1、本发明设置的凸台状栅介质，包括栅下介质层及栅氧化层，降低了SiC MOSFET器件的栅漏电容，使n型电阻调制区表面的凸台状栅介质能够抵抗较高的电场，使得SiCMOSFET器件中p阱区之间的容许间距能够设置的更大，为复合型结势垒源极提供更大的设计窗口。
2、本发明通过在凸台状栅介质下设置p+屏蔽区，使得SiC MOSFET器件在阻断状态下，凸台状栅介质能够被屏蔽于高电场之外；同时条形p+屏蔽区垂直于p阱区边缘的设置，使得p+屏蔽区对SiC MOSFET器件导通电阻的影响降低；p+屏蔽区及p+屏蔽区之间的n型电阻调制区与源极呈欧姆接触性质的设置，形成了另一处结势垒源极，使得SiC MOSFET器件在反偏状态下更容易导通。
3、本发明通过设置p+接触区与p阱区内侧边缘呈台阶状、设置n型电阻调制区的杂质浓度自下表面至上表面呈递减分布规律以及设置p+接触区内侧裸露n型电阻调制区与源极呈欧姆接触性质，形成了复合型结势垒屏蔽源极，使得在正向偏置状态下复合型结势垒屏蔽源极不通过电流，在反偏状态下复合型结势垒源极通过n型电阻调制区或通过p+接触区向漏极传导电流，即降低了SiC MOSFET器件逆向开启电压，又提高了SiC MOSFET器件逆向抗浪涌能力。
4、本发明通过减薄n型4H-SiC衬底，降低SiC MOSFET器件的导通电阻。
附图说明
图1a-图1d是实施例一中的一种凸台栅SiC MOSFET器件的结构示意图，其中，图1a为俯视图，AA’表示与器件中轴线垂直的截取线，CC’表示与器件中轴线平行的截取线，BB’表示与器件中轴线呈45°夹角的截取线；图1b为图1a中AA’截取线对应的剖面图；图1c为图1a中BB’截取线对应的剖面图；图1d为图1a中CC’截取线对应的剖面图；
图2a-图2b是实施例一中的一种凸台栅SiC MOSFET器件的局部俯视图和俯视局部透视图，其中，图2b为图2a中D部分的局部透视图，OO’表示相邻p阱区中心点之间的截取线；
图3为图2b中OO’截取线对应的局部剖面结构示意图；
图4a-图4k是实施例一中的一种凸台栅SiC MOSFET器件的制造方法流程示意图；
图5a-图5d是实施例二中的一种凸台栅SiC MOSFET器件的结构示意图，其中，图5a为俯视图，AA’表示与器件中轴线垂直的截取线，CC’表示与器件中轴线平行的截取线，BB’表示与器件中轴线呈45°夹角的截取线；图5b为图5a中AA’截取线对应的剖面图；图5c为图5a中BB’截取线对应的剖面图；图5d为图5a中CC’截取线对应的剖面图；
图6a-图6b是实施例二中的一种凸台栅SiC MOSFET器件的局部俯视图和俯视局部透视图，其中，图6b为图6a中E部分的局部透视图，OO’表示相邻p阱区中心点之间的截取线；
图7为图6b中OO’截取线对应的局部剖面结构示意图；
图8a-图8l是实施例二中的一种凸台栅SiC MOSFET器件的制造方法流程示意图；
图9a-图9d是实施例三中的一种凸台栅SiC MOSFET器件的结构示意图，其中，图9a为俯视图，AA’表示与器件中轴线垂直的截取线，CC’表示与器件中轴线平行的截取线，BB’表示与器件中轴线呈45°夹角的截取线；图9b为图9a中AA’截取线对应的剖面图；图9c为图9a中BB’截取线对应的剖面图；图9d为图9a中CC’截取线对应的剖面图；
图10a-图10b是实施例三中的一种凸台栅SiC MOSFET器件的局部俯视图和俯视局部透视图，其中，图10b为图10a中F部分的局部透视图，OO’表示相邻p阱区中心点之间的截取线；
图11为图10b中OO’截取线对应的局部剖面结构示意图；
图12a-图12k是实施例三中的一种凸台栅SiC MOSFET器件的制造方法流程示意图；
图13是实施例一中的一种凸台栅SiC MOSFET器件的导通电流-电压特性曲线；
图中，1-n型衬底，2-n型缓冲层，3-n型漂移区，4-n型电阻调制区，5-p阱区，6-n+源区，7-p+接触区，8-p+屏蔽区，81-第一p+屏蔽区，82-第二p+屏蔽区，9-栅下介质层，10-栅氧化层，11-多晶硅栅，12-隔离介质层，13-源极，14-漏极，15-钝化层。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合说明书附图对本发明的具体实施方式做详细的说明，显然所描述的实施例是本发明的一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明的保护的范围。
实施例一：
如图1a-图1d、图2a-图2b以及图3所示，本实施例中提出的一种凸台栅SiC MOSFET器件，提高了栅极可靠性的同时，使SiC MOSFET器件在逆向偏置状态能够更容易导通，解决续流问题，提高SiC MOSFET器件的性能。具体的，所述SiC MOSFET器件包括n型衬底1、n型缓冲层2、n型漂移区3，n型电阻调制区4、p阱区5、n+源区6、p+接触区7、p+屏蔽区8、栅下介质层9、栅氧化层10、多晶硅栅11、隔离介质层12、源极13、漏极14和钝化层15。p+屏蔽区8水平方向的剖面图形即俯视图形为正方形、圆形、正六边形、正八边形或条形。
所述n型漂移区3的下方设有n型缓冲层2，n型缓冲层2的下方设有n型衬底1，n型衬底1下表面设置有漏极14。所述n型漂移区3的上方设有n型电阻调制区4，n型电阻调制区4的杂质浓度自下表面至上表面呈递减分布规律；n型电阻调制区4上表面内均匀包裹设置若干p阱区5，p阱区5沿着器件中轴线方向以及与器件中轴线垂直的方向均匀设置，p阱区5上表面与n型电阻调制区4上表面齐平，每个p阱区5在水平方向的剖面呈空心闭合形状；p阱区5的上表面内侧包裹设置n+源区6，n+源区6上表面与p阱区5上表面齐平，n+源区6下表面高于p阱区5的下表面，每个n+源区6在水平方向的剖面呈空心闭合形状，n+源区6内侧边界在p阱区5内侧边界之外，n+源区6外侧边界在p阱区5外侧边界之内，即n+源区6的内侧边界与外侧边界均位于p阱区5的内侧边界与外侧边界之间；
n+源区6内侧设有p+接触区7，p+接触区7的上表面与n+源区6的上表面齐平，p+接触区7的下表面高于p阱区5的下表面，p+接触区7的下表面与n+源区6的下表面齐平，p+接触区7在水平方向的剖面呈空心闭合形状，p+接触区7内侧与n型电阻调制区4相接，p+接触区7外侧边界位于p阱区5内侧边界之外且与n+源区6内侧边界相接触，p+接触区7内侧边界位于p阱区5内侧边界之内，即p阱区5内侧边界位于p+接触区7的内侧边界与外侧边界之间，p+接触区7与p阱区5共同组成的结构的内侧边界呈台阶形状；
位于p阱区5之间的n型电阻调制区4上表面包裹设置若干p+屏蔽区8，p+屏蔽区8上表面与n型电阻调制区4上表面齐平，p+屏蔽区8下表面与p+接触区7下表面齐平；其中，沿着器件中轴线方向设置的相邻p阱区5上表面边缘之间正对区域中的p+屏蔽区8以及沿着与器件中轴线垂直的方向设置的相邻p阱区5上表面边缘之间正对区域中的p+屏蔽区8定义为第一p+屏蔽区81，其他p+屏蔽区8定义为第二p+屏蔽区82；
第一p+屏蔽区81上表面以及位于所述第一p+屏蔽区81之间的n型电阻调制区4上表面覆盖有栅下介质层9；位于栅下介质层9外侧的裸露的n+源区6上表面的部分外侧边缘、裸露的p阱区5上表面、p阱区5与p+屏蔽区8之间裸露的n型电阻调制区4上表面覆盖有栅氧化层10；栅下介质层9下表面、栅氧化层10下表面均与n型电阻调制区4上表面齐平，栅下介质层9上表面高于栅氧化层10上表面，栅氧化层10与栅下介质层9共同组成的结构的竖直方向的剖面呈凸台形状；栅下介质层9上表面与栅氧化层10上表面覆盖有多晶硅栅11，多晶硅栅11的竖直方向的剖面呈凸台形状，即多晶硅栅11的下表面与上表面均存在部分向上突出；
多晶硅栅11上表面、多晶硅栅11侧壁、栅氧化层10侧壁覆盖有隔离介质层12；隔离介质层12上表面、隔离介质层12侧壁、隔离介质层12之间裸露的n型电阻调制区4上表面以及裸露的p+接触区7上表面以及裸露的n+源区6上表面以及裸露的p+屏蔽区8即第二p+屏蔽区82上表面覆盖有源极13；源极13与n型电阻调制区4、p+接触区7、n+源区6以及p+屏蔽区8均呈现欧姆接触特性；源极13上表面覆盖有镂空的钝化层15，钝化层15内存在至少2个镂空区域，用于封装时进行引线键合。
如图4a-图4k所示，本实施例还提出一种凸台栅SiC MOSFET器件的制造方法，包括以下步骤：选择4H-SiC晶片作为n型衬底1，如图4a所示；
通过化学气相淀积的方法在n型衬底1的硅面依次外延n型缓冲层2和n型漂移区3；通过化学气相淀积的方法在n型漂移区3上表面外延n型电阻调制区4，如图4b；
通过高温离子注入结合高温退火的方法在n型电阻调制区4上表面制作p阱区5，如图4c；通过高温离子注入结合高温退火的方法在p阱区5上表面制作n+源区6，如图4d；通过高温离子注入结合高温退火的方法在n+源区6内侧制作p+接触区7，如图4e；通过高温离子注入结合高温退火的方法在n型电阻调制区4上表面制作p+屏蔽区8，如图4f；
通过低压化学气相沉积（LPCVD）的方法制作栅下介质层9，并通过光刻刻蚀的方法对栅下介质层9进行图形化，如图4g；通过高温氧化与氮钝化的方法制作栅氧化层10，如图4h；通过化学气相淀积的方法制作多晶硅栅11，如图4i；通过低压化学气相沉积（LPCVD）结合等离子体增强化学汽相沉积（PECVD）的方法制作隔离介质层12，如图4j；
通过真空蒸镀结合快速热退火的方法分别制作源极13与漏极14，如图4k；
通过淀积加光刻的方法在上述操作完成的器件上表面制作聚酰亚胺钝化层15。
本实施例中n型衬底1采用4H-SiC材质，其设置于n型缓冲层2的下方，厚度为100μm~500μm。
本实施例中n型缓冲层2设置于n型衬底1与n型漂移区3之间，厚度为0.5μm~3.0μm，掺杂浓度为1×1017cm-3~1×1019cm-3。本实施例中n型漂移区3设置于n型缓冲层2上方，n型漂移区3的掺杂浓度为1×1015cm-3~5×1016cm-3，n型漂移区3的厚度为5.0μm~50μm。本实施例中n型电阻调制区4设置于n型漂移区3上方，n型电阻调制区4的杂质浓度自下表面至上表面呈递减分布规律，n型电阻调制区4与n型漂移区3的接触面即n型电阻调制区4下表面的掺杂浓度为1×1015cm-3~5×1016cm-3，n型电阻调制区4上表面的掺杂浓度为1×1014cm-3~ 5×1015cm-3，n型电阻调制区4的厚度为0.5μm~5.0μm。本实施例中p阱区5的掺杂浓度为5×1016cm-3~8×1017cm-3，结深为0.5μm~1.0μm；n+源区6的掺杂浓度为1×1018cm-3~1×1019cm-3，结深为0.2μm~0.4μm；p+接触区7的掺杂浓度为1×1018cm-3~2×1019cm-3，结深为0.3μm~0.8μm。
本实施例中p+屏蔽区8的掺杂浓度为1×1018cm-3~2×1019cm-3，结深为0.3μm~0.8μm，p+屏蔽区8的水平方向的剖面图形即俯视图形为正方形、圆形、正六边形、正八边形或条形。p+屏蔽区8在位于p阱区5之间的n型电阻调制区4上表面均匀设置，其中沿着与器件中轴线垂直的方向设置的每行第一p+屏蔽区81，其在相邻p阱区5之间的数量自中轴线向两侧方向呈递增规律，且数量范围为3至20。
本实施例中栅下介质层9为SiO2、Al2O3、HfO2中的一种或多种的组合，厚度为100nm至1000nm；本实施例中栅氧化层10为SiO2，厚度为10nm~100nm；本实施例中多晶硅栅11的厚度为200nm~1000nm，隔离介质层12的材质为SiO2、Si3N4中的一种或多种的组合，隔离介质层12的厚度为500nm~5μm；本实施例中源极13、漏极14的材质为Ti、W、Ni、Ag、Al、Au、Ta等一种或多种的组合，厚度为500nm~5μm；本实施例中钝化层15的材质为聚酰亚胺，厚度为1.0μm~5μm。
实施例二：
如图5a-图5d、图6a-图6b以及图7所示，本实施例中提出的一种凸台栅SiC MOSFET器件，提高了栅极可靠性的同时，使SiC MOSFET器件在逆向偏置状态能够更容易导通，解决续流问题，提高了SiC MOSFET器件的性能。具体的，所述SiC MOSFET器件包括n型衬底1、n型缓冲层2、n型漂移区3，n型电阻调制区4、p阱区5、n+源区6、p+接触区7、p+屏蔽区8、栅下介质层9、栅氧化层10、多晶硅栅11、隔离介质层12、源极13、漏极14、钝化层15。p+屏蔽区8水平方向的剖面图形即俯视图形为正方形、圆形、正六边形、正八边形或条形。
所述n型漂移区3的下方设有n型缓冲层2，n型缓冲层2的下方设有n型衬底1，n型衬底1下表面设置有漏极14。所述n型漂移区3的上方设有n型电阻调制区4，n型电阻调制区4的杂质浓度自下表面至上表面呈递减分布规律；n型电阻调制区4上表面内均匀包裹设置若干p阱区5，p阱区5沿着器件中轴线方向以及与器件中轴线垂直的方向均匀设置，p阱区5上表面与n型电阻调制区4上表面齐平，每个p阱区5在水平方向的剖面呈空心闭合形状；p阱区5的上表面内侧包裹设置n+源区6，n+源区6上表面与p阱区5上表面齐平，n+源区6下表面高于p阱区5的下表面，每个n+源区6在水平方向的剖面呈空心闭合形状，n+源区6内侧边界在p阱区5内侧边界之外，n+源区6外侧边界在p阱区5外侧边界之内，即n+源区6的内侧边界与外侧边界均位于p阱区5的内侧边界与外侧边界之间；
n+源区6内侧设有p+接触区7，p+接触区7的上表面与n+源区6的上表面齐平，p+接触区7的下表面高于p阱区5的下表面，p+接触区7的下表面与n+源区6的下表面齐平，p+接触区7在水平方向的剖面呈空心闭合形状，p+接触区7内侧与n型电阻调制区4相接，p+接触区7外侧边界位于p阱区5内侧边界之外且与n+源区6内侧边界相接触，p+接触区7内侧边界位于p阱区5内侧边界之内，即p阱区5内侧边界位于p+接触区7的内侧边界与外侧边界之间，p+接触区7与p阱区5共同组成的结构的内侧边界呈台阶形状；
位于p阱区5之间的n型电阻调制区4上表面包裹设置若干p+屏蔽区8，p+屏蔽区8上表面与n型电阻调制区4上表面齐平，p+屏蔽区8下表面与p+接触区7下表面齐平；其中，沿着器件中轴线方向设置的相邻p阱区5上表面边缘之间正对区域中的p+屏蔽区8以及沿着与器件中轴线垂直的方向设置的相邻p阱区5上表面边缘之间正对区域中的p+屏蔽区8定义为第一p+屏蔽区81，其他p+屏蔽区8定义为第二p+屏蔽区82；第一p+屏蔽区81水平方向的剖面图形为条形，第一p+屏蔽区81与p阱区5外侧边缘在水平方向呈垂直关系，第二p+屏蔽区82水平方向的剖面图形呈正方形；
第一p+屏蔽区81上表面以及位于所述第一p+屏蔽区81之间的n型电阻调制区4上表面覆盖有栅下介质层9；位于栅下介质层9外侧的裸露的n+源区6上表面的部分外侧边缘、裸露的p阱区5上表面、p阱区5与p+屏蔽区8之间裸露的n型电阻调制区4上表面覆盖有栅氧化层10；栅下介质层9下表面、栅氧化层10下表面均与n型电阻调制区4上表面齐平，栅下介质层9上表面高于栅氧化层10上表面，栅氧化层10与栅下介质层9共同组成的结构的竖直方向的剖面呈凸台形状；栅下介质层9上表面与栅氧化层10上表面覆盖有多晶硅栅11，多晶硅栅11的竖直方向的剖面呈凸台形状，即多晶硅栅11的下表面与上表面均存在部分向上突出；
多晶硅栅11上表面、多晶硅栅11侧壁、栅氧化层10侧壁覆盖有隔离介质层12；隔离介质层12上表面、隔离介质层12侧壁、隔离介质层12之间裸露的n型电阻调制区4上表面以及裸露的p+接触区7上表面以及裸露的n+源区6上表面以及裸露的p+屏蔽区8即第二p+屏蔽区82上表面覆盖有源极13；源极13与n型电阻调制区4、p+接触区7、n+源区6以及p+屏蔽区8均呈现欧姆接触特性；源极13上表面覆盖有镂空的钝化层15，钝化层15内存在至少2个镂空区域，用于封装时进行引线键合。
如图8a-图8l所示，本实施例还提出一种凸台栅SiC MOSFET器件的制造方法，包括以下步骤：选择4H-SiC晶片作为n型衬底1，如图8a所示；
通过化学气相淀积的方法在n型衬底1的碳面依次外延n型缓冲层2和n型漂移区3，如图8b；
通过离子注入的方法在n型漂移区3上表面制作n型电阻调制区4，如图8c；通过高温离子注入结合高温退火的方法在n型电阻调制区4上表面依次制作p阱区5、n+源区6、p+接触区7和p+屏蔽区8，如图8d；通过高温热氧化的方法制作栅下介质层9，并通过光刻刻蚀的方法对栅下介质层9进行图形化，如图8e；通过高温氧化与氮钝化的方法制作栅氧化层10，如图8f；通过化学气相淀积的方法制作多晶硅栅11，如图8g；通过等离子体增强化学汽相沉积（PECVD）的方法制作隔离介质层12，如图8h；
通过真空蒸镀结合快速热退火的方法制作源极13，如图8i；
通过研磨结合化学机械抛光及等离子体刻蚀的方法减薄n型衬底1的厚度，降低导通电阻，如图8j；
通过真空蒸镀结合激光局部热退火的方法制作漏极14，如图8k；
通过PECVD淀积SiO2、旋涂聚酰亚胺加光刻的方法在上述操作完成的器件上表面制作钝化层15，即先通过PECVD的方法在器件上表面制作SiO2钝化层，再通过旋涂加光刻的方法在SiO2钝化层上表面制作聚酰亚胺钝化层，如图8l。
本实施例中n型衬底1采用4H-SiC材质，其设置于n型缓冲层2的下方，厚度为20μm~200μm。本实施例中n型缓冲层2设置于n型衬底1与n型漂移区3之间，厚度为0.5μm~3.0μm，掺杂浓度为1×1017cm-3~1×1019cm-3。本实施例中n型漂移区3设置于n型缓冲层2上方，n型漂移区3的掺杂浓度为1×1014cm-3~1×1016cm-3，n型漂移区3的厚度为5.0μm~150μm。本实施例中n型电阻调制区4设置于n型漂移区3上方，n型电阻调制区4的杂质浓度自下表面至上表面呈递减分布规律，n型电阻调制区4与n型漂移区3的接触面即n型电阻调制区4下表面的掺杂浓度为1×1015cm-3~1×1017cm-3，n型电阻调制区4上表面的掺杂浓度为1×1014cm-3~ 1×1016cm-3，n型电阻调制区4的厚度为0.5μm~5.0μm。本实施例中p阱区5的掺杂浓度为5×1016cm-3~8×1017cm-3，结深为0.5μm~1.0μm；n+源区6的掺杂浓度为1×1018cm-3~1×1019cm-3，结深为0.2μm~0.4μm；p+接触区7的掺杂浓度为1×1018cm-3~2×1019cm-3，结深为0.3μm~1.0μm。
本实施例中p+屏蔽区8的掺杂浓度为1×1018cm-3~2×1019cm-3，结深为0.3μm~1.0μm，p+屏蔽区8的水平方向的剖面图形即俯视图形为正方形和条形。p+屏蔽区8在位于p阱区5之间的n型电阻调制区4上表面均匀设置，其中沿着器件中轴线方向设置的每行第一p+屏蔽区81，其在相邻p阱区5之间的数量恒定为1；沿着与器件中轴线垂直的方向设置的每行第一p+屏蔽区81，其在相邻p阱区5之间的数量恒定为1，且其沿着与器件中轴线垂直的方向的长度自中轴线向两侧方向呈递增规律，长度范围为1.0μm至20μm。
本实施例中栅下介质层9为SiO2，厚度为80nm至800nm；本实施例中栅氧化层10为SiO2，厚度为20nm~80nm；本实施例中多晶硅栅11的厚度为300nm~1000nm，隔离介质层12的材质为SiO2、Si3N4中的一种或多种的组合，隔离介质层12的厚度为500nm~5μm；本实施例中源极13、漏极14的材质为Ti、W、Ni、Ag、Al、Au、Ta等一种或多种的组合，厚度为500nm~5μm；本实施例中钝化层15的材质为SiO2与聚酰亚胺叠层，厚度为1.0μm~5μm。
实施例三：
如图9a-图9d、图10a-图10b以及图11所示，本实施例中提出的一种凸台栅SiCMOSFET器件，提高了栅极可靠性的同时，使SiC MOSFET器件在逆向偏置状态能够更容易导通，解决续流问题，提高了SiC MOSFET器件的性能。具体的，所述SiC MOSFET器件包括n型衬底1、n型缓冲层2、n型漂移区3，n型电阻调制区4、p阱区5、n+源区6、p+接触区7、p+屏蔽区8、栅下介质层9、栅氧化层10、多晶硅栅11、隔离介质层12、源极13、漏极14、钝化层15；p+屏蔽区8水平方向的剖面图形即俯视图形为正方形、圆形、正六边形、正八边形或条形。
所述n型漂移区3的下方设有n型缓冲层2，n型缓冲层2的下方设有n型衬底1，n型衬底1下表面设置有漏极14。所述n型漂移区3的上方设有n型电阻调制区4，n型电阻调制区4的杂质浓度自下表面至上表面呈递减分布规律；n型电阻调制区4上表面内均匀包裹设置若干p阱区5，p阱区5沿着器件中轴线方向以及与器件中轴线垂直的方向均匀设置，p阱区5上表面与n型电阻调制区4上表面齐平，每个p阱区5在水平方向的剖面呈空心闭合形状；p阱区5的上表面内侧包裹设置n+源区6，n+源区6上表面与p阱区5上表面齐平，n+源区6下表面高于p阱区5的下表面，每个n+源区6在水平方向的剖面呈空心闭合形状，n+源区6内侧边界在p阱区5内侧边界之外，n+源区6外侧边界在p阱区5外侧边界之内，即n+源区6的内侧边界与外侧边界均位于p阱区5的内侧边界与外侧边界之间；
n+源区6内侧设有p+接触区7，p+接触区7的上表面与n+源区6的上表面齐平，p+接触区7的下表面高于p阱区5的下表面，p+接触区7的下表面与n+源区6的下表面齐平，p+接触区7在水平方向的剖面呈空心闭合形状，p+接触区7内侧与n型电阻调制区4相接，p+接触区7外侧边界位于p阱区5内侧边界之外且与n+源区6内侧边界相接触，p+接触区7内侧边界位于p阱区5内侧边界之内，即p阱区5内侧边界位于p+接触区7的内侧边界与外侧边界之间，p+接触区7与p阱区5共同组成的结构的内侧边界呈台阶形状；
位于p阱区5之间的n型电阻调制区4上表面包裹设置若干p+屏蔽区8，p+屏蔽区8上表面与n型电阻调制区4上表面齐平，p+屏蔽区8下表面与p+接触区7下表面齐平，p+屏蔽区8水平方向的剖面图形为正方形或条形；其中，沿着器件中轴线方向设置的相邻p阱区5上表面边缘之间正对区域中的p+屏蔽区8以及沿着与器件中轴线垂直的方向设置的相邻p阱区5上表面边缘之间正对区域中的p+屏蔽区8定义为第一p+屏蔽区81，其他p+屏蔽区8为第二p+屏蔽区82；沿着与器件中轴线垂直的方向设置的每行第一p+屏蔽区81，其在相邻p阱区5之间的剖面图形条形与正方形的组合，其中剖面图形为条形的第一p+屏蔽区81与p阱区5外侧边缘在水平方向呈垂直关系，且其沿着与器件中轴线垂直的方向的长度自中轴线向两侧方向呈递增规律；沿着器件中轴线方向设置的每行第一p+屏蔽区81，其剖面图形为正方形；第二p+屏蔽区82的剖面图形为正方形。
第一p+屏蔽区81上表面以及位于所述第一p+屏蔽区81之间的n型电阻调制区4上表面覆盖有栅下介质层9；位于栅下介质层9外侧的裸露的n+源区6上表面的部分外侧边缘、裸露的p阱区5上表面、p阱区5与p+屏蔽区8之间裸露的n型电阻调制区4上表面覆盖有栅氧化层10；栅下介质层9下表面、栅氧化层10下表面均与n型电阻调制区4上表面齐平，栅下介质层9上表面高于栅氧化层10上表面，栅氧化层10与栅下介质层9共同组成的结构的竖直方向的剖面呈凸台形状；栅下介质层9上表面与栅氧化层10上表面覆盖有多晶硅栅11，多晶硅栅11的竖直方向的剖面呈凸台形状，即多晶硅栅11的下表面与上表面均存在部分向上突出；
多晶硅栅11上表面、多晶硅栅11侧壁、栅氧化层10侧壁覆盖有隔离介质层12；隔离介质层12上表面、隔离介质层12侧壁、隔离介质层12之间裸露的n型电阻调制区4上表面以及裸露的p+接触区7上表面以及裸露的n+源区6上表面以及裸露的p+屏蔽区8即第二p+屏蔽区82上表面覆盖有源极13；源极13与n型电阻调制区4、p+接触区7、n+源区6以及p+屏蔽区8均呈现欧姆接触特性；源极13上表面覆盖有镂空的钝化层15，钝化层15内存在至少2个镂空区域，用于封装时进行引线键合。
如图12a-图12k所示，本实施例还提出一种凸台栅SiC MOSFET器件的制造方法，包括以下步骤：选择4H-SiC晶片作为n型漂移区3，如图12a所示；
通过化学气相淀积的方法在n型漂移区3的硅面依次外延n型缓冲层2和n型衬底1，如图12b；
通过离子注入的方法在n型漂移区3碳面制作n型电阻调制区4，如图12c；通过离子注入结合高温退火的方法在n型电阻调制区4上表面依次制作p阱区5、n+源区6，如图12d；通过离子注入结合高温退火的方法在p阱区5上表面以及n+源区6内侧制作p+接触区7，如图12e；通过离子注入结合高温退火的方法在n型电阻调制区4上表面制作p+屏蔽区8，如图12f；
通过PECVD的方法制作栅下介质层9，并通过光刻刻蚀的方法对栅下介质层9进行图形化，如图12g；通过高温氧化与氮钝化的方法制作栅氧化层10，通过化学气相淀积的方法制作多晶硅栅11，如图12h；通过PECVD的方法制作隔离介质层12，如图12i；
通过真空蒸镀结合快速热退火的方法分别制作源极13和漏极14，如图12j；
通过旋涂加光刻的方法在上述操作完成的器件上表面制作聚酰亚胺钝化层15，如图12k。
本实施例中n型衬底1设置于n缓冲层2的下方，厚度为2μm~20μm。本实施例中n缓冲层2设置于n型衬底1与n型漂移区3之间，厚度为0.5μm~3.0μm，掺杂浓度为1×1017cm-3~1×1019cm-3。本实施例中n型漂移区3采用4H-SiC材质，其设置于n型缓冲层2上方，n型漂移区3的掺杂浓度为1×1014cm-3~1×1015cm-3，n型漂移区3的厚度为80μm~300μm。本实施例中n型电阻调制区4设置于n型漂移区3上方，n型电阻调制区4的杂质浓度自下表面至上表面呈递减分布规律，n型电阻调制区4与n型漂移区3的接触面即n型电阻调制区4下表面的掺杂浓度为1×1015cm-3~1×1017cm-3，n型电阻调制区4上表面的掺杂浓度为1×1014cm-3~ 1×1016cm-3，n型电阻调制区4的厚度为0.5μm~5.0μm。本实施例中p阱区5的掺杂浓度为5×1016cm-3~8×1017cm-3，结深为0.5μm~1.0μm；n+源区6的掺杂浓度为1×1018cm-3~1×1019cm-3，结深为0.2μm~0.4μm；p+接触区7的掺杂浓度为1×1018cm-3~2×1019cm-3，结深为0.3μm~1.0μm。
本实施例中p+屏蔽区8的掺杂浓度为1×1018cm-3~2×1019cm-3，结深为0.3μm~1.0μm，p+屏蔽区8的水平方向的剖面图形即俯视图形为正方形和条形。p+屏蔽区8在位于p阱区5之间的n型电阻调制区4上表面均匀设置，其中沿着与器件中轴线垂直的方向设置的每行第一p+屏蔽区81，其在相邻p阱区5之间的数量为3，剖面图形为正方形-条形-正方形的组合，即由两个剖面图像为正方形的第一p+屏蔽区81夹一个剖面图像为条形的第一p+屏蔽区81构成，且其沿着与器件中轴线垂直的方向的长度自中轴线向两侧方向呈递增规律，长度范围为1.0μm至20μm；沿着器件中轴线方向设置的每行第一p+屏蔽区81，其在相邻p阱区5之间的数量为3，剖面图形为正方形；第二p+屏蔽区82的剖面图形为正方形。
本实施例中栅下介质层9为Al2O3，厚度为200nm至600nm；本实施例中栅氧化层10为SiO2，厚度为20nm~80nm；本实施例中多晶硅栅11的厚度为300nm~1000nm，隔离介质层12的材质为SiO2、Si3N4中的一种或多种的组合，隔离介质层12的厚度为500nm~5μm；本实施例中源极13、漏极14的材质为Ti、W、Ni、Ag、Al、Au、Ta等一种或多种的组合，厚度为500nm~5μm；本实施例中钝化层15的材质为聚酰亚胺，厚度为1.0μm~5.0μm。
以上三个实施例中，通过凸台状栅介质（包括栅下介质层9及栅氧化层10）的设置、p+接触区7与p阱区5内侧边缘呈台阶状的设置、n型电阻调制区4的杂质浓度自下表面至上表面呈递减分布规律设置、栅介质下的p+屏蔽区8的设置、条形的p+屏蔽区8垂直于p阱区5边缘的设置、p+屏蔽区8及p+屏蔽区8之间的n型电阻调制区4与源极13呈欧姆接触性质的设置以及p+接触区7内侧裸露n型电阻调制区4与源极13呈欧姆接触性质的设置，形成了复合型结势垒屏蔽源极，提高了栅极可靠性的同时，降低了SiC MOSFET器件的导通电阻，使SiCMOSFET器件在逆向偏置状态能够更容易导通，提高了SiC MOSFET器件的性能。具体的：
本发明通过设置p+接触区与p阱区内侧边缘呈台阶状、设置n型电阻调制区的杂质浓度自下表面至上表面呈递减分布规律以及设置p+接触区内侧裸露n型电阻调制区与源极呈欧姆接触性质，形成了复合型结势垒屏蔽源极，使得在正向偏置状态下复合型结势垒屏蔽源极不通过电流，在反偏状态下复合型结势垒源极通过n型电阻调制区或通过p+接触区向漏极传导电流，即降低了SiC MOSFET器件逆向开启电压，又提高了SiC MOSFET器件逆向抗浪涌能力；
本发明设置的凸台状栅介质，包括栅下介质层及栅氧化层，降低了SiC MOSFET器件的栅漏电容，使n型电阻调制区表面的凸台状栅介质能够抵抗较高的电场，使得SiCMOSFET器件中p阱区之间的容许间距能够设置的更大，为复合型结势垒源极提供更大的设计窗口：p阱区之间的间距越大，凸台状栅介质下表面的电场强度会越大，电场强度不能超过凸台状栅介质所能承受的最高电场；为了提高SiC MOSFET器件的逆向导通性能，需要p阱区间距更大；为了获得更大的p阱区间距，本发明在p阱区之间设置凸台状栅介质，使栅介质能够承受的电场强度增加，进一步使p阱区间距能够设置的更大；
本发明通过在凸台状栅介质下设置p+屏蔽区，使得SiC MOSFET器件在阻断状态下，凸台状栅介质能够被屏蔽于高电场之外；同时条形的p+屏蔽区垂直于p阱区边缘的设置，使得p+屏蔽区对SiC MOSFET器件导通电阻的影响降低；p+屏蔽区及p+屏蔽区之间的n型电阻调制区与源极呈欧姆接触性质的设置，形成了另一处结势垒源极，使得SiC MOSFET器件在反偏状态下更容易导通；
本发明通过减薄n型4H-SiC衬底，降低SiC MOSFET器件的导通电阻。
为了说明本发明具有凸台状栅介质的性能，实验制备了实施例一的SiC MOSFET器件，所制备SiC MOSFET器件的导通特性如图13所示。从图13中可以看出，本发明的一种凸台栅SiC MOSFET器件反向开启电压为0.35V，明显低于常规SiC MOSFET器件0.7V至2.7V的反向开启电压，表明本发明具有更低的反向开启电压，更容易反向导通，这是由于本发明设置凸台状栅介质、复合型结势垒屏蔽结构、非均匀掺杂电阻调制区以及全欧姆接触源极等的有益效果；从图13中还可以看出，当反向漏源电压VDS增加至某一值（拐点）后，本发明的SiCMOSFET器件逆向导通电阻出现进一步降低，导通电阻在偏置电压时进一步降低这一性质能够显著增强了SiC MOSFET器件的逆向导通抗浪涌能力，这是由于本发明在源电极一侧设置台阶状空心闭合p+接触区与p阱区的有益效果。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种凸台栅SiC MOSFET器件，其特征在于，包括n型衬底（1）、n型缓冲层（2）、n型漂移区（3）、n型电阻调制区（4）、p阱区（5）、n+源区（6）、p+接触区（7）、p+屏蔽区（8）、栅下介质层（9）、栅氧化层（10）、多晶硅栅（11）、隔离介质层（12）、源极（13）、漏极（14）和钝化层（15），其中：
所述n型漂移区（3）的下方设有n型缓冲层（2），n型缓冲层（2）的下方设有n型衬底（1），n型衬底（1）下表面设置有漏极（14）；
所述n型漂移区（3）的上方设有n型电阻调制区（4），n型电阻调制区（4）上表面内均匀包裹设置若干p阱区（5），p阱区（5）的上表面内侧包裹设置n+源区（6），n+源区（6）内侧设有p+接触区（7），每个p阱区（5）、n+源区（6）、p+接触区（7）在水平方向上均呈空心闭合形状，p+接触区（7）与p阱区（5）共同组成的结构的内侧边界呈台阶形状；
p阱区（5）之间的n型电阻调制区（4）上表面均匀包裹设置p+屏蔽区（8），所述p+屏蔽区（8）中，沿着器件中轴线方向以及沿着与器件中轴线垂直的方向设置的相邻p阱区（5）之间正对区域中的p+屏蔽区（8）为第一p+屏蔽区（81），剩下的p+屏蔽区（8）为第二p+屏蔽区（82）；
第一p+屏蔽区（81）上表面以及位于所述第一p+屏蔽区（81）之间的n型电阻调制区（4）上表面覆盖有栅下介质层（9）；n+源区（6）部分上表面、p阱区（5）上表面、p阱区（5）与p+屏蔽区（8）之间裸露的n型电阻调制区（4）上表面覆盖有栅氧化层（10），栅下介质层（9）上表面高于栅氧化层（10）上表面，栅下介质层（9）上表面与栅氧化层（10）上表面覆盖有多晶硅栅（11），多晶硅栅（11）剖面呈凸台形状；
多晶硅栅（11）上表面、多晶硅栅（11）侧壁、栅氧化层（10）侧壁覆盖有隔离介质层（12）；隔离介质层（12）上表面、隔离介质层（12）侧壁、隔离介质层（12）之间的n型电阻调制区（4）上表面以及p+接触区（7）上表面以及n+源区（6）上表面以及p+屏蔽区（8）上表面覆盖有源极（13）；源极（13）与n型电阻调制区（4）、p+接触区（7）、n+源区（6）以及p+屏蔽区（8）呈现欧姆接触特性；源极（13）上表面覆盖有钝化层（15），钝化层（15）内存在至少2个镂空区域。
2.根据权利要求1所述的一种凸台栅SiC MOSFET器件，其特征在于，沿着与器件中轴线垂直的方向设置的每行第一p+屏蔽区（81），其在相邻p阱区（5）之间的数量自中轴线向两侧方向呈递增规律，且数量范围为3至20。
3.根据权利要求1所述的一种凸台栅SiC MOSFET器件，其特征在于，第一p+屏蔽区（81）水平方向的剖面图形为条形，且第一p+屏蔽区（81）与p阱区（5）外侧边缘在水平方向呈垂直关系；
沿着器件中轴线方向设置的每行第一p+屏蔽区（81），其在相邻p阱区（5）之间的数量为1；
沿着与器件中轴线垂直的方向设置的每行第一p+屏蔽区（81），其在相邻p阱区（5）之间的数量为1，且其沿着与器件中轴线垂直的方向的长度自中轴线向两侧方向呈递增规律，长度范围为1.0μm至20μm。
4.根据权利要求1所述的一种凸台栅SiC MOSFET器件，其特征在于，沿着与器件中轴线垂直的方向设置的每行第一p+屏蔽区（81），其在相邻p阱区（5）之间的剖面图形为条形和其他形状的组合，其中剖面图形为条形的第一p+屏蔽区（81）与p阱区（5）外侧边缘在水平方向呈垂直关系，且其沿着与器件中轴线垂直的方向的长度自中轴线向两侧方向呈递增规律，长度范围为1.0μm至20μm。
5.根据权利要求4所述的一种具有凸台栅SiC MOSFET器件，其特征在于，沿着与器件中轴线垂直的方向设置的每行第一p+屏蔽区（81），其在相邻p阱区（5）之间的数量为3，由两个剖面图像为正方形的第一p+屏蔽区（81）夹一个剖面图像为条形的第一p+屏蔽区（81）构成。
6.根据权利要求1所述的一种具有凸台栅SiC MOSFET器件，其特征在于，n型电阻调制区（4）的杂质浓度自下表面至上表面呈递减分布规律。
7.一种凸台栅SiC MOSFET器件的制造方法，其特征在于，包括如下步骤：
选择4H-SiC晶片作为n型衬底（1）；
通过化学气相淀积的方法在n型衬底（1）的硅面依次外延n型缓冲层（2）、n型漂移区（3）和n型电阻调制区（4）；
通过离子注入结合退火的方法在n型电阻调制区（4）上表面制作p阱区（5）、在p阱区（5）上表面制作n+源区（6）、在n+源区（6）内侧制作p+接触区（7）、在p阱区（5）之间的n型电阻调制区（4）上表面制作p+屏蔽区（8）；
通过低压化学气相沉积的方法制作栅下介质层（9），并通过光刻刻蚀的方法对栅下介质层（9）进行图形化；
通过高温氧化与氮钝化的方法制作栅氧化层（10）；
通过化学气相淀积的方法制作多晶硅栅（11）；
通过低压化学气相沉积结合等离子体增强化学汽相沉积的方法制作隔离介质层（12）；
通过真空蒸镀结合快速热退火的方法分别制作源极（13）与漏极（14）；
通过淀积加光刻的方法在上述完成的器件上表面制作钝化层（15）。
8.一种凸台栅SiC MOSFET器件的制造方法，其特征在于，包括如下步骤：
选择4H-SiC晶片作为n型衬底（1）；
通过化学气相淀积的方法在n型衬底（1）的碳面依次外延n型缓冲层（2）和n型漂移区（3）；
通过离子注入的方法在n型漂移区（3）上表面外延n型电阻调制区（4）；
通过高温离子注入结合高温退火的方法在n型电阻调制区（4）上表面依次制作p阱区（5）、在p阱区（5）上表面制作n+源区（6）、在n+源区（6）内侧制作p+接触区（7）、在p阱区（5）之间的n型电阻调制区（4）上表面制作p+屏蔽区（8）；
通过高温热氧化的方法制作栅下介质层（9），并通过光刻刻蚀的方法对栅下介质层（9）进行图形化；
通过高温氧化与氮钝化的方法制作栅氧化层（10）；
通过化学气相淀积的方法制作多晶硅栅（11）；
通过等离子体增强化学汽相沉积的方法制作隔离介质层（12）；
通过真空蒸镀结合快速热退火的方法制作源极（13）；
通过真空蒸镀结合激光局部热退火的方法制作漏极（14）；
通过等离子体增强化学汽相沉积结合旋涂光刻的方法在上述完成的器件上表面制作钝化层（15）。
9.一种凸台栅SiC MOSFET器件的制造方法，其特征在于，包括如下步骤：
选择4H-SiC的n型晶片作为n型漂移区（3）；
通过化学气相淀积的方法在n型漂移区（3）的硅面依次外延n型缓冲层（2）和n型衬底（1）；
通过高温离子注入的方法在n型漂移区（3）碳面制作n型电阻调制区（4）；
通过高温离子注入结合高温退火的方法在n型电阻调制区（4）上表面依次制作p阱区（5）、在p阱区（5）上表面制作n+源区（6）、在n+源区（6）内侧制作p+接触区（7）、在p阱区（5）之间的n型电阻调制区（4）上表面制作p+屏蔽区（8）；
通过等离子体增强化学汽相沉积的方法制作栅下介质层（9），并通过光刻刻蚀的方法对栅下介质层（9）进行图形化；
通过高温氧化与氮钝化的方法制作栅氧化层（10），通过化学气相淀积的方法制作多晶硅栅（11）；
通过等离子体增强化学汽相沉积的方法制作隔离介质层（12）；
通过真空蒸镀结合快速热退火的方法分别制作源极（13）和漏极（14）；
通过旋涂加光刻的方法在上述完成的器件上表面制作钝化层（15）。
10.根据权利要求7~9任一所述的一种凸台栅SiC MOSFET器件的制造方法，其特征在于，还包括：通过研磨结合化学机械抛光及等离子体刻蚀的方法减薄n型衬底（1）的厚度。
CN202111336875.5A 2021-11-12 2021-11-12 一种凸台栅SiC MOSFET器件及其制造方法 Active CN113782614B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111336875.5A CN113782614B (zh) 2021-11-12 2021-11-12 一种凸台栅SiC MOSFET器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111336875.5A CN113782614B (zh) 2021-11-12 2021-11-12 一种凸台栅SiC MOSFET器件及其制造方法

Publications (2)

Publication Number Publication Date
CN113782614A true CN113782614A (zh) 2021-12-10
CN113782614B CN113782614B (zh) 2022-02-18

Family

ID=78957007

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111336875.5A Active CN113782614B (zh) 2021-11-12 2021-11-12 一种凸台栅SiC MOSFET器件及其制造方法

Country Status (1)

Country Link
CN (1) CN113782614B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114628525A (zh) * 2022-03-14 2022-06-14 南京晟芯半导体有限公司 一种沟槽型SiC MOSFET器件及其制造方法
CN117711949A (zh) * 2024-02-05 2024-03-15 南京第三代半导体技术创新中心有限公司 改进型碳化硅mosfet及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180061951A1 (en) * 2016-08-25 2018-03-01 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
CN109309127A (zh) * 2018-10-31 2019-02-05 秦皇岛京河科学技术研究院有限公司 一种碳化硅mosfet器件及其制备方法
US20210083094A1 (en) * 2017-01-25 2021-03-18 Rohm Co., Ltd. Semiconductor device
CN113421927A (zh) * 2021-08-24 2021-09-21 南京晟芯半导体有限公司 一种逆导SiC MOSFET器件及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180061951A1 (en) * 2016-08-25 2018-03-01 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
US20210083094A1 (en) * 2017-01-25 2021-03-18 Rohm Co., Ltd. Semiconductor device
CN109309127A (zh) * 2018-10-31 2019-02-05 秦皇岛京河科学技术研究院有限公司 一种碳化硅mosfet器件及其制备方法
CN113421927A (zh) * 2021-08-24 2021-09-21 南京晟芯半导体有限公司 一种逆导SiC MOSFET器件及其制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114628525A (zh) * 2022-03-14 2022-06-14 南京晟芯半导体有限公司 一种沟槽型SiC MOSFET器件及其制造方法
CN114628525B (zh) * 2022-03-14 2023-11-07 南京晟芯半导体有限公司 一种沟槽型SiC MOSFET器件及其制造方法
CN117711949A (zh) * 2024-02-05 2024-03-15 南京第三代半导体技术创新中心有限公司 改进型碳化硅mosfet及其制造方法

Also Published As

Publication number Publication date
CN113782614B (zh) 2022-02-18

Similar Documents

Publication Publication Date Title
JP4900662B2 (ja) ショットキーダイオードを内蔵した炭化ケイ素ｍｏｓ電界効果トランジスタおよびその製造方法
US6118150A (en) Insulated gate semiconductor device and method of manufacturing the same
US8624347B2 (en) Schottky barrier diode
CN113782614B (zh) 一种凸台栅SiC MOSFET器件及其制造方法
JP3417013B2 (ja) 絶縁ゲート型バイポーラトランジスタ
WO2011136272A1 (ja) 半導体装置
DE112013002538T5 (de) Halbleiterbauelement
US9236460B2 (en) Semiconductor device having a diffusion region
US11489047B2 (en) Semiconductor device and method of manufacturing the same
CN113345965B (zh) 一种具有电场屏蔽结构的沟槽栅mosfet器件
WO2022179096A1 (zh) 集成肖特基二极管的碳化硅mosfet器件及其制备方法
CN114927562B (zh) 碳化硅jfet器件结构及其制备方法
JP3998454B2 (ja) 電力用半導体装置
JP6293380B1 (ja) 半導体装置
CN113421927B (zh) 一种逆导SiC MOSFET器件及其制造方法
JPS6237965A (ja) 縦形半導体装置およびその製造方法
CN213752715U (zh) 碳化硅金属氧化物半导体场效应晶体管
JP2019096794A (ja) 半導体装置
CN111986991A (zh) 沟槽的刻蚀方法、碳化硅器件的制备方法及碳化硅器件
US20220285485A1 (en) Schottky barrier diode and method for manufacturing the same
EP1037285A1 (en) Semiconductor device having a trench gate structure
CN114628525A (zh) 一种沟槽型SiC MOSFET器件及其制造方法
US6635926B2 (en) Field effect transistor with high withstand voltage and low resistance
JP3551154B2 (ja) 半導体素子
CN116417520B (zh) 一种氧化镓场效应晶体管及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant