CN114334618A

CN114334618A - 一种半导体器件的自对准方法

Info

Publication number: CN114334618A
Application number: CN202011051175.7A
Authority: CN
Inventors: 吴海平; 邱凯兵
Original assignee: BYD Semiconductor Co Ltd
Current assignee: BYD Semiconductor Co Ltd
Priority date: 2020-09-29
Filing date: 2020-09-29
Publication date: 2022-04-12

Abstract

本发明提供一种半导体器件的自对准方法，所述自对准方法包括：提供基底，在所述基底上形成有第一掩膜层，所述第一掩膜层中形成有开口，以及在与所述开口相对的所述基底内形成有第一阱区，所述第一阱区具有第一导电类型；形成第二掩膜层，以填充至少部分深度的所述开口并暴露所述第一掩膜层；去除至少部分所述第一掩膜层，以暴露所述第二掩膜层外侧的至少部分基底；以所述第二掩膜层为掩膜，在所述第二掩膜层外侧的所述基底内形成第二阱区，其中，所述第二阱区具有第二导电类型。基于本申请的方法，不存在光刻对偏，设计实现更加可控，减少了光刻次数，降低了成本。

Description

一种半导体器件的自对准方法

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件的自对准方法。

背景技术

光刻是半导体器件制造的关键技术，但受限于记号对准的差异，两次光刻后不可避免地出现光刻偏差，称之为“光刻对偏”。为削弱光刻对偏的影响，设计时需要采用交叠设计，而交叠设计可能对器件及其参数产生不利影响。常见的消除光刻对偏的手段是自对准，半导体器件典型的自对准工艺形成的两个阱区是嵌套关系，目前典型的互补式阱区Pwell掺杂与JFET掺杂的形成方法仍然是做两次光刻，两次光刻则不可避免地出现光刻对偏，光刻对偏值的不稳定引起阈值下降以及阈值波动，从而影响器件性能。

鉴于上述问题的存在，有必要提出一种新的半导体器件的自对准方法。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对目前存在的问题，本发明提供一种半导体器件的自对准方法，所述自对准方法包括：

提供基底，在所述基底上形成有第一掩膜层，所述第一掩膜层中形成有开口，以及在与所述开口相对的所述基底内形成有第一阱区，所述第一阱区具有第一导电类型；

形成第二掩膜层，以填充至少部分深度的所述开口并暴露所述第一掩膜层；

去除至少部分所述第一掩膜层，以暴露所述第二掩膜层外侧的至少部分基底；

以所述第二掩膜层为掩膜，在所述第二掩膜层外侧的所述基底内形成第二阱区，其中，所述第二阱区具有第二导电类型。

在一个示例中，所述去除至少部分所述第一掩膜层，以暴露所述第二掩膜层外侧的至少部分基底，包括：

通过湿法刻蚀的方法去除所述第一掩膜层，其中，所述湿法刻蚀对所述第一掩膜层的刻蚀速率与所述湿法刻蚀对所述第二掩膜层的刻蚀速率的比值大于或等于阈值，所述阈值大于1。

在一个示例中，所述第一掩膜层和所述第二掩膜层为不同的材料。

在一个示例中，所述湿法刻蚀所使用的化学试剂对所述第一掩膜层的刻蚀速率与对所述第二掩膜层的刻蚀速率的比值大于或等于所述阈值。

在一个示例中，形成所述开口的方法包括：

在所述基底上形成第一掩膜层；

通过光刻工艺在所述第一掩膜层上形成图案化的光刻胶层；

以所述图案化的光刻胶层为掩膜，刻蚀所述第一掩膜层直到露出所述基底的表面，以形成所述开口。

在一个示例中，所述形成第二掩膜层，以填充至少部分深度的所述开口，包括：

沉积掩膜材料层，以填充至少部分深度的所述开口并覆盖所述第一掩膜层；

去除所述第一掩膜层上的所述掩膜材料层，以暴露所述第一掩膜层并保留所述开口中的掩膜材料层作为所述第二掩膜层。

在一个示例中，在形成所述第二阱区之前，所述自对准方法还包括：

在所述基底的部分表面上形成保护层，以覆盖预定形成所述第二阱区外侧的所述基底的部分区域。

在一个示例中，所述第一阱区和所述第二阱区具有相同的厚度；和/或

所述第二阱区位于所述第一阱区外侧，并与所述第一阱区相连。

在一个示例中，所述基底包括衬底和形成于所述衬底上的外延层，其中，所述第一阱区和所述第二阱区位于所述外延层中。

在一个示例中，所述第一导电类型为N型，所述第二导电类型为P型，或者，所述第一导电类型为P型，所述第二导电类型为N型。

本发明实施例的半导体器件的自对准方法，在形成第二掩膜层时不使用光刻工艺，因此本申请的方法具有以下优点：

1、不存在光刻对偏，设计实现更加可控。采用本公开的方法进行设计时，不需要做交叠考虑，不存在由光刻对偏引起的器件参数漂移或者器件性能折衷的情况，避免了光刻对偏对器件性能带来的不利影响。

2、减少了光刻次数，降低了制造成本。制造成本是半导体产品竞争力重要的部分，采用本发明公开的方法，能减少光刻次数，降低生产和物料的成本，一定程度上提高了器件良率。此外，嵌套式的自对准工艺能与本发明的方法可以良好配合，在半导体制造过程中能同时使用。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1a至图1e示出了常规的功率器件形成互补阱区的方法依次执行所获得器件的剖面示意图；

图2a至图2f示出了本申请一个实施例中的半导体器件的自对准方法依次执行所获得器件的剖面示意图；

图3示出了本申请一个实施例中的半导体器件的自对准方法的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

常规的功率器件形成互补阱区的制造流程通常包括如下步骤：

首先，如图1a所示，提供合适的衬底101和外延层102的基底(例如晶圆)，其中，衬底101为具有第一导电类型的衬底，外延层102为具有第一导电类型的外延；

接着，如图1b所示，形成用于选择区域注入的掩膜103；

接着，如图1c所示，利用光刻工艺和刻蚀工艺，在掩膜103中光刻形成掩膜窗口(也即开口1031)，之后，通过离子注入，在开口1031露出的外延层102中形成阱区104，其中，阱区104为任一导电类型的阱区；

接着，如图1d所示，形成掩膜105覆盖外延层102，其中，掩膜105用于作为后续离子注入的掩膜；

接着，如图1e所示利用光刻工艺和刻蚀工艺，在掩膜105中形成掩膜窗口，再进行离子注入形成阱区106，阱区106为任一导电类型的阱区。

由于上述互补式阱区(例如阱区104和阱区106)的形成方法仍然是做两次光刻，两次光刻则不可避免地出现光刻对偏，光刻对偏值的不稳定引起阈值下降以及阈值波动，从而影响器件性能。

因此，鉴于上述问题的存在，如图3所示，本申请提供一种半导体器件的自对准方法，包括：在步骤S301中，所述基底上形成有第一掩膜层，所述第一掩膜层中形成有开口，以及在与所述开口相对的所述基底内形成有第一阱区，所述第一阱区具有第一导电类型；在步骤S302中，形成第二掩膜层，以填充至少部分深度的所述开口；在步骤S303中，去除所述第一掩膜层，以暴露所述第二掩膜层外侧的至少部分基底；在步骤S304中，以所述第二掩膜层为掩膜，在所述第二掩膜层外侧的所述基底内形成第二阱区，其中，所述第二阱区具有第二导电类型。

基于本申请的方法，在形成第二掩膜层时不使用光刻工艺，因此本申请的方法具有以下优点：

为了彻底理解本发明，将在下列的描述中提出详细步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

下面，将结合附图对本申请的半导体器件的自对准方法进行描述，其中，图2a至图2f示出了本申请一个实施例中的半导体器件的自对准方法依次执行所获得器件的剖面示意图；图3示出了本申请一个实施例中的半导体器件的自对准方法的流程图。

在一个实施例中，本申请的半导体器件的自对准方法，包括以下步骤：

首先，如图3所示，在步骤S301中，提供基底，在所述基底上形成有第一掩膜层，所述第一掩膜层中形成有开口，以及在与所述开口相对的所述基底内形成有第一阱区，所述第一阱区具有第一导电类型。

具体地，如图2a所示，基底可以包括衬底201和形成于所述衬底201上的外延层202。基底可以是晶圆，在一些示例中，基底可以包括衬底201，而外延层则选择性的设置。

衬底201为半导体衬底，其可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaN、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。

外延层202的参数与器件的耐压需求相关。通常，耐压需求越高，外延层202掺杂浓度越低，外延层202厚度越厚。外延层202掺杂浓度通常在10¹³cm^-3～10¹⁷cm^-3，厚度一般大于6μm。

外延层202的材料可以是任意适合的半导体材料，例如Si、Ge、SiGe、SiC、SiGeC、InAs、GaN、GaAs、InP或者其它III/V化合物半导体等。在本实施例中，外延层202的材料可以是SiC。

衬底201和外延层202的导电类型可以是为第一导电类型，第一导电类型可以是N型也可以是P型，具体可以根据实际需要合理的选择。

如图2c所示，在所述基底上形成有第一掩膜层203，所述第一掩膜层203中设置有开口2031，以及在与所述开口2031相对的所述基底内形成有第一阱区204，例如，第一阱区204位于外延层202内，所述第一阱区204具有第一导电类型。

在一个示例中，可以利用光刻工艺和刻蚀工艺形成第一掩膜层中的开口，也即对第一掩膜层进行图案化，以定义出预定形成第一阱区的注入区域，注入区域与开口相对，形成所述开口的方法包括：

首先，如图2b所示，在所述基底上形成第一掩膜层203，例如在外延层202上形成第一掩膜层203；第一掩膜层203包括硬掩模材料。所述硬掩膜材料可以为本领域技术人员熟知的可以作为硬掩膜的材料，较佳地，硬掩膜材料为氮化硅，硬掩膜材料还可以为氮化硅材料层与其他适合的膜层的叠层等。本实施例中，第一掩膜层203包括氮化硅，厚度一般大于0.5μm。

可以通过任意适合的沉积方法沉积形成第一掩膜层203，例如可以使用化学气相沉积、物理气相沉积、原子层沉积等方法形成第一掩膜层203。

接着，通过光刻工艺在所述第一掩膜层上形成图案化的光刻胶层；例如，可以首先利用例如旋凃的方法在第一掩膜层上形成光刻胶层，之后，可以例如利用曝光和显影等光刻步骤，对光刻胶层进行图案化，以形成图案化的光刻胶层，图案化的光刻胶层中定义预定形成的第一阱区的尺寸以及位置等。

光刻胶掩模材料可以包括选自包括正性光刻胶材料、负性光刻胶材料和混合光刻胶材料的组中的光刻胶材料。通常，掩模层包括具有厚度从大约2000到大约5000埃的正性光刻胶材料或负性光刻胶材料。

接着，如图2c所示，以所述图案化的光刻胶层(未示出)为掩膜，刻蚀所述第一掩膜层203直到露出所述基底(例如外延层202)的表面，以形成所述开口2031。

可采用干法刻蚀或者湿法刻蚀等方法进行上述刻蚀，其中，干刻蚀工艺可以为反应离子刻蚀、离子束刻蚀、等离子刻蚀、激光烧蚀或者这些方法的任意组合。也可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。

最后，还可以去除光刻胶层，例如通过例如灰化的方法去除光刻胶层。

可以通过任意适合的方法在基底内形成第一阱区204，例如，以第一掩膜层为掩膜，进行离子注入，以在开口2031下方的基底内例如外延层202内形成第一阱区204，其中还可以选择性地进行退火工艺，以激活离子注入的掺杂杂质。

可以根据第一阱区204的导电类型选择适合的掺杂杂质，例如，第一阱区204为第一导电类型，而第一导电类型为N型时，则掺杂杂质包括磷、砷等，当第一导电类型为P型时，则掺杂杂质包括硼、BF₂等。

第一掩膜层覆盖的区域可根据设计进行调整，第一阱区204的导电类型为N型时，浓度一般在10¹⁸cm^-3～10¹⁵cm^-3，厚度(也即从外外延的表面向下的深度)一般大于0.1μm。

第一阱区204的导电类型是P型，浓度一般在10¹⁸cm^-3～10¹¹cm^-3，厚度(也即从外外延的表面向下的深度)一般大于0.1μm。

接着，继续如图3所示，在步骤S302中，形成第二掩膜层，以填充至少部分深度的所述开口并暴露所述第一掩膜层。

具体地，可以通过任意适合的方法形成第二掩膜层，以填充至少部分深度的所述开口，例如，如图2e所示，第二掩膜层205可以填充满开口，且第二掩膜层206的顶面和第一掩膜层203的顶面大体齐平。或者，还可以是第二掩膜层206可以填充部分深度的开口，使第二掩膜层206的顶面低于第一掩膜层203的顶面。具体可以根据实际需要合理的选择。

在一个示例中，形成第二掩膜层，以填充至少部分深度的所述开口，包括以下步骤：首先，如图2d所示，沉积掩膜材料层205，以填充至少部分深度的所述开口并覆盖所述第一掩膜层203，其中，较佳地，掩膜材料层205填充满开口。

可以通过任意适合的沉积方法沉积形成掩膜材料层205，例如可以使用化学气相沉积、物理气相沉积、原子层沉积等方法形成掩膜材料层205。掩膜材料层205选用二氧化硅，厚度一般大于0.5μm。

掩膜材料层205包括硬掩模材料。所述硬掩膜材料可以为本领域技术人员熟知的可以作为硬掩膜的材料，较佳地，硬掩膜材料为氮化硅，硬掩膜材料还可以为氧化硅例如二氧化硅与其他适合的膜层的叠层等。本实施例中，掩膜材料层205包括氧化硅。

随后，如图2e所示，去除所述第一掩膜层203上的所述掩膜材料层，以暴露所述第一掩膜层并保留所述开口中的掩膜材料层作为所述第二掩膜层206，第二掩膜层206也即为自对准掩膜。

由于第二掩膜层206由掩膜材料层205获得，所以其材料和掩膜材料层205相同，例如为氧化硅，厚度一般大于0.5μm，其厚度通常和第一掩膜层206相同。

可以用化学或物理的方法去除所述第一掩膜层203上的所述掩膜材料层，形成第二掩膜层206，如图2e所示。一般采取化学的方法刻蚀表面淀积物厚度，例如化学机械研磨的方法，在研磨至第一掩膜层203中时停止，从而形成第二掩膜层206。

由于本步骤中，直接在开口中形成第二掩膜层，而无需通过光刻工艺对掩膜材料层205进行刻蚀图案化，因此节省了光刻步骤，并且，直接将第二掩膜层206形成在开口中，无需做交叠涉及，避免了两次光刻的光刻对偏的问题出现。

继续参考图3，在步骤S303中，去除至少部分所述第一掩膜层，以暴露所述第二掩膜层外侧的至少部分基底，例如暴露第二掩膜层外侧的用于形成第二阱区的区域。

可以采用任意适合的刻蚀方法去除第一掩膜层，该刻蚀方法可以是干法刻蚀或者湿法刻蚀，其对第一掩膜层的刻蚀速率大于第二掩膜层，从而使得第一掩膜层刻蚀完成后，仍然有第二掩膜层存在，以用于后续的离子注入的自对准掩膜。

较佳地，本实施例中，所述去除所述第一掩膜层，以暴露所述第二掩膜层外侧的至少部分基底，包括：如图2f所示，通过湿法刻蚀的方法去除所述第一掩膜层，其中，所述湿法刻蚀对所述第一掩膜层的刻蚀速率与所述湿法刻蚀对所述第二掩膜层的刻蚀速率的比值大于或等于阈值，所述阈值大于1，进一步，该阈值大于或等于5，更进一步该阈值大于或等于10，再进一步改阈值大于或等于20，再进一步该阈值大于50。也即，湿法刻蚀对所述第一掩膜层的刻蚀速率大于所述湿法刻蚀对所述第二掩膜层的刻蚀速率，例如，湿法刻蚀腐蚀第一掩膜层，而几乎不腐蚀第二掩膜层。

在一个示例中，所述第一掩膜层203和所述第二掩膜层206为不同的材料，从而使两者在湿法刻蚀中可以具有不同的刻蚀速率，其中，所述第一掩膜层203的材料包括氮化硅，所述第二掩膜层206的材料包括氧化硅。湿法刻蚀所使用的所述湿法刻蚀所使用的化学试剂对所述第一掩膜层的刻蚀速率与对所述第二掩膜层的刻蚀速率的比值大于或等于阈值，该阈值的数值可以参考前文的描述，例如，所述湿法刻蚀所使用的化学试剂包括磷酸，磷酸对氮化硅的刻蚀速率显著大于对氧化硅的刻蚀速率，从而保证在第一掩膜层203去除完毕时，第二掩膜层206几乎没有受到腐蚀。

在一个示例中，在形成后续的第二阱区之前，本申请的自对准方法还包括：在所述基底的部分表面上形成保护层，以覆盖预定形成所述第二阱区外侧的所述基底的部分区域，例如终端区域，以对该部分区域进行保护，避免后续的第二阱区形成时的离子注入到该区域。

保护层的材料可以是任意适合的材料，例如光刻胶或其他阻挡层。

去除至少部分所述第一掩膜层，包括去除全部的第一掩膜层，或者，去除部分区域的第一掩膜层，可选地，可以在去除所述第一掩膜层203上的所述掩膜材料层之后，去除第一掩膜层之前，在所述基底的部分表面上的第一掩膜层203上形成保护层，以覆盖预定形成所述第二阱区外侧的所述基底的部分区域，例如终端区域。则后续去除第一掩膜层时，被保护层覆盖的部分则被保留下来，可以和保护层一起用作后续离子注入的阻挡层。

在其他示例中，还可以在全部第一掩膜层去除之后，在所述基底的部分表面上形成保护层，以覆盖预定形成所述第二阱区外侧的所述基底的部分区域，例如终端区域。

继续参考图3，在步骤S304中，以所述第二掩膜层为掩膜，在所述第二掩膜层外侧的所述基底内形成第二阱区，其中，所述第二阱区具有第二导电类型。

继续如图2e所示，以所述第二掩膜层206为掩膜，在所述第二掩膜层206外侧的所述基底内(例如外延层202内)形成第二阱区207。

可以通过离子注入的方式形成第二阱区207，在该离子注入过程中，由于第一阱区上的第二掩膜层206的存在，使得离子输入仅注入到第二掩膜层206外侧的外延层内。

在一个示例中，第二阱区207为第二导电类型，第二导电类型为P型，浓度一般在10¹⁸cm^-3～10¹¹cm^-3，厚度一般大于0.1μm。

在另一个示例中，第二导电类型可以为N型，浓度一般在10¹⁸cm^-3～10¹⁵cm^-3，厚度一般大于0.1μm，可选择与第一阱区204厚度匹配。可选地，所述第一阱区204和所述第二阱区207具有相同的厚度。

在一个示例中，所述第二阱区207位于所述第一阱区204外侧，并与所述第一阱区204相连，例如第二阱区207呈环形环绕第一阱区204。

第一阱区和第二阱区构成互补式阱区，例如，第二阱区为P阱和第一阱区为JFET掺杂阱，或者还可以是其他类型的互补式阱区。

可以理解的是，本申请的自对准方法不仅适用于第二阱区为P阱和第一阱区为JFET掺杂阱的情况，还可以适用于其他类型的互补式阱区。

值得一提的是，本申请的半导体器件可以是任意的半导体器件，例如可以为功率半导体器件，功率半导体器件还可以例如为MOSFET半导体器件，更特别的是SiC MOSFET半导体器件。

对于完整的半导体器件的自对准方法还包括其他的多个步骤，该多个步骤可以是本领域技术人员熟知的步骤，例如在形成第二阱区后，还可以包括将第二掩膜层去除的步骤，还可以包括形成源极和漏极、栅极、互连结构等的步骤，在此不再进行赘述。

综上所述，基于本申请的方法，在形成第二掩膜层时不使用光刻工艺，因此本申请的方法具有以下优点：

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种半导体器件的自对准方法，其特征在于，所述自对准方法包括：

2.如权利要求1所述的自对准方法，其特征在于，所述去除至少部分所述第一掩膜层，以暴露所述第二掩膜层外侧的至少部分基底，包括：

3.如权利要求1或2所述的自对准方法，其特征在于，所述第一掩膜层和所述第二掩膜层为不同的材料。

4.如权利要求3所述的自对准方法，其特征在于，所述湿法刻蚀所使用的化学试剂对所述第一掩膜层的刻蚀速率与对所述第二掩膜层的刻蚀速率的比值大于或等于所述阈值。

5.如权利要求1所述的自对准方法，其特征在于，形成所述开口的方法包括：

在所述基底上形成第一掩膜层；

通过光刻工艺在所述第一掩膜层上形成图案化的光刻胶层；

6.如权利要求1所述的自对准方法，其特征在于，所述形成第二掩膜层，以填充至少部分深度的所述开口并暴露所述第一掩膜层，包括：

7.如权利要求1所述的自对准方法，其特征在于，在形成所述第二阱区之前，所述自对准方法还包括：

8.如权利要求1所述的自对准方法，其特征在于，

所述第一阱区和所述第二阱区具有相同的厚度或者具有不同的厚度；和/或

9.如权利要求1所述的自对准方法，其特征在于，所述基底包括衬底和形成于所述衬底上的外延层，其中，所述第一阱区和所述第二阱区位于所述外延层中。

10.如权利要求1至9任一项所述的自对准方法，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型，或者，所述第一导电类型为P型，所述第二导电类型为N型。